KR20030024566A - 수직 교환형 게이트 트랜지스터를 커패시터에 통합하기위한 구조체 및 제조 방법 - Google Patents

수직 교환형 게이트 트랜지스터를 커패시터에 통합하기위한 구조체 및 제조 방법 Download PDF

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Abstract

본 발명은 집적 회로에 사용하기 위한 수직형 MOSFET 디바이스 및 커패시터에 관련된 공정 및 아키텍처에 관한 것이다. 일반적으로, 집적 회로 구조체는 주표면이 평면을 따라 형성되어 있는 반도체 층을 포함하고, 상기 표면에 형성되는 제 1 도프 구역을 부가로 포함한다. 상기 제 1 도프 구역과 상이한 도전 형태의 제 2 도프 구역은 제 1 구역 위에 위치된다. 상기 제 2 구역과 상이한 도전 형태의 제 3 도프 구역은 제 2 구역 위에 위치된다.
본 발명의 일실시예에서, 반도체 디바이스는 반도체 재료로 이루어진 제 1 층과 상기 제 1 층에 형성되는 제 1 소스/드레인 구역을 가지는 제 1 전계 효과 트랜지스터(FET)를 포함한다. 상기 트랜지스터의 채널 구역은 제 1 층 위로 형성되고, 관련된 제 2 소스/드레인 구역은 상기 채널 구역 위로 형성된다. 집적 회로는 하부 플레이트, 유전층 및 상부 커패시터 플레이트를 구비하는 커패시터를 부가로 포함한다.
관련된 제조 방법에 있어서, 전계 효과 트랜지스터의 소스 구역 및 드레인 구역으로 이루어진 그룹으로부터 선택되는 제 1 디바이스 구역은 반도체 층상에 형성된다. 제 1 전계 효과 트랜지스터 게이트 구역은 제 1 디바이스 구역 위로 형성된다. 유전층이 사이에 배치되는 상부층 및 하부층을 포함하는 커패시터 역시 반도체 층상에 형성된다. 다른 실시예에서, 커패시터 층들은 반도체 층에 형성된 트렌치 또는 윈도우 내부에 형성된다.

Description

수직 교환형 게이트 트랜지스터를 커패시터에 통합하기 위한 구조체 및 제조 방법{Structure and fabrication method for capacitors integratible with vertical replacement gate transistors}
본 발명은 전류를 도전하도록 설계된 가변 도전 형태의 접합부를 합체하는 반도체 디바이스 및 그러한 디바이스의 제조 방법에 관한 것이다. 특히, 본 발명은 수직형 트랜지스터의 제조에 적합한 제조 공정을 이용하여 폴리실리콘-니트라이드-폴리실리콘, 메탈-니트라이드-폴리실리콘 및 폴리실리콘-옥사이드-폴리실리콘 커패시터를 제조하기 위한 디자인 및 공정에 관한 것이다.
단위 면적당 디바이스의 개수를 증가시키기 위해 반도체 디바이스 성능을 강화하고 디바이스 밀도를 증가시키는 것은 반도체 제조 산업에서의 중요한 목적이다. 디바이스 밀도는 개개의 디바이스를 보다 작게 제조하고 보다 콤팩트하게 패킹함으로써 증가된다. 또한, 디바이스의 크기[선폭(feature size or design rules)이라고도 칭함]가 감소하면, 디바이스 및 그 구성 소자의 형성 방법은 적합해야만 한다. 예를 들어, 제조 라인의 선폭은 현재 0.25 μ 내지 0.18 μ의 범위이고, 현재의 추세는 보다 소형화하는 것이다. 그러나, 디바이스의 크기가 감소하면, 제조상의 제한사항 특히, 리소그래픽 공정에 대한 제한사항이 발생한다. 사실, 현재의 포토리소그래픽 공정으로는 디바이스를 현재의 디바이스 사용자들이 필요로 하는 최소 사이즈로 정밀하게 제조할 수 없다.
가장 최근의 금속 산화막(메탈-옥사이드) 반도체 전계 효과 트랜지스터(MOSFETs; metal-oxide-semiconductor field effect transistors)는 소스 및 드레인 구역이 형성되어 있는 기판 또는 본체 표면의 평면에 평행하게 전류가 흐르는 수평 구성으로 형성된다. 디바이스의 밀도를 증가시키기 위해 MOSFET 디바이스의 사이즈를 감소시키면, 제조 공정은 보다 어려워진다. 특히, 채널을 형성하기 위한 리소그래픽 공정은 이미지를 포토리소그래픽 패턴으로 나타내는데 사용되는 조사 파장이 디바이스의 크기에 접근하는데 있어서 문제가 있다. 수평형 MOSFETs에 적용하면, 채널 길이는 상기 포토리소그래픽 기술을 사용해서는 정밀하게 제어될 수 없다.
패킹 밀도에 있어서의 최근의 진전은 수직형 MOSFET의 몇가지 변형에 의해 달성되었다. 특히, 수직형 디바이스는 'IEEE Transactions on Electron Devices' 제 38(3)권 573 내지 577쪽(1991년)의 다카토 에이치(Takato, H.) 등에 의한 "Impact of Surrounding Gates Transistor(SGT) for Ultra-High-Density LSI's"에 평면 MOSFET 디바이스에 대한 선택예로서 제안되어 있다. 최근, 수직 교환형 게이트 트랜지스터로서 특정되는 MOSFET가 제안되고 있다. 1999년 'Technical Digest of the International Electron Devices Meeting' 75쪽의 허겐로터(Hergenrother) 등에 의한 "The Vertical-Replacement Gate(VRG) MOSFET: A 50-nm Vertical MOSFET with Lithography-Independent Gate Length" 참조. 본원에 참조로서 합체되는 미국특허 제6,027,975호 및 제6,197,641호에는 수직 교환형 게이트(VRG) MOSFETs의 제조 기술이 개시되어 있다.
작동 회로를 집적 회로(IC)상에 제조하기 위해, 수동 소자를 IC 제조 공정에 합체할 필요가 있다. 특히, 커패시터는 접합 커패시터 또는 박막 커패시터로서 형성된다. 공지된 바와 같이, 역방향 바이어스 전압을 반도체 접합부를 가로질러 적용하면, 가동식 캐리어를 접합부로부터 멀리 이동시켜 디플리션 영역을 형성한다. 상기 디플리션 영역은 병렬-플레이트 커패시터의 유전체로서 작용하고, 디플리션폭은 플레이트들 사이의 거리를 나타낸다. 따라서, 접합부 커패시턴스는 디플리션 폭으로서 기능하며, 디플리션 폭은 접합부 바로 근처의 불순물 농도 및 적용된 역방향 바이어스의 기능을 교대로 가진다. 종래의 병렬-플레이트 커패시터를 직접적으로 소형화한 박막 커패시터도 집적 회로에 사용하기 위해 제조된다. 이산 커패시터와 유사하게, 박막 커패시터는 유전체에 의해 격리된 두개의 도전층을 포함한다. 박막 커패시터의 한 형태는 하이 도프된(highly doped) 하부 플레이트, 유전층으로서의 실리콘 디옥사이드, 및 메탈 상부 플레이트를 가지는 메탈-옥사이드-반도체 커패시터로서 형성된다. 또한, 박막 커패시터는 실리콘 디옥사이드 또는 실리콘 니트라이드와 같은 유전층에 의해 격리되는 상부 및 하부 플레이트를 형성하는 두개의 메탈 층으로 형성된다. 실리콘 니트라이드는 높은 유전율을 제공하고 또한 큰 단위면적당 커패시턴스를 제공할 수 있기 때문에 바람직하다. 메탈-옥사이드 반도체 커패시터 구조체는 종래의 집적 회로 처리 기술에 매우 적합하기 때문에 가장 일반적이다. 박막 커패시터의 단위 면적당 커패시턴스는 유전율과 유전체 두께의 비와 동일하다. 박막 커패시터가 단위 면적당 커패시턴스를 보다 크게 만들고 기생 관련 문제점을 낮추지만, 유전 전압비가 초과되면 유전체의 절연파괴에 의해 커패시터가 손상될 수 있다.
본 발명은 MOSFET 디바이스 및 다양한 커패시터 구성을 포함하는 집적 회로 구조체의 제조 공정에 관한 것이다. 상기 공정은 반도체 기판에 제 1 디바이스 구역, 즉 소스 또는 드레인 구역을 형성하는 단계를 포함한다. 적어도 3개의 층으로이루어진 다층 적층부가 상기 제 1 디바이스 구역 위로 형성된다. 3개의 층 중 중간층은 이후에 제거되어 게이트 전극으로 대체되는 희생층이다. 윈도우는 3개의 층 내에 형성되고, 이어서 도프된 반도체 재료 즉, 윈도우 내부의 반도체 플러그를 형성한다. 제 2 디바이스 구역(소스 구역 또는 드레인 구역)은 반도체 플러그의 상단부에 형성된다. 그후, 희생층이 제거되고 반도체 플러그의 노출된 부분 위로 게이트 옥사이드가 성장 또는 증착된다. 그후, 게이트 전극이 게이트 옥사이드에 인접하여 형성된다. 일실시예에서, 게이트 전극은 MOSFET 디바이스를 너머 기판 구역까지 추가로 연장되고, 상기 디바이스는 커패시터의 하부 플레이트로서 기능한다. 유전층은 하부 플레이트 위로 형성되어 상부 커패시터 플레이트까지 이어진다.
다른 실시예에서, 커패시터는 다층 적층부에 형성되는 제 2 윈도우 내에 형성된다. 특히, 제 2 윈도우는 유전층 아래의 제 1 부합(conformal) 도전층을 포함한다. 결과적으로, 윈도우 내의 3개의 층은 커패시터를 형성한다. 이들 커패시터 각각의 형성은 기본적인 VRG MOSFET 공정에 새로운 마스크 단계를 추가하지 않아도 된다는 점에서 특히 유리하다. 본 발명의 기술에 따라 평면 및 윈도우가 있는 커패시터를 제조함에 있어서 단지 마스크 변경만이 필요하다. 다양한 커패시터를 형성하기 위한 본 발명의 기술은 VRG MOSFET 공정에 뿐만 아니라 수직형 트랜지스터 공정에도 적용할 수 있다.
도 1a 내지 도 1p는 폴리-니트라이드-폴리 또는 메탈-니트라이드-폴리 커패시터를 제조하기 위한 공정 단계들을 도시하는 단면도.
도 2a 내지 도 2v는 폴리-옥사이드-폴리 커패시터를 제조하기 위한 공정 단계들을 도시하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200; 300 : 실리콘 기판205; 305 : 소스 구역
206; 306 : 주표면210, 220; 310, 320 : 절연층
211, 216; 311, 316 : 에칭 방지층215; 315 : 희생층
225; 325, 326 : 윈도우230; 330 : 결정질 반도체 재료
235; 336 : 드레인 층250; 350 : 게이트 유전체
255; 355 : 게이트 전극 층259 : 도전층
본 발명은 양호한 실시예의 설명 및 첨부 도면을 참조로 보다 용이하게 이해될 수 있으며, 추가의 장점 및 용도가 명확해진다.
통상적으로, 다양하게 설명된 양태들은 실척으로 도시되지 않고 본 발명에 관한 특정한 양태들을 강조하여 도시되었다. 참조 번호는 도면 및 명세서 전반에 걸쳐 유사한 소자들을 지시한다.
본 발명은 수직 교환형 게이트 메탈-옥사이드-반도체 전계 효과 트랜지스터(VRG MOSFETs)의 제조 공정과 유사한 공정에 사용되며 또한 그러한 공정에 적합한 커패시터 구조체 및 그와 관련된 폴리실리콘-니트라이드-폴리실리콘 (PNP), 메탈-니트라이드-폴리실리콘(MNP) 및 폴리실리콘-옥사이드-폴리실리콘(POP) 커패시터를 제조하기 위한 제조 기술에 관한 것이다. 특히, 단일 실리콘 기판상에 커패시터 및 VRGs를 제조함에 있어서, 커패시터를 제조하는데 필요한 단계를 최소한으로 하여, 비용 및 제조상의 복잡성을 최소화하는 것이 바람직하다. 본 발명은 상술한 목적을 달성하는 커패시터 디바이스 및 커패시터 제조 방법을 기술한다.
트랜지스터 및 집적 회로의 제조와 관련해서, "주표면(major surface)"이라는 용어는 예를 들어, 평면 공정으로 제조되는 복수의 트랜지스터에서 반도체 층의 표면을 의미한다. 본원에서 사용된 용어인 "수직형(vertical)"은 실질적으로 주표면에 대해 수직하다는 것을 의미한다. 통상적으로, 주표면은 전계 효과 트랜지스터가 상부에 제조되는 단결정 실리콘 기판의 <100> 평면을 따른다. "수직형 트랜지스터(vertical transistor)"라는 용어는 전류가 드레인에서 소스까지 수직하게 흐르도록(전자는 소스에서 드레인까지 흐름) 개개의 반도체 부품들이 주표면에 대해 수직하게 배향되어 있는 트랜지스터를 의미한다. 예로서, 수직형 MOSFET에 대해서, 소스, 채널 및 드레인은 주표면에 대해 수직하게 정렬되어 형성된다.
도 1a 내지 도 1p 및 도 2a 내지 도 2v 각각은 예시적인 회로 기능을 본 발명에 따라 구성하기 위해, 다양한 제조 단계에서의 집적 회로 구조체의 부분 단면을 도시한다. 상세한 설명으로부터, 집적 회로를 형성하기 위해 커패시터가 어떻게 구성될 수 있는지, 즉 단독으로 구성되는지, 혹은 다른 디바이스들과 조합하여 예를 들어, 양극 접합 트랜지스터, 접합 전계 효과 트랜지스터 및 메탈-옥사이드-반도체 전계 효과 트랜지스터와 조합하여 구성되는지가 분명해질 것이다.
단일 실리콘 기판상에 수직 교환형 게이트 MOSFETs 및 커패시터를 제조하기 위한 본 발명의 일실시예는 도 1a 내지 도 1p를 참조로 도시된다. 다양한 반도체 피처 및 내부에 형성된 구역들은 양호하게는 실리콘으로 구성되지만, 본 발명의 다른 실시예에서 다른 반도체(화합물 반도체 또는 이질접합 반도체를 포함) 재료가 단독으로 또는 조합 형태로 구성될 수 있다는 것은 당업자에게는 공지된 것이다. 도 1a 내지 도 1p를 참조하면, 수직형 MOSFET 디바이스의 제조공정이 도면들의 좌측에 도시되고, 커패시터의 제조공정이 도면들의 우측에 도시된다. 그러나, 커패시터와 MOSFET 디바이스를 서로 인접시켜 제조하는 것이 반드시 필요한 것은 아니며, 나란히 배열한 것은 단지 두 공정 사이의 호환성을 설명하기 위해서만 이용된다. 본 발명의 기술에 따라 제조된 커패시터는 집적 회로상의 어느 위치에든지 형성될 수 있다.
도 1a를 참조하면, 하이 도프된 소스 구역(205)은 실리콘 기판(200), 양호하게는 <100> 결정 배향을 가지는 기판 내의 주표면(206)을 따라 형성된다. 이러한 수직형 MOSFET의 실시예에서, 디바이스의 소스 구역은 실리콘 기판 내에 형성되고,드레인 구역은 하기에 설명되는 바와 같이 후속하여 형성되는 수직 채널의 상부에 형성된다. 선택적인 실시예에서, 드레인 구역은 기판 내에 형성되고, 소스 구역은 수직 채널의 상부에 형성된다. 먼저의 실시예는 이러한 설명에 관한 것이다. 그러나, 이러한 설명으로부터, 당업자라면 드레인 구역이 실리콘 기판 내에 형성되고 소스 구역이 후속하여 형성되는 수직 채널 위로 위치되는 디바이스를 용이하게 형성할 수 있다.
하이 도프된 소스 구역(205)의 깊이, 불순물 타입(예를 들어, n-타입 또는 p-타입) 및 내부 농도는 모두 설계상 선택될 수 있는 인자들이다. 불순물이 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)인 예시적인 소스 구역(205)은 약 1×1019원자/㎤ 내지 약 5×1020원자/㎤ 범위의 불순물 농도를 갖는다. 약 200㎚보다 작은 소스 구역(205) 및 기판(200)의 깊이가 적절한 것으로서 고려된다.
도 1b에서, 5개의 재료층(210, 211, 215, 216 및 220)이 실리콘 기판(200) 내의 소스 구역(205) 위로 형성된다. 절연층(210)은 실제로 게이트 전극 위에 위치되는 것으로부터 소스 구역(205)을 절연시킨다. 따라서, 절연층(210)은 절연 목적에 부합하는 재료 및 두께로 이루어진다. 적절한 재료의 일예는 도프된 실리콘 디옥사이드이다. 도프된 절연층(210)의 사용은 고상 확산(solid phase diffusion) 공정을 통해 (디바이스 채널 내부에) 소스/드레인 연장 구역을 형성하기 위해 후술되는 바와 같이 절연층(210)이 불순물 소스로서 기능하는 실시예에서 유리하다. 예를 들어, 실리콘 디옥사이드 불순물 소스는 예를 들어 플라즈마 화학 기상증착(PECVD)에 의해 증착되는 PSG(phospho-silicate glass; 즉, 인-도프된 실리콘 디옥사이드) 및 BSG(boro-silicate glass; 즉, 붕소-도프된 실리콘 디옥사이드)이다. 절연층(210)의 적절한 두께는 약 25㎚ 내지 약 250㎚ 범위 내이다.
에칭 방지층(211)은 절연층(210) 위로 형성된다. 당업자에게 공지되어 있는 에칭 방지부는 층 또는 층들의 위로 또는 아래로 에칭이 진행하는 것을 방지하도록 설계된다. 그러므로, 에칭 방지부는 에칭제에 의해 제거되어야 하는 인접하는 층 또는 층들보다 선택된 에칭제에 대한 에칭 저항이 현저하게 크다. 특히, 이러한 경우에, 선택된 에칭제에 대해서, 에칭 방지층(211)의 에칭률은 후술되는 바와 같이 희생층(215)의 에칭률보다 매우 느리다. 에칭 방지층 재료의 선택은 위/아래로 위치되는 층들을 에칭하는데 사용되는 특정 에칭 수단에 의해 결정된다는 것을 당업자는 이해할 것이다. 본 발명의 공정에 있어서, 위로 위치되는 희생층은 비도프된 실리콘 디옥사이드[예를 들어, 테트라에틸렌 오르소 실리케이트(TEOS)에서 형성되는 실리콘 디옥사이드]이고, 비도프된 실리콘 디옥사이드용 에칭제가 에칭 방지층(211) 아래의 층들에 침투하는 것을 효과적으로 방지하는 에칭 방지제가 선택된다. 실리콘 니트라이드(Si3N4)가 적절한 에칭 방지제로서 고려된다. 에칭 방지제 층의 두께는 에칭 공정을 통해 제거되어야 할 재료 깊이에 관한 선택된 에칭제에 대한 에칭 방지제의 저항에 의존한다. 즉, 효과적인 에칭 방지를 위해, 에칭제는 원하는 층 또는 층들을 제거하는데 필요한 시간에 에칭 방지층을 침투할 수 없다.
또한, 에칭 방지층(211)은 오프셋 스페이서로서 기능하고, 그 오프셋 스페이서의 두께는 에칭 방지층(211)의 두께에 의해 결정된다. 본 발명의 설명에 있어서, 오프셋 스페이서는 디바이스 채널에 대한 소스/드레인 연장부의 위치를 제어한다. 특히, 오프셋 스페이서가 존재하면 소스/드레인 연장부가 게이트 아래로 연장되는 범위가 제한된다. 소스/드레인 연장부가 게이트 아래로 연장될 수록, 장치 성능에는 역효과를 발생한다는 것, 즉, 게이트/소스 및 게이트/드레인 중첩 커패시턴스가 증가한다는 것을 당업자는 이해할 것이다. 또한, 오프셋 스페이서가 너무 두꺼우면, 바람직하지 않은 디바이스 성능을 야기할 수도 있는 게이트 아래로 형성된 반전층과 소스/드레인 연장부 사이에 직렬 저항이 발생할 수 없다는 것을 당업자라면 이해할 것이다. 에칭 방지층(211)은 절연층(210)이 불순물 소스로서 기능할 때 절연층(210)과 희생층(215) 사이에 존재하여 오프셋 스페이서의 기능을 수행한다. 불순물이 절연층(210)으로부터 확산하면, 소스/드레인 연장부와 게이트 사이의 중첩도는 불순물 확산률의 제어와 함께 에칭 방지층(211)의 두께를 통해 제어될 수 있다.
희생층(215)은 에칭 방지층(211) 위로 형성된다. 희생층(215)의 재료는 선택된 에칭제에 대한 에칭 저항이 에칭 방지층(211)과는 매우 상이하다. 특히, 선택된 에칭제에 대해서, 희생층(215)의 에칭률은 에칭 방지층(211)의 에칭률보다 매우 높다. 희생층(215)은 이후에 제거되고, 디바이스의 게이트가 비워진 공간에 형성되기 때문에, 희생층(215)의 두께는 최종 디바이스의 게이트 길이에 대응하도록 선택된다. TEOS 공정을 통해 형성된 실리콘 디옥사이드는 희생층(215)에 적합한 반도체재료의 일예이다.
에칭 방지층(216)은 희생층(215) 위로 형성된다. 에칭 방지층(216)은 에칭 방지층(211)과 동일한 기능을 수행한다. 그러므로, 에칭 방지층(211)의 재료 및 두께의 선택을 결정하는 고려사항들은 에칭 방지층(216)의 재료 및 두께를 선택하는데도 동일하게 적용된다.
절연층(220)은 에칭 방지층(216) 위로 형성된다. 절연층(220)이 절연층(210)과 동일한 에칭률(선택된 에칭제에서)을 가지는 것이 유리하다. 실질적으로, 처리 효능 면에서는, 절연층(210)의 재료가 절연층(220)의 재료와 동일한 것이 유리하다. 절연층(220)이 불순물 소스로서도 기능하는 실시예에 있어서, 절연층(220)은 PSG 또는 BSG이다.
도 1c를 참조하면, 개구, 트렌치 또는 윈도우(225)는 절연층(210), 에칭 방지층(211), 희생층(215), 에칭 방지층(216) 및 절연층(220)을 통해 소스 구역(205)까지 아래로 에칭된다. 윈도우 수평 크기는 원하는 디바이스 성능 특징, 제조시 디바이스의 사이즈 구속 조건, 및 윈도우(225)를 형성하는데 이용되는 리소그래픽 공정의 제한사항에 의해 결정된다. 윈도우(225)의 길이 즉, 도 1c의 단면도에서 수평 및 수직 크기에 직교하는 길이는 설계상의 선택 요소이다. 주어진 수평 크기에 대해서, 이후에 윈도우(225)에 형성되는 채널의 전류 용량은 윈도우 길이의 증가에 따라 증가한다. 그후, 윈도우(225)는 화학적으로 세정 처리[예를 들어, RCA 또는 피라나 세정(piranha clean)]된다. 피나라 공정은 윈도우(225)의 하부에서 실리콘을 세정하기 위해 황산 및 과산화수소 수용액을 이용한다. 이러한 세정 단계의 결과로서, 윈도우(225)와의 경계를 형성하는 절연층(210, 220)의 작은 부분들이 제거된다. 발생된 새김자국(indentation)은 도 1d에 도시된다. 도시된 바와 같이, 희생층(215)과 에칭 방지층(211, 216)은 절연층(210, 220)의 에지를 너머로 연장된다.
소스 구역(205)이 윈도우(225)를 생성한 에칭 공정에 의해 노출되어 있는 도 1e를 참조하면, 단결정 실리콘은 상부(221)를 포함하는 디바이스-퀄리티 결정질 반도체 재료(230)를 윈도우(225) 내에 형성시키기 위해 윈도우(225)의 하부에서 소스 구역(205)으로부터 에피텍시얼 성장될 수 있다. 결정질 반도체 재료(230)는 디바이스의 채널로서 기능하기에 적합하고, 채널 구역의 위아래에 소스/드레인 연장 구역을 형성하기에 적합하다. 결정질 반도체 재료(230)는 비정질 또는 다결정 재료를 증착한 후에 그 재료를 재결정화함으로써, 즉 종래의 노 어닐링 또는 레이저 어닐링에 의해 형성될 수도 있다.
윈도우(225) 내에 형성된 결정질 반도체 재료(230)는 소스 및 드레인 연장부 뿐만 아니라 디바이스 채널을 형성하도록 도프되어야만 한다. 일정한 타입(즉, n-타입 또는 p-타입)의 불순물은 소스 및 드레인 연장부를 형성하기 위해 결정질 반도체 재료(230) 내로 도입되고, 도전 타입이 반대인 불순물은 채널을 형성하기 위해 도입된다. 결정질 반도체 재료(230)를 도프하기 위해 다양한 기술이 적절하게 고려될 수 있다. 형성 이후에 결정질 반도체 재료(230) 내로의 불순물의 형성 또는 주입 중에 결정질 반도체 재료(230)를 제위치에 도프하는 것은 채널을 형성하기에 적합한 공정으로서 고려된다.
재료층이 화학 기상 증착을 통해 형성됨에 따라 불순물이 제위치에 도입되는방식은 당업자에게는 친숙한 기술이므로, 그러한 기술은 본원에서는 상세하게 설명하지 않는다. 일반적으로, 불순물은 재료 증착 공정의 적당한 단계에서 대기에 도입되므로, 결정질 반도체 재료(230) 내의 소망 위치에 소망 농도로 존재하게 된다. 적당한 불순물 기체는 포스핀(phosphine)과 디보란(diborane)을 포함한다. 다른 실시예에서, 채널 불순물은 형성 이후에 결정질 반도체 재료(230)에 주입된다.
하부 소스/드레인 연장부를 형성하기 위해, 불순물은 소스 구역(205)으로부터 결정질 반도체 재료(230)의 하부로 확산될 수 있다. 소스/드레인 연장부를 형성하기 위한 다른 기술은 절연층들이 상기에 제안된 바와 같이 PSG 또는 BSG 로 이루어질 때 절연층(210, 220)으로부터의 불순물의 확산이다. 일반적으로, 이러한 고상 확산 공정에서, 도프된(예를 들어, 비소, 인 또는 붕소로 도프된) 옥사이드(예를 들어, 실리콘 옥사이드)는 불순물 소스로서 기능한다. 상승된 온도에서, 불순물은 도프된 옥사이드로부터 인접하는 비도프된(또는 약간만 도프된) 구역까지 이동된다. 이러한 적용예에서, 상기 불순물은 결정질 반도체 재료(230) 내로 이동된다. 이러한 기술은 도프된 영역 즉, 소스/드레인 연장부가 불순물 소스로서 기능하는 절연층(210, 220)과 결정질 반도체 재료(230) 사이의 경계면에 의해 한정되기 때문에 유리하다. 이러한 기술에 의해, 자체-정렬식 소스/드레인 연장부가 형성된다(즉, 소스/드레인 연장부는 게이트에 정렬된다). 예를 들어, 고상 확산 기술은 본원에 참조로서 합체되는 IEDM93(1993년) 119 내지 122쪽의 오노 엠(Ono, M.) 등에 의한 "Sub-50mm Gate Length N-MOSFETS with 10 nm Phosphorus Source and Drain Junctions"와 IEDM92(1992년) 897 내지 900쪽의 사이토 엔(Saito, M.) 등에 의한"An SPDD D-MOSFET Structure Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics"에 개시되어 있다. 소스/드레인 연장부(232, 233) 내의 불순물 농도는 통상적으로 적어도 약 1×1019/㎤ 이고, 5×1019/㎤ 의 불순물 농도가 유리한 것으로 고려된다. 이러한 고상 확산 기술을 이용하면, 매우 얕은 소스/드레인 연장부(232, 233)가 얻어질 수 있다. 소스/드레인 연장부(232, 233)는 결정질 반도체 재료(230) 내로 침투하는 것으로 도시되지만, 그 침투 폭은 양호하게는 결정질 반도체 재료(230)의 폭의 1/2보다 작다. 이러한 방식에서 불순물의 침투를 제한하면, 결정질 반도체 재료(230)의 대향 측부로부터 도프된 구역의 중첩이 회피된다. 또한, 소스/드레인 연장부(232, 233)가 게이트(265) 아래로 연장되는 거리는 양호하게는 게이트 길이의 1/4보다 작게 제한된다. 당업자에게 공지된 바와 같이, 소스/드레인 연장부(232, 233) 내의 불순물은 결정질 반도체 재료(230)의 채널 내의 불순물과는 반대 타입의 불순물로 이루어진다.
양호하게는, 결정질 반도체 재료(230)가 도프된 후에, 디바이스는 결정질 반도체 재료(230) 내의 불순물의 분포에 현저하게 악영향을 미치는 상태로 되지 않는다. 따라서, 이러한 단계 이후의 접근법에 의하면, 기판은 1100℃를 초과하는 온도에는 노출되지 않게 된다. 실질적으로, 본 공정의 상기 단계 이후에 기판이 1100℃를 초과하는 온도에 노출되지 않는 것이 유리하다. 임의의 실시예에 있어서, 기판은 연장된 시간 주기 동안(예를 들어, 몇분을 초과하여) 900℃를 초과하는 온도에노출되지 않는다. 그러나, 기판은 결정질 반도체 재료(230) 내의 불순물의 분포에 악영향을 미치지 않고 (약 1000℃의 온도에서) 신속한 열적 어닐링 처리될 수 있다.
다음으로, 절연층(220) 및 상부(231) 위로, 그들에 부합하는 드레인 층(235)이 형성된다. 드레인 층(235)은 자체-정렬식 상부 접촉부(본 실시예에서는 드레인 접촉부)를 제공한다. 드레인 층(235)에 적합한 재료의 일예는 도프된 다결정 실리콘이다. 선택된 불순물은 디바이스 채널을 형성하는데 사용된 불순물과는 반대 타입이다. 불순물의 농도는 약 1×1020원자/㎤ 이다.
도 1f에 도시된 바와 같이, 드레인 층(235) 위로, 그것에 부합하는 층(236)이 증착된다. 층(236)을 위해 선택된 재료는 희생층(215)을 제거하기 위해 선택된 에칭제에 기초한 희생층(215)의 에칭률보다 현저하게 느린 에칭률을 갖는다. 층(236)을 위해 선택된 재료가 에칭 방지층(211, 216)의 재료와 동일한 것이 유리하다. 적절한 재료의 일예는 실리콘 니트라이드이다.
도 1g에 도시된 바와 같이, 종래의 리소그래픽 기술을 사용하면, 드레인 층(235), 층(236) 및 절연층(220)은 결정질 반도체 재료(230) 및 상부(231)에 인접하여 중첩되는 부분들만이 남겨지도록 패턴화된다. 에칭 방지층(216)은 이러한 공정 중에 에칭제가 아래에 위치되는 층들에 도달하는 것을 방지하도록 기능한다.
본 발명의 다른 실시예에 따르면, 상술된 바와 같이 형성되는 것 이외에, 소스/드레인 연장부(232, 233)는 도프된 절연층(210, 220)으로부터 고상 확산에 의해상기 공정 중에 형성된다.
도 1h에 도시된 바와 같이, 전체 구조체 위로, 그것에 부합하는 층(240)이 형성된다. 층(240)의 재료는 희생층(215)을 제거하기 위해 선택된 에칭제 내의 희생층(215)의 에칭률보다 현저하게 느린 에칭률을 가지도록 선택된다. 층(240)에 적합한 재료의 일예는 실리콘 니트라이드이다. 층(240)의 두께는 드레인 층(235), 층(236) 및 절연층(220)의 잔여 부분들이 후속 에칭제와의 접촉으로부터 보호되도록 선택된다.
그후, 층(240)은 마찬가지로 에칭 방지층(216) 및 희생층(215)의 부분들을 제거하는 건식 플라즈마 에칭과 같은 이방성 에칭을 사용하여 에칭된다. 당업자에게 공지된 바와 같이, 이방성 에칭 재료는 표면을 따라 수평이 아닌 수직하게 에칭한다. 그러므로, 도 1i에 도시된 바와 같이, 이방성 에칭 이후에 잔존하는 층(240)의 부분은 절연층(220), 드레인 층(235) 및 층(236)의 적층부에 횡방향으로 인접하는 부분이다. 이러한 에칭 공정의 결과로서, 에칭 방지층(216)의 일부분이 제거되어 희생층(215)이 노출된다.
그후, 상기 디바이스는 희생층(215)의 잔여부를 제거하기 위해 습식 에칭(예를 들어, 수성 하이드로플루오릭 액시드) 또는 등방성 건식 에칭(예를 들어, 무수성 하이드로플루오릭 액시드)으로 처리된다. 그 결과는 도 1j에 도시된다. 절연층(210)은 여전히 에칭 방지층(211)에 의해 덮여있다. 에칭 방지층(216) 및 층(236, 240)의 잔여부는 절연층(220) 및 드레인 층(235)을 보호하므로, 보호된 층들은 에칭제와의 접촉으로부터 격리된 채로 유지된다. 결정질 반도체 재료(230)의노출된 부분은 희생층(215)의 두께에 대응하고 상기 디바이스의 물리적인 채널 길이를 한정한다.
도 1k를 참조하면, 실리콘 디옥사이드(245)로 이루어진 희생층은 결정질 반도체 재료(230)의 노출된 표면상에서 열성장 또는 증착된다. 약 10㎚ 보다 작은 정도의 희생 실리콘 디옥사이드 두께가 적절한 것으로서 고려된다. 그후, 희생 실리콘 디옥사이드(245)는 종래의 등방성 에칭(예를 들어, 수성 하이드로플루오릭 액시드)을 사용하여 제거된다(도 1l 참조). 상기 형성 및 그 이후의 희생 실리콘 디옥사이드(245)의 제거의 결과로서, 결정질 반도체 재료(230)의 표면은 보다 평활해지고, 일부 측벽 결함이 제거된다. 상기 에칭 방지층(211, 216)은 제거 수단이 절연층(210, 220)과 드레인 층(235)을 접촉시키는 것을 방지한다. 이러한 단계가 본 발명의 공정에 반드시 필요한 것은 아니지만, 존재한다면, 과도한 측벽 결함을 제거하기 위해 실행될 수 있을 것이다.
그후, 게이트 유전체(250; 게이트 옥사이드로서도 인용됨)의 층이 결정질 반도체 재료(230)의 노출된 부분에 형성된다. 적절한 유전재는 예를 들어, 실리콘 디옥사이드, 실리콘 옥시니트라이드, 실리콘 니트라이드 또는 메탈 옥사이드를 포함한다. 게이트 유전체(250)의 두께는 약 1㎚ 내지 약 20㎚이다. 적절한 두께의 일예는 6㎚이다. 일실시예에서, 실리콘 디옥사이드 층은 기판을 산소 함유 분위기에서 약 700℃ 내지 약 1000℃ 범위의 온도로 가열함으로써 형성된다. 게이트 유전체를 형성하기 위한 다른 수단은 화학 기상 증착, 제트 기상 증착, 또는 원자층 증착을 포함하고, 그러한 모든 증착은 적합한 것으로서 고려된다. 소망 두께의 게이트 유전체(250)를 형성하기 위한 조건은 당업자에게는 공지되어 있다.
도 1n을 참조하면, 게이트 전극은 충분히 부합하는 게이트 전극 층(255)과 예를 들어, 불순물이 제위치에 도입되는 도프된 비정질 실리콘으로 이루어진 층을 증착함으로써 형성된다. 그후, 비정질 실리콘은 (용융에 의해) 재결정화되어 다결정 실리콘을 형성한다. 상술된 바와 같이, 상기 사실은 결정질 반도체 재료(230) 내의 불순물 프로파일에 현저하게 악영향을 미치지 않는 조건을 이용하여 달성되어야만 한다. 적절한 게이트 전극 재료의 다른 예는 다결정 실리콘, 실리콘-게르마늄 및 실리콘-게르마늄-카본을 포함한다. 적절하게 낮은 저항률을 가지는 메탈 및 메탈-함유 화합물은 게이트 유전재에 적합하고, 다른 반도체 처리 단계들도 적절한 게이트 전극 재료로서 고려된다. CMOS(complementary metal-oxide-semiconductor) 적용에 있어서, 게이트 재료가 반도체 재료(230)의 밴드 갭의 중간 근처에서 워크 함수를 가지면 유리하다. 상기 메탈의 예는 티타늄, 티타늄 니트라이드, 텅스텐, 텅스텐 실리사이드, 탄탈륨, 탄탈륨 니트라이드 및 몰리브덴을 포함한다. 게이트 전극 재료를 형성하기에 적합한 수단은 화학 기상 증착, 전기 도금 및 그들의 조합을 포함한다. 또한, 게이트 전극 층(225)은 상술된 바와 같이, 후속하여 형성되는 커패시터의 하부 플레이트를 형성한다.
폴리-니트라이드-폴리(PNP) 또는 메탈-니트라이드-폴리(MNP) 커패시터(256)는 도 1o 구조의 구역(257)에 형성된다. 상술된 바와 같이 증착된 게이트 전극 층(255)은 커패시터(256)의 하부 플레이트를 형성한다. 본 공정의 이러한 부분에서, VRG MOSFET 는 마스크가 제거되고, 커패시터 유전체로서 기능하는 실리콘 니트라이드 층(258)은 구역(257) 내의 게이트 전극 층(255) 위로 형성된다. 실리콘 니트라이드가 실리콘 디옥사이드보다 높은 유전율을 가지기 때문에, 동일한 유전 두께에 대해서 보다 높은 커패시턴스 값을 얻을 수 있다. 그러나, 임의의 유전재가 커패시터 유전체로서 사용될 수 있다는 것이 공지되어 있다. 도전층(259)은 실리콘 니트라이드 층(258) 위로 형성된다. 폴리-옥사이드-폴리 커패시터를 형성하기 위해, 도전층(259)은 대략 적어도 1×1020cm-3의 도핑 농도를 갖는 도프된 폴리실리콘이다. 메탈-니트라이드-폴리 커패시터를 형성하기 위해, 도전층(259)은 메탈 재료로 형성된다. 도전층(259)의 증착에 이어서, 그 위로 다른 니트라이드 층(260)을 증착하는 것이 바람직하지만, 반드시 필요한 것은 아니다.
도 1p에 도시된 바와 같이, MOSFET 게이트 전극 층(255)은 패턴화되고 게이트(265)로서 인용된다. 유사하게, 커패시터(256)의 하부 플레이트[즉, 게이트 전극 층(255)]도 패턴화되고 하부 커패시터 플레이트(266)로서 인용된다. MOSFET 게이트를 커패시터에 연결할 필요가 있는 회로 구성에 있어서, 게이트 전극은 패턴화되지 않으므로, MOSFET 게이트와 하부 커패시터 플레이트를 연결하는 도전재는 손상되지 않은 채로 유지된다. 도시된 바와 같이, 필요에 따라, 윈도우(267)는 실리콘 니트라이드 층(260)에서 에칭되어, 일반적으로 상부 커패시터 플레이트(259)로서 인용되는 아래에 위치되는 메탈 또는 폴리실리콘 층에 접근성을 제공한다. MOSFET 게이트(265) 및 하부 커패시터 플레이트(266)의 구성은 설계상 선택될 수 있는 인자이다. 그러나, 게이트(265)가 게이트 옥사이드가 형성된 결정질 반도체 재료(230)의부분을 둘러싼다는 점에 주의해야 한다. 일실시예에 있어서, 하부 커패시터 플레이트(266)는 도 1p에 도시되지는 않았지만 액세스가 3차원으로 제공되도록 구성될 수 있다.
본 발명의 또다른 실시예에 있어서, 본 공정의 상기 단계에서, 불순물은 고상 확산에 의해 절연층(210, 220)으로부터 결정질 반도체 재료(230) 내로 이동되어, MOSFET 디바이스를 위한 소스/드레인 연장부(232, 233)를 형성한다.
또다른 선택적인 실시예(도시되지 않음)에 있어서, 결정질 반도체 재료(230)의 상부(231)(도 1e 참조)는 절연층(220)의 상부면과 동일평면이 되도록 연마된다. 화학기계적 연마와 같은 수단이 적합한 것으로서 고려되고, 도 1e에 도시된 결정질 반도체 재료(230)의 형성 직후에 달성될 수 있다. 상부(231)를 연마하게 되면, 드레인 연장부(233)를 형성하기 위한 절연층(220)으로부터 결정질 반도체 재료(230) 내로의 확산의 제어가 보다 양호해진다.
또다른 실시예에 있어서, 비도프된 실리콘 디옥사이드로 이루어진 박층(예를 들어, 약 25㎚ 두께)이 소스 구역(205) 위로 형성된다. 도 1e를 참조하면, 박층(도시되지 않음)은 절연층(10),(불순물 소스)으로부터의 바람직하지 않은 고상 확산에 대한 배리어로서 기능하고, 소스 구역(205)을 통해 내려진 후 결정질 반도체 재료(230) 내로 올려진다.
수직형 MOSFET 디바이스의 제조와 함께 폴리실리콘-옥사이드-폴리실리콘 (POP)을 구성할 수도 있다. POP 커패시터에 이용되는 영역은 집적 회로상에 제조된 종래의 커패시터보다 현저하게 작다. 또한, 본 발명의 기술에 따라 구성된 POP 커패시터의 칩 면적에 대한 커패시터 표면적의 비율은 일반적으로, 상술된 MNP 또는 PNP 커패시터의 동 비율보다 크다. 본원에 개시된 수직 교환형 게이트 MOSFETs와 유사하게, POP 커패시터는 높은 회로 밀도를 제공한다.
VRG MOSFETs 및 폴리실리콘-옥사이드-폴리실리콘 커패시터를 제조하기 위한 공정의 실시예는 도 2a 내지 도 2v를 참조로 도시된다. 본원에 도시된 다양한 반도체 특징부 및 구역들은 바람직하게는 실리콘으로 구성되지만, 본 발명의 다른 실시예들이 다른 반도체 재료들(화합물 반도체 또는 이질접합 반도체를 포함) 단독으로 또는 조합하여 구성될 수 있다는 것은 당업자에게는 공지되어 있다. 도 2a 내지 도 2v를 참조하면, 본 발명의 청구범위가 POP 커패시터에 인접하는 MOSFET 디바이스의 형성에 제한되는 것은 아니지만, 수직형 MOSFET 디바이스의 제조는 도면들의 좌측 부분에 도시되고, 커패시터의 제조는 도면들의 우측 부분에 도시된다.
도 2a를 참조하면, 하이 도프된 소스 구역(305)은 실리콘 기판(300), 양호하게는 <100> 결정 배향을 가지는 기판 내의 주표면(306)을 따라 형성된다. 이러한 수직형 MOSFET의 실시예에서, 디바이스의 소스 구역은 실리콘 기판 내에 형성되고, 드레인 구역은 하기에 설명되는 바와 같이 후속하여 형성되는 수직 채널의 상부에 형성된다. 선택적인 실시예에서, 드레인 구역은 기판 내에 형성되고, 소스 구역은 수직 채널의 상부에 형성된다. 이전의 실시예는 이러한 설명에 관한 것이다. 그러나, 이러한 설명으로부터, 당업자라면 드레인 구역이 실리콘 기판 내에 형성되고 소스 구역이 후속하여 형성되는 수직 채널 위로 위치되는 디바이스를 용이하게 형성할 수 있다.
하이 도프된 소스 구역(305)의 깊이, 내부의 불순물 농도 및 불순물 타입(예를 들어, n-타입 또는 p-타입)은 모두 설계상 선택될 수 있는 인자들이다. 불순물이 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)인 예시적인 소스 구역(305)은 약 1×1019원자/㎤ 내지 약 5×1020원자/㎤ 범위의 불순물 농도를 갖는다. 약 300㎚보다 작은 소스 구역(305) 및 기판(300)의 깊이가 적절한 것으로서 고려된다.
도 2b에서, 5개의 재료층(310, 311, 315, 316 및 320)이 실리콘 기판(300) 내의 소스 구역(305) 위로 형성된다. 절연층(310)은 실제로 게이트 전극 위에 위치되는 것으로부터 소스 구역(305)을 절연시킨다. 따라서, 절연층(310)은 절연 목적에 부합하는 재료 및 두께로 이루어진다. 적절한 재료의 일예는 도프된 실리콘 디옥사이드이다. 도프된 절연층(310)의 사용은 고상 확산 공정을 통해 디바이스의 채널 구역 내부에 소스/드레인 연장 구역을 형성하기 위해 후술되는 바와 같이 절연층(310)이 불순물 소스로서 기능하는 실시예에서 유리하다. 예를 들어, 실리콘 디옥사이드 도핑 소스는 예를 들어 PSG(phospho-silicate glass; 즉, 인-도프된 실리콘 디옥사이드) 및 BSG(boro-silicate glass; 즉, 붕소-도프된 실리콘 디옥사이드)이다. 절연층(310)의 적절한 두께는 약 25㎚ 내지 약 350㎚ 범위 내이다.
에칭 방지층(311)은 절연층(310) 위로 형성된다. 당업자에게 공지되어 있는 에칭 방지부는 층 또는 층들의 위로 또는 아래로 에칭이 진행하는 것을 방지하도록 설계된다. 그러므로, 에칭 방지부는 에칭제에 의해 제거되어야 하는 인접하는 층 또는 층들보다 선택된 에칭제에 대한 에칭 저항이 현저하게 크다. 특히, 이러한 경우에, 선택된 에칭제에 대해서, 에칭 방지층(311)의 에칭률은 후술되는 바와 같이 희생층(315)의 에칭률보다 매우 느리다. 에칭 방지층 재료의 선택은 위/아래로 위치되는 층들을 에칭하는데 사용되는 특정 에칭 수단에 의해 결정된다는 것을 당업자는 이해할 것이다. 본 발명의 공정에 있어서, 위로 위치되는 희생층은 비도프된 실리콘 디옥사이드[예를 들어, 테트라에틸렌 오르소 실리케이트(TEOS)에서 형성되는 실리콘 디옥사이드]이고, 비도프된 실리콘 디옥사이드용 에칭제가 에칭 방지층(311) 아래의 층들에 침투하는 것을 효과적으로 방지하는 에칭 방지제가 선택된다. 실리콘 니트라이드(Si3N4)가 적절한 에칭 방지제로서 고려된다. 에칭 방지제 층의 두께는 에칭 공정을 통해 제거되어야 할 재료 깊이에 관한 서택된 에칭제에 대한 에칭 방지제의 저항에 의존한다. 즉, 효과적인 에칭 방지를 위해, 에칭제는 원하는 층 또는 층들을 제거하는데 필요한 시간에 에칭 방지층을 침투할 수 없다.
또한, 에칭 방지층(311)은 오프셋 스페이서로서 기능하고, 그 오프셋 스페이서의 두께는 에칭 방지층(311)의 두께에 의해 결정된다. 본 발명의 설명에 있어서, 오프셋 스페이서는 디바이스 채널에 대한 소스/드레인 연장부의 위치를 제어한다. 특히, 오프셋 스페이서가 존재하면 오프셋 스페이서가 존재하지 않는 경우에 게이트 아래로 연장되는 범위까지 소스/드레인 연장부가 연장되는 것을 방지한다. 소스/드레인 연장부가 게이트 아래로 연장될 수록, 장치 성능에는 역효과를 발생한다는 것, 즉, 게이트/소스 및 게이트/드레인 중첩 커패시턴스가 증가한다는 것을당업자는 이해할 것이다. 또한, 오프셋 스페이서가 너무 두꺼우면, 바람직하지 않은 디바이스 성능을 야기할 수도 있는 게이트 아래로 형성된 반전층과 소스/드레인 연장부 사이에 직렬 저항이 발생할 수 없다는 것을 당업자라면 이해할 것이다. 에칭 방지층(311)은 절연층(310)이 불순물 소스로서 기능할 때 절연층(310)과 희생층(315) 사이에 존재하여 오프셋 스페이서의 기능을 수행한다. 절연층(310)으로부터의 불순물에 의해 주어진 수직 확산 거리에 대해서, 소스/드레인 연장부와 게이트 사이의 중첩도는 불순물 확산률의 제어와 함께 에칭 방지층(311)의 두께를 통해 제어될 수 있다.
희생층(315)은 에칭 방지층(311) 위로 형성된다. 희생층(315)의 재료는 선택된 에칭제에 대한 에칭 저항이 에칭 방지층(311)과는 매우 상이하다. 특히, 선택된 에칭제에 대해서, 희생층(315)의 에칭률은 에칭 방지층(311)의 에칭률보다 매우 높다. 희생층(315)은 이후에 제거되고, 디바이스의 게이트가 비워진 공간에 형성되기 때문에, 희생층(315)의 두께는 최종 디바이스의 게이트 길이에 대응하도록 선택된다. 실리콘 디옥사이드는 희생층(315)에 적합한 재료의 일예이다. 희생층(315)은 TEOS 공정을 통해 형성될 수 있다.
에칭 방지층(316)은 희생층(315) 위로 형성된다. 에칭 방지층(316)은 에칭 방지층(311)과 동일한 기능을 수행한다. 그러므로, 에칭 방지층(311)의 재료 및 두께의 선택을 결정하는 고려사항들은 에칭 방지층(316)의 재료 및 두께를 선택하는데도 동일하게 적용된다.
절연층(320)은 에칭 방지층(316) 위로 형성된다. 절연층(320)이 절연층(310)과 동일한 에칭률(선택된 에칭제에서)을 가지는 것이 유리하다. 실질적으로, 처리 효능 면에서는, 절연층(310)의 재료가 절연층(320)의 재료와 동일한 것이 유리하다. 절연층(320)이 불순물 소스로서도 기능하는 실시예에 있어서, 절연층(320)은 PSG 또는 BSG이다.
도 2c를 참조하면, 개구들, 윈도우들 또는 트렌치들(325, 326)은 절연층(310), 에칭 방지층(311), 희생층(315), 에칭 방지층(316) 및 절연층(320)을 통해 소스 구역(305)까지 아래로 에칭된다. 도 2c의 단면도에서 윈도우 수평 크기는 원하는 디바이스 성능 특징, 제조시 디바이스의 사이즈 구속 조건, 및 윈도우(325, 326)를 형성하는데 이용되는 리소그래픽 공정의 제한사항에 의해 결정된다. 윈도우(325, 326)의 길이 즉, 도 2c의 단면도에서 수평 및 수직 크기에 직교하는 길이는 설계상의 선택 요소이다. 주어진 수평 크기에 대해서, 이후에 윈도우(325)에 형성되는 채널의 전류 용량은 윈도우 길이의 증가에 따라 증가한다. 윈도우(326)의 크기는 소망 커패시턴스 값에 의해 결정된다.
그후, 윈도우(325, 326)는 윈도우(325, 326)의 하부에서 실리콘을 세정하기 위해 화학적으로 세정 처리(예를 들어, RCA 또는 피라나 세정)된다. 이러한 세정 단계의 결과로서, 윈도우(325, 326)와의 경계를 형성하는 절연층(310, 320)의 작은 부분들이 제거된다. 발생된 새김자국은 도 2d에 도시된다. 도시된 바와 같이, 희생층(315)과 에칭 방지층(311, 316)은 절연층(310, 320)의 에지를 너머로 연장된다.
도 2e를 참조하면, TEOS 층(327)은 전체 구조체 위로 증착된다. 커패시터 구역은 마스크가 제거되고, TEOS 층(327)은 구조체의 좌측에 도시된 MOSFET 구역으로부터 제거(예를 들어, 종래의 에칭에 의해)된다.
도 2f에 도시된 바와 같이, 윈도우(325)는 상부(331)를 포함하는 결정질 반도체 재료(330)(예를 들어, 실리콘)로 채워진다. 이용될 수 있는 결정질 반도체 재료의 다른 예는 실리콘-게르마늄 및 실리콘-게르마늄-카본을 포함한다. 결정질 반도체 재료(330)는 도프 공정이 완료되지 않은 상태인 비도프 또는 약간 도프된 상태에서 형성될 수 있다. 윈도우 내에 결정질 반도체 재료를 형성하기 위한 기술은 당업자에게는 공지되어 있다. 예를 들어, 결정질 반도체 재료는 디바이스-퀄리티 실리콘 재료를 형성하기 위해 소스 구역(305)으로부터의 에피텍시얼 성장에 의해 윈도우(325) 내에 형성될 수 있다. 다른 실시예에서, 비정질 실리콘은 전체 기판(300) 위로 증착될 수 있고, 거의 모든 결정질 반도체 재료(330) 및 상부(331)가 제거된다. 그후, 비정질 반도체 재료는 그것을 재결정화하기 위해 어닐링 처리된다. 또다른 실시예에서, 결정질 반도체 재료의 형성 직후에 노출된 표면의 화학/기계적 연마에 의해 상부(331)가 제거된다.
윈도우(325) 내에 형성되는 결정질 반도체 재료(330)는 소스 및 드레인 연장부 뿐만 아니라 디바이스 채널을 형성하도록 도프되어야만 한다. 한 타입(즉, n-타입 또는 p-타입)의 불순물이 결정질 반도체 재료(330)에 도입되어 채널을 형성한다. 결정질 반도체 재료(330)를 도프하기 위해 다양한 기술이 적절하게 고려될 수 있다. 형성 이후에 불순물을 결정질 반도체 재료(330) 내로 형성 또는 주입하는 중에 결정질 반도체 재료(330)의 제위치에 도프하는 것이 적절한 공정으로서 고려된다. 불순물은 소스/드레인 연장부를 형성하기 위해 소스 구역(335)으로부터 결정질반도체 재료(330)의 하부 내로 확산될 수 있거나, 도프된 절연층(310, 320)과 같은 인접하는 도프된 층으로부터 고상 확산을 통해 형성될 수 있다. 상술된 바와 같이, 고상 확산 단계는 본 발명에 따른 제조 공정의 몇가지 상이한 단계에서 실행될 수 있다.
양호하게는, 결정질 반도체 재료(330)가 도프되고 불순물이 그 안으로 바람직한 방식으로 분포된 후에, 디바이스는 결정질 반도체 재료(330) 내의 불순물 분포에 악영향을 미칠 수 있는 상태로 되지 않아야 한다. 따라서, 이러한 단계 이후의 접근방법에 의하면, 기판은 1100℃를 초과하는 온도에 노출되지 않는다. 실질적으로, 본 공정의 상기 단계 이후에 기판은 1000℃를 초과하는 온도에 노출되지 않는 것이 유리하다. 임의의 실시예에 있어서, 기판은 연장된 시간 주기 동안(예를 들어, 몇분 이상) 900℃를 초과하는 온도에 노출되지 않는다. 그러나, 기판은 결정질 반도체 재료(330) 내의 불순물의 분포에 악영향을 미치지 않고 신속한 열적 어닐링 처리될 수 있다.
다음의 몇가지 제조 단계는 POP 커패시터의 제조에 관한 것이다. 그러나, 이러한 제조 단계들이 VRG 제조 공정 내의 다른 단계에 삽입될 수 있다는 것은 당업자에게는 공지되어 있다. TEOS 층(327)은 마스킹 및 에칭에 의해 제거되고, 도 2g에 도시된 바와 같이, 도프된 폴리실리콘 층(332)은 윈도우(326)를 포함하는 구조체 위로 형성된다. MOSFET의 구역에서, 도프된 폴리실리콘은 POP 커패시터의 구역에서 디바이스의 소스 또는 드레인 구역을 형성하고, 폴리실리콘 층(332)은 커패시터의 하나의 플레이트를 형성한다. 일반적으로, 층(332)은 도전성을 가져야만 하므로, 층(332)의 재료로서 메탈 또는 메탈-함유 재료가 도프된 폴리실리콘 대신에 사용될 수 있다.
도 2h에 도시된 제조 단계에 있어서, 실리콘 디옥사이드(333)로 이루어진 층은 다결정 층(332) 위로 그것에 부합되게 증착된다. 도 2i를 참조하면, 도프된 폴리실리콘 층(334)은 전체 구조체 위로 증착되고, 커패시터 윈도우(326) 내의 잔여 공간을 채우는 단계를 포함한다. 화학기계적 연마 단계 이후에, 옥사이드 층(333)이 폴리실리콘 층들(332, 334) 사이에 배치된 것으로 도시되어 있는 도 2j의 구조체는 윈도우(326) 내에 폴리실리콘-옥사이드-폴리실리콘(POP) 커패시터를 형성한다. 이러한 단계에서, MOSFET용 결정질 반도체 재료(330)는 윈도우(325) 내에 잔존한다.
도 2k에 도시된 바와 같이, MOSFET는 마스크 처리되고, 폴리실리콘 층들(332, 334)을 단락시켜야 하는 추가 제조 단계로부터 POP 커패시터를 절연시키기 위해 커패시터 윈도우(326) 위로 실리콘 니트라이드로 이루어진 층(335)이 증착된다. 커패시터 플레이트에 액세스하기 위해 이후에 실리콘 니트라이드 층(335) 내에 비아(via)들이 형성된다. POP 커패시터의 제 2 플레이트를 형성하는 폴리실리콘 층(331)은 도 2k 단면도의 평면 외측에서 3차원으로 액세스될 수도 있다. POP 커패시터가 반도체 기판(300)의 트렌치 내에 생성되기 때문에, 커패시터에 의해 점유되는 칩 면적에 대한 커패시터의 표면적의 비율은 상술된 MNP 또는 PNP 커패시터 및 종래의 집적 회로 커패시터에 대한 비율보다 매우 크다. 따라서, 면적 활용 면에서는, POP 커패시터가 보다 효율적인 디바이스이다.
예시적인 제조 공정의 상기 단계에서, 처리 단계는 VRG MOSFET 디바이스로 복귀되어, 도 2l의 단계를 개시한다. POP 커패시터는 후속하는 VRG MOSFET 처리 단계들에 의해 악영향을 받지 않도록 마스크 처리된다. 절연층(320) 위로 그 층에 부합하는 드레인 층(336)이 형성된다. 드레인 층(336)은 자체-정렬식 상부 접촉부(본 실시예에서는 드레인 접촉부)를 제공한다. 드레인 층(336)에 적합한 재료의 일예는 도프된 다결정 실리콘이다. 선택된 불순물은 실리콘 채널을 도프하는데 사용된 불순물과는 반대 타입이다. 드레인 층(336) 내의 불순물의 농도는 약 1×1020원자/㎤ 이다.
도 2l에 도시된 바와 같이, 드레인 층(336) 위로, 그것에 부합하는 층(337)이 증착된다. 층(337)을 위해 선택된 재료는 희생층(315)을 제거하기 위해 선택된 에칭제에 기초한 희생층(315)의 에칭률보다 현저하게 느린 에칭률을 갖는다. 층(337)을 위해 선택된 재료가 에칭 방지층(311, 316)의 재료와 동일한 것이 유리하다. 적절한 재료의 일예는 실리콘 니트라이드이다.
도 2m에 도시된 바와 같이, 종래의 리소그래픽 기술을 사용하면, 드레인 층(336), 층(337) 및 절연층(320)은 결정질 반도체 재료(330)에 중첩 또는 인접하는 부분들만이 남겨지도록 패턴화된다(한 단계 이상의 건식 에칭 단계를 이용).
일실시예에 있어서, 고상 확산 단계는 소스/드레인 연장부(332, 333)를 형성하기 위해 상기 공정의 단계에서 수행된다.
도 2n에 도시된 바와 같이, 구조체의 MOSFET 구역 위로, 그것에 부합하는층(340)이 증착된다. 층(340)의 재료는 희생층(315)을 제거하기 위해 선택된 에칭제 내의 희생층(315)의 에칭률보다 현저하게 느린 에칭률을 가지도록 선택된다. 층(340)에 적합한 재료의 일예는 실리콘 니트라이드이다. 층(340)의 두께는 드레인 층(336), 층(337) 및 절연층(320)의 잔여 부분들이 후속 에칭제와의 접촉으로부터 보호되도록 선택된다.
그후, 층(340)은 에칭 방지층(316)의 일부를 제거하는 건식 플라즈마 에칭과 같은 이방성 에칭을 사용하여 에칭된다. 당업자에게 공지된 바와 같이, 이방성 에칭 재료는 표면을 따라 수평이 아닌 수직하게 에칭한다. 그러므로, 도 2o에 도시된 바와 같이, 이방성 에칭 이후에 잔존하는 층(340)의 부분은 절연층(320), 드레인 층(336) 및 층(337)의 적층부에 횡방향으로 인접하는 부분이다. 이어서, 희생층(315)이 노출되고 수직 크기가 다소 감소된다.
상기 마스크가 POP 커패시터로부터 제거되고 전체 기판은 습식 에칭(예를 들어, 수성 하이드로플루오릭 액시드) 또는 등방성 건식 에칭(예를 들어, 무수성 하이드로플루오릭 액시드)으로 처리되어, MOSFET 구역 및 POP 커패시터 구역 내의 희생층(315)의 잔여부를 제거한다. 그 결과는 도 2p에 도시된다. 절연층(310)은 여전히 에칭 방지층(311)에 의해 덮여있고, 에칭 방지층(316) 및 층(337, 340)의 노출된 부분은 절연층(320) 및 드레인 층(336)을 보호하므로, 보호된 층들은 후속 에칭제와의 접촉으로부터 격리된 채로 유지된다. 또한, 에칭 방지층(316)은 POP 커패시터 구역에서 위에 위치되는 절연층(320)을 보호한다. 결정질 반도체 재료(330)의 노출된 부분은 희생층(315)의 두께에 대응하고 상기 MOSFET 디바이스의 물리적인채널 길이를 한정한다.
POP 커패시터 구역은 다시 마스크 처리되고, 도 2q에 도시된 바와 같이, 열적 실리콘 디옥사이드로 이루어진 희생층(345)은 MOSFET 구역 내의 결정질 반도체 재료(330)의 노출된 표면상에서 성장된다. 약 10㎚ 미만인 정도의 희생 실리콘 디옥사이드 두께가 적절한 것으로서 고려된다. 그후, 희생 실리콘 디옥사이드(345)는 종래의 등방성 에칭(예를 들어, 수성 하이드로플루오릭 액시드)을 사용하여 제거된다(도 2r 참조). 희생 실리콘 디옥사이드(345)의 형성 이후 제거의 결과로서, 결정질 반도체 재료(330)의 표면은 보다 평활해지고 일부 측벽의 결함은 제거된다. 이러한 단계는 본 발명에 반드시 필요한 것은 아니지만, 결정질 반도체 재료(330)에 과도한 결함이 존재하는 경우에는 유리하다. 에칭 방지층(311, 316)은 상기 공정의 단계 중에 상기 수단이 절연층(310, 320)과 드레인 층(336)에 접촉하는 것을 방지한다.
도 2s에 도시된 바와 같이, 게이트 유전체 층(350; 또는 게이트 옥사이드 층)은 결정질 반도체 재료(330)의 노출된 부분상에 형성된다. 적절한 유전재는 예를 들어, 실리콘 디옥사이드, 실리콘 옥시니트라이드, 실리콘 니트라이드 또는 메탈 옥사이드를 포함한다. 게이트 유전체(350)의 두께는 약 1㎚ 내지 약 30㎚이다. 적절한 두께의 일예는 6㎚이다. 일실시예에서, 실리콘 디옥사이드 층은 기판을 산소 함유 분위기에서 약 700℃ 내지 약 1000℃ 범위의 온도로 가열함으로써 형성된다. 게이트 유전체를 형성하기 위한 다른 수단은 화학 기상 증착, 제트 기상 증착, 또는 원자층 증착을 포함하고, 그러한 모든 증착은 적합한 것으로서 고려된다. 소망 두께의 게이트 유전체(350)를 형성하기 위한 조건은 당업자에게는 공지되어 있다.
도 2t를 참조하면, 게이트 전극은 충분히 부합하는 게이트 전극 층(355)과 예를 들어, 불순물이 제위치에 도입된 후 다결정 실리콘을 형성하기 위해 재결정화되는 도프된 비정질 실리콘으로 이루어진 층을 증착함으로써 형성된다. 상술된 바와 같이, 상기 사실은 결정질 반도체 재료(330) 내의 불순물 프로파일에 현저하게 악영향을 미치지 않는 조건을 이용하여 달성되어야만 한다. 적절한 게이트 전극 재료의 다른 예는 다결정 실리콘, 실리콘-게르마늄 및 실리콘-게르마늄-카본을 포함한다. 적절하게 낮은 저항률을 가지는 메탈 및 메탈-함유 화합물은 게이트 유전재에 적합하고, 다른 반도체 처리 단계들도 적절한 게이트 전극 재료로서 고려된다. CMOS 적용에 있어서, 게이트 재료가 결정질 반도체 재료(330)의 밴드 갭의 중간 근처에서 워크 함수를 가지면 유리하다. 상기 메탈의 예는 티타늄, 티타늄 니트라이드, 텅스텐, 텅스텐 실리사이드, 탄탈륨, 탄탈륨 니트라이드 및 몰리브덴을 포함한다. 게이트 전극 재료를 형성하기에 적합한 수단은 화학 기상 증착, 전기 도금 및 그들의 조합을 포함한다.
도 2t에 도시된 구조에 따르면, MOSFET 게이트는 게이트 전극 층(355)을 지나 POP 커패시터의 하나의 플레이트에 연결된다. 이러한 구성이 일부 회로 구성에서는 바람직할 지라도, 예를 들어 실리콘 디옥사이드 트렌치인 절연층은 POP 커패시터의 폴리실리콘 층(332)에 인접하는 게이트 전극 층(355)의 부분을 MOSFET 디바이스의 게이트 유전체(350)에 인접하는 부분으로부터 절연시키기 위해 형성될 수있다. 상기 트렌치(351)는 도 2t에 도시된다. 당업자라면, 상기 트렌치를 형성하는 공정을 이해할 것이다. 선택적으로, MOSFET 게이트와 POP 커패시터를 연결하는 게이트 전극 층의 세그먼트는 패터닝 및 에칭에 의해 제거될 수 있다.
도 2u를 참조하면, 게이트 전극 층(355)은 MOSFET 디바이스의 게이트(365)를 형성하기 위해 패터닝(설계상의 선택 인자)된다. POP 커패시터 구역 내에서의 게이트 전극 층(355)은 참조번호 366을 제공한다. 게이트(365)는 결정질 반도체 재료(330)와 그 위에 형성된 게이트 옥사이드(350)를 둘러싼다. 윈도우(379)는 하나의 커패시터 플레이트로서 기능하는 폴리실리콘을 액세스하기 위해 커패시터 니트라이드 층(335) 내에서 에칭된다. 다른 커패시터 플레이트를 형성하는 폴리실리콘 층(382)은 실리콘 니트라이드 층들(316, 335) 내에 형성된 비아(371)에 의해 액세스된다.
도 2v는 최종 MOSFET 및 POP 커패시터 디바이스를 도시한다. 상기 공정에서 미리 실행되지 않았다면, 이제 불순물이 고상 확산에 의해 절연층(310, 320)으로부터 결정질 반도체 재료(330) 내로 주입되어 소스/드레인 연장부(332) 및 드레인을 형성한다.
본 발명의 또다른 실시예에 있어서, 비도프된 실리콘 디옥사이드로 이루어진 박층(예를 들어, 두께가 약 25㎚)은 소스 층(305) 위로 형성된다. 도 2e를 참조하면, 박층(도시되지 않음)은 절연층(310)(불순물 소스)으로부터 소스 층(305)을 통해 아래로 확산된 후 결정질 반도체 재료(330) 내로 위로 확산되는 바람직하지 않은 고상 확산에 대한 배리어로서 기능한다.
집적 회로 특히, 하나 이상의 수직 교환형 게이트 MOSFETs를 포함하는 집적 회로상에 다양한 커패시터 구조를 제공하기 위한 아키텍처 및 공정이 설명되었다. 본 발명의 특정 적용예가 개시되었지만, 본원에 개시된 원리는 본 발명을 다양한 방식 및 다양한 회로 구조 즉, Ⅲ-Ⅳ 족 화합물 및 다른 반도체 재료로 형성된 회로 구조로 실시하기 위한 토대를 제공한다. 예시적인 실시예가 수직 교환형 게이트 CMOSFETs에 관한 것이지만, 다양한 변형이 가능하다. 이는 수직형 양극 트랜지스터 디바이스, 다이오드 및 보다 일반적으로, 본원에서 설명된 커패시터 아키텍처와 공동의 확산 구역을 포함하는 구조를 포함한다. 본원에서 명확하게 인식되지 않은 또다른 구조가 하기의 청구범위에 의해서만 제한되는 본 발명의 범위로부터 일탈함이 없이 행해질 수 있다.
본 발명은 수직 교환형 게이트 메탈-옥사이드-반도체 전계 효과 트랜지스터(VRG MOSFETs)의 제조 공정과 유사한 공정에 사용되며 또한 그러한 공정에 적합한 커패시터 구조체 및 그와 관련된 폴리실리콘-니트라이드-폴리실리콘 (PNP), 메탈-니트라이드-폴리실리콘(MNP) 및 폴리실리콘-옥사이드-폴리실리콘(POP) 커패시터를 제조하기 위한 제조 기술을 제공하고, 특히, 단일 실리콘 기판상에 커패시터 및 VRGs를 제조함에 있어서, 커패시터를 제조하는데 필요한 단계를 최소한으로 하여, 비용 및 제조상의 복잡성을 최소화한다.

Claims (40)

  1. 반도체 기판 내에 반도체 디바이스의 소스 구역 및 드레인 구역으로 이루어진 그룹으로부터 선택되는 제 1 디바이스 구역을 형성하는 단계와,
    제 2 층이 제 1 층과 제 3 층 사이에 개재되고, 제 1 층이 제 1 디바이스 구역에 인접되는 적어도 3개의 재료층을 포함하는 다층 적층부를 상기 반도체 기판 내의 제 1 디바이스 구역 위로 형성하는 단계와,
    상기 제 1 디바이스 구역에서 종료되는 윈도우를 상기 적어도 3개의 재료층 내에 형성하는 단계와,
    상기 제 1 디바이스 구역과 접촉하는 제 1 단부 및 제 2 단부를 구비하는 도프된 반도체 플러그를 상기 윈도우 내에 형성하는 단계와,
    상기 반도체 플러그의 제 2 단부 내의 소스 구역 및 드레인 구역으로 이루어진 그룹으로부터 선택되는 제 2 디바이스 구역을 형성하는 단계를 포함하고,
    상기 제 1 및 제 2 디바이스 구역 중 하나의 구역은 소스 구역이며, 다른 하나의 구역은 드레인 구역이고,
    상기 제 2 층을 제거하여 반도체 플러그의 일부분을 노출시키는 단계와,
    상기 반도체 플러그의 노출된 부분에 게이트 유전재를 형성하는 단계와,
    상기 게이트 유전재에 접촉하여 MOSFET 디바이스의 게이트를 형성하는 수직 세그먼트와, 제 1 커패시터 플레이트를 형성하는 수평 세그먼트를 포함하는 도전층을 형성하는 단계와,
    상기 제 1 커패시터 플레이트 위로 커패시터 유전층을 형성하는 단계와,
    상기 커패시터 유전층 위로 제 2 커패시터 플레이트를 형성하는 단계를 또한 포함하는 집적 회로 구조체 제조 방법.
  2. 제 1 항에 있어서, 상기 제 2 층은 제 1 층 에칭률, 제 2 층 에칭률, 및 제 3 층 에칭률로 특정되는 에칭제에서의 에칭에 의해 제거되고, 상기 제 2 층 에칭률은 제 1 층 에칭률 및 제 3 층 에칭률 중 하나의 에칭률보다 적어도 10배 더 빠른 집적 회로 구조체 제조 방법.
  3. 제 1 항에 있어서, 상기 반도체 플러그는 도프된 결정질 반도체 재료를 포함하고, 상기 불순물은 n-타입 불순물 및 p-타입 불순물로 이루어진 그룹으로부터 선택되며, 상기 결정질 반도체 재료는 실리콘, 실리콘-게르마늄, 및 실리콘-게르마늄-카본으로 이루어진 그룹으로부터 선택되는 집적 회로 구조체 제조 방법.
  4. 제 1 항에 있어서, 상기 제 1 재료층 및 제 2 재료층 중 하나의 층 위로 또는 제 1 및 제 2 재료층의 두 층 위로 절연 재료층을 형성하는 단계를 부가로 포함하고, 상기 절연 재료층은 에칭 방지층을 포함하는 집적 회로 구조체 제조 방법.
  5. 제 4 항에 있어서, 상기 제 1 및 제 3 층의 재료는 도프된 절연재이고, 소스및 드레인 구역 연장부는 제 1 및 제 3 층으로부터 인접하는 반도체 플러그 재료 내로의 불순물의 확산에 의해 반도체 플러그 내부에 형성되고, 상기 절연재로 이루어진 층은 상기 제 1 및 제 3 층으로부터 불순물의 수직 확산 범위를 제어하기 위한 오프셋 스페이서를 포함하는 집적 회로 구조체 제조 방법.
  6. 제 1 항에 있어서, 상기 기판은 실리콘 기판 및 절연체상의 반도체(SOI; silicon-on-insulator) 기판을 포함하는 그룹으로부터 선택되는 집적 회로 구조체 제조 방법.
  7. 제 1 항에 있어서, 상기 도전재는 도프된 다결정 실리콘, 도프된 비정질 실리콘, 도프된 실리콘-게르마늄, 도프된 실리콘-게르마늄-카본, 메탈 및 메탈 화합물로 이루어진 그룹으로부터 선택되는 집적 회로 구조체 제조 방법.
  8. 제 1 항에 있어서, 상기 제 2 커패시터 플레이트 위로 절연층을 형성하는 단계와,
    상기 제 2 커패시터 플레이트에 액세스하기 위해 상기 절연층에 윈도우를 형성하는 단계를 부가로 포함하는 집적 회로 구조체 제조 방법.
  9. 제 8 항에 있어서, 상기 절연층은 실리콘 니트라이드 및 실리콘 디옥사이드로 이루어진 그룹으로부터 선택되는 집적 회로 구조체 제조 방법.
  10. 제 1 항에 있어서, 상기 제 1 및 제 2 커패시터 플레이트는 도프된 폴리실리콘, 메탈, 및 메탈 화합물을 포함하는 그룹으로부터 선택되는 재료로 형성되는 집적 회로 구조체 제조 방법.
  11. 제 1 항에 있어서, 상기 커패시터 유전층은 실리콘 디옥사이드 및 실리콘 니트라이드를 포함하는 그룹으로부터 선택되는 재료로 형성되는 집적 회로 구조체 제조 방법.
  12. 제 1 항에 있어서, 상기 도전층의 수평 및 수직 세그먼트를 절연시키는 단계를 부가로 포함하는 집적 회로 구조체 제조 방법.
  13. 제 12 항에 있어서, 절연 트렌치가 상기 도전층의 수평 및 수직 세그먼트를 절연시키는 집적 회로 구조체 제조 방법.
  14. 반도체 기판 내에 반도체 디바이스의 소스 구역 및 드레인 구역으로 이루어진 그룹으로부터 선택되는 제 1 디바이스 구역을 형성하는 단계와,
    제 2 층이 제 1 층과 제 3 층 사이에 개재되고, 제 1 층이 제 1 디바이스에 인접되는 적어도 3개의 재료층을 포함하는 다층 적층부를 상기 반도체 기판 내의 제 1 디바이스 구역 위로 형성하는 단계와,
    상기 제 1 디바이스 구역에서 종료되는 제 1 및 제 2 윈도우를 상기 적어도 3개의 재료층 내에 형성하는 단계와,
    도프된 반도체 재료를 상기 제 1 윈도우 내에 형성하고, 상기 제 1 디바이스 구역에 접촉되는 제 1 단부 및 제 2 단부를 구비하는 도프된 반도체 플러그를 상기 적어도 3개의 재료층 내에 형성하는 단계와,
    상기 도프된 반도체 플러그의 제 2 단부 내의 소스 구역 및 드레인 구역으로 이루어진 그룹으로부터 선택되는 제 2 디바이스 구역을 형성하는 단계를 포함하고,
    상기 제 1 및 제 2 디바이스 구역 중 하나의 구역은 소스 구역이며, 다른 하나의 구역은 드레인 구역이고,
    상기 제 2 층을 제거하여 상기 도프된 반도체 플러그의 일부분을 노출시키는 단계와,
    상기 제 1 반도체 플러그의 노출된 부분에 게이트 유전재를 형성하는 단계와,
    상기 게이트 유전재와 접촉하는 게이트를 형성하는 단계와,
    상기 제 2 윈도우 내에 제 1 도전층을 형성하는 단계와,
    상기 제 1 도전층 위에 위치되는 제 1 유전층을 제 2 윈도우 내에 형성하는 단계와,
    상기 제 2 윈도우 내의 제 1 유전층 위로 제 2 도전층을 형성하여, 상기 제 1 도전층, 제 1 유전층 및 제 2 도전층이 커패시터를 형성하는 단계를 또한 포함하는 집적 회로 구조체 제조 방법.
  15. 제 14 항에 있어서, 상기 제 2 층은 제 1 층 에칭률, 제 2 층 에칭률, 및 제 3 층 에칭률로 특정되는 에칭제에서의 에칭에 의해 제거되고, 상기 제 2 층 에칭률은 제 1 층 에칭률 및 제 3 층 에칭률 중 하나의 에칭률보다 적어도 10배 더 빠른 집적 회로 구조체 제조 방법.
  16. 제 15 항에 있어서, 상기 에칭제는 등방성 습식 에칭제 및 등방성 건식 에칭제로 이루어진 그룹으로부터 선택되는 집적 회로 구조체 제조 방법.
  17. 제 14 항에 있어서, 상기 제 1 층 및 제 3 층의 재료는 실리콘 니트라이드, 실리콘 디옥사이드, 및 도프된 실리콘 디옥사이드로 이루어진 그룹으로부터 선택되는 전기 절연재인 집적 회로 구조체 제조 방법.
  18. 제 14 항에 있어서, 상기 제 1 및 제 3 층의 재료는 도프된 실리콘 디옥사이드를 포함하고,
    상기 도프된 반도체 플러그 내에 도프된 연장 구역을 형성하기 위해 상기 제 1 층 및 제 3 층으로부터의 불순물로 상기 도프된 반도체 플러그를 추가로 도핑하는 단계를 부가로 포함하는 집적 회로 구조체 제조 방법.
  19. 제 18 항에 있어서, 상기 도프된 실리콘 디옥사이드 내의 불순물 타입은 n-타입 및 p-타입으로 구성된 그룹으로부터 선택되며, 상기 불순물 타입은 상기 도프된 반도체 플러그 내의 불순물 타입과 반대 타입인 집적 회로 구조체 제조 방법.
  20. 제 14 항에 있어서, 상기 반도체 플러그 재료는 결정질 반도체 재료를 포함하며, 실리콘, 실리콘-게르마늄, 및 실리콘-게르마늄-카본으로 이루어진 그룹으로부터 선택되는 집적 회로 구조체 제조 방법.
  21. 제 14 항에 있어서, 상기 제 1 재료층 및 제 2 재료층 중 하나의 층 위로 또는 제 1 및 제 2 재료층의 두 층 위로 에칭 방지층을 형성하는 단계를 부가로 포함하는 집적 회로 구조체 제조 방법.
  22. 제 14 항에 있어서, 상기 적어도 3개의 재료층이 제 1 디바이스 구역 위로 형성되기 전에, 상기 제 1 디바이스 구역 위로 확산 배리어 층을 형성하는 단계를 부가로 포함하는 집적 회로 구조체 제조 방법.
  23. 제 14 항에 있어서, 상기 게이트는 도프된 다결정 실리콘, 도프된 비정질 실리콘, 도프된 다결정 실리콘-게르마늄, 도프된 비정질 실리콘-게르마늄, 도프된 다결정 실리콘-게르마늄-카본, 도프된 비정질 실리콘-게르마늄-카본, 메탈 및 메탈 함유 화합물로 이루어진 그룹으로부터 선택되는 재료로 형성되는 집적 회로 구조체 제조 방법.
  24. 제 14 항에 있어서, 상기 게이트는 제 1 및 제 2 세그먼트를 포함하고, 상기 제 1 세그먼트는 제 1 윈도우의 영역에서 제 2 층의 제거에 의해 비워진 구역에 형성되어 게이트 유전체에 인접되며, 상기 제 2 세그먼트는 제 2 윈도우의 영역에서 제 2 층의 제거에 의해 비워진 구역에 형성되어 제 2 윈도우 내의 제 1 도전층에 인접되고, 상기 게이트 유전재는 커패시터의 플레이트에 전기적으로 접속되는 집적 회로 구조체 제조 방법.
  25. 제 24 항에 있어서, 상기 게이트 유전재를 커패시터로부터 절연시키기 위해 상기 게이트의 제 1 세그먼트와 제 2 세그먼트 사이에 절연층을 형성하는 단계를 부가로 포함하는 집적 회로 구조체 제조 방법.
  26. 제 14 항에 있어서, 상기 제 2 윈도우 내에 형성된 제 1 및 제 2 도전층은 도프된 다결정 실리콘, 도프된 비정질 실리콘, 도프된 다결정 실리콘-게르마늄, 도프된 비정질 실리콘-게르마늄, 도프된 다결정 실리콘-게르마늄-카본, 도프된 비정질 실리콘-게르마늄-카본, 메탈 및 메탈 함유 화합물로 이루어진 그룹으로부터 선택되는 재료로 형성되는 집적 회로 구조체 제조 방법.
  27. 제 14 항에 있어서, 상기 제 1 유전층은 실리콘 디옥사이드 및 실리콘 니트라이드로 이루어진 그룹으로부터 선택되는 재료를 포함하는 집적 회로 구조체 제조방법.
  28. 평면을 따라 형성되는 주표면을 가지는 반도체 층과,
    상기 표면의 제 1 영역 내의 제 1 도전성 타입의 제 1 도프 구역과,
    상기 제 1 도프 구역까지 연장되는 윈도우를 내부에 구비하는 상기 제 1 도프 구역 위의 다수의 층과,
    상기 윈도우 내의 제 2 도전성 타입의 제 2 도프 구역과,
    상기 제 2 도프 구역 위의 제 1 도전성 타입의 제 3 도프 구역과,
    상기 제 2 도프 구역에 인접하는 게이트 옥사이드와,
    상기 게이트 옥사이드에 인접하는 제 1 세그먼트 및 상기 표면의 제 2 영역까지 연장되는 제 2 세그먼트를 구비하는 제 1 도전층과,
    상기 제 2 세그먼트 위의 제 1 유전층과,
    상기 제 1 유전층 위의 제 2 도전층을 포함하는 집적 회로 구조체.
  29. 제 28 항에 있어서, 상기 제 1 도프 구역은 MOSFET의 제 1 소스/드레인 구역이고, 상기 제 2 도프 구역은 상기 MOSFET의 채널 구역이며, 상기 제 3 도프 구역은 상기 MOSFET의 제 2 소스/드레인 구역인 집적 회로 구조체.
  30. 제 29 항에 있어서, 상기 도전층의 제 1 세그먼트는 MOSFET의 게이트 및 커패시터의 하부 플레이트를 포함하는 집적 회로 구조체.
  31. 제 28 항에 있어서, 상기 제 1 세그먼트와 제 2 세그먼트를 전기적으로 절연시키기 위해 상기 제 1 도전층의 제 1 세그먼트와 제 2 세그먼트 사이에 개재되는 절연체를 부가로 포함하는 집적 회로 구조체.
  32. 제 31 항에 있어서, 상기 절연체는 실리콘 디옥사이드, 실리콘 니트라이드 및 공기를 포함하는 그룹으로부터 선택되는 집적 회로 구조체.
  33. 제 31 항에 있어서, 상기 제 1 도전층은 도프된 다결정 실리콘, 도프된 비정질 실리콘, 도프된 실리콘-게르마늄, 도프된 실리콘-게르마늄-카본, 메탈 및 메탈 화합물로 이루어진 그룹으로부터 선택되는 집적 회로 구조체.
  34. 제 28 항에 있어서, 상기 제 1 유전층의 재료는 실리콘 디옥사이드와 실리콘 니트라이드 중에서 선택되는 집적 회로 구조체.
  35. 제 28 항에 있어서, 상기 제 2 도전층 위의 제 2 유전층을 부가로 포함하고,
    상기 제 2 유전층은 제 2 세그먼트 및 제 2 도전층 중 적어도 하나에 도전성 액세스를 제공하기 위해 적어도 하나의 비아(via)를 내부에 포함하는 집적 회로 구조체.
  36. 평면을 따라 형성되는 주표면을 가지는 반도체 층과,
    상기 표면의 제 1 영역 내의 제 1 도전성 타입의 제 1 도프 구역과,
    상기 제 1 도프 구역까지 연장되는 윈도우를 내부에 구비하는 상기 제 1 도프 구역 위의 다수의 층과,
    상기 윈도우 내의 제 2 도전성 타입의 제 2 도프 구역과,
    상기 제 2 도프 구역 위의 제 1 도전성 타입의 제 3 도프 구역과,
    상기 제 2 도프 구역에 인접하는 옥사이드 층과,
    상기 표면의 제 2 영역 내의 제 2 윈도우 내부에서 상기 옥사이드 층과 접촉하는 제 1 도전층의 제 1 부분과,
    상기 제 2 윈도우의 내부면에 상대적으로 부합하는 상기 제 1 도전층의 제 2 부분과,
    상기 제 1 도전층의 상기 제 2 부분 위에서 그 부분에 부합하는 유전층과,
    상기 유전층 위의 제 2 도전층을 포함하고,
    상기 제 2 도전층, 상기 제 1 유전층 및 상기 제 1 도전층의 상기 제 2 부분이 커패시터를 형성하는 집적 회로 구조체.
  37. 제 36 항에 있어서, 상기 제 1 도전층의 제 1 부분은 MOSFET의 게이트를 포함하고, 상기 제 1 도전층의 제 2 부분은 커패시터 플레이트를 포함하는 집적 회로 구조체.
  38. 제 36 항에 있어서, 상기 제 1 도전층의 재료는 도프된 다결정 실리콘, 도프된 비정질 실리콘, 도프된 실리콘-게르마늄, 도프된 실리콘-게르마늄-카본, 메탈 및 메탈 화합물로 이루어진 그룹으로부터 선택되는 집적 회로 구조체.
  39. 제 36 항에 있어서, 상기 유전층의 재료는 실리콘 디옥사이드와 실리콘 니트라이드 중에서 선택되는 집적 회로 구조체.
  40. 제 36 항에 있어서, 상기 제 1 도전층의 제 1 부분과 제 2 부분 사이에 배치되는 절연재를 부가로 포함하는 집적 회로 구조체.
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