KR930006135B1 - 매몰트렌치 커패시터 셀 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 공정단면도.
제2도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 버퍼산화막 1a : 필드산화막
2 : 질화막 3 : 트랜치 산화막
5 : 고유전막 6 : 스토리지노드
6 : 플레이트 7 : 산화막
8 : 게이트 산화막 9 : 게이트 폴리실리콘
10 : 캡게이트 산화막 11 : 측벽 스페이서
본 발명은 반도체 공정중 커패시터 및 소오스/드레인 접합형성 방법에 관한 것으로, 특히 쉘로우(Shallow) 접합 및 스텝 커버리지(Step Coverage)의 개선을 꾀하여 하이 그레이트(High Grade)소자에 적당하도록 한 매몰트렌치 커패시터 셀(Trench Capacitor Cell) 제조방법에 관한 것이다.
종래의 셀 제조방법은 먼저 게이트 및 소오스/드레인 접합(이하 S/D 접합이라 한다)을 형성한 후 커패시터를 형성하였다.
이하에서 종래의 반도체 제조공정 중 웰 및 필드산화막 형성후 진행되는 일반적인 이중 스토리지 노드(Storage node) 폴리실리콘 구조를 갖는 적층 커패시터 셀 제조공정을 첨부된 제1a 내지 d도를 참조하여 샹술하면 다음과 같다.
먼저, (a)와 같이 실리콘기판에 P형 웰을 형성하여 필드산화막 (Filed Oxide)을 형성하고 액티브 영역에 게이트 산화막(12)의 형성과 게이트 폴리실리콘(13) 형성을 위한 폴리실리콘 증착 공정 및 게이트 캡핑(Capping) 산화막(14) 형성을 위한 HTO(또는 HLD, LTO)층착 작업을 한 다음 게이트 형성을 위한 마스킹 및 에치 작업과 LDD효과를 위한 N-S/D 접합영역을 형성하는 이온주입을 실시한다.
그리고 나서 측벽 스페이서(15) 형성을 위한 HTO 증착 및 에치백(Etch Back)작업을 실시한다.
이어 CMOS의 경우에는 N+S/D 접합영역의 형성을 위한 마스킹 및 이온주입을 실시한 다음 P.R을 벗기고 P+S/D접합영역 형성을 위한 이온주입을 실시한다.
다음으로 (b)와 같이 게이트 폴리실리콘(13)과 스토리지노드 폴리 실리콘 및 적층된 폴리실리콘간의 브레이크 다운(Breakdown)을 위해 HTO(또는 HLD, LTO)를 증착한 다음 제1스토리지노드 폴리실리콘(16) 증착 및 매몰콘택트 형성을 위한 마스킹 및 에치 작업을 실시한다.
이어 (c)와 같이 제2스토리지 노드 폴리실리콘(17) 형성을 위한 증착작업을 실시한다.
이어 (d)와 같이 로우어(Lower) 전극(제1스토리지노드 폴리실리콘+제2스토리지노드 폴리실리콘)(18)의 형성을 위한 마스킹 및 에치작업을 행한 다음 고유전막(예로서 O-N-O(Oxide-Nitride-Oxide), N-O, Ya2O5)(19)을 형성하고 마지막으로 반대전극으로 사용할 반대전극 폴리실리콘(20)의 형성을 위해 폴리실리콘 증착과 마스킹 및 에치 작업을 실시한다.
그러나, 상기 종래기술은 상술한 바와 같이 S/D 접합영역을 먼저 형성한 후 커패시터를 형성하므로 인해 야기되는 열처리(Heat Cycle) 때에서 S/D 접합 깊이가 깊어지므로 쇼트채널 효과(Short Channel Effect)가 발생하는 단점이 있었다.
또한 하이 그레이드(High Grade)의 소자에서 요구되는 커패시턴스의 만족을 위해 높이가 높은 적층구조로 커패시터를 형성하게 됨에 따라 스텝 커버리지가 불량하게 되는 단점이 있었다.
또한 일반적인 트랜치 커패시터를 형성할 경우에는 트렌치간의 브레이트 다운을 위해 필드영역의 확대로 고집적화가 어렵게 되는 단점이 있었다.
본 발명은 상기 단점을 제거키 위한 것으로서 종래의 기술과는 반대로 커패시터를 먼저 형성한 후 S/D 접합 영역을 형성하는 것을 그 수단으로 한다.
이하에서 반도체 제조공정 중 웰 및 필드산화막 형성후의 매몰트랜치 커패시터 제조공정을 첨부된 제2a 내지 g도를 참조하여 설명하면 다음과 같다.
먼저 (a)와 같이 실리콘기판에 P형 웰을 형성하고 필드산화막(1a)을 형성한 다음 버퍼산화막(1)을 형성한다.
여기서 버퍼산화막(1) 형성은 이후 진행될 질화막 형성 및 트렌치 에치후 진행하는 트랜치 산화막 형성시 질화막이 실리콘기판(P형 웰)에 주는 인트린식(intrinsic) 스트레스를 완화하기 위한 것으로, 질화막의 인트린식 스트레스는 질화막의 열팽창 계수가 실리콘기판이나 산화막에 비해 적기 때문이다.
그리고 트랜치 형성시 마스킹 역활을 할 질화막(2)을 증착하고 제1감광막(PR1)으로 트랜치 영역을 정의한다.
이어(b)와 같이 제1감광막(PR1) 마스크를 이용하여 질화막(2), 버퍼산화막(1)을 제거하고, (c)와 같이 실리콘기판의 P형 웰을 소정길이로 에치하여 트랜치를 형성한 다음 트랜치 영역에 열산화공정으로 트랜치 산화막(3)을 형성한다.
그리고 (d)와 같이 제1감광막(PR1)을 제거한뒤 전면에 제2감광막(PR2)을 증착하고 매몰 콘택트 영역 형성을 위한 노광 및 현상하여 제2감광막(PR2) 마스크를 형성하고, 제2감광막(PR2) 마스크를 이용하여 트렌치 산화막(3)의 소정부위를 에치하여 콘택홀을 형성한다.
이어(e)와 같이 제2감광막(PR2)을 벗긴 후 제1차 N+ 소오스/드레인 접합영역 형성을 위한 이온주입 공정(I/I)를 틸트앤드 로테이션(Tilt ＆ Rotation)방식으로 콘택홀 영역에 이온주입을 실시한다.
다음에으로 (f)와 같이 질화막(2)을 제거한 후 스토리지 노드용 인-시투-도프트(In-Situ-Dopecl)폴리실리콘( 또는 언도프트 폴리실리콘+Pocl2도핑이나 이온주입 도핑)을 증착하고 스토리지 노드 마스킹 공정으로 폴리실리콘과 버퍼산화막(1)을 패터닝하여 트렌치 영역에 스토리지 노드(4)을 형성한다(이때 고농도 n형 소오스/드레인 영역의 기판 상측에 스토리지 노드 및 버퍼산화막이 존재한다).
그리고 스토리지 노드(4) 위에 고유전물인 O-N-O, N-O, Ta2O5등으로 고유전막(5)을 형성한 다음 (g)와 같이 상기 스토리지 노드(4) 형성공정과 같은 방법으로 커패시터 플레이트(plate)용 폴리실리콘을 증착하고 마스크 공정으로 플레이트(6)를 정의한다(이때 고농도 n형 소오스/드레인 영역상의 스토리지 노드(4)를 오버에치한다).
이어 (h)와 같이 형성될 게이트 폴리실리콘 라인(Line)과 N+소오스/드렝인 접합 및 플레이트(6)간의 브레이크 다운(Break down)을 위해 폴리실리콘 산화막(7)을 형성한다.
이때 N+ 소오스/드레인 영역상에 남아 있던 얇은 스토리지 노드(4)는 완전 산화되며 실리콘기판(P형 웰)과 폴리실리콘의 산화막 형성율이 다르기 때문에 동일 산화공정을 진행하더라도 두께가 다르게 된다.
일반적으로 도핑된 폴리실리콘이 2배 이상 산화된다.
따라서 플레이트(6)위의 산화막(7)은 기판위의 산화막 보다 훨씬 두껍게 형성되고, 기판위의 산화막은 게이트 산화막(8)이 된다.
그리고 나서 (i)와 같이 게이트 폴리실리콘(9) 및 캡게이트 산화막(HTO,HLD, LTO)(10)을 차례로 증착한 후, 게이트 형성을 위한 마스킹 및 에치 공정으로 게이트를 패터닝하고, 이어 LDD효과를 위한 N-소오스/드레인 접합영역을 형성하는 이온주입을 실시하고 측별 스페이서(11)를 형성한 후 2차 N+소오스/드레인 접합영역 형성을 위한 이온주입을 실시한다(이때 1차, 2차 n+소오스/드레인 접합영역은 연결된다).
상기한 본 발명의 공정에 의해 제조되는 매몰트렌치 커패시터 셀은 다음과 같은 효과가 있다.
첫째, S/D 접합 형성전에 커페시터를 먼저 형성하므로써 커패시터 형성시 발생되는 열처리로 인한 접합이 깊어지는 현상을 방지할 수 있기 때문에 고집적 소자에서 요구되는 셀로우(Shallow) 접합을 얻을 수 있다.
둘째, 상기한 바와 같이 쉘로우 접합을 얻을 수 있으므로 접합이 깊어진에 따라 발생되는 쇼트 채널 효과를 억제할 수 있다.
셋째, 종래의 적층 커패시터와 같은 커패시턴스의 증가를 위한 높은 적층구조에 비해 스텝 커버리지를 월등히 개선시킬 수 있으며, 또 한 종래의 트렌치 커패시터에서 문제시 되었던 트랜치간의 브레이크 다운에 대한 우려를 제거할 수 있으므로 필드면적의 감소를 꾀할 수 있는 효과가 있다.
Claims (4)
- 반도체 제조공정 중 실리콘기판에 제1도전형 웰 및 필드산화막 형성후 진행되는 공정에 있어서, 버퍼산화막(1)과 질화막(2)을 차례로 형성하는 공정과, 트랜치영역의 버퍼산화막(1)과 질화막(2)을 선택적으로 제거하고 노출된 실리콘기판을 식각하여 트랜치를 형성하는 공정과, 트랜치 내에 트렌치 산화막(3)을 형성하고 트랜지스터의 소오스/드레인이 형성될 영역의 트랜치 산화막(3)을 선택적으로 제거하여 매몰콘택트 영역을 형성하는 공정과, 상기 매몰 콘택트 영역에 1차 N+소오스/드레인 이온 주입후 상기 질화막(2)을 제거하고 트랜치 영역 및 N+소오스/드레인 이온주입 영역의 기판상에 스토리지 노드(4) 및 고유전막(5)을 형성하는 공정과 유전막(5) 위에 플레이트 폴리실리콘을 증착하고 N+소오스/드레인 이온주입영역의 스토리지 노드(4)가 오버에치되도록 패터닝하여 플레이트(6)를 형성하는 공정과, 전면을 열산화하여 폴리실리콘 산화막(7)을 형성하고 게이트용 폴리실리콘(9) 및 캡게이트 산화막(10)을 차례로 증착하고 패터닝하여 게이트를 형성하는 공정과, LDD 구조 효과를 위한 N-S/D 이온주입과 게이트에 측벽 스페이서(11) 형성 및 2차 N+ S/D 이온주입을 차례로 실시하는 공정을 구비하여 이루어짐을 특징으로 하는 매몰트랜치 커패시터 셀 제조방법.
- 제1항에 있어서, 1차 N+S/D 이온주입은 털트 앤드 로테이션 방식으로 실시함을 특징으로 하는 매몰트렌치 커패시터 셀 제조방법.
- 제1항에 있어서, 캡게이트 산화막 (10)과 측벽 스페이서 (11) HTO와 LTO 및 HLD 중 하나로 형성할 수 있음을 특징으로 하는 매몰트랜치 커패시터 셀 제조방법.
- 제1항에 있어서, 고유전막(5)은 O-N-O와 N-O 및 Ta2O5중 하나로 형성할 수 있음을 특징으로 하는 매몰트렌치 커패시터 셀 제조방법.
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