KR100336784B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR100336784B1 KR100336784B1 KR1019990066202A KR19990066202A KR100336784B1 KR 100336784 B1 KR100336784 B1 KR 100336784B1 KR 1019990066202 A KR1019990066202 A KR 1019990066202A KR 19990066202 A KR19990066202 A KR 19990066202A KR 100336784 B1 KR100336784 B1 KR 100336784B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- gate
- logic
- dram
- gate oxide
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 229920005591 polysilicon Polymers 0.000 claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 150000002500 ions Chemical class 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 14
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 238000000206 photolithography Methods 0.000 claims abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 229910052796 boron Inorganic materials 0.000 abstract description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000011109 contamination Methods 0.000 abstract description 2
- 238000004886 process control Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000008021 deposition Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 로직영역과 디램영역 게이트산화막의 공정제어가 어려운 문제점이 있고, 로직영역 피모스 트랜지스터의 게이트 도핑에서 붕소투과현상 및 폴리실리콘층 공핍이 발생되어 특성이 저하되는 문제점이 있으며, 얇은 게이트산화막과 두꺼운 게이트산화막의 식각제어가 어려운 문제점이 있고, 로직영역에 비해 디램영역의 성능이 저하되어 고성능 메모리 내장형 로직 반도체소자 구현이 어려운 문제점이 있다. 따라서, 본 발명은 로직영역과 디램영역이 구분된 반도체기판 상에 격리영역을 형성한 다음 상부전면에 얇은 게이트산화막과 도핑되지 않은 제1폴리실리콘층을 형성하고, 로직영역 제1폴리실리콘층의 일부에 엔형 불순물이온을 주입하는 공정과; 상기 디램영역의 제1폴리실리콘층과 얇은 게이트산화막을 제거하는 공정과; 상기 결과물의 상부전면에 두꺼운 게이트산화막, 엔형 불순물이온이 도핑된 제2폴리실리콘층, WSix막 및 캡절연막을 형성한 다음 디램영역 게이트 사진식각을 통해 게이트를 패터닝하는 공정과; 상기 로직영역의 제1폴리실리콘과 얇은 게이트산화막을 식각하여 로직영역 게이트를 패터닝하는 공정과; 상기 로직영역과 디램영역에 패터닝된 게이트의 절연막측벽을 형성한 다음 선택적 엔형 및 피형 불순물 이온주입을 통해 반도체기판 내에 소스/드레인을 형성함과 아울러 상기 로직영역의 도핑되지 않은 제1폴리실리콘층 내에 피형 불순물이온을 주입하고, 실리콘이 노출된 로직영역 제1폴리실리콘층 및 소스/드레인 상에만 선택적으로 실리사이드층을 형성하는 공정으로 이루어지는 반도체소자의 제조방법을 제공하여 로직영역과 디램영역 게이트산화막의 오염 및 손상을 방지함과 아울러 형성두께의 제어가 용이하고, 로직영역 피모스 트랜지스터의 게이트 도핑시에 발생하는 붕소투과현상 및 폴리실리콘층 공핍을 방지할 수 있으며, 로직영역과 디램영역의 게이트전극을 각 영역의 특성에 맞게 실리사이드층과 WSix막을 이용한 폴리사이드를 적용하여 형성하고, 게이트 패터닝을 개별적으로 수행함에 따라 용이한 공정진행, 신뢰성 향상 및 최적의 성능을 발휘할 수 있는 메모리 내장형 로직 반도체소자를 구현할 수 있는 효과가 있으며, 폴리실리콘 게이트 및 폴리사이드 게이트를 적용함에 따라 아날로그 회로에서 요구되는 플레이너 커패시터와 플래시 메모리의 적층형 게이트를 용이하게 제조할 수 있게 되므로, 디램 뿐만 아니라 플래시 메모리도 함께 내장된 메모리 내장형 로직 반도체소자의 제조가 가능한 효과가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 메모리 내장형 로직(merged memory logic) 반도체소자의 로직부와 디램(DRAM)부 각각의 동작특성에 적합한 게이트전극을 동시에 형성하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 0.25㎛ 이하의 로직 공정은 성능향상을 위하여 얇은 게이트 산화막 상부에 듀얼 폴리실리콘 게이트 구조로 형성하고, 또한 게이트전극과 소스/드레인 상에는 자기정렬되는 실리사이드(self aligned silicide : SALICIDE) 방식을 통해 Ti 또는 Co 실리사이드층을 형성하며, 반면에 고집적 디램 공정은 워드라인의 동작전압 상승과 디램셀의 신뢰성을 향상시키기 위하여 상대적으로 두꺼운 게이트 산화막 상부에 메모리셀의 고집적화를 위하여 게이트 캡물질을 이용한 자기정렬되는 콘택(self aligned contact : SAC) 방식을 통해 폴리실리콘 플러그를 형성하고, 게이트전극 상에는 WSix 폴리사이드(polycide)를 형성한다.
따라서, 메모리 내장형 로직 반도체소자를 형성하기 위해서는 상기 로직 공정과 고집적 디램 공정을 용이하게 병합시켜야 한다.
상기한 바와같은 종래 반도체소자의 제조방법을 첨부한 도1a 내지 도1e의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 로직영역과 디램영역이 구분된 반도체기판(1)상에 STI(shallow trench isolation) 격리영역(2)을 형성하여 액티브영역을 정의하고, 상부전면에 두꺼운 게이트산화막(3)을 형성한 다음 감광막(PR1) 패턴을 통해 로직영역 상에 형성된 두꺼운 게이트산화막(3)을 식각한다.
그리고, 도1b에 도시한 바와같이 상기 감광막(PR1) 패턴을 제거하고, 로직영역과 디램영역의 상부전면에 로직영역에서 요구되는 얇은 게이트산화막(4)을 형성한 다음 도핑되지 않은 폴리실리콘층(5)을 증착하여 평탄화하고, 2차의 마스크 및 이온주입을 통해 선택적으로 로직영역의 엔모스와 피모스 트랜지스터가 형성될 영역에 엔형과 피형 불순물이온을 주입함과 아울러 디램영역에 엔형 불순물이온을 주입한다. 이때, 디램영역은 상기 두꺼운 게이트산화막(3)과 얇은 게이트산화막(4)이 적층되어 요구되는 게이트산화막의 두께를 만족시킨다.
그리고, 도1c에 도시한 바와같이 상기 불순물이온이 선택적으로 주입된 폴리실리콘층(5) 상부에 WSix막(6)과 캡절연막(7)을 순차적으로 형성한다. 이때, WSix막(6)은 디램의 워드라인으로 적용되는 게이트전극의 저항값을 최소화하기 위하여 형성하고, 캡절연막(7)은 디램의 고집적화를 위한 자기정렬되는 콘택 방식을 적용하기 위하여 SiO2또는 SiN을 적용하여 형성한다.
그리고, 도1d에 도시한 바와같이 상기 캡절연막(7) 상에 사진공정을 통해 게이트 패터닝 마스크(미도시)를 형성하여 캡절연막(7), WSix막(6), 폴리실리콘층(5) 및 게이트산화막(4,3)을 순차적으로 식각함으로써, 로직영역과 디램영역의 액티브영역 상부에 요구되는 게이트를 패터닝한다.
그리고, 도1e에 도시한 바와같이 상기 결과물의 상부전면에 절연막 증착 및 선택적 식각을 통해 게이트의 측벽(8)을 형성한 다음 마스크(미도시)를 이용한 선택적 엔형 및 피형 불순물 이온주입을 통해 반도체기판(1) 내에 소스/드레인(9)을 형성하고, 로직영역의 상부전면에 Ti 또는 Co를 증착한 다음 빠른 열처리(rapid thermal processing : RTP)를 실시하여 실리콘이 노출된 로직영역 소스/드레인(9) 상에만 선택적으로 실리사이드층(10)을 형성한다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 다음과 같은 문제점을 내포하고 있다.
먼저, 게이트산화막의 경우는 디램영역의 두꺼운 게이트산화막이 로직영역을 식각하기 위한 감광막에 의해 오염될 수 있고, 감광막 제거시에 플라즈마에 의해 손상이 발생할 수 있으며, 또한 얇은 게이트산화막과 두꺼운 게이트산화막의 적층으로 형성됨에 따라 계면에 트랩(trap)이 발생할 수 있으며, 산화 및 세정등에 의해 두께변화가 발생하여 제어가 어려운 문제점이 있다.
그리고, WSix막의 경우는 디램영역의 공정을 쉽게 하기 위하여 게이트전극의 높이를 낮추어야 함에 따라 하부의 폴리실리콘층의 두께를 낮추게 되는데, 이때 폴리실리콘층에 피형 불순물이온으로 주입되는 붕소(boron)의 에너지와 농도 제어가 어려워져서 에너지와 농도가 높게 되면, 붕소이온이 게이트산화막을 투과하여 기판까지 침투하는 붕소투과현상(boron penetration)이 발생하는 문제점이 있고, 에너지와 농도가 낮게 되면, 폴리실리콘층이 공핍되어 피모스 트랜지스터의 특성저하를유발시키는 문제점이 있으며, 또한 WSix막 자체가 게이트산화막에 영향을 주어 전기적(electrical) 게이트산화막의 두께를 증가시킴에 따라 얇은 게이트산화막의 제어를 어렵게 하는 문제점이 있다.
그리고, 게이트 패터닝의 경우는 얇은 게이트산화막과 두꺼운 게이트산화막의 식각이 동시에 이루어짐에 따라 식각제어가 어려운 문제점이 있다. 즉, 마이크로 로딩 효과(micro loading effect)에 의해 게이트 패턴의 밀도가 높은 디램영역의 식각률이 상대적으로 낮으므로, 디램영역을 고려한 과도식각을 실시하게 되면 로직영역의 얇은 게이트산화막이 형성된 로직영역의 액티브가 손상을 받을 수 있고, 과도식각을 실시하지 않게 되면 디램영역에 폴리실리콘 찌꺼기(residue)가 남게 된다.
그리고, WSix막을 적용한 디램영역 게이트전극은 면저항이 7∼14/sq. 정도로, 실리사이드층을 적용한 로직영역 게이트전극의 면저항 3∼7/sq. 정도에 비해 높기 때문에 로직영역에 비해 디램영역의 성능이 저하되어 고성능 메모리 내장형 로직 반도체소자 구현이 어려운 문제점이 있다.
한편, 디램영역 게이트전극에 실리사이드층을 적용하게 되면, 폴리실리콘층의 도핑문제와 면저항 증가에 대한 문제점들을 해결할 수 있으나, 이 경우에는 디램의 리프레시(refresh) 특성 저하를 초래할 수 있다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 로직영역과 디램영역의 게이트산화막 형성을 독립적으로 진행함과 아울러 로직영역의 게이트전극으로 실리사이드층을 적용하고, 디램영역의게이트전극으로 WSix막을 적용하여 각각의 동작특성에 적합한 게이트전극을 동시에 형성할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1a 내지 도1e는 종래 반도체소자의 제조방법을 보인 수순단면도.
도2a 내지 도2h는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
11:반도체기판 12:격리영역
13:얇은 게이트산화막 14,16:폴리실리콘층
15:두꺼운 게이트산화막 17:WSix막
18:캡절연막 19:측벽
20:소스/드레인 21:실리사이드층
PR21∼PR23:감광막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 로직영역과 디램영역이 구분된 반도체기판 상에 격리영역을 형성한 다음 상부전면에 얇은 게이트산화막과 도핑되지 않은 제1폴리실리콘층을 형성하고, 로직영역 제1폴리실리콘층의 일부에 엔형 불순물이온을 주입하는 공정과; 상기 디램영역의 제1폴리실리콘층과 얇은 게이트산화막을 제거하는 공정과; 상기 결과물의 상부전면에 두꺼운 게이트산화막, 엔형 불순물이온이 도핑된 제2폴리실리콘층, WSix막 및 캡절연막을 형성한 다음 디램영역 게이트 사진식각을 통해 게이트를 패터닝하는 공정과; 상기 로직영역의 제1폴리실리콘과 얇은 게이트산화막을 식각하여 로직영역 게이트를 패터닝하는 공정과; 상기 로직영역과 디램영역에 패터닝된 게이트의 절연막측벽을 형성한 다음 선택적 엔형 및 피형 불순물 이온주입을 통해 반도체기판 내에 소스/드레인을 형성함과 아울러 상기 로직영역의 도핑되지 않은 제1폴리실리콘층 내에 피형 불순물이온을 주입하고, 실리콘이 노출된 로직영역 제1폴리실리콘층 및 소스/드레인 상에만 선택적으로 실리사이드층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 바이폴라 트랜지스터 제조방법을 첨부한 도2a 내지 2h의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 로직영역, 디램영역이 구분된 반도체기판(11)상에 STI 격리영역(12)을 형성하여 액티브영역을 정의한 다음 상부전면에 얇은 게이트산화막(13)과 도핑되지 않은 폴리실리콘층(14)을 순차적으로 형성하고, 로직영역 엔모스 트랜지스터의 게이트를 형성하는 폴리실리콘층(14)이 노출되도록 감광막(PR11) 패턴을 형성한 다음 엔형 불순물이온을 주입한다. 이때, 폴리실리콘층(14)은 단일 로직공정과 동일하게 2500Å 정도의 두께로 형성한다.
그리고, 도2b에 도시한 바와같이 상기 감광막(PR11) 패턴을 제거하고, 로직영역의 폴리실리콘층(14)을 마스킹하도록 감광막(PR12) 패턴을 형성한 다음 노출된 디램영역의 폴리실리콘층(14)과 얇은 게이트산화막(13)을 식각한다.
그리고, 도2c에 도시한 바와같이 상기 결과물의 상부전면에 두꺼운 게이트산화막(15), 엔형 불순물이온이 주입된 폴리실리콘층(16), WSix막(17) 및 캡절연막(18)을 순차적으로 형성한다. 이때, 두꺼운 게이트산화막(15), 엔형 불순물이온이 주입된 폴리실리콘층(16), WSix막(17) 및 캡절연막(18)은 단일 디램공정과 동일한 두께로 형성한다.
그리고, 도2d에 도시한 바와같이 상기 캡절연막(18) 상부에 디램영역 게이트 패터닝 마스크(미도시)를 형성하여 캡절연막(18)을 선택적으로 식각한 다음 디램영역 게이트 패터닝 마스크를 제거한다.
그리고, 도2e에 도시한 바와같이 상기 캡절연막(18)을 하드 마스크(hard mask)로 적용하여 WSix막(17), 폴리실리콘층(16) 및 두꺼운 게이트산화막(15)을 식각함으로써, 디램영역의 액티브영역 상부에 요구되는 게이트를 패터닝한다.
그리고, 도2f에 도시한 바와같이 상기 디램영역을 완전히 마스킹함과 아울러로직영역의 폴리실리콘층(14) 상부에 로직영역의 게이트를 패터닝하기 위하여 감광막(PR13) 패턴을 형성한다.
그리고, 도2g에 도시한 바와같이 상기 감광막(PR13) 패턴을 적용하여 폴리실리콘층(14)과 얇은 게이트산화막(13)을 식각함으로써, 로직영역의 액티브영역 상부에 요구되는 게이트를 패터닝한 다음 감광막(PR13) 패턴을 제거한다.
그리고, 도2h에 도시한 바와같이 상기 결과물의 상부전면에 절연막 증착 및 선택적 식각을 통해 로직영역과 디램영역에 패터닝된 게이트의 측벽(19)을 형성한 다음 마스크(미도시)를 이용한 선택적 엔형 및 피형 불순물 이온주입을 통해 반도체기판(11) 내에 소스/드레인(20)을 형성함과 아울러 상기 로직영역의 도핑되지 않은 폴리실리콘층(14) 내에 피형 불순물이온을 주입하고, 로직영역의 상부전면에 Ti 또는 Co를 증착한 다음 빠른 열처리를 실시하여 실리콘이 노출된 로직영역 폴리실리콘층(14) 및 소스/드레인(20) 상에만 선택적으로 실리사이드층(21)을 형성한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 다음과 같은 효과를 갖는다.
먼저, 로직영역과 디램영역의 게이트산화막을 개별적인 단일막으로 형성하고, 각 영역의 게이트산화막 상부에 연속적으로 폴리실리콘을 증착함에 따라 게이트산화막의 오염 및 손상을 방지하고, 적층으로 인한 계면 트랩 발생을 방지하며, 형성두께의 제어가 용이하여 반도체소자의 신뢰성이 향상되는 효과가 있다.
그리고, 로직영역의 게이트 폴리실리콘층 두께 및 도핑을 단일 로직공정과동일하게 진행할 수 있게 되므로, 로직영역 피모스 트랜지스터의 게이트 도핑시에 발생하는 붕소투과현상 및 폴리실리콘층 공핍을 방지하여, 로직영역 피모스 트랜지스터의 성능저하를 방지할 수 있는 효과가 있다.
그리고, 로직영역과 디램영역의 게이트 패터닝을 개별적으로 수행함에 따라 각 영역의 특성에 맞는 식각조건을 설정할 수 있게 되어 용이한 공정진행 및 제조된 소자의 신뢰성 향상을 꾀할 수 있다.
그리고, 로직영역과 디램영역의 게이트전극을 각 영역의 특성에 맞게 실리사이드층과 WSix막을 이용한 폴리사이드를 적용하여 형성함에 따라 각 영역에서 최적의 성능을 발휘할 수 있는 메모리 내장형 로직 반도체소자를 구현할 수 있는 효과가 있다.
그리고, 로직영역에서 폴리실리콘 게이트를 적용함과 아울러 디램영역에서 WSix막을 이용한 폴리사이드 게이트를 적용함에 따라 아날로그 회로에서 요구되는 플레이너(planar) 커패시터와 플래시 메모리(flash memory)의 적층형 게이트를 용이하게 제조할 수 있게 되므로, 디램 뿐만 아니라 플래시 메모리도 함께 내장된 메모리 내장형 로직 반도체소자의 제조가 가능한 효과가 있다.
Claims (1)
- 로직영역과 디램영역이 구분된 반도체기판 상에 격리영역을 형성한 다음 상부전면에 얇은 게이트산화막과 도핑되지 않은 제1폴리실리콘층을 형성하고, 로직영역 제1폴리실리콘층의 일부에 엔형 불순물이온을 주입하는 공정과; 상기 디램영역의 제1폴리실리콘층과 얇은 게이트산화막을 제거하는 공정과; 상기 결과물의 상부전면에 두꺼운 게이트산화막, 엔형 불순물이온이 도핑된 제2폴리실리콘층, WSix막 및 캡절연막을 형성한 다음 디램영역 게이트 사진식각을 통해 게이트를 패터닝하는 공정과; 상기 로직영역의 제1폴리실리콘과 얇은 게이트산화막을 식각하여 로직영역 게이트를 패터닝하는 공정과; 상기 로직영역과 디램영역에 패터닝된 게이트의 절연막측벽을 형성한 다음 선택적 엔형 및 피형 불순물 이온주입을 통해 반도체기판 내에 소스/드레인을 형성함과 아울러 상기 로직영역의 도핑되지 않은 제1폴리실리콘층 내에 피형 불순물이온을 주입하고, 실리콘이 노출된 로직영역 제1폴리실리콘층 및 소스/드레인 상에만 선택적으로 실리사이드층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066202A KR100336784B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066202A KR100336784B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010058831A KR20010058831A (ko) | 2001-07-06 |
| KR100336784B1 true KR100336784B1 (ko) | 2002-05-16 |
Family
ID=19633344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990066202A KR100336784B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100336784B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418928B1 (ko) * | 2001-10-24 | 2004-02-14 | 주식회사 하이닉스반도체 | 엠디엘 반도체 소자의 제조 방법 |
| KR100937651B1 (ko) * | 2002-12-31 | 2010-01-19 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN112563277A (zh) * | 2020-11-13 | 2021-03-26 | 上海华力微电子有限公司 | NOR flash单元结构及其制造方法 |
-
1999
- 1999-12-30 KR KR1019990066202A patent/KR100336784B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010058831A (ko) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7244655B2 (en) | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film | |
| US20040159886A1 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| US6784054B2 (en) | Method of manufacturing semiconductor device | |
| US6333249B2 (en) | Method for fabricating a semiconductor device | |
| US6306760B1 (en) | Method of forming a self-aligned contact hole on a semiconductor wafer | |
| JP2004095745A (ja) | 半導体装置およびその製造方法 | |
| KR100336784B1 (ko) | 반도체소자의 제조방법 | |
| KR100495858B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20050009482A (ko) | 반도체 소자의 제조방법 | |
| KR0129984B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| KR100995329B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060119354A (ko) | 리세스 게이트 전극 형성 방법 | |
| KR100351912B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP3919473B2 (ja) | 半導体装置およびその製造方法 | |
| US6855993B2 (en) | Semiconductor devices and methods for fabricating the same | |
| KR20040046853A (ko) | 디램 메모리 셀의 제조방법 | |
| KR960001952B1 (ko) | 스택형 트렌치 캐패시터의 제조방법 | |
| KR100314478B1 (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR20000044855A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100762237B1 (ko) | 셀-할로 이온주입을 이용한 스텝게이트를 갖는반도체소자의 제조방법 | |
| KR100687849B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR930006135B1 (ko) | 매몰트렌치 커패시터 셀 제조방법 | |
| KR930009581B1 (ko) | 반도체 소자 제조방법 | |
| KR20040003948A (ko) | 반도체소자의 ｍｏｓ 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050422 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |