JP3919473B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特にソース領域およびドレイン領域を積上げ型にした電界効果トランジスタ(ＦＥＴ)およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、ソース領域およびドレイン領域が積上げ型であるＦＥＴとして、積上げ層がポリシリコンからなる半導体装置が提案されている(特開２０００‐８２８１５公報)。この半導体装置であるトランジスタの構造を図２０および図２１に示す。尚、図２０は平面図であり、図２１は図２０におけるＡ‐Ａ'矢視断面図である。
【０００３】
図２０および図２１において、１は半導体基板、２はウェル領域、３は素子分離領域、４はゲート酸化膜、５はゲート電極、６はシリコン窒化膜のサイドウォール、７は積上げ型の拡散層(ソース領域あるいはドレイン領域)、８は層間絶縁膜、９はソース領域あるいはドレイン領域へのコンタクト孔、１０はゲート電極へのコンタクト孔である。
【０００４】
この構造によれば、上記ソース領域またはドレイン領域７とウェル領域２との接合を浅接合化するのが容易なため、短チャネル効果が抑制され、素子を微細化するのが容易である。さらに、この構造は、拡散層(ソース領域およびドレイン領域)７へコンタクトを取るために必要とされるマージンが非常に小さいので、素子の微細化に有利な構造なのである。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の積上げ型のＦＥＴにおいては、以下のような問題がある。すなわち、上述した従来の積上げ型ＦＥＴの製造工程中には、ゲート電極５およびゲート電極５の側壁にサイドウォール６を介して形成された拡散層７等の導電性膜を異方性エッチングによって部分的に除去して、互いを分離する工程がある。図２２(a)は分離前のゲート電極周辺の断面図であり、図２２(b)は分離した後の分離部の断面図である。ここで、１１はシリコン窒化膜、１２はポリシリコンのサイドウォール(拡散層７)、１３はポリシリコン膜(ゲート電極５)である。
【０００６】
ここで、上記ポリシリコン膜１３を分離するために部分的に除去する際に、図２２(b)に示すように、ポリシリコン残り１４が発生する場合がある。このポリシリコン残り１４は、シリコン窒化膜のサイドウォール６の内壁に発生し易いのである。そして、このようなポリシリコン残り１４が発生すると、ポリシリコン膜１３の分離が不完全となり、異なるＦＥＴのゲート電極５同士が短絡して歩留りが低下するという問題がある。
【０００７】
そこで、上記ポリシリコン残り１４を除去するために等方性エッチングを行うと、分離されたゲート電極５間の距離Ｄは等方性エッチング量Ｓの２倍だけ増加してしまう。したがって、ゲート電極５間のマージンが増加することになり、素子の微細化を図って半導体装置の高集積化を行うことができないと言う問題がある。尚、この問題は、ポリシリコンのサイドウォール１２に関しても同様に生ずる。
【０００８】
そこで、この発明の目的は、ゲート電極およびゲート電極の側方に形成された導電性膜を部分的に除去してゲート電極同士および導電性膜同士を分離する際に生ずる除去残りを無くして歩留りを向上できると共に、ゲート電極間および導電性膜間のマージンを減少させることができる半導体装置、および、その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、
半導体基板上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記半導体基板上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっている
ことを特徴としている。
【００１０】
上記構成によれば、ゲート電極の側壁に形成された側壁絶縁膜における上記ゲート電極側は順テーパーになっている。したがって、上記側壁絶縁膜で周囲を囲まれた第１導電性膜をエッチングによって個々のゲート電極に分離する場合に、上記第１導電性膜のエッチング残りが抑制される。一方、上記側壁絶縁膜における上記第２導電性膜側は略垂直になっている。したがって、上記側壁絶縁膜の周囲を囲む第２導電性膜をエッチングによって個々のソース・ドレイン領域用のサイドウォールに分離する場合に、上記第２導電性膜のエッチング残りは起き難い。
【００１１】
すなわち、上記エッチング残りを除去するために行われる等方性エッチングの量を減らすことが可能になり、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少される。さらに、上記第１導電性膜または半導体膜と第２導電性膜とのエッチング残りによる素子不良が減少する。
【００１２】
また、第２の発明は、
半導体基板表面にウェル領域が形成され、このウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記ウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっており、
上記ＦＥＴのうちの少なくとも１つにおける上記ウェル領域に電位を与えるために設けられた端子と、
上記端子に接続されて、上記少なくとも１つのＦＥＴがアクティブ状態であるかスタンドバイ状態であるかに応じて上記ウェル領域の電位を変化させる電圧発生回路
を備えたことを特徴としている。
【００１３】
上記構成によれば、上記第１の発明の場合と同様に、側壁絶縁膜におけるゲート電極側は順テーパーになっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００１４】
さらに、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続されている電圧発生回路によって、上記少なくとも１つのＦＥＴがスタンドバイ状態にある場合には、トランジスタのオフ電流を減らような電位がウェル領域に与えられる。こうして、低消費電力化が図られる。一方、上記少なくとも１つのＦＥＴがアクティブ状態にある場合には、閾値電圧が下がるような電位がウェル領域に与えられる。こうして、高速動作が行われる。
【００１５】
また、第３の発明は、
半導体基板内に第１導電型の深いウェル領域が形成され、この深いウェル領域上に第２導電型の浅いウェル領域が形成され、この浅いウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記浅いウェル領域内に形成された素子分離領域と、上記浅いウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっており、
上記ＦＥＴのうちの少なくとも１つは、上記浅いウェル領域と上記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
上記動的閾値トランジスタの素子分離領域は上記深いウェル領域に達するように形成されており、当該動的閾値トランジスタの浅いウェル領域は、当該素子分離領域および上記深いウェル領域によって、他のＦＥＴの浅いウェル領域と電気的に分離されている
ことを特徴としている。
【００１６】
上記構成によれば、上記第１の発明の場合と同様に、側壁絶縁膜におけるゲート電極側は順テーパーになっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００１７】
さらに、少なくとも１つのＦＥＴは、上記第２導電型の浅いウェル領域とゲート電極とが電気的に接続された動的閾値トランジスタになっている。そして、当該動的閾値トランジスタのゲート電極にオン電位が与えられた場合にのみ上記浅いウェル領域のポテンシャルが低下され、トランジスタの実効的な閾値電圧が低下される。こうして、トランジスタのオフ電流を増加させることなくドライブ電流が増加される。したがって、電源電圧を下げて、消費電力を大幅に低くすることが可能になる。
【００１８】
また、第４の発明は、
半導体基板上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記半導体基板上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されている
ことを特徴としている。
【００１９】
上記構成によれば、ゲート電極の両側壁に形成された側壁絶縁膜の上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっている。したがって、上記側壁絶縁膜で周囲を囲まれた第１導電性膜をエッチングによって個々のゲート電極に分離する場合に、上記側壁絶縁膜の開口部がイオンやラジカルを遮蔽することがなく、上記第１導電性膜のエッチング残りが抑制される。一方、上記側壁絶縁膜における上記第２導電性膜側は略垂直になっている。したがって、上記側壁絶縁膜の周囲を囲む第２導電性膜をエッチングによって個々のソース・ドレイン領域用のサイドウォールに分離する場合に、上記第２導電性膜のエッチング残りは起き難い。
【００２０】
すなわち、上記エッチング残りを除去するために行われる等方性エッチングの量を減らすことが可能になり、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少される。さらに、上記第１導電性膜または半導体膜と第２導電性膜とのエッチング残りによる素子不良が減少される。
【００２１】
また、第５の発明は、
半導体基板表面にウェル領域が形成され、このウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記ウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ＦＥＴのうちの少なくとも１つにおける上記ウェル領域に電位を与えるために設けられた端子と、
上記端子に接続されて、上記少なくとも１つのＦＥＴがアクティブ状態であるかスタンドバイ状態であるかに応じて上記ウェル領域の電位を変化させる電圧発生回路
を備えたことを特徴としている。
【００２２】
上記構成によれば、上記第４の発明の場合と同様に、側壁絶縁膜の上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００２３】
さらに、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続されている電圧発生回路によって、上記少なくとも１つのＦＥＴがスタンドバイ状態にある場合には、トランジスタのオフ電流を減らような電位がウェル領域に与えられる。こうして、低消費電力化が図られる。一方、上記少なくとも１つのＦＥＴがアクティブ状態にある場合には、閾値電圧が下がるような電位がウェル領域に与えられる。こうして、高速動作が行われる。
【００２４】
また、第６の発明は、
半導体基板内に第１導電型の深いウェル領域が形成され、この深いウェル領域上に第２導電型の浅いウェル領域が形成され、この浅いウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記浅いウェル領域内に形成された素子分離領域と、上記浅いウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ＦＥＴのうちの少なくとも１つは、上記浅いウェル領域と上記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
上記動的閾値トランジスタの素子分離領域は上記深いウェル領域に達するように形成されており、当該動的閾値トランジスタの浅いウェル領域は、当該素子分離領域および上記深いウェル領域によって、他のＦＥＴの浅いウェル領域と電気的に分離されている
ことを特徴としている。
【００２５】
上記構成によれば、上記第４の発明の場合と同様に、側壁絶縁膜の上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００２６】
さらに、少なくとも１つのＦＥＴは、上記第２導電型の浅いウェル領域とゲート電極とが電気的に接続された動的閾値トランジスタになっている。そして、当該動的閾値トランジスタのゲート電極にオン電位が与えられた場合にのみ上記浅いウェル領域のポテンシャルが低下され、トランジスタの実効的な閾値電圧が低下される。こうして、トランジスタのオフ電流を増加させることなくドライブ電流が増加される。したがって、電源電圧を下げて、消費電力を大幅に低くすることが可能になる。
【００２７】
また、第７の発明は、
上記第４の発明乃至第６の発明の何れか一つの半導体装置の製造方法であって、
上記ゲート絶縁膜上に上記第１導電性膜を被着する工程と、
上記第１導電性膜の上に、絶縁膜を被着する工程と、
上記絶縁膜を所定のパターンにパターニングする工程と、
上記パターニングされた絶縁膜をマスクとして、上記第１導電性膜に対して異方性エッチングを行った後に等方性エッチングを行なって、上記第１導電性膜の幅を上記絶縁膜の上端部の幅よりも小さくして、上記第１導電性膜から成るゲート電極を形成する工程
を含んでいることを特徴としている。
【００２８】
上記構成によれば、上記ゲート電極となる上記第１導電性膜をエッチングする工程においては、異方性エッチングを行なった後に等方性エッチングが行われる。こうして、上記第１導電性膜の幅が、マスクとしてのパターニングされた絶縁膜の幅よりも狭く形成される。したがって、上記絶縁膜と上記第１導電性膜との側壁に上記壁絶縁膜が形成された場合に、上記側壁絶縁膜における上端の開口幅よりも上記ゲート電極としての第１導電性膜の幅の方が狭くなるのである。
【００２９】
また、第８の発明は、
上記第４の発明乃至第６の発明の何れか一つの半導体装置の製造方法であって、
上記ゲート絶縁膜上に上記第１導電性膜を被着する工程と、
上記第１導電性膜の上に、絶縁膜を被着する工程と、
上記絶縁膜を所定のパターンにパターニングする工程と、
上記パターニングされた絶縁膜をマスクとして、上記第１導電性膜に対して等方成分を含む異方性エッチングを行なって、上記第１導電性膜の幅を上記絶縁膜の上端部の幅よりも小さくして、上記第１導電性膜から成るゲート電極を形成する工程
を含んでいることを特徴としている。
【００３０】
上記構成によれば、上記ゲート電極となる第１導電性膜をエッチングする工程においては、等方成分を含む異方性エッチングが行われる。こうして、１回のエッチング工程で簡単に、上記第１導電性膜の幅が、マスクとしてのパターニングされた絶縁膜の幅よりも狭く形成される。したがって、上記絶縁膜と上記第１導電性膜との側壁に上記壁絶縁膜が形成された場合に、上記側壁絶縁膜における上端の開口幅よりも上記ゲート電極としての第１導電性膜の幅の方が狭くなるのである。
【００３１】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。尚、以下の説明において、第１導電型とはＰ型またはＮ型を意味する。また、第２導電型とは、上記第１導電型がＰ型である場合はＮ型を意味し、Ｎ型である場合はＰ型を意味する。また、使用することができる半導体基板として特に限定はないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても差し支えない。ところで、この発明の目的は、ゲート電極同士および導電性膜同士を分離する際に生ずる除去残りを無くすことであるが、説明の都合上、先に第１実施の形態〜第３実施の形態において、この発明が適用される半導体装置について説明する。そうした後に、上記除去残りを無くす実施例について説明する。
【００３２】
＜第１実施の形態＞
図１〜図３は、本実施の形態の半導体装置としてのトランジスタ(ＦＥＴ)アレイにおける概略図である。但し、図１は平面図であり、図２は図１におけるＢ‐Ｂ'矢視断面図であり、図３は図１におけるＣ‐Ｃ'矢視断面図である。但し、図１〜図３においては、シリサイド化された領域,層間絶縁膜および上部メタル配線は省略している。尚、本実施の形態においてはバルク型の半導体基板を用いているが、例えば、ＳＯＩ(Silicon on Insulator)等の半導体基板を用いても差し支えない。また、図４〜図１３は、図１〜図３に示すＦＥＴアレイの製造手順を示す図である。
【００３３】
以下、図１〜図１３に従って、本実施の形態における半導体装置について説明する。尚、図１〜図１３においてはＮ型のＦＥＴのみを示しているが、Ｐ型のＦＥＴであってもよいし、Ｎ型とＰ型のＦＥＴが混在していても差し支えない。
【００３４】
図１〜図３において、半導体基板２１表面に、Ｐ型のウェル領域２２が形成されている。そして、Ｐ型のウェル領域２２上にはゲート絶縁膜２３を介してゲート電極２４が形成されている。ゲート電極２４の側壁にはシリコン窒化膜のサイドウォール２５が形成され、更にその側壁にはポリシリコンのサイドウォール２６が形成されている。このポリシリコンのサイドウォール２６はエッチングによって分断されており、分離された部分は夫々ソース領域またはドレイン領域を構成している。より正確に言えば、分離されたサイドウォール２６にはＮ型不純物が注入されており、このＮ型不純物は熱拡散によってウェル領域２２に染み出している。そして、このＮ型不純物が染み出した領域も含めてソース領域またはドレイン領域を構成しているのである。
【００３５】
尚、上記ゲート電極２４は、上記ポリシリコンのサイドウォール２６を分断する際のエッチング工程によって複数の領域に分断されている。そして、Ｐ型のウェル領域２２と分離されたゲート電極２４と分離されたサイドウォール２６(ソース領域およびドレイン領域)とから、Ｎ型のＦＥＴが構成されるのである。
【００３６】
上記各Ｎ型のＦＥＴ間は、素子分離領域２７によって分離されている。シリコン窒化膜２８は、各種エッチングからシリコン基板２１,ウェル領域２２および素子分離領域２７を保護するためのものである。尚、説明はしないが、Ｐ型のＦＥＴの場合は不純物を反対の導電型にすればよい。
【００３７】
本実施の形態においては、上記ゲート電極２４間およびサイドウォール２６間の距離Ｄ(図１参照)はＦ(エッチングの最小加工幅)で足りる。例えば、０.２５μmルールの微細加工技術を用いる場合には、距離Ｄ(＝Ｆ)も０.２５μm程度に小さくすることができるのである。
【００３８】
以下、本実施の形態におけるＦＥＴアレイの作成手順を、図４〜図１３に従って説明する。尚、図４,図７および図１０は作成順序に従った平面図である。また、図５は図４におけるＢ‐Ｂ'矢視断面図、図８は図７におけるＢ‐Ｂ'矢視断面図、図１１は図１０におけるＢ‐Ｂ'矢視断面図である。また、図６は図４におけるＣ‐Ｃ'矢視断面図、図９は図７におけるＣ‐Ｃ'矢視断面図、図１２は図１０におけるＣ‐Ｃ'矢視断面図である。
【００３９】
先ず、図４〜図６に示すように、半導体基板２１の表面に素子分離領域２７を形成する。この素子分離領域２７は、例えばＳＴＩ(Shallow Trench Isolation)法を用いて形成することができる。しかしながら、素子分離領域２７の形成方法は上記ＳＴＩ法に限定されるものではない。例えば、素子分離領域に埋め込まれる物質は、シリコン酸化膜やシリコン窒化膜の他に、ポリシリコンやアモルファスシリコン等の導電性物質でもよい。但し、ポリシリコンやアモルファスシリコン等の導電性物質を埋め込む場合には、素子分離領域２７の側壁を予め酸化しておくなどして、素子分離領域の絶縁性を確保しておく必要がある。
【００４０】
次に、上記半導体基板２１には、ＮＭＯＳ(金属酸化膜半導体)部にはＰ型のウェル領域２２が形成され、ＰＭＯＳ部にはＮ型のウェル領域(図示せず)が形成される。
【００４１】
次に、上記ゲート絶縁膜２３が形成される。ゲート絶縁膜２３としては、絶縁性を有する限りその材質は特に限定されない。ここで、半導体基板２１としてシリコン基板を使用した場合には、シリコン酸化膜,シリコン窒化膜あるいはそれらの積層体を使用することができる。また、酸化アルミニウム膜,酸化チタニウム膜,酸化タンタル膜等の高誘電膜あるいはそれらの積層体を使用することもできる。尚、ゲート絶縁膜２３としてシリコン酸化膜を用いた場合には、１nm〜１０nmの厚に形成することが好ましい。また、ゲート絶縁膜２３は、ＣＶＤ(化学気相成長法)法,スパッタ法,熱酸化法等の方法で形成することができる。
【００４２】
次に、上記ゲート電極２４となるポリシリコン膜２９が形成される。ポリシリコン膜２９は、導電性を有する限り他の導電性膜で置き換えても良い。ここで、半導体基板２１としてシリコン基板を使用した場合は、上記導電性膜としては、ポリシリコンの他に、単結晶シリコン,アルミニウム,銅等が挙げられる。尚、上記導電性膜は、０.１μm〜０.４μmの厚さを有することが好ましく、ＣＶＤ法や蒸着法等の方法で形成することができる。
【００４３】
次に、上記ポリシリコン膜２９上に、絶縁膜３０を形成する。絶縁膜３０としてはシリコン酸化膜が好ましい。また、絶縁膜３０は、０.０５μm〜０.２５μmの厚さを有することが好ましく、ＣＶＤ法やスパッタ法や熱酸化法等の方法で形成することができる。
【００４４】
次に、上記ポリシリコン膜２９および絶縁膜３０を図４〜図６に示す形状にパターニングする。このパターニングを行うには、図４〜図６の形状にパターニングされたフォトレジストをマスクとして、絶縁膜３０およびポリシリコン膜２９をエッチングすればよい。また、フォトレジストをマスクとして絶縁膜３０のみをエッチングし、フォトレジストを除去した後に絶縁膜３０をマスクとしてポリシリコン膜２９をエッチングするようにしても差し支えない。
【００４５】
次に、図７〜図９に示すように、シリコン窒化膜のサイドウォール２５とシリコン窒化膜２８とを形成する。このシリコン窒化膜のサイドウォール２５とシリコン窒化膜２８とは、図１３に示す手順によって同時に形成することができる。図１３(a)において、上述したように、ポリシリコン膜２９および絶縁膜３０をパターニングした後、図１３(b)に示すようにシリコン窒化膜３１を堆積し、一部をフォトレジスト３２でマスクする。シリコン窒化膜３１は、例えば０.０２μm〜０.１μmの厚さを有することが好ましい。その後、エッチングバックすることによって、図１３(c)に示すように、ポリシリコン膜２９および絶縁膜３０の側壁にシリコン窒化膜のサイドウォール２５が形成され、フォトレジスト３２によってマスクされていた領域にシリコン窒化膜２８が残る。このシリコン窒化膜２８の機能は、様々なエッチング工程から半導体基板(ウェル領域)２２および素子分離領域２７を保護することであるが、特に、ポリシリコンのサイドウォール２６を形成する際のエッチングバック工程と、絶縁膜３０を除去するためのエッチング工程と、ソース領域またはドレイン領域にコンタクト孔を形成する際のエッチング工程において重要な役割を果たす。
【００４６】
上述のようにしてシリコン窒化膜のサイドウォール２５とシリコン窒化膜２８とが形成されると、次に、図１０〜図１２に示すようにして、ポリシリコンのサイドウォール２６を形成する。ポリシリコンのサイドウォール２６を形成するためには、ポリシリコンを全面に堆積した後にエッチングバックを行えばよい。その場合、サイドウォール２６として、ポリシリコン以外にもアモルファスシリコン等の半導体や導電性物質を用いることも可能ではあるが、ポリシリコンが最も好ましい。その理由は、ポリシリコンの不純物拡散速度がウェル領域２２に比べて非常に大きいために、ソース領域およびドレイン領域とウェル領域との接合を浅くするのが容易であり、短チャネル効果の抑制がし易いためである。尚、上記堆積されたポリシリコンをエッチングバックする際には、シリコン窒化膜２８がストッパーとなって、Ｐ型ウェル領域２２が掘れるのを防止するのである。
【００４７】
次に、上記ポリシリコン膜２９上の絶縁膜３０を、エッチングによって除去する。その場合におけるエッチングは、等方性エッチングで行うことができる。このエッチングの際に、素子分離領域２７が表面に露出していると素子分離領域２７もエッチングされてしまう。したがって、素子分離領域２７は、シリコン窒化膜２８またはポリシリコンのサイドウォール２６により完全に覆われているのが好ましい。
【００４８】
次に、フォトレジストをマスクとして、上記ポリシリコン膜２９およびポリシリコンのサイドウォール２６の一部を、図１に示すゲート電極２４およびサイドウォール２６の形状に残して異方性エッチングで除去する。この異方性エッチングによって、シリコン窒化膜のサイドウォール２５で囲まれたポリシリコン膜２９は複数の領域に分離され、夫々がゲート電極２４となる。また、ポリシリコンのサイドウォール２６も複数の領域に分離され、以下に述べるように不純物注入および不純物拡散を行うことによって、夫々がソース領域またはドレイン領域となる。
【００４９】
次に、上記ゲート電極２４およびポリシリコンのサイドウォール２６に不純物イオン注入を行い、不純物活性化のためのアニールを行う。これによって、上述のように、ポリシリコンのサイドウォール２６にソース領域およびドレイン領域が形成される。その場合におけるソース領域及びドレイン領域に対するイオン注入は、例えば、不純物イオンとして75Ａｓ＋を使用した場合は、注入エネルギーとして１０ＫeＶ〜１８０ＫeＶ、注入量として１×１０15cm-2〜２×１０16cm-2の条件で行うことができる。また、不純物イオンとして31Ｐ＋を使用した場合には、注入エネルギーとして５ＫeＶ〜１００ＫeＶ、注入量として１×１０15cm-2〜２×１０16cm-2の条件で行うことができる。また、不純物イオンとして11Ｂ＋イオンを使用した場合には、注入エネルギーとして５ＫeＶ〜４０ＫeＶ、注入量として１×１０15cm-2〜２×１０16cm-2の条件で行うことができる。
【００５０】
その後、公知の手法によって、シリサイド化や配線等の形成を行って、ＦＥＴを形成することができる。
【００５１】
上述のように、本実施の形態においては、ゲート電極２４となるポリシリコン膜２９とその上に保護用に積層された絶縁膜３０とを、図４に示すように、複数のＦＥＴ分を１つの連続したパターンに形成する。そして、シリコン窒化膜のサイドウォール２５およびシリコン窒化膜２８と、ポリシリコンのサイドウォール２６を形成する。その場合におけるポリシリコンのサイドウォール２６も複数のＦＥＴ分を１つの連続したパターンに形成する。そして、絶縁膜３０を除去した後、ポリシリコン膜２９およびポリシリコンのサイドウォール２６を、図１に示すゲート電極２４およびサイドウォール２６の形状に異方性エッチングによって分離するようにしている。
【００５２】
したがって、本実施の形態によれば、上記分離が完全に行われるとすれば、ゲート電極２４間およびサイドウォール２６間の距離Ｄは、Ｆ(エッチングの最小加工幅)で足りることになる。例えば、最小加工寸法が０.２５μmルールの場合にはＦも同程度であり、上記距離Ｄも同程度の寸法で足りることになる。すなわち、従来のＦＥＴに比してゲート電極２４間およびサイドウォール２６間の距離Ｄを著しく縮小することができ、素子面積を縮小でき、延いてはＦＥＴの高集積化が可能になるのである。
【００５３】
また、本実施の形態によれば、上記ゲート電極２４の分離とポリシリコンのサイドウォール２６の分離とを同時に行うことができる。したがって、工程を増加させることなくゲート電極２４をエッチングによって分離することができる。すなわち、工程の増加なしに高集積化ができ、製造コストを減少することが可能になるのである。
【００５４】
＜第２実施の形態＞
図１４は、本実施の形態における半導体装置の概略断面図である。この半導体装置は、上記第１実施の形態と同様にして形成されたＦＥＴアレイに、ウェル領域の電位を変化させるための端子を設けたものである(尚、上記第１実施の形態の場合にも、ウェル領域２２の電位を固定させるための端子を設けても差し支えない)。
【００５５】
本半導体装置においては、半導体基板４１の表面に素子分離領域４８が形成され、ＮＭＯＳ部にはＰ型ウェル領域４２が形成され、ＰＭＯＳ部にはＮ型ウェル領域４３が形成されている。そして、Ｐ型ウェル領域４２上には、上記第１実施の形態と同様にして、ゲート絶縁膜４４,ゲート電極４５,シリコン窒化膜のサイドウォール４６,シリコン窒化膜４９およびポリシリコンのサイドウォール４７が形成されて、Ｎ型ＦＥＴ５０を構成する。さらに、Ｐ型ウェル領域４２の電位を入力する端子５２が形成されている。これらがＮ型素子による回路ブロックを形成している。
【００５６】
同様に、上記Ｎ型ウェル領域４３上に、ゲート絶縁膜４４,ゲート電極４５,シリコン窒化膜のサイドウォール４６,シリコン窒化膜４９およびポリシリコンのサイドウォール４７で成るＰ型ＦＥＴ５１が形成されている。さらに、Ｎ型ウェル領域４３の電位を入力する端子５３が形成されている。これらがＰ型素子による回路ブロックを形成している。
【００５７】
上記構成において、上記Ｎ型素子による回路ブロックがアクティブ状態にある場合(回路動作時)には、Ｐ型ウェル領域４２の電位を入力する端子５２には０Ｖまたは正の電位を与える。一方、Ｎ型素子による回路ブロックがスタンドバイ状態にある場合(回路停止時)には、Ｐ型ウェル領域の電位を入力する端子５２には負の電位を与える。こうすることによって、上記回路ブロックがスタンドバイ状態にある場合にはＦＥＴ５０の実効的な閾値電圧が上昇し、オフ電流を低減することができるのである。また、上記回路ブロックがアクティブ状態にある場合にＰ型ウェル４２の電位を正にした場合には、ＦＥＴ５０の実効的な閾値電圧が減少してドライブ電流が増加するのである。
【００５８】
これに対して、上記Ｐ型素子による回路ブロックがアクティブ状態にある場合(回路動作時)には、Ｎ型ウェル領域４３の電位を入力する端子５３には電源電圧または電源電圧より低い電位を与える。一方、Ｐ型素子による回路ブロックがスタンドバイ状態にある場合(回路停止時)には、Ｎ型ウェル領域４３の電位を入力する端子５３に電源電圧より高い電位を与える。こうすることによって、上述したＮ型素子による回路ブロックの場合と同様の効果を奏することができるのである。
【００５９】
このように、上記Ｎ型素子による回路ブロックおよびＰ型素子による回路ブロックを動作させることによって、上記回路ブロックがスタンドバイ状態にある場合における素子のオフ電流を減らすことができるので、半導体装置の低消費電力化を図ることができる。また、回路ブロックがアクティブ状態にある場合には、ＦＥＴ５０,５１の閾値電圧が下がるようにウェル領域４２,４３にバイアスを加えれば、半導体装置を高速に動作させることが可能になる。すなわち、本実施の形態における半導体装置は、上記第１実施の形態の半導体装置に比して、低消費電力化し若しくは高速動作化することができるのである。
【００６０】
尚、本実施の形態における半導体装置の製造工程は、上記第１実施の形態の場合と同じである。そして、Ｐ型ウェル領域４２の電位を入力する端子５２およびＮ型ウェル領域４３の電位を入力する端子５３に、夫々電圧発生回路を設ければ良い。
【００６１】
＜第３実施の形態＞
図１５および図１６は、本実施の形態の半導体装置としてのＦＥＴアレイにおける概略図である。但し、図１５は平面図であり、図１６は図１５におけるＥ‐Ｅ'矢視断面図である。但し、図１５および図１６においては、シリサイド化された領域,層間絶縁膜および上部メタル配線は省略している。尚、図１５および図１６においてはＮ型のＦＥＴのみを示しているが、本実施の形態はＰ型のＦＥＴであっても良いし、上記第２実施の形態のごとくＮ型とＰ型とのＦＥＴが混在していても良い。
【００６２】
本実施の形態における半導体装置は、上記第１実施の形態における半導体装置とは、各ＦＥＴにおけるゲート電極６５とウェル領域とがゲート‐ウェル接続領域７０によって電気的に接続された動的閾値トランジスタである点と、ウェルが二層構造である点とにおいて異なる。上記ウェル領域は、Ｎ型の深いウェル領域６２とＰ型の浅いウェル領域６３との二層構造になっており、上記Ｐ型の浅いウェル領域６３は素子分離領域６７によって素子毎に分断されている。これは、ゲート電極６５から浅いウェル領域６３に伝わった電位の変化が他の素子に影響を与えないためである。そして、ゲート‐ウェル接続領域７０では、Ｐ型の浅いウェル領域６３にＰ型の不純物濃度が濃い領域７１が形成され、ゲート電極６５上に形成されたシリサイド化された領域７２によってゲート電極６５に接続されている。
【００６３】
尚、６１は半導体基板であり、６４はゲート絶縁膜であり、６６はシリコン窒化膜のサイドウォールであり、６８はポリシリコンのサイドウォールであり、６９はシリコン窒化膜である。
【００６４】
上記構成を有する動的閾値トランジスタでは、上記ゲート電極６５にオン電位が与えられた場合のみに浅いウェル領域６３のポテンシャルを低下させ、素子の実効的な閾値電圧を低下させる。したがって、素子のオフ電流を増加させることなくドライブ電流を増加させることができ、電源電圧を下げることができる。したがって、消費電力を大幅に低くすることが可能なのである。
【００６５】
本実施の形態における半導体装置の製造工程は、上記第１実施の形態における製造工程の場合とウェル領域形成の工程において異なる。また、ゲート‐ウェル接続領域７０を形成するために素子分離領域６７の形状が変更されることにはなるが、特に工程が追加されることはない。
【００６６】
上記ウェル領域としては、Ｎ型(Ｐ型)の深いウェル領域６２とＰ型(Ｎ型)の浅いウェル領域６３とを形成する必要がある。したがって、Ｎ型素子とＰ型素子を混在させる場合は、計４回の注入を行えばよい。尚、上記素子分離領域６７の深さは、深いウェル領域６２と浅いウェル領域６３との接合よりも深くなるように設定する。こうすることにより、各素子の浅いウェル領域６３を電気的に独立させて素子間の干渉を防ぐことができるのである。
【００６７】
ところで、上記ゲート電極６５と浅いウェル領域６３とを短絡するための工程は、以下の通りである。ゲート‐ウェル接続領域７０となる領域には、素子分離領域６７は設けないようにする。そして、上記第１実施の形態に示すようにゲート電極６５となるポリシリコン膜およびポリシリコンのサイドウォール６８の一部をエッチングする際に、図１５に示すように、ゲート‐ウェル接続領域７０となる領域のポリシリコン膜をも除去する。これによって、浅いウェル領域６３が露出する。ここで、露出した浅いウェル領域６３に不純物の濃い領域７１を形成し(この工程は、反対導電型の素子のソース・ドレイン注入と同時に行うことができる)、シリサイド工程によってゲート電極６５と接続するのである。
【００６８】
本実施の形態における半導体装置は、動的閾値トランジスタを用いているために電源電圧を下げることができ、上記第１実施の形態における半導体装置に比して、低消費電力化することが可能となる。そして、その際に増加する工程は、上述したようにウェル領域形成に関する工程のみである。
【００６９】
＜第４実施の形態＞
本実施の形態は、上記第１実施の形態〜第３実施の形態における半導体装置を製造する際に、ゲート電極２４,４５,６５となるポリシリコン膜およびポリシリコンのサイドウォール２６,４７,６８の一部をエッチングする工程において、ポリシリコン残りの発生を防止するものである。
【００７０】
上記ポリシリコン残りを除去するためには、例えば図２２(b)の状態からポリシリコンに対する等方性エッチングを行うことができる。但し、この等方性エッチング量をＳとすると、上記第１実施の形態〜第３実施の形態のように、ゲート電極２４,４５,６５およびサイドウォール２６,４７,６８を分離する際に設定されたゲート電極間およびサイドウォール間の距離Ｄは、ポリシリコン残り除去用の等方性エッチングによって(Ｆ＋２Ｓ)となり、２Ｓだけ増加してしまう。したがって、ゲート電極２４,４５,６５間およびサイドウォール２６,４７,６８間の距離ＤがＦで足りると言う効果が失われてしまうのである。尚、上記Ｆはエッチングの最小加工幅である。
【００７１】
そこで、本実施の形態においては、上記ポリシリコン残りの発生を防止し、歩留りを向上すると共に、ゲート電極間およびサイドウォール間のマージンの増加を抑えるようにするのである。
【００７２】
図１７は、ゲート電極８１,シリコン窒化膜のサイドウォール８２およびポリシリコンのサイドウォール８３の断面図である。ゲート電極８１の断面形状は、上面の幅よりも下面の幅が狭くなっているのが特徴である。つまり、ゲート電極８１の上面の幅をａとし、下面の幅をｂとし、高さをｃとすると、０＜(ａ−ｂ)/２ｃ＜０.１５の関係が成立するようにするのである。例えば、ａ＝０.２５μmであり、ｃ＝０.２０μmである場合には、０.１９μm＜ｂ＜０.２５μmとなる。尚、８４はゲート絶縁膜である。
【００７３】
上記ゲート電極(ポリシリコン膜)８１を上述のような断面形状にすることによって、シリコン窒化膜のサイドウォール８２のゲート電極８１側は順テーパーとなる。したがって、ポリシリコン膜の異方性エッチングの際に、ポリシリコン残りの発生を抑えることができるのである。一方、シリコン窒化膜のサイドウォール８２の外側(ポリシリコンのサイドウォール８３側)は、異方性エッチングの特性上略垂直となるので、ポリシリコン残りは起き難い。しかしながら、(ａ−ｂ)/２ｃ＞０.１５なる条件では、シリコン窒化膜のサイドウォール８２の外側は、もはや垂直ではなく逆テーバー形状となってしまうので、ポリシリコンのサイドウォール８３をエッチングした場合にはポリシリコン残りが発生してしまう。したがって、ゲート電極８１の上面の幅ａと下面の幅ｂと高さｃとの関係は、０＜(ａ−ｂ)/２ｃ＜０.１５であることが好ましい。
【００７４】
本実施の形態における半導体装置によれば、上記ゲート電極８１の上面の幅ａと下面の幅ｂと厚さｃとの関係を、０＜(ａ−ｂ)/２ｃ＜０.１５となるようにしたので、ゲート電極８１用のポリシリコン膜およびポリシリコンのサイドウォール８３の一部をエッチングする際に、ポリシリコン残りを抑えることができるのである。したがって、ポリシリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極８１間およびサイドウォール８３間のマージンを減少させることができる。更にまた、ポリシリコン残りによる素子不良を減少させることができる。したがって、半導体装置を高集積化し、歩留りを向上することが可能になる。
【００７５】
＜第５実施の形態＞
本実施の形態は、ポリシリコン残りの発生を防止し、歩留りを向上すると共にゲート電極間のマージンの増加を抑える他の方法を提供するものである。
【００７６】
図１８は、上記ゲート電極９１,シリコン窒化膜のサイドウォール９２およびポリシリコンのサイドウォール９３の断面図である。本実施の形態においては、シリコン窒化膜のサイドウォール９２の上端部内側には逆テーパを有する段部を設けて、サイドウォール９２の上端間の開口幅よりも、ゲート電極９１の幅を小さくしている。そして、シリコン窒化膜のサイドウォール９２の上端間の開口幅をｄとし、ゲート電極９１の幅をｅとし、シリコン窒化膜のサイドウォール９２の高さをｆとすると、０＜(ｄ−ｅ)/２ｆ＜０.１５の関係が成立するようにしている。例えば、ｄ＝０.２５μm、ｆ＝０.２０μmの場合には、０.１９μm＜ｅ＜０.２５μmとなる。尚、９４はゲート絶縁膜である。
【００７７】
上記シリコン窒化膜のサイドウォール９２を上述のような形状にすることによって、サイドウォール９２の開口部がイオンやラジカルを遮蔽することがなく、ポリシリコン残りの発生を防止することができるのである。一方、シリコン窒化膜のサイドウォール９２の外側(ポリシリコンのサイドウォール９３側)は、異方性エッチングの特性上略垂直になるのでポリシリコン残りは起き難い。しかしながら、(ｄ−ｅ)/２ｆ＞０.１５なる条件では、シリコン窒化膜のサイドウォール９２の外側は、もはや垂直ではなく逆テーパ形状となってしまうので、ポリシリコンのサイドウォール９３をエッチングした際にポリシリコン残りが発生してしまう。したがって、０＜(ｄ−ｅ)/２ｆ＜０.１５であることが好ましい。
【００７８】
次に、図１８に示すようなシリコン窒化膜のサイドウォール９２およびゲート電極９１を有する半導体装置の製造手順を、図１９を用いて説明する。尚、図１９は、上記第１実施の形態における図５,図８および図１１に相当する素子分離領域に沿った断面図である。
【００７９】
上記第１実施の形態の場合と同様にして、ウェル領域９５の表面に素子分離領域９６及びゲート酸化膜(図示せず)を形成した後に、図１９(a)に示すように、ゲート電極９１となるポリシリコン膜９７および絶縁膜９８を形成する。次に、図１９(b)に示すように、フォトレジストを用いて絶縁膜９８の一部をエッチングしてパターニングする。次に、図１９(c)に示すように、絶縁膜９８をマスクとして異方性エッチングを行って、ポリシリコン膜９７をパターニングする。次に、図１９(d)に示すように、等方性エッチングあるいは等方性エッチングの要素が強いエッチングを行って、ポリシリコン膜９７の幅を絶縁膜９８の上端部の幅よりも小さくする。尚、上記異方性エッチングと等方性エッチング(または等方性エッチングの要素が強いエッチング)の２段階エッチングを行なう代りに、図１９(b)において、等方性を含む異方性エッチングを行なっても良い。その場合は、１回のエッチングで図１９(d)と同様の形状を得ることができる。次に、図１９(e)に示すように、図１３に示す手順と同じ手順によってシリコン窒化膜のサイドウォール９２およびシリコン窒化膜９９を形成する。次に、図１９(f)に示すように、ポリシリコンのサイドウォール９３を形成するのである。
【００８０】
本実施の形態における半導体装置によっても、ポリシリコン膜９７およびポリシリコンのサイドウォール９３の一部をエッチングして除去する際に、ポリシリコン残りの発生を抑えることができる。したがって、ポリシリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極間およびサイドウォール間のマージンを減少させることができる。さらに、ポリシリコン残りによる素子不良を減少することができる。したがって、半導体装置を高集積化し、歩留りを向上することが可能になる。
【００８１】
【発明の効果】
以上より明らかなように、第１の発明の半導体装置は、ゲート電極の側壁に形成されている側壁絶縁膜における上記ゲート電極側の面には、第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、反ゲート電極側(第２導電性膜側)は略垂直になっている。したがって、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極やソース・ドレイン領域に分離する場合に、エッチング残りを抑制できる。
【００８２】
すなわち、この発明によれば、上記エッチング残りを除去するための等方性エッチングの量を減らすことができ、上記ゲート電極間およびソース・ドレイン領域間のマージンを減少させることができる。さらに、上記エッチング残りによる素子不良を減少させることができる。その結果、半導体装置の高集積化および歩留りの向上を図ることができるのである。
【００８３】
また、第２の発明の半導体装置は、各ＦＥＴのゲート電極の側壁に形成されている側壁絶縁膜の形状を上記第１の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００８４】
さらに、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続された電圧発生回路によって、上記少なくとも１つのＦＥＴがアクティブ状態かスタンドバイ状態かに応じて上記ウェル領域の電位を変化させるので、スタンドバイ状態にある場合には、当該ＦＥＴのオフ電流を減らして、低消費電力化を図ることができる。一方、アクティブ状態にある場合には、当該ＦＥＴの閾値電圧が下がるようにウェル領域にバイアスを加えることによって、高速動作を行うことができる。その場合、上記第１の発明の半導体装置のウェル領域に端子を設けて上記電圧発生回路を接続するだけで、製造工程を増やすことなく低消費電力化および高速動作化が可能になるのである。
【００８５】
また、第３の発明の半導体装置は、各ＦＥＴのゲート電極の側壁に形成されている側壁絶縁膜の形状を上記第１の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００８６】
さらに、少なくとも１つのＦＥＴを、そのゲート電極にオン電位が与えられた場合のみ浅いウェル領域のポテンシャルが低下されて実効的な閾値電圧が低下される動的閾値トランジスタとしたので、オフ電流を増加させることなくドライブ電流を増加することができ、消費電力を大幅に低くできる。その場合、上記第１の発明の半導体装置のウェル領域を第１導電型の深いウェルと第２導電形の浅いウェルとの構造にし、上記動的閾値トランジスタの浅いウェルを他のＦＥＴの浅いウェルと電気的に分離するだけで、消費電力の大幅な低下が可能になるのである。
【００８７】
また、第４の発明の半導体装置は、各ＦＥＴのゲート電極の側壁絶縁膜における上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっており、反ゲート電極側(第２導電性膜側)は略垂直になっている。したがって、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極やソース・ドレイン領域に分離する場合に、エッチング残りを抑制できる。
【００８８】
すなわち、この発明によれば、上記エッチング残りを除去するための等方性エッチングの量を減らすことができ、上記ゲート電極間およびソース・ドレイン領域間のマージンを減少させることができる。さらに、上記エッチング残りによる素子不良を減少させることができる。その結果、半導体装置の高集積化および歩留りの向上を図ることができるのである。
【００８９】
また、第５の発明の半導体装置は、各ＦＥＴの側壁絶縁膜の形状を上記第４の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００９０】
さらに、上記第２の発明の場合と同様に、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続された電圧発生回路を備えたので、当該ＦＥＴがスタンドバイ状態の場合にはオフ電流を減らして低消費電力化を図ることができる。一方、アクティブ状態の場合には閾値電圧が下がるようにウェル領域にバイアスを加えて、高速動作を行うことができる。その場合、上記第４の発明の半導体装置の製造工程を増やすことなく、低消費電力化および高速動作化が可能になるのである。
【００９１】
また、第６の発明の半導体装置は、各ＦＥＴの側壁絶縁膜の形状を上記第４の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００９２】
さらに、上記第３の発明の場合と同様に、少なくとも１つのＦＥＴを動的閾値トランジスタとしたので、消費電力を大幅に低くできる。その場合、上記第４の発明の半導体装置のウェル領域を深いウェルと浅いウェルとの二層構造にするだけで、消費電力の大幅な低下が可能になるのである。
【００９３】
また、第７の発明の半導体装置の製造方法は、上記第４の発明乃至第６の発明の何れか一つの半導体装置を製造するに際して、ゲート電極となる上記第１導電性膜をエッチングする際に、パターニングされた絶縁膜をマスクとして、異方性エッチングを行なった後に等方性エッチングを行うので、上記第１導電性膜の幅を、上記絶縁膜の幅よりも狭く形成できる。したがって、その後に、上記絶縁膜と上記第１導電性膜との側壁に壁絶縁膜を形成することによって、上記側壁絶縁膜における上端の開口幅よりも、上記第１導電性膜(つまりゲート電極)の幅を狭くできるのである。
【００９４】
また、第８の発明の半導体装置の製造方法は、上記第４の発明乃至第６の発明の何れか一つの半導体装置を製造するに際して、ゲート電極となる上記第１導電性膜をエッチングする際に、パターニングされた絶縁膜をマスクとして、等方成分を含む異方性エッチングを行うので、上記第１導電性膜の幅を、１回のエッチング工程で簡単に上記絶縁膜の幅よりも狭く形成できる。したがって、その後に、上記絶縁膜と上記第１導電性膜との側壁に壁絶縁膜を形成することによって、上記側壁絶縁膜における上端の開口幅よりも、上記第１導電性膜(つまりゲート電極)の幅を狭くできるのである。
【図面の簡単な説明】
【図１】 この発明の第１実施の形態における半導体装置の平面図である。
【図２】 図１におけるＢ‐Ｂ'矢視断面図である。
【図３】 図１におけるＣ‐Ｃ'矢視断面図である。
【図４】 図１〜図３に示す半導体装置の作成手順を示す平面図である。
【図５】 図４におけるＢ‐Ｂ'矢視断面図である。
【図６】 図４におけるＣ‐Ｃ'矢視断面図である。
【図７】 図４に続く作成手順を示す平面図である。
【図８】 図７におけるＢ‐Ｂ'矢視断面図である。
【図９】 図７におけるＣ‐Ｃ'矢視断面図である。
【図１０】 図７に続く作成手順を示す平面図である。
【図１１】 図１０におけるＢ‐Ｂ'矢視断面図である。
【図１２】 図１０におけるＣ‐Ｃ'矢視断面図である。
【図１３】 図７〜図９に示すシリコン窒化膜のサイドウォールとシリコン窒化膜とを形成する手順を示す図である。
【図１４】 第２実施の形態における半導体装置の断面図である。
【図１５】 第３実施の形態における半導体装置の平面図である。
【図１６】 図１５におけるＥ‐Ｅ'矢視断面図である。
【図１７】 第４実施の形態におけるポリシリコン残りを無くすゲート電極およびシリコン窒化膜のサイドウォールの断面図である。
【図１８】 図１７とは異なるゲート電極およびシリコン窒化膜のサイドウォールの断面図である。
【図１９】 図１８に示すようなゲート電極およびシリコン窒化膜のサイドウォールの形成手順を示す図である。
【図２０】 従来の積上げ型ＦＥＴにおける平面図である。
【図２１】 図２０におけるＡ‐Ａ'矢視断面図である。
【図２２】 図２０に示す積上げ型ＦＥＴのゲート電極および拡散層を分離する際における分離前と分離部とのゲート電極周辺の断面図である。
【符号の説明】
２１,４１,６１…半導体基板、
２２,４２…Ｐ型ウェル領域、
２４,４５,６５,８１,９１…ゲート電極、
２５,４６,６６,８２,９２…シリコン窒化膜のサイドウォール、
２６,４７,６８,８３,９３…ポリシリコンのサイドウォール、
２７,４８,６７,９６…素子分離領域、
２８,４９,６９…シリコン窒化膜、
２９,９７…ポリシリコン膜、
３０,９８…絶縁膜、
３１,９９…シリコン窒化膜、
４３…Ｎ型ウェル領域、
５０…Ｎ型ＦＥＴ、
５１…Ｐ型ＦＥＴ、
５２,５３…端子、
６２…Ｎ型の深いウェル領域、
６３…Ｐ型の浅いウェル領域、
７０…ゲート‐ウェル接続領域、
７１…Ｐ型不純物濃度が濃い領域、
７２…シリサイド化された領域、
９５…ウェル領域。
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特にソース領域およびドレイン領域を積上げ型にした電界効果トランジスタ(ＦＥＴ)およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、ソース領域およびドレイン領域が積上げ型であるＦＥＴとして、積上げ層がポリシリコンからなる半導体装置が提案されている(特開２０００‐８２８１５公報)。この半導体装置であるトランジスタの構造を図２０および図２１に示す。尚、図２０は平面図であり、図２１は図２０におけるＡ‐Ａ'矢視断面図である。
【０００３】
図２０および図２１において、１は半導体基板、２はウェル領域、３は素子分離領域、４はゲート酸化膜、５はゲート電極、６はシリコン窒化膜のサイドウォール、７は積上げ型の拡散層(ソース領域あるいはドレイン領域)、８は層間絶縁膜、９はソース領域あるいはドレイン領域へのコンタクト孔、１０はゲート電極へのコンタクト孔である。
【０００４】
この構造によれば、上記ソース領域またはドレイン領域７とウェル領域２との接合を浅接合化するのが容易なため、短チャネル効果が抑制され、素子を微細化するのが容易である。さらに、この構造は、拡散層(ソース領域およびドレイン領域)７へコンタクトを取るために必要とされるマージンが非常に小さいので、素子の微細化に有利な構造なのである。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の積上げ型のＦＥＴにおいては、以下のような問題がある。すなわち、上述した従来の積上げ型ＦＥＴの製造工程中には、ゲート電極５およびゲート電極５の側壁にサイドウォール６を介して形成された拡散層７等の導電性膜を異方性エッチングによって部分的に除去して、互いを分離する工程がある。図２２(a)は分離前のゲート電極周辺の断面図であり、図２２(b)は分離した後の分離部の断面図である。ここで、１１はシリコン窒化膜、１２はポリシリコンのサイドウォール(拡散層７)、１３はポリシリコン膜(ゲート電極５)である。
【０００６】
ここで、上記ポリシリコン膜１３を分離するために部分的に除去する際に、図２２(b)に示すように、ポリシリコン残り１４が発生する場合がある。このポリシリコン残り１４は、シリコン窒化膜のサイドウォール６の内壁に発生し易いのである。そして、このようなポリシリコン残り１４が発生すると、ポリシリコン膜１３の分離が不完全となり、異なるＦＥＴのゲート電極５同士が短絡して歩留りが低下するという問題がある。
【０００７】
そこで、上記ポリシリコン残り１４を除去するために等方性エッチングを行うと、分離されたゲート電極５間の距離Ｄは等方性エッチング量Ｓの２倍だけ増加してしまう。したがって、ゲート電極５間のマージンが増加することになり、素子の微細化を図って半導体装置の高集積化を行うことができないと言う問題がある。尚、この問題は、ポリシリコンのサイドウォール１２に関しても同様に生ずる。
【０００８】
そこで、この発明の目的は、ゲート電極およびゲート電極の側方に形成された導電性膜を部分的に除去してゲート電極同士および導電性膜同士を分離する際に生ずる除去残りを無くして歩留りを向上できると共に、ゲート電極間および導電性膜間のマージンを減少させることができる半導体装置、および、その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、
半導体基板上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記半導体基板上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっている
ことを特徴としている。
【００１０】
上記構成によれば、ゲート電極の側壁に形成された側壁絶縁膜における上記ゲート電極側は順テーパーになっている。したがって、上記側壁絶縁膜で周囲を囲まれた第１導電性膜をエッチングによって個々のゲート電極に分離する場合に、上記第１導電性膜のエッチング残りが抑制される。一方、上記側壁絶縁膜における上記第２導電性膜側は略垂直になっている。したがって、上記側壁絶縁膜の周囲を囲む第２導電性膜をエッチングによって個々のソース・ドレイン領域用のサイドウォールに分離する場合に、上記第２導電性膜のエッチング残りは起き難い。
【００１１】
すなわち、上記エッチング残りを除去するために行われる等方性エッチングの量を減らすことが可能になり、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少される。さらに、上記第１導電性膜または半導体膜と第２導電性膜とのエッチング残りによる素子不良が減少する。
【００１２】
また、第２の発明は、
半導体基板表面にウェル領域が形成され、このウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記ウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっており、
上記ＦＥＴのうちの少なくとも１つにおける上記ウェル領域に電位を与えるために設けられた端子と、
上記端子に接続されて、上記少なくとも１つのＦＥＴがアクティブ状態であるかスタンドバイ状態であるかに応じて上記ウェル領域の電位を変化させる電圧発生回路
を備えたことを特徴としている。
【００１３】
上記構成によれば、上記第１の発明の場合と同様に、側壁絶縁膜におけるゲート電極側は順テーパーになっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００１４】
さらに、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続されている電圧発生回路によって、上記少なくとも１つのＦＥＴがスタンドバイ状態にある場合には、トランジスタのオフ電流を減らような電位がウェル領域に与えられる。こうして、低消費電力化が図られる。一方、上記少なくとも１つのＦＥＴがアクティブ状態にある場合には、閾値電圧が下がるような電位がウェル領域に与えられる。こうして、高速動作が行われる。
【００１５】
また、第３の発明は、
半導体基板内に第１導電型の深いウェル領域が形成され、この深いウェル領域上に第２導電型の浅いウェル領域が形成され、この浅いウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記浅いウェル領域内に形成された素子分離領域と、上記浅いウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっており、
上記ＦＥＴのうちの少なくとも１つは、上記浅いウェル領域と上記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
上記動的閾値トランジスタの素子分離領域は上記深いウェル領域に達するように形成されており、当該動的閾値トランジスタの浅いウェル領域は、当該素子分離領域および上記深いウェル領域によって、他のＦＥＴの浅いウェル領域と電気的に分離されている
ことを特徴としている。
【００１６】
上記構成によれば、上記第１の発明の場合と同様に、側壁絶縁膜におけるゲート電極側は順テーパーになっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００１７】
さらに、少なくとも１つのＦＥＴは、上記第２導電型の浅いウェル領域とゲート電極とが電気的に接続された動的閾値トランジスタになっている。そして、当該動的閾値トランジスタのゲート電極にオン電位が与えられた場合にのみ上記浅いウェル領域のポテンシャルが低下され、トランジスタの実効的な閾値電圧が低下される。こうして、トランジスタのオフ電流を増加させることなくドライブ電流が増加される。したがって、電源電圧を下げて、消費電力を大幅に低くすることが可能になる。
【００１８】
また、第４の発明は、
半導体基板上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記半導体基板上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されている
ことを特徴としている。
【００１９】
上記構成によれば、ゲート電極の両側壁に形成された側壁絶縁膜の上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっている。したがって、上記側壁絶縁膜で周囲を囲まれた第１導電性膜をエッチングによって個々のゲート電極に分離する場合に、上記側壁絶縁膜の開口部がイオンやラジカルを遮蔽することがなく、上記第１導電性膜のエッチング残りが抑制される。一方、上記側壁絶縁膜における上記第２導電性膜側は略垂直になっている。したがって、上記側壁絶縁膜の周囲を囲む第２導電性膜をエッチングによって個々のソース・ドレイン領域用のサイドウォールに分離する場合に、上記第２導電性膜のエッチング残りは起き難い。
【００２０】
すなわち、上記エッチング残りを除去するために行われる等方性エッチングの量を減らすことが可能になり、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少される。さらに、上記第１導電性膜または半導体膜と第２導電性膜とのエッチング残りによる素子不良が減少される。
【００２１】
また、第５の発明は、
半導体基板表面にウェル領域が形成され、このウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記ウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ＦＥＴのうちの少なくとも１つにおける上記ウェル領域に電位を与えるために設けられた端子と、
上記端子に接続されて、上記少なくとも１つのＦＥＴがアクティブ状態であるかスタンドバイ状態であるかに応じて上記ウェル領域の電位を変化させる電圧発生回路
を備えたことを特徴としている。
【００２２】
上記構成によれば、上記第４の発明の場合と同様に、側壁絶縁膜の上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００２３】
さらに、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続されている電圧発生回路によって、上記少なくとも１つのＦＥＴがスタンドバイ状態にある場合には、トランジスタのオフ電流を減らような電位がウェル領域に与えられる。こうして、低消費電力化が図られる。一方、上記少なくとも１つのＦＥＴがアクティブ状態にある場合には、閾値電圧が下がるような電位がウェル領域に与えられる。こうして、高速動作が行われる。
【００２４】
また、第６の発明は、
半導体基板内に第１導電型の深いウェル領域が形成され、この深いウェル領域上に第２導電型の浅いウェル領域が形成され、この浅いウェル領域上に複数のＦＥＴが設けられた半導体装置であって、
上記複数のＦＥＴの夫々は、上記浅いウェル領域内に形成された素子分離領域と、上記浅いウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数のＦＥＴにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数のＦＥＴにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ＦＥＴのうちの少なくとも１つは、上記浅いウェル領域と上記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
上記動的閾値トランジスタの素子分離領域は上記深いウェル領域に達するように形成されており、当該動的閾値トランジスタの浅いウェル領域は、当該素子分離領域および上記深いウェル領域によって、他のＦＥＴの浅いウェル領域と電気的に分離されている
ことを特徴としている。
【００２５】
上記構成によれば、上記第４の発明の場合と同様に、側壁絶縁膜の上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっており、第２導電性膜側は略垂直になっている。したがって、第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極およびソース・ドレイン領域用のサイドウォールに分離する場合のエッチング残りが抑制されて、上記ゲート電極間およびソース・ドレイン領域間のマージンが減少されると共に素子不良が減少される。
【００２６】
さらに、少なくとも１つのＦＥＴは、上記第２導電型の浅いウェル領域とゲート電極とが電気的に接続された動的閾値トランジスタになっている。そして、当該動的閾値トランジスタのゲート電極にオン電位が与えられた場合にのみ上記浅いウェル領域のポテンシャルが低下され、トランジスタの実効的な閾値電圧が低下される。こうして、トランジスタのオフ電流を増加させることなくドライブ電流が増加される。したがって、電源電圧を下げて、消費電力を大幅に低くすることが可能になる。
【００２７】
また、第７の発明は、
上記第４の発明乃至第６の発明の何れか一つの半導体装置の製造方法であって、
上記ゲート絶縁膜上に上記第１導電性膜を被着する工程と、
上記第１導電性膜の上に、絶縁膜を被着する工程と、
上記絶縁膜を所定のパターンにパターニングする工程と、
上記パターニングされた絶縁膜をマスクとして、上記第１導電性膜に対して異方性エッチングを行った後に等方性エッチングを行なって、上記第１導電性膜の幅を上記絶縁膜の上端部の幅よりも小さくして、上記第１導電性膜から成るゲート電極を形成する工程
を含んでいることを特徴としている。
【００２８】
上記構成によれば、上記ゲート電極となる上記第１導電性膜をエッチングする工程においては、異方性エッチングを行なった後に等方性エッチングが行われる。こうして、上記第１導電性膜の幅が、マスクとしてのパターニングされた絶縁膜の幅よりも狭く形成される。したがって、上記絶縁膜と上記第１導電性膜との側壁に上記壁絶縁膜が形成された場合に、上記側壁絶縁膜における上端の開口幅よりも上記ゲート電極としての第１導電性膜の幅の方が狭くなるのである。
【００２９】
また、第８の発明は、
上記第４の発明乃至第６の発明の何れか一つの半導体装置の製造方法であって、
上記ゲート絶縁膜上に上記第１導電性膜を被着する工程と、
上記第１導電性膜の上に、絶縁膜を被着する工程と、
上記絶縁膜を所定のパターンにパターニングする工程と、
上記パターニングされた絶縁膜をマスクとして、上記第１導電性膜に対して等方成分を含む異方性エッチングを行なって、上記第１導電性膜の幅を上記絶縁膜の上端部の幅よりも小さくして、上記第１導電性膜から成るゲート電極を形成する工程
を含んでいることを特徴としている。
【００３０】
上記構成によれば、上記ゲート電極となる第１導電性膜をエッチングする工程においては、等方成分を含む異方性エッチングが行われる。こうして、１回のエッチング工程で簡単に、上記第１導電性膜の幅が、マスクとしてのパターニングされた絶縁膜の幅よりも狭く形成される。したがって、上記絶縁膜と上記第１導電性膜との側壁に上記壁絶縁膜が形成された場合に、上記側壁絶縁膜における上端の開口幅よりも上記ゲート電極としての第１導電性膜の幅の方が狭くなるのである。
【００３１】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。尚、以下の説明において、第１導電型とはＰ型またはＮ型を意味する。また、第２導電型とは、上記第１導電型がＰ型である場合はＮ型を意味し、Ｎ型である場合はＰ型を意味する。また、使用することができる半導体基板として特に限定はないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても差し支えない。ところで、この発明の目的は、ゲート電極同士および導電性膜同士を分離する際に生ずる除去残りを無くすことであるが、説明の都合上、先に第１実施の形態〜第３実施の形態において、この発明が適用される半導体装置について説明する。そうした後に、上記除去残りを無くす実施例について説明する。
【００３２】
＜第１実施の形態＞
図１〜図３は、本実施の形態の半導体装置としてのトランジスタ(ＦＥＴ)アレイにおける概略図である。但し、図１は平面図であり、図２は図１におけるＢ‐Ｂ'矢視断面図であり、図３は図１におけるＣ‐Ｃ'矢視断面図である。但し、図１〜図３においては、シリサイド化された領域,層間絶縁膜および上部メタル配線は省略している。尚、本実施の形態においてはバルク型の半導体基板を用いているが、例えば、ＳＯＩ(Silicon on Insulator)等の半導体基板を用いても差し支えない。また、図４〜図１３は、図１〜図３に示すＦＥＴアレイの製造手順を示す図である。
【００３３】
以下、図１〜図１３に従って、本実施の形態における半導体装置について説明する。尚、図１〜図１３においてはＮ型のＦＥＴのみを示しているが、Ｐ型のＦＥＴであってもよいし、Ｎ型とＰ型のＦＥＴが混在していても差し支えない。
【００３４】
図１〜図３において、半導体基板２１表面に、Ｐ型のウェル領域２２が形成されている。そして、Ｐ型のウェル領域２２上にはゲート絶縁膜２３を介してゲート電極２４が形成されている。ゲート電極２４の側壁にはシリコン窒化膜のサイドウォール２５が形成され、更にその側壁にはポリシリコンのサイドウォール２６が形成されている。このポリシリコンのサイドウォール２６はエッチングによって分断されており、分離された部分は夫々ソース領域またはドレイン領域を構成している。より正確に言えば、分離されたサイドウォール２６にはＮ型不純物が注入されており、このＮ型不純物は熱拡散によってウェル領域２２に染み出している。そして、このＮ型不純物が染み出した領域も含めてソース領域またはドレイン領域を構成しているのである。
【００３５】
尚、上記ゲート電極２４は、上記ポリシリコンのサイドウォール２６を分断する際のエッチング工程によって複数の領域に分断されている。そして、Ｐ型のウェル領域２２と分離されたゲート電極２４と分離されたサイドウォール２６(ソース領域およびドレイン領域)とから、Ｎ型のＦＥＴが構成されるのである。
【００３６】
上記各Ｎ型のＦＥＴ間は、素子分離領域２７によって分離されている。シリコン窒化膜２８は、各種エッチングからシリコン基板２１,ウェル領域２２および素子分離領域２７を保護するためのものである。尚、説明はしないが、Ｐ型のＦＥＴの場合は不純物を反対の導電型にすればよい。
【００３７】
本実施の形態においては、上記ゲート電極２４間およびサイドウォール２６間の距離Ｄ(図１参照)はＦ(エッチングの最小加工幅)で足りる。例えば、０.２５μmルールの微細加工技術を用いる場合には、距離Ｄ(＝Ｆ)も０.２５μm程度に小さくすることができるのである。
【００３８】
以下、本実施の形態におけるＦＥＴアレイの作成手順を、図４〜図１３に従って説明する。尚、図４,図７および図１０は作成順序に従った平面図である。また、図５は図４におけるＢ‐Ｂ'矢視断面図、図８は図７におけるＢ‐Ｂ'矢視断面図、図１１は図１０におけるＢ‐Ｂ'矢視断面図である。また、図６は図４におけるＣ‐Ｃ'矢視断面図、図９は図７におけるＣ‐Ｃ'矢視断面図、図１２は図１０におけるＣ‐Ｃ'矢視断面図である。
【００３９】
先ず、図４〜図６に示すように、半導体基板２１の表面に素子分離領域２７を形成する。この素子分離領域２７は、例えばＳＴＩ(Shallow Trench Isolation)法を用いて形成することができる。しかしながら、素子分離領域２７の形成方法は上記ＳＴＩ法に限定されるものではない。例えば、素子分離領域に埋め込まれる物質は、シリコン酸化膜やシリコン窒化膜の他に、ポリシリコンやアモルファスシリコン等の導電性物質でもよい。但し、ポリシリコンやアモルファスシリコン等の導電性物質を埋め込む場合には、素子分離領域２７の側壁を予め酸化しておくなどして、素子分離領域の絶縁性を確保しておく必要がある。
【００４０】
次に、上記半導体基板２１には、ＮＭＯＳ(金属酸化膜半導体)部にはＰ型のウェル領域２２が形成され、ＰＭＯＳ部にはＮ型のウェル領域(図示せず)が形成される。
【００４１】
次に、上記ゲート絶縁膜２３が形成される。ゲート絶縁膜２３としては、絶縁性を有する限りその材質は特に限定されない。ここで、半導体基板２１としてシリコン基板を使用した場合には、シリコン酸化膜,シリコン窒化膜あるいはそれらの積層体を使用することができる。また、酸化アルミニウム膜,酸化チタニウム膜,酸化タンタル膜等の高誘電膜あるいはそれらの積層体を使用することもできる。尚、ゲート絶縁膜２３としてシリコン酸化膜を用いた場合には、１nm〜１０nmの厚に形成することが好ましい。また、ゲート絶縁膜２３は、ＣＶＤ(化学気相成長法)法,スパッタ法,熱酸化法等の方法で形成することができる。
【００４２】
次に、上記ゲート電極２４となるポリシリコン膜２９が形成される。ポリシリコン膜２９は、導電性を有する限り他の導電性膜で置き換えても良い。ここで、半導体基板２１としてシリコン基板を使用した場合は、上記導電性膜としては、ポリシリコンの他に、単結晶シリコン,アルミニウム,銅等が挙げられる。尚、上記導電性膜は、０.１μm〜０.４μmの厚さを有することが好ましく、ＣＶＤ法や蒸着法等の方法で形成することができる。
【００４３】
次に、上記ポリシリコン膜２９上に、絶縁膜３０を形成する。絶縁膜３０としてはシリコン酸化膜が好ましい。また、絶縁膜３０は、０.０５μm〜０.２５μmの厚さを有することが好ましく、ＣＶＤ法やスパッタ法や熱酸化法等の方法で形成することができる。
【００４４】
次に、上記ポリシリコン膜２９および絶縁膜３０を図４〜図６に示す形状にパターニングする。このパターニングを行うには、図４〜図６の形状にパターニングされたフォトレジストをマスクとして、絶縁膜３０およびポリシリコン膜２９をエッチングすればよい。また、フォトレジストをマスクとして絶縁膜３０のみをエッチングし、フォトレジストを除去した後に絶縁膜３０をマスクとしてポリシリコン膜２９をエッチングするようにしても差し支えない。
【００４５】
次に、図７〜図９に示すように、シリコン窒化膜のサイドウォール２５とシリコン窒化膜２８とを形成する。このシリコン窒化膜のサイドウォール２５とシリコン窒化膜２８とは、図１３に示す手順によって同時に形成することができる。図１３(a)において、上述したように、ポリシリコン膜２９および絶縁膜３０をパターニングした後、図１３(b)に示すようにシリコン窒化膜３１を堆積し、一部をフォトレジスト３２でマスクする。シリコン窒化膜３１は、例えば０.０２μm〜０.１μmの厚さを有することが好ましい。その後、エッチングバックすることによって、図１３(c)に示すように、ポリシリコン膜２９および絶縁膜３０の側壁にシリコン窒化膜のサイドウォール２５が形成され、フォトレジスト３２によってマスクされていた領域にシリコン窒化膜２８が残る。このシリコン窒化膜２８の機能は、様々なエッチング工程から半導体基板(ウェル領域)２２および素子分離領域２７を保護することであるが、特に、ポリシリコンのサイドウォール２６を形成する際のエッチングバック工程と、絶縁膜３０を除去するためのエッチング工程と、ソース領域またはドレイン領域にコンタクト孔を形成する際のエッチング工程において重要な役割を果たす。
【００４６】
上述のようにしてシリコン窒化膜のサイドウォール２５とシリコン窒化膜２８とが形成されると、次に、図１０〜図１２に示すようにして、ポリシリコンのサイドウォール２６を形成する。ポリシリコンのサイドウォール２６を形成するためには、ポリシリコンを全面に堆積した後にエッチングバックを行えばよい。その場合、サイドウォール２６として、ポリシリコン以外にもアモルファスシリコン等の半導体や導電性物質を用いることも可能ではあるが、ポリシリコンが最も好ましい。その理由は、ポリシリコンの不純物拡散速度がウェル領域２２に比べて非常に大きいために、ソース領域およびドレイン領域とウェル領域との接合を浅くするのが容易であり、短チャネル効果の抑制がし易いためである。尚、上記堆積されたポリシリコンをエッチングバックする際には、シリコン窒化膜２８がストッパーとなって、Ｐ型ウェル領域２２が掘れるのを防止するのである。
【００４７】
次に、上記ポリシリコン膜２９上の絶縁膜３０を、エッチングによって除去する。その場合におけるエッチングは、等方性エッチングで行うことができる。このエッチングの際に、素子分離領域２７が表面に露出していると素子分離領域２７もエッチングされてしまう。したがって、素子分離領域２７は、シリコン窒化膜２８またはポリシリコンのサイドウォール２６により完全に覆われているのが好ましい。
【００４８】
次に、フォトレジストをマスクとして、上記ポリシリコン膜２９およびポリシリコンのサイドウォール２６の一部を、図１に示すゲート電極２４およびサイドウォール２６の形状に残して異方性エッチングで除去する。この異方性エッチングによって、シリコン窒化膜のサイドウォール２５で囲まれたポリシリコン膜２９は複数の領域に分離され、夫々がゲート電極２４となる。また、ポリシリコンのサイドウォール２６も複数の領域に分離され、以下に述べるように不純物注入および不純物拡散を行うことによって、夫々がソース領域またはドレイン領域となる。
【００４９】
次に、上記ゲート電極２４およびポリシリコンのサイドウォール２６に不純物イオン注入を行い、不純物活性化のためのアニールを行う。これによって、上述のように、ポリシリコンのサイドウォール２６にソース領域およびドレイン領域が形成される。その場合におけるソース領域及びドレイン領域に対するイオン注入は、例えば、不純物イオンとして75Ａｓ＋を使用した場合は、注入エネルギーとして１０ＫeＶ〜１８０ＫeＶ、注入量として１×１０15cm-2〜２×１０16cm-2の条件で行うことができる。また、不純物イオンとして31Ｐ＋を使用した場合には、注入エネルギーとして５ＫeＶ〜１００ＫeＶ、注入量として１×１０15cm-2〜２×１０16cm-2の条件で行うことができる。また、不純物イオンとして11Ｂ＋イオンを使用した場合には、注入エネルギーとして５ＫeＶ〜４０ＫeＶ、注入量として１×１０15cm-2〜２×１０16cm-2の条件で行うことができる。
【００５０】
その後、公知の手法によって、シリサイド化や配線等の形成を行って、ＦＥＴを形成することができる。
【００５１】
上述のように、本実施の形態においては、ゲート電極２４となるポリシリコン膜２９とその上に保護用に積層された絶縁膜３０とを、図４に示すように、複数のＦＥＴ分を１つの連続したパターンに形成する。そして、シリコン窒化膜のサイドウォール２５およびシリコン窒化膜２８と、ポリシリコンのサイドウォール２６を形成する。その場合におけるポリシリコンのサイドウォール２６も複数のＦＥＴ分を１つの連続したパターンに形成する。そして、絶縁膜３０を除去した後、ポリシリコン膜２９およびポリシリコンのサイドウォール２６を、図１に示すゲート電極２４およびサイドウォール２６の形状に異方性エッチングによって分離するようにしている。
【００５２】
したがって、本実施の形態によれば、上記分離が完全に行われるとすれば、ゲート電極２４間およびサイドウォール２６間の距離Ｄは、Ｆ(エッチングの最小加工幅)で足りることになる。例えば、最小加工寸法が０.２５μmルールの場合にはＦも同程度であり、上記距離Ｄも同程度の寸法で足りることになる。すなわち、従来のＦＥＴに比してゲート電極２４間およびサイドウォール２６間の距離Ｄを著しく縮小することができ、素子面積を縮小でき、延いてはＦＥＴの高集積化が可能になるのである。
【００５３】
また、本実施の形態によれば、上記ゲート電極２４の分離とポリシリコンのサイドウォール２６の分離とを同時に行うことができる。したがって、工程を増加させることなくゲート電極２４をエッチングによって分離することができる。すなわち、工程の増加なしに高集積化ができ、製造コストを減少することが可能になるのである。
【００５４】
＜第２実施の形態＞
図１４は、本実施の形態における半導体装置の概略断面図である。この半導体装置は、上記第１実施の形態と同様にして形成されたＦＥＴアレイに、ウェル領域の電位を変化させるための端子を設けたものである(尚、上記第１実施の形態の場合にも、ウェル領域２２の電位を固定させるための端子を設けても差し支えない)。
【００５５】
本半導体装置においては、半導体基板４１の表面に素子分離領域４８が形成され、ＮＭＯＳ部にはＰ型ウェル領域４２が形成され、ＰＭＯＳ部にはＮ型ウェル領域４３が形成されている。そして、Ｐ型ウェル領域４２上には、上記第１実施の形態と同様にして、ゲート絶縁膜４４,ゲート電極４５,シリコン窒化膜のサイドウォール４６,シリコン窒化膜４９およびポリシリコンのサイドウォール４７が形成されて、Ｎ型ＦＥＴ５０を構成する。さらに、Ｐ型ウェル領域４２の電位を入力する端子５２が形成されている。これらがＮ型素子による回路ブロックを形成している。
【００５６】
同様に、上記Ｎ型ウェル領域４３上に、ゲート絶縁膜４４,ゲート電極４５,シリコン窒化膜のサイドウォール４６,シリコン窒化膜４９およびポリシリコンのサイドウォール４７で成るＰ型ＦＥＴ５１が形成されている。さらに、Ｎ型ウェル領域４３の電位を入力する端子５３が形成されている。これらがＰ型素子による回路ブロックを形成している。
【００５７】
上記構成において、上記Ｎ型素子による回路ブロックがアクティブ状態にある場合(回路動作時)には、Ｐ型ウェル領域４２の電位を入力する端子５２には０Ｖまたは正の電位を与える。一方、Ｎ型素子による回路ブロックがスタンドバイ状態にある場合(回路停止時)には、Ｐ型ウェル領域の電位を入力する端子５２には負の電位を与える。こうすることによって、上記回路ブロックがスタンドバイ状態にある場合にはＦＥＴ５０の実効的な閾値電圧が上昇し、オフ電流を低減することができるのである。また、上記回路ブロックがアクティブ状態にある場合にＰ型ウェル４２の電位を正にした場合には、ＦＥＴ５０の実効的な閾値電圧が減少してドライブ電流が増加するのである。
【００５８】
これに対して、上記Ｐ型素子による回路ブロックがアクティブ状態にある場合(回路動作時)には、Ｎ型ウェル領域４３の電位を入力する端子５３には電源電圧または電源電圧より低い電位を与える。一方、Ｐ型素子による回路ブロックがスタンドバイ状態にある場合(回路停止時)には、Ｎ型ウェル領域４３の電位を入力する端子５３に電源電圧より高い電位を与える。こうすることによって、上述したＮ型素子による回路ブロックの場合と同様の効果を奏することができるのである。
【００５９】
このように、上記Ｎ型素子による回路ブロックおよびＰ型素子による回路ブロックを動作させることによって、上記回路ブロックがスタンドバイ状態にある場合における素子のオフ電流を減らすことができるので、半導体装置の低消費電力化を図ることができる。また、回路ブロックがアクティブ状態にある場合には、ＦＥＴ５０,５１の閾値電圧が下がるようにウェル領域４２,４３にバイアスを加えれば、半導体装置を高速に動作させることが可能になる。すなわち、本実施の形態における半導体装置は、上記第１実施の形態の半導体装置に比して、低消費電力化し若しくは高速動作化することができるのである。
【００６０】
尚、本実施の形態における半導体装置の製造工程は、上記第１実施の形態の場合と同じである。そして、Ｐ型ウェル領域４２の電位を入力する端子５２およびＮ型ウェル領域４３の電位を入力する端子５３に、夫々電圧発生回路を設ければ良い。
【００６１】
＜第３実施の形態＞
図１５および図１６は、本実施の形態の半導体装置としてのＦＥＴアレイにおける概略図である。但し、図１５は平面図であり、図１６は図１５におけるＥ‐Ｅ'矢視断面図である。但し、図１５および図１６においては、シリサイド化された領域,層間絶縁膜および上部メタル配線は省略している。尚、図１５および図１６においてはＮ型のＦＥＴのみを示しているが、本実施の形態はＰ型のＦＥＴであっても良いし、上記第２実施の形態のごとくＮ型とＰ型とのＦＥＴが混在していても良い。
【００６２】
本実施の形態における半導体装置は、上記第１実施の形態における半導体装置とは、各ＦＥＴにおけるゲート電極６５とウェル領域とがゲート‐ウェル接続領域７０によって電気的に接続された動的閾値トランジスタである点と、ウェルが二層構造である点とにおいて異なる。上記ウェル領域は、Ｎ型の深いウェル領域６２とＰ型の浅いウェル領域６３との二層構造になっており、上記Ｐ型の浅いウェル領域６３は素子分離領域６７によって素子毎に分断されている。これは、ゲート電極６５から浅いウェル領域６３に伝わった電位の変化が他の素子に影響を与えないためである。そして、ゲート‐ウェル接続領域７０では、Ｐ型の浅いウェル領域６３にＰ型の不純物濃度が濃い領域７１が形成され、ゲート電極６５上に形成されたシリサイド化された領域７２によってゲート電極６５に接続されている。
【００６３】
尚、６１は半導体基板であり、６４はゲート絶縁膜であり、６６はシリコン窒化膜のサイドウォールであり、６８はポリシリコンのサイドウォールであり、６９はシリコン窒化膜である。
【００６４】
上記構成を有する動的閾値トランジスタでは、上記ゲート電極６５にオン電位が与えられた場合のみに浅いウェル領域６３のポテンシャルを低下させ、素子の実効的な閾値電圧を低下させる。したがって、素子のオフ電流を増加させることなくドライブ電流を増加させることができ、電源電圧を下げることができる。したがって、消費電力を大幅に低くすることが可能なのである。
【００６５】
本実施の形態における半導体装置の製造工程は、上記第１実施の形態における製造工程の場合とウェル領域形成の工程において異なる。また、ゲート‐ウェル接続領域７０を形成するために素子分離領域６７の形状が変更されることにはなるが、特に工程が追加されることはない。
【００６６】
上記ウェル領域としては、Ｎ型(Ｐ型)の深いウェル領域６２とＰ型(Ｎ型)の浅いウェル領域６３とを形成する必要がある。したがって、Ｎ型素子とＰ型素子を混在させる場合は、計４回の注入を行えばよい。尚、上記素子分離領域６７の深さは、深いウェル領域６２と浅いウェル領域６３との接合よりも深くなるように設定する。こうすることにより、各素子の浅いウェル領域６３を電気的に独立させて素子間の干渉を防ぐことができるのである。
【００６７】
ところで、上記ゲート電極６５と浅いウェル領域６３とを短絡するための工程は、以下の通りである。ゲート‐ウェル接続領域７０となる領域には、素子分離領域６７は設けないようにする。そして、上記第１実施の形態に示すようにゲート電極６５となるポリシリコン膜およびポリシリコンのサイドウォール６８の一部をエッチングする際に、図１５に示すように、ゲート‐ウェル接続領域７０となる領域のポリシリコン膜をも除去する。これによって、浅いウェル領域６３が露出する。ここで、露出した浅いウェル領域６３に不純物の濃い領域７１を形成し(この工程は、反対導電型の素子のソース・ドレイン注入と同時に行うことができる)、シリサイド工程によってゲート電極６５と接続するのである。
【００６８】
本実施の形態における半導体装置は、動的閾値トランジスタを用いているために電源電圧を下げることができ、上記第１実施の形態における半導体装置に比して、低消費電力化することが可能となる。そして、その際に増加する工程は、上述したようにウェル領域形成に関する工程のみである。
【００６９】
＜第４実施の形態＞
本実施の形態は、上記第１実施の形態〜第３実施の形態における半導体装置を製造する際に、ゲート電極２４,４５,６５となるポリシリコン膜およびポリシリコンのサイドウォール２６,４７,６８の一部をエッチングする工程において、ポリシリコン残りの発生を防止するものである。
【００７０】
上記ポリシリコン残りを除去するためには、例えば図２２(b)の状態からポリシリコンに対する等方性エッチングを行うことができる。但し、この等方性エッチング量をＳとすると、上記第１実施の形態〜第３実施の形態のように、ゲート電極２４,４５,６５およびサイドウォール２６,４７,６８を分離する際に設定されたゲート電極間およびサイドウォール間の距離Ｄは、ポリシリコン残り除去用の等方性エッチングによって(Ｆ＋２Ｓ)となり、２Ｓだけ増加してしまう。したがって、ゲート電極２４,４５,６５間およびサイドウォール２６,４７,６８間の距離ＤがＦで足りると言う効果が失われてしまうのである。尚、上記Ｆはエッチングの最小加工幅である。
【００７１】
そこで、本実施の形態においては、上記ポリシリコン残りの発生を防止し、歩留りを向上すると共に、ゲート電極間およびサイドウォール間のマージンの増加を抑えるようにするのである。
【００７２】
図１７は、ゲート電極８１,シリコン窒化膜のサイドウォール８２およびポリシリコンのサイドウォール８３の断面図である。ゲート電極８１の断面形状は、上面の幅よりも下面の幅が狭くなっているのが特徴である。つまり、ゲート電極８１の上面の幅をａとし、下面の幅をｂとし、高さをｃとすると、０＜(ａ−ｂ)/２ｃ＜０.１５の関係が成立するようにするのである。例えば、ａ＝０.２５μmであり、ｃ＝０.２０μmである場合には、０.１９μm＜ｂ＜０.２５μmとなる。尚、８４はゲート絶縁膜である。
【００７３】
上記ゲート電極(ポリシリコン膜)８１を上述のような断面形状にすることによって、シリコン窒化膜のサイドウォール８２のゲート電極８１側は順テーパーとなる。したがって、ポリシリコン膜の異方性エッチングの際に、ポリシリコン残りの発生を抑えることができるのである。一方、シリコン窒化膜のサイドウォール８２の外側(ポリシリコンのサイドウォール８３側)は、異方性エッチングの特性上略垂直となるので、ポリシリコン残りは起き難い。しかしながら、(ａ−ｂ)/２ｃ＞０.１５なる条件では、シリコン窒化膜のサイドウォール８２の外側は、もはや垂直ではなく逆テーバー形状となってしまうので、ポリシリコンのサイドウォール８３をエッチングした場合にはポリシリコン残りが発生してしまう。したがって、ゲート電極８１の上面の幅ａと下面の幅ｂと高さｃとの関係は、０＜(ａ−ｂ)/２ｃ＜０.１５であることが好ましい。
【００７４】
本実施の形態における半導体装置によれば、上記ゲート電極８１の上面の幅ａと下面の幅ｂと厚さｃとの関係を、０＜(ａ−ｂ)/２ｃ＜０.１５となるようにしたので、ゲート電極８１用のポリシリコン膜およびポリシリコンのサイドウォール８３の一部をエッチングする際に、ポリシリコン残りを抑えることができるのである。したがって、ポリシリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極８１間およびサイドウォール８３間のマージンを減少させることができる。更にまた、ポリシリコン残りによる素子不良を減少させることができる。したがって、半導体装置を高集積化し、歩留りを向上することが可能になる。
【００７５】
＜第５実施の形態＞
本実施の形態は、ポリシリコン残りの発生を防止し、歩留りを向上すると共にゲート電極間のマージンの増加を抑える他の方法を提供するものである。
【００７６】
図１８は、上記ゲート電極９１,シリコン窒化膜のサイドウォール９２およびポリシリコンのサイドウォール９３の断面図である。本実施の形態においては、シリコン窒化膜のサイドウォール９２の上端部内側には逆テーパを有する段部を設けて、サイドウォール９２の上端間の開口幅よりも、ゲート電極９１の幅を小さくしている。そして、シリコン窒化膜のサイドウォール９２の上端間の開口幅をｄとし、ゲート電極９１の幅をｅとし、シリコン窒化膜のサイドウォール９２の高さをｆとすると、０＜(ｄ−ｅ)/２ｆ＜０.１５の関係が成立するようにしている。例えば、ｄ＝０.２５μm、ｆ＝０.２０μmの場合には、０.１９μm＜ｅ＜０.２５μmとなる。尚、９４はゲート絶縁膜である。
【００７７】
上記シリコン窒化膜のサイドウォール９２を上述のような形状にすることによって、サイドウォール９２の開口部がイオンやラジカルを遮蔽することがなく、ポリシリコン残りの発生を防止することができるのである。一方、シリコン窒化膜のサイドウォール９２の外側(ポリシリコンのサイドウォール９３側)は、異方性エッチングの特性上略垂直になるのでポリシリコン残りは起き難い。しかしながら、(ｄ−ｅ)/２ｆ＞０.１５なる条件では、シリコン窒化膜のサイドウォール９２の外側は、もはや垂直ではなく逆テーパ形状となってしまうので、ポリシリコンのサイドウォール９３をエッチングした際にポリシリコン残りが発生してしまう。したがって、０＜(ｄ−ｅ)/２ｆ＜０.１５であることが好ましい。
【００７８】
次に、図１８に示すようなシリコン窒化膜のサイドウォール９２およびゲート電極９１を有する半導体装置の製造手順を、図１９を用いて説明する。尚、図１９は、上記第１実施の形態における図５,図８および図１１に相当する素子分離領域に沿った断面図である。
【００７９】
上記第１実施の形態の場合と同様にして、ウェル領域９５の表面に素子分離領域９６及びゲート酸化膜(図示せず)を形成した後に、図１９(a)に示すように、ゲート電極９１となるポリシリコン膜９７および絶縁膜９８を形成する。次に、図１９(b)に示すように、フォトレジストを用いて絶縁膜９８の一部をエッチングしてパターニングする。次に、図１９(c)に示すように、絶縁膜９８をマスクとして異方性エッチングを行って、ポリシリコン膜９７をパターニングする。次に、図１９(d)に示すように、等方性エッチングあるいは等方性エッチングの要素が強いエッチングを行って、ポリシリコン膜９７の幅を絶縁膜９８の上端部の幅よりも小さくする。尚、上記異方性エッチングと等方性エッチング(または等方性エッチングの要素が強いエッチング)の２段階エッチングを行なう代りに、図１９(b)において、等方性を含む異方性エッチングを行なっても良い。その場合は、１回のエッチングで図１９(d)と同様の形状を得ることができる。次に、図１９(e)に示すように、図１３に示す手順と同じ手順によってシリコン窒化膜のサイドウォール９２およびシリコン窒化膜９９を形成する。次に、図１９(f)に示すように、ポリシリコンのサイドウォール９３を形成するのである。
【００８０】
本実施の形態における半導体装置によっても、ポリシリコン膜９７およびポリシリコンのサイドウォール９３の一部をエッチングして除去する際に、ポリシリコン残りの発生を抑えることができる。したがって、ポリシリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極間およびサイドウォール間のマージンを減少させることができる。さらに、ポリシリコン残りによる素子不良を減少することができる。したがって、半導体装置を高集積化し、歩留りを向上することが可能になる。
【００８１】
【発明の効果】
以上より明らかなように、第１の発明の半導体装置は、ゲート電極の側壁に形成されている側壁絶縁膜における上記ゲート電極側の面には、第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、反ゲート電極側(第２導電性膜側)は略垂直になっている。したがって、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極やソース・ドレイン領域に分離する場合に、エッチング残りを抑制できる。
【００８２】
すなわち、この発明によれば、上記エッチング残りを除去するための等方性エッチングの量を減らすことができ、上記ゲート電極間およびソース・ドレイン領域間のマージンを減少させることができる。さらに、上記エッチング残りによる素子不良を減少させることができる。その結果、半導体装置の高集積化および歩留りの向上を図ることができるのである。
【００８３】
また、第２の発明の半導体装置は、各ＦＥＴのゲート電極の側壁に形成されている側壁絶縁膜の形状を上記第１の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００８４】
さらに、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続された電圧発生回路によって、上記少なくとも１つのＦＥＴがアクティブ状態かスタンドバイ状態かに応じて上記ウェル領域の電位を変化させるので、スタンドバイ状態にある場合には、当該ＦＥＴのオフ電流を減らして、低消費電力化を図ることができる。一方、アクティブ状態にある場合には、当該ＦＥＴの閾値電圧が下がるようにウェル領域にバイアスを加えることによって、高速動作を行うことができる。その場合、上記第１の発明の半導体装置のウェル領域に端子を設けて上記電圧発生回路を接続するだけで、製造工程を増やすことなく低消費電力化および高速動作化が可能になるのである。
【００８５】
また、第３の発明の半導体装置は、各ＦＥＴのゲート電極の側壁に形成されている側壁絶縁膜の形状を上記第１の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００８６】
さらに、少なくとも１つのＦＥＴを、そのゲート電極にオン電位が与えられた場合のみ浅いウェル領域のポテンシャルが低下されて実効的な閾値電圧が低下される動的閾値トランジスタとしたので、オフ電流を増加させることなくドライブ電流を増加することができ、消費電力を大幅に低くできる。その場合、上記第１の発明の半導体装置のウェル領域を第１導電型の深いウェルと第２導電形の浅いウェルとの構造にし、上記動的閾値トランジスタの浅いウェルを他のＦＥＴの浅いウェルと電気的に分離するだけで、消費電力の大幅な低下が可能になるのである。
【００８７】
また、第４の発明の半導体装置は、各ＦＥＴのゲート電極の側壁絶縁膜における上端部内側には逆テーパーを有する段部が設けられており、上記側壁絶縁膜における上端の開口幅よりもゲート電極の幅が狭くなっており、反ゲート電極側(第２導電性膜側)は略垂直になっている。したがって、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とをエッチングによって個々のゲート電極やソース・ドレイン領域に分離する場合に、エッチング残りを抑制できる。
【００８８】
すなわち、この発明によれば、上記エッチング残りを除去するための等方性エッチングの量を減らすことができ、上記ゲート電極間およびソース・ドレイン領域間のマージンを減少させることができる。さらに、上記エッチング残りによる素子不良を減少させることができる。その結果、半導体装置の高集積化および歩留りの向上を図ることができるのである。
【００８９】
また、第５の発明の半導体装置は、各ＦＥＴの側壁絶縁膜の形状を上記第４の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００９０】
さらに、上記第２の発明の場合と同様に、少なくとも１つのＦＥＴのウェル領域に設けられた端子に接続された電圧発生回路を備えたので、当該ＦＥＴがスタンドバイ状態の場合にはオフ電流を減らして低消費電力化を図ることができる。一方、アクティブ状態の場合には閾値電圧が下がるようにウェル領域にバイアスを加えて、高速動作を行うことができる。その場合、上記第４の発明の半導体装置の製造工程を増やすことなく、低消費電力化および高速動作化が可能になるのである。
【００９１】
また、第６の発明の半導体装置は、各ＦＥＴの側壁絶縁膜の形状を上記第４の発明の半導体装置と同じ形状にしたので、上記側壁絶縁膜内や周囲に形成された第１導電性膜と第２導電性膜とのエッチング残りを除去するための等方性エッチングの量を減らし、上記ゲート電極間およびソース・ドレイン領域間のマージンと素子不良とを減少できる。
【００９２】
さらに、上記第３の発明の場合と同様に、少なくとも１つのＦＥＴを動的閾値トランジスタとしたので、消費電力を大幅に低くできる。その場合、上記第４の発明の半導体装置のウェル領域を深いウェルと浅いウェルとの二層構造にするだけで、消費電力の大幅な低下が可能になるのである。
【００９３】
また、第７の発明の半導体装置の製造方法は、上記第４の発明乃至第６の発明の何れか一つの半導体装置を製造するに際して、ゲート電極となる上記第１導電性膜をエッチングする際に、パターニングされた絶縁膜をマスクとして、異方性エッチングを行なった後に等方性エッチングを行うので、上記第１導電性膜の幅を、上記絶縁膜の幅よりも狭く形成できる。したがって、その後に、上記絶縁膜と上記第１導電性膜との側壁に壁絶縁膜を形成することによって、上記側壁絶縁膜における上端の開口幅よりも、上記第１導電性膜(つまりゲート電極)の幅を狭くできるのである。
【００９４】
また、第８の発明の半導体装置の製造方法は、上記第４の発明乃至第６の発明の何れか一つの半導体装置を製造するに際して、ゲート電極となる上記第１導電性膜をエッチングする際に、パターニングされた絶縁膜をマスクとして、等方成分を含む異方性エッチングを行うので、上記第１導電性膜の幅を、１回のエッチング工程で簡単に上記絶縁膜の幅よりも狭く形成できる。したがって、その後に、上記絶縁膜と上記第１導電性膜との側壁に壁絶縁膜を形成することによって、上記側壁絶縁膜における上端の開口幅よりも、上記第１導電性膜(つまりゲート電極)の幅を狭くできるのである。
【図面の簡単な説明】
【図１】 この発明の第１実施の形態における半導体装置の平面図である。
【図２】 図１におけるＢ‐Ｂ'矢視断面図である。
【図３】 図１におけるＣ‐Ｃ'矢視断面図である。
【図４】 図１〜図３に示す半導体装置の作成手順を示す平面図である。
【図５】 図４におけるＢ‐Ｂ'矢視断面図である。
【図６】 図４におけるＣ‐Ｃ'矢視断面図である。
【図７】 図４に続く作成手順を示す平面図である。
【図８】 図７におけるＢ‐Ｂ'矢視断面図である。
【図９】 図７におけるＣ‐Ｃ'矢視断面図である。
【図１０】 図７に続く作成手順を示す平面図である。
【図１１】 図１０におけるＢ‐Ｂ'矢視断面図である。
【図１２】 図１０におけるＣ‐Ｃ'矢視断面図である。
【図１３】 図７〜図９に示すシリコン窒化膜のサイドウォールとシリコン窒化膜とを形成する手順を示す図である。
【図１４】 第２実施の形態における半導体装置の断面図である。
【図１５】 第３実施の形態における半導体装置の平面図である。
【図１６】 図１５におけるＥ‐Ｅ'矢視断面図である。
【図１７】 第４実施の形態におけるポリシリコン残りを無くすゲート電極およびシリコン窒化膜のサイドウォールの断面図である。
【図１８】 図１７とは異なるゲート電極およびシリコン窒化膜のサイドウォールの断面図である。
【図１９】 図１８に示すようなゲート電極およびシリコン窒化膜のサイドウォールの形成手順を示す図である。
【図２０】 従来の積上げ型ＦＥＴにおける平面図である。
【図２１】 図２０におけるＡ‐Ａ'矢視断面図である。
【図２２】 図２０に示す積上げ型ＦＥＴのゲート電極および拡散層を分離する際における分離前と分離部とのゲート電極周辺の断面図である。
【符号の説明】
２１,４１,６１…半導体基板、
２２,４２…Ｐ型ウェル領域、
２４,４５,６５,８１,９１…ゲート電極、
２５,４６,６６,８２,９２…シリコン窒化膜のサイドウォール、
２６,４７,６８,８３,９３…ポリシリコンのサイドウォール、
２７,４８,６７,９６…素子分離領域、
２８,４９,６９…シリコン窒化膜、
２９,９７…ポリシリコン膜、
３０,９８…絶縁膜、
３１,９９…シリコン窒化膜、
４３…Ｎ型ウェル領域、
５０…Ｎ型ＦＥＴ、
５１…Ｐ型ＦＥＴ、
５２,５３…端子、
６２…Ｎ型の深いウェル領域、
６３…Ｐ型の浅いウェル領域、
７０…ゲート‐ウェル接続領域、
７１…Ｐ型不純物濃度が濃い領域、
７２…シリサイド化された領域、
９５…ウェル領域。
Claims (8)
- 半導体基板上に複数の電界効果トランジスタが設けられた半導体装置であって、
上記複数の電界効果トランジスタの夫々は、上記半導体基板上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数の電界効果トランジスタにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数の電界効果トランジスタにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっている
ことを特徴とする半導体装置。 - 半導体基板表面にウェル領域が形成され、このウェル領域上に複数の電界効果トランジスタが設けられた半導体装置であって、
上記複数の電界効果トランジスタの夫々は、上記ウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数の電界効果トランジスタにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数の電界効果トランジスタにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっており、
上記電界効果トランジスタのうちの少なくとも１つにおける上記ウェル領域に電位を与えるために設けられた端子と、
上記端子に接続されて、上記少なくとも１つの電界効果トランジスタがアクティブ状態であるかスタンドバイ状態であるかに応じて上記ウェル領域の電位を変化させる電圧発生回路
を備えたことを特徴とする半導体装置。 - 半導体基板内に第１導電型の深いウェル領域が形成され、この深いウェル領域上に第２導電型の浅いウェル領域が形成され、この浅いウェル領域上に複数の電界効果トランジスタが設けられた半導体装置であって、
上記複数の電界効果トランジスタの夫々は、上記浅いウェル領域内に形成された素子分離領域と、上記浅いウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記複数の電界効果トランジスタにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数の電界効果トランジスタにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記ゲート電極の側壁に形成されている上記側壁絶縁膜における上記ゲート電極側の面には、上記第１導電性膜を分離して複数のゲート電極を形成する際に生ずる上記第１導電性膜の除去残りを防止するための順テーパーが設けられる一方、上記ゲート電極側とは反対側の面は上記半導体基板に対して略垂直になっており、
上記電界効果トランジスタのうちの少なくとも１つは、上記浅いウェル領域と上記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
上記動的閾値トランジスタの素子分離領域は上記深いウェル領域に達するように形成されており、当該動的閾値トランジスタの浅いウェル領域は、当該素子分離領域および上記深いウェル領域によって、他の電界効果トランジスタの浅いウェル領域と電気的に分離されている
ことを特徴とする半導体装置。 - 半導体基板上に複数の電界効果トランジスタが設けられた半導体装置であって、
上記複数の電界効果トランジスタの夫々は、上記半導体基板上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数の電界効果トランジスタにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数の電界効果トランジスタにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されている
ことを特徴とする半導体装置。 - 半導体基板表面にウェル領域が形成され、このウェル領域上に複数の電界効果トランジスタが設けられた半導体装置であって、
上記複数の電界効果トランジスタの夫々は、上記ウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数の電界効果トランジスタにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数の電界効果トランジスタにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記電界効果トランジスタのうちの少なくとも１つにおける上記ウェル領域に電位を与えるために設けられた端子と、
上記端子に接続されて、上記少なくとも１つの電界効果トランジスタがアクティブ状態であるかスタンドバイ状態であるかに応じて上記ウェル領域の電位を変化させる電圧発生回路
を備えたことを特徴とする半導体装置。 - 半導体基板内に第１導電型の深いウェル領域が形成され、この深いウェル領域上に第２導電型の浅いウェル領域が形成され、この浅いウェル領域上に複数の電界効果トランジスタが設けられた半導体装置であって、
上記複数の電界効果トランジスタの夫々は、上記浅いウェル領域内に形成された素子分離領域と、上記浅いウェル領域上にゲート絶縁膜を介して形成された第１導電性膜から成るゲート電極と、上記ゲート電極の側壁に形成された側壁絶縁膜と、上記ゲート電極の側壁に沿って上記側壁絶縁膜を介して形成されてソース領域またはドレイン領域となる半導体膜から成る第２導電性膜のサイドウォールを含んで構成されると共に、
上記ゲート電極の両側壁に形成されている上記側壁絶縁膜の上端部内側には、先端側から上記ゲート電極側に向かって広がる逆テーパーを有する段部が設けられており、上記ゲート電極の両側に位置する２つの上記側壁絶縁膜の上端間の開口幅よりも上記ゲート電極の幅が狭くなっており、
上記側壁絶縁膜における外側の面は、上記半導体基板に対して略垂直になっており、
上記複数の電界効果トランジスタにおける個々のゲート電極は、周囲を上記側壁絶縁膜によって囲まれている上記第１導電性膜が上記側壁絶縁膜によって囲まれた領域内において複数の領域に分離されて形成されており、
上記複数の電界効果トランジスタにおける個々のサイドウォールは、上記側壁絶縁膜の周囲を囲んでいる上記第２導電性膜が複数の領域に分離されて形成されており、
上記電界効果トランジスタのうちの少なくとも１つは、上記浅いウェル領域と上記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
上記動的閾値トランジスタの素子分離領域は上記深いウェル領域に達するように形成されており、当該動的閾値トランジスタの浅いウェル領域は、当該素子分離領域および上記深いウェル領域によって、他の電界効果トランジスタの浅いウェル領域と電気的に分離されている
ことを特徴とする半導体装置。 - 請求項４乃至請求項６何れか一つに記載の半導体装置の製造方法であって、
上記ゲート絶縁膜上に上記第１導電性膜を被着する工程と、
上記第１導電性膜の上に、絶縁膜を被着する工程と、
上記絶縁膜を所定のパターンにパターニングする工程と、
上記パターニングされた絶縁膜をマスクとして、上記第１導電性膜に対して異方性エッチングを行った後に等方性エッチングを行なって、上記第１導電性膜の幅を上記絶縁膜の上端部の幅よりも小さくして、上記第１導電性膜から成るゲート電極を形成する工程
を含んでいることを特徴とする半導体装置の製造方法。 - 請求項４乃至請求項６何れか一つに記載の半導体装置の製造方法であって、
上記ゲート絶縁膜上に上記第１導電性膜を被着する工程と、
上記第１導電性膜の上に、絶縁膜を被着する工程と、
上記絶縁膜を所定のパターンにパターニングする工程と、
上記パターニングされた絶縁膜をマスクとして、上記第１導電性膜に対して等方成分を含む異方性エッチングを行なって、上記第１導電性膜の幅を上記絶縁膜の上端部の幅よりも小さくして、上記第１導電性膜から成るゲート電極を形成する工程
を含んでいることを特徴とする半導体装置の製造方法。
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