JP2006352003A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ＳＴＩによりフィールド絶縁膜を形成した半導体基板に、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを形成する時、ＳＴＩに起因して熱応力に変化が生じて、半導体基板に欠陥が生じることを防止する。
【解決手段】 高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２は、パイロ酸化により酸化成長させたＳｉ酸化膜と、ＳｉＨ_４ガスの熱分解による減圧気相成長により成長させたＳｉ酸化膜で構成される２層膜を、Ｎ_２ＯもしくはＮＯガス中での急速加熱により酸化すると共に、微量に窒素を含むＳｉ酸化膜を順次成長させたＳｉ酸化膜系の絶縁膜で構成する。
【選択図】 図１

Description

本発明は、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設け、比較的ゲート酸化膜厚が薄く微細な低電圧駆動ＭＯＳトランジスタと、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを有する半導体装置およびその製造方法に関するものである。

半導体集積回路の中でも、液晶表示装置を駆動させる液晶パネル駆動用の半導体装置では、数ボルト程度の低電圧で動作する低電圧駆動ＭＯＳトランジスタに加えて、５Ｖ以上の電圧が印加される高耐圧駆動ＭＯＳトランジスタを含んでいる。

従来の液晶パネル駆動用の半導体装置では、素子分離はＬＯＣＯＳで、０．３μｍルール程度以上の低電圧駆動ＭＯＳトランジスタが用いられ、そこに高耐圧駆動ＭＯＳトランジスタが混載されている。そこで用いられるゲート酸化膜は、半導体基板の熱酸化により形成されるＳｉ酸化膜である。すなわち、低電圧駆動ＭＯＳトランジスタのゲート酸化膜は、熱酸化で形成した膜厚１０ｎｍ程度のＳｉ酸化膜が用いられ、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜は、二回にわたる熱酸化で形成した膜厚数十ｎｍ程度のＳｉ酸化膜が用いられる。

一方、液晶表示装置の高精細度化に伴い、液晶パネル駆動用の半導体装置に大容量の高速メモリーの搭載が必要視されるようになっている。大容量化と高速化を達成するためには、低電圧駆動ＭＯＳトランジスタの微細化、フィールド絶縁膜の微細化の必要が生じる。そのためには、０．３μｍより小さいルールの低電圧駆動ＭＯＳトランジスタを混載する必要があり、その場合は、フィールド絶縁膜をＳＴＩ（Shallow Trench Isolation）などＬＯＣＯＳに変わる技術が必要となる。

同一半導体基板内に、比較的ゲート酸化膜厚が薄く微細な低電圧駆動ＭＯＳトランジスタと、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを形成する方法としては、例えば、
半導体基板にフィールド絶縁膜を形成する工程、
半導体基板の熱酸化により第１のゲート酸化膜を形成する工程、
低電圧駆動領域の第１のゲート酸化膜を除去する工程、
半導体基板の熱酸化により第２のゲート酸化膜を形成する工程、
によって、低電圧駆動領域には比較的薄いゲート酸化膜、高耐圧駆動領域には、２回の熱酸化によって比較的厚いゲート酸化膜を形成する。続いて、
ゲート電極を形成する工程、
サイドウォールを形成する工程、
層間絶縁膜を形成しコンタクト穴を開口後、各ＭＯＳトランジスタを相互接続するための配線層を形成する工程、
により、比較的ゲート酸化膜厚が薄く微細な低電圧駆動ＭＯＳトランジスタと、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを形成できる。

以下に、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設け、比較的ゲート酸化膜厚が薄く微細な低電圧駆動ＭＯＳトランジスタと、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを有する半導体装置とその製造方法について開示された文献を示す。

特許文献１の半導体装置の製造方法によれば、高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する方法が開示されている。高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウォール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウォール層の幅よりも大きい幅を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。

特許文献２の半導体装置の製造方法によれば、高耐圧トランジスタのジャンクション耐圧と低電圧トランジスタの寄生抵抗の低下を両立できると共に、低電圧トランジスタやセル部でコンタクトとゲートの距離を小さくしてパターンサイズを小さくできる、不揮発性記憶装置を混載する半導体装置について開示されている。

特許文献３の半導体装置の製造方法によれば、同一チップ内で２種類以上のＬＤＤスペーサー幅を持ったＭＯＳトランジスタを形成する半導体装置の製造方法について開示されている。

特許文献４の半導体装置の製造方法によれば、高耐圧ＭＯＳ型トランジスタと低電圧駆動ＭＯＳ型トランジスタを備え、小型で信頼性が高い半導体装置とその製造方法が開示されている。半導体基板のウエル上に、高耐圧ＭＯＳ型トランジスタのゲート電極と低電圧駆動ＭＯＳ型トランジスタのゲート電極を形成し、ゲート電極をマスクとして不純物を注入することによって、ＬＤＤ領域を形成する。その後に形成するサイドウォールを、高耐圧ＭＯＳ型トランジスタには厚く形成し、低電圧駆動ＭＯＳ型トランジスタには薄く形成する。

特許文献５の半導体装置の製造方法によれば、半導体装置内にあるそれぞれの素子の素子特性を向上させつつ簡素化した工程で製造できる半導体装置の製造方法が開示されている。メモリゲート電極と、コントロールゲート電極と、複数種のゲート電極が形成されている半導体基板に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を順次形成する。その後、一部領域の酸化シリコン膜を除去した後、サイドウォールを形成することで、幅の広いサイドウォールと、幅の狭いサイドウォールを形成する。

特許文献６の半導体装置の製造方法によれば、半導体メモリーのメモリセル部と周辺回路部で異なるＬＤＤ幅を有するＭＯＳトランジスタを形成して、メモリセル部ではその耐圧を確保すると共に周辺回路部ではその電圧駆動能力を高める方法が開示されている。

特許文献７の半導体装置の製造方法によれば、ＭＯＳ型高電圧用トランジスタを有するＦＬＡＳＨ ＥＥＰＲＯＭ等の半導体装置において通常トランジスタの駆動能力を落とすことなく、高耐圧用トランジスタのジャンクション耐圧と動作耐圧を高く維持できる構造と半導体装置の製造方法が開示されている。

特許文献８の半導体装置の製造方法によれば、高耐圧トランジスタなどに適した素子分離領域の形成方法が開示されている。（ａ）半導体基板の上に、第１絶縁層および第２絶縁層を形成し、（ｂ）前記第１絶縁層および第２絶縁層とをパターニングすることにより、ゲート絶縁層および研磨ストッパ層を形成し、（ｃ）前記半導体基板をエッチングすることによりトレンチを形成し、（ｄ）前記トレンチを充填するように、トレンチ絶縁層を形成し、（ｅ）前記研磨ストッパ層を除去することを含む。

特許文献９の半導体装置の製造方法によれば、耐圧の異なるトランジスタを同一基板に形成する場合に、素子分離領域およびゲート絶縁層を良好に形成する方法が開示されている。低耐圧トランジスタを領域Ａ、高耐圧トランジスタを領域Ｂに形成する際に、（ａ）領域Ｂの半導体基板の上に第１絶縁層を形成し、（ｂ）少なくとも領域Ｂに第２絶縁層を形成し、（ｃ）半導体基板の全面に、ストッパ絶縁層を形成し、（ｄ）第１絶縁層と、第２絶縁層と、ストッパ絶縁層とをパターニングし、領域Ｂには、ゲート絶縁層とストッパ層とを形成し、領域Ａには、パッド層とストッパ層とを形成し、（ｅ）半導体基板をエッチングしてトレンチを形成し、（ｆ）トレンチを充填するように、トレンチ絶縁層を形成し、（ｇ）ストッパ層を除去し、（ｈ）領域Ａにゲート絶縁層を形成することを含む。

特許文献１０の半導体装置の製造方法によれば、高耐圧と、低耐圧トランジスタとを同一基板に形成する場合に、素子分離領域内に発生する結晶欠陥を抑える方法が開示されている。トレンチ素子分離領域の形成前に、膜厚の厚いゲート絶縁層が必要とされる第２のトランジスタ形成領域にのみゲート絶縁層が形成されている。そのため、トレンチ絶縁層は、膜厚の厚いゲート絶縁層の形成工程においてストレスを受けることがない。たとえば、ＬＣＤドライバＩＣなどに混載される高耐圧トランジスタのゲート絶縁層は、その膜厚が１００ｎｍを超える場合がある。このような場合に、トレンチ素子分離領域を形成した後、ゲート絶縁層を形成すると、形成時にトレンチ絶縁層は、ストレスを受けることになる。これにより、半導体基板内に結晶欠陥が生じて、半導体装置の信頼性が損なわれることがある。

特許文献１１の半導体装置の製造方法によれば、異なる耐圧のトランジスタを同一基板に形成する場合に、素子分離領域およびゲート絶縁層を良好に形成する方法が記載されている。低耐圧トランジスタは、第１のトランジスタ形成領域Ａに形成され、高耐圧トランジスタは、第２のトランジスタ形成領域Ｂに形成される。トランジスタ形成領域Ｂに、所定の導電型のウェルを形成した後、第１絶縁層を形成し、第１のトランジスタ形成領域Ａに、第２絶縁層を形成し、基板の全面に、ストッパ絶縁層を形成する。第１絶縁層、第２絶縁層、ストッパ絶縁層とをパターニングして第２のトランジスタ形成領域Ｂに、ゲート絶縁層と、ストッパ層とを形成し、第１トランジスタ形成領域Ａに、パッド層と、ストッパ層とを形成し、これをマスクに、トレンチを形成する。
特開２０００−１９６０３７号公報 特開２０００−２４３９２６号公報 特開平７−１７６７２９号公報 特開２００１−９３９８４号公報 特開２００４−３４９６８０号公報 特開平５−１０４４２８号公報 特開平６−１８１２９３号公報 特開２００４−２４７３２８号公報 特開２００４−２４７３２９号公報 特開２００４−２４７３３０号公報 特開２００４−２４７３３１号公報

液晶表示装置の高精細度化に伴い、液晶パネル駆動用の半導体装置に大容量の高速メモリー等、大規模回路を搭載するために、低電圧駆動領域の微細化、特に、フィールド絶縁膜の微細化に伴う問題点について説明する。

近年、０．３μｍより小さいルールを用いて半導体装置を製造する場合、フィールド絶縁膜をＬＯＣＯＳ法で形成すると、横方向の縮小に対して絶縁耐圧に限界が生じるため、ＳＴＩが用いられるのが一般的である。

ＳＴＩによりフィールド絶縁膜を形成した半導体基板にゲート酸化膜を形成する時、熱酸化を繰り返すと、フィールド絶縁膜を構成するＳｉ酸化膜と半導体基板を構成するＳｉとの熱応力に変化が生じて、半導体基板に欠陥が生じることが判った。半導体基板に生じる結晶欠陥は、フィールド絶縁膜の形状や上部のゲート電極の配置など、回路レイアウトにも依存するが、フィールド絶縁膜を構成するＳｉ酸化膜と半導体基板を構成するＳｉ間の応力が大きくなるほど、発生頻度は高まる。更に、フィールド絶縁膜を構成するＳｉ酸化膜と半導体基板を構成するＳｉ間の応力は、ゲート酸化膜形成時などの半導体基板への熱処理、特に、熱酸化量が多いほど大きくなる。

半導体基板に結晶欠陥が生じると、半導体装置動作時の電圧印可により、電流リーク経路となるので、例えば、フィールド絶縁膜の絶縁耐圧不足や、ＭＯＳトランジスタのオフリーク増加、動作不良を引き起こす原因となる。

したがって、本発明の目的は、ＳＴＩによりフィールド絶縁膜を形成した半導体基板に厚膜のゲート酸化膜を形成する、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設け、比較的ゲート酸化膜厚が薄く微細な低電圧駆動ＭＯＳトランジスタと、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを有する半導体装置とその製造方法において、半導体基板の熱酸化量を最小限にして、フィールド絶縁膜を構成するＳｉ酸化膜と半導体基板を構成するＳｉ間の応力の増加を抑え、半導体基板に生じる結晶欠陥の発生を防止する半導体装置およびその製造方法を提供することである。

上記課題を解決するために本発明の請求項１記載の半導体装置は、一つの半導体基板上に互いに区画された、高耐圧ＭＯＳトランジスタを有する高耐圧駆動領域と、低電圧駆動ＭＯＳトランジスタを有する低電圧駆動領域と、前記高耐圧ＭＯＳトランジスタと前記低電圧駆動ＭＯＳトランジスタを電気的に絶縁分離するためのフィールド絶縁膜とを備える半導体装置であって、前記高耐圧駆動ＭＯＳトランジスタを構成する第１のゲート絶縁膜は、半導体基板を酸化成長させたＳｉ酸化膜と、減圧気相成長により成長させたＳｉ酸化膜とで構成される２層膜を、酸化すると共に、微量に窒素を含むＳｉ酸化膜を順次成長させたＳｉ酸化膜系の絶縁膜で構成され、前記低電圧駆動ＭＯＳトランジスタを構成する第２のゲート絶縁膜は、酸化成長させた、微量に窒素を含むＳｉ酸化膜系の絶縁膜で構成されている。

請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記減圧気相成長により成長させたＳｉ酸化膜は、ＳｉＨ_４とＮ_２Ｏの混合ガスの熱分解による減圧気相成長で成長させたＳｉ酸化膜で構成されている。

請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記減圧気相成長により成長させたＳｉ酸化膜は、フィールド絶縁膜上部へ渡る連続したコンフォーマルな膜厚のＳｉ酸化膜で構成されている。

請求項４記載の半導体装置は、請求項１記載の半導体装置において、前記低電圧駆動領域に形成した低電圧駆動ＭＯＳトランジスタのゲート電極長は、前記高耐圧駆動領域に形成した高耐圧駆動ＭＯＳトランジスタのゲート電極長より小さく構成されている。

請求項５記載の半導体装置は、請求項１記載の半導体装置において、前記半導体基板を酸化成長させたＳｉ酸化膜は、パイロ酸化により膜厚が５ｎｍから７ｎｍで構成されている。

請求項６記載の半導体装置は、請求項１記載の半導体装置において、前記高耐圧ＭＯＳトランジスタは、前記高耐圧駆動領域に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１のゲート電極に整合され、前記高耐圧駆動領域の導電型とは反対の導電型を示す第１の領域と、前記第１の領域上であって、前記第１のゲート電極の側壁に設けられた第１のサイドウォールと、前記第１のサイドウォールによって整合され、前記第１の領域と同一導電型を示し、第１の領域に接する第２の領域とからなり、前記低電圧駆動ＭＯＳトランジスタは、前記低電圧駆動領域に前記第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第２のゲート電極に整合され、前記低電圧駆動領域の導電型とは反対の導電型を示す第３の領域と、前記第３の領域上であって、前記第２のゲート電極の側壁に設けられた第２のサイドウォールと、前記第２のサイドウォールによって整合され、前記第３の領域と同一導電型を示し、第２の領域に接する第４の領域とからなり、前記高耐圧駆動領域に設けられた第１の溝に第１のフィールド絶縁膜が充填され、前記低電圧駆動領域に設けられた第２の溝に第２のフィールド絶縁膜が充填されている。

請求項７記載の半導体装置は、請求項６記載の半導体装置において、前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりその膜厚が厚く形成されている。

請求項８記載の半導体装置は、請求項６記載の半導体装置において、前記第１のフィールド絶縁膜と前記第２のフィールド絶縁膜は、半導体基板に接する熱酸化で構成したＳｉ酸化膜とその内部を充填する気相成長で堆積したＳｉ酸化膜とで構成される。

請求項９記載の半導体装置は、請求項６記載の半導体装置において、前記第１のゲート電極と、前記第２のゲート電極は、ポリシリコン膜を主体として構成され、半導体基板の導電型とは反対の導電型を示す不純物がドーピングされて構成されている。

請求項１０記載の半導体装置は、請求項６記載の半導体装置において、前記第１の領域は前記第３の領域より、不純物濃度分布が、厚みが厚く、濃度が薄く構成されている。

請求項１１記載の半導体装置は、請求項６記載の半導体装置において、前記第２の領域は前記第４の領域と、不純物濃度分布が等しく構成されている。

請求項１２記載の半導体装置は、請求項６記載の半導体装置において、前記第１のサイドウォールと、前記第２のサイドウォールは、半導体基板表面と水平な方向について、その幅が等しく構成されている。

請求項１３記載の半導体装置は、請求項６記載の半導体装置において、前記第１の溝と、前記第２の溝は、その深さが等しく構成されている。

請求項１４記載の半導体装置の製造方法は、一つの半導体基板上に互いに区画された、高耐圧ＭＯＳトランジスタを有する高耐圧駆動領域と、低電圧駆動ＭＯＳトランジスタを有する低電圧駆動領域を備える半導体装置の製造方法であって、前記高耐圧駆動領域と前記低電圧駆動領域の前記半導体基板上にパイロ酸化により第１のＳｉ酸化膜を形成する工程と、前記第１のＳｉ酸化膜上にＳｉＨ_４ガスの熱分解による減圧気相成長により第２のＳｉ酸化膜を形成する工程と、前記半導体基板上の前記低電圧駆動領域の前記第１のＳｉ酸化膜と前記第２のＳｉ酸化膜を除去して、前記低電圧駆動領域の前記半導体基板表面を露出させる工程と、Ｎ_２Ｏガス中で加熱することにより、前記低電圧駆動領域の前記半導体基板上に微量の窒素を含有した第３のＳｉ酸化膜を形成すると同時に、前記高耐圧駆動領域の前記半導体基板上に形成されている前記第２のＳｉ酸化膜を耐圧特性に優れるＳｉ酸化膜に改質させ、前記第１のＳｉ酸化膜と改質させた第２のＳｉ酸化膜からなる第４のＳｉ酸化膜を形成する工程と、前記高耐圧駆動領域と前記低電圧駆動領域の前記半導体基板上にゲート電極を形成する工程と、前記低電圧駆動領域に形成した前記第３のＳｉ酸化膜をゲート酸化膜とする前記低電圧駆動ＭＯＳトランジスタを形成する工程と、前記高耐圧駆動領域に形成した前記第４のＳｉ酸化膜をゲート酸化膜とする前記高耐圧駆動ＭＯＳトランジスタを形成する工程とを含む。

請求項１５記載の半導体装置の製造方法は、請求項１４記載の半導体装置の製造方法において、前記第２のＳｉ酸化膜は、ＳｉＨ_４とＮ_２Ｏの混合ガスによる熱分解を利用した減圧気相成長により形成する。

請求項１６記載の半導体装置の製造方法は、請求項１４記載の半導体装置の製造方法において、高耐圧駆動領域に形成した前記第４のＳｉ酸化膜は、前記第１のＳｉ酸化膜の成長膜厚を固定して、前記第２のＳｉ酸化膜の成長膜厚を変化させることで、所望の膜厚に形成する。

請求項１７記載の半導体装置の製造方法は、請求項１４記載の半導体装置の製造方法において、前記第３のＳｉ酸化膜は、Ｎ_２ＯガスかＮＯガスを含む雰囲気中で最高到達温度が１０００℃以上の急速加熱により形成する。

請求項１８記載の半導体装置の製造方法は、請求項１４記載の半導体装置の製造方法において、前記第１のＳｉ酸化膜は５ｎｍから７ｎｍの膜厚で形成する。

請求項１９記載の半導体装置の製造方法は、請求項１４記載の半導体装置の製造方法において、前記第１のＳｉ酸化膜を形成する前に、前記高耐圧駆動領域と前記低電圧駆動領域の前記半導体基板上に溝と前記溝へのＳｉ酸化膜の埋め込みによりフィールド絶縁膜を形成する工程を含み、前記ゲート電極を形成する工程は、前記高耐圧駆動領域の前記第３のＳｉ酸化膜上に第１のゲート電極を形成すると同時に、前記低電圧駆動領域の前記第４のＳｉ酸化膜上に第２のゲート電極を形成する工程とからなり、前記低電圧駆動ＭＯＳトランジスタと前記高耐圧ＭＯＳトランジスタを形成する工程は、前記第１のゲート電極に整合され、前記高耐圧駆動領域主面の導電型とは反対の導電型を示す第１の領域を形成する工程と、前記第２のゲート電極に整合され、前記低電圧駆動領域主面の導電型とは反対の導電型を示す第２の領域を形成する工程と、前記第１の領域と前記第２の領域上であって、前記第１のゲート電極の側壁と前記第２のゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールによって整合され、前記高耐圧駆動領域の前記第１の領域と同一導電型を示す第１の領域に接する第３の領域を形成すると同時に、前記サイドウォールによって整合され、前記低電圧駆動領域の前記第２の領域と同一導電型を示す第２の領域に接する第４の領域を形成する工程とからなる。

請求項２０記載の半導体装置の製造方法は、請求項１９記載の半導体装置の製造方法において、前記低電圧駆動領域に形成した前記第３のＳｉ酸化膜をゲート酸化膜とする低電圧駆動ＭＯＳトランジスタの第２のゲート電極の長さは、前記高耐圧駆動領域に形成した前記第４のＳｉ酸化膜をゲート酸化膜とする高耐圧駆動ＭＯＳトランジスタの第１のゲート電極の長より小さく形成する。

請求項２１記載の半導体装置の製造方法は、請求項１９記載の半導体装置の製造方法において、前記高耐圧駆動領域に形成した前記第１の領域と、前記低電圧駆動領域に形成した前記第２の領域は、イオン注入によって形成し、前記第２の領域を形成するイオン注入は、前記第１の領域を形成するイオン注入より、加速エネルギーが低く、注入量が多い条件で行う。

請求項２２記載の半導体装置の製造方法は、請求項１９記載の半導体装置の製造方法において、前記高耐圧駆動領域に形成した前記第３の領域と、前記低電圧駆動領域に形成した前記第４の領域は、イオン注入によって形成し、前記第３の領域を形成するイオン注入と、前記第４の領域を形成するイオン注入は、加速エネルギーと注入量が同じ条件で行う。

本発明の請求項１記載の半導体装置によれば、高耐圧駆動領域に構成される高耐圧駆動ＭＯＳトランジスタのゲート酸化膜は、半導体基板を熱酸化して構成したＳｉ酸化膜と、その上部に減圧気相成長により構成したＳｉ酸化膜と、この２層のＳｉ酸化膜を、再酸化した、微量に窒素を含むＳｉ酸化膜で構成されることにより、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の耐圧劣化の防止と、半導体基板に結晶欠陥が発生することを防止できる。

すなわち、熱酸化して構成したＳｉ酸化膜は薄くなると、トレンチと半導体基板の境界部において、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の耐圧が十分でなく信頼性に問題が生じるリスクが高まる。また、膜厚が厚くなると、熱酸化によって、半導体基板とトレンチ内部の酸化膜に生じる応力が大きくなり、半導体基板に結晶欠陥が生じる可能性が高まる。本発明では、減圧気相成長により構成したＳｉ酸化膜は、半導体基板を熱酸化することなく構成するので、半導体基板とトレンチ内部の酸化膜に生じる応力に大きな変化を生じさせることなく構成できる。

減圧気相成長により構成するＳｉ酸化膜は、そのまま高耐圧駆動ＭＯＳトランジスタのゲート酸化膜として構成すると、耐圧特性や信頼性に問題が生じるため、通常はパイロ酸化による長時間の再酸化の追加を行って、膜質の改良を行って構成される。本発明では、急速加熱することにより短時間で再酸化して構成するが、通常の熱酸化で構成したＳｉ酸化膜によるゲート酸化膜と有意差のない、耐圧特性、信頼性に優れた高耐圧駆動ＭＯＳトランジスタのゲート酸化膜として構成できることに加え、工程の短縮と簡略化ができる。ゲート電極配線領域と活性領域が重なる領域で、高耐圧駆動領域には高耐圧駆動ＭＯＳトランジスタのゲート酸化膜が、低電圧駆動領域には低電圧駆動ＭＯＳトランジスタのゲート酸化膜が構成される。高耐圧駆動ＭＯＳトランジスタのゲート酸化膜は、低電圧駆動ＭＯＳトランジスタのゲート酸化膜より、その膜厚は厚く構成できる。

請求項２では、減圧気相成長により成長させたＳｉ酸化膜は、ＳｉＨ_４とＮ_２Ｏの混合ガスの熱分解による減圧気相成長で成長させたＳｉ酸化膜で構成されているので、半導体基板を熱酸化することなく膜厚２０ｎｍ程度のＳｉ酸化膜を構成することができる。

請求項３では、ゲート電極配線領域と活性領域が重なる領域に構成される、高耐圧駆動領域の高耐圧駆動ＭＯＳトランジスタのゲート酸化膜は、ゲート電極配線領域とフィールド絶縁膜の領域が重なる領域に連続したコンフォーマルなＳｉ酸化膜で構成される。これによって、半導体基板とトレンチの境界部分において、高耐圧駆動領域の高耐圧駆動ＭＯＳトランジスタのゲート酸化膜に、局所的な薄膜化による耐圧劣化を生じない。

請求項４では、低電圧駆動領域に形成した低電圧駆動ＭＯＳトランジスタのゲート電極長は、高耐圧駆動領域に形成した高耐圧駆動ＭＯＳトランジスタのゲート電極長より小さく構成されているので、請求項１と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できる。

請求項５では、半導体基板を酸化成長させたＳｉ酸化膜は、パイロ酸化により膜厚が５ｎｍから７ｎｍで構成され、高耐圧駆動領域に形成した高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の耐圧を確保すると共に、半導体基板とトレンチ内部の酸化膜に生じる応力を最小限に抑えて、半導体基板に結晶欠陥が生じるのを防止する。すなわち、膜厚が薄くなると、トレンチと半導体基板の境界部において、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の耐圧が十分でなく信頼性に問題が生じるリスクが高まるため、その下限は５ｎｍ程度である。また、膜厚が厚くなると、熱酸化によって、半導体基板とトレンチ内部の酸化膜に生じる応力が大きくなり、後工程の熱処理の組み合わせによって、半導体基板に結晶欠陥が生じる可能性が高まるため、その上限は７ｎｍ程度である。

請求項６では、請求項１と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できる。

請求項７では、第１のゲート絶縁膜は、第２のゲート絶縁膜よりその膜厚が厚く形成されているので、請求項１と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できる。

請求項８では、第１のフィールド絶縁膜と第２のフィールド絶縁膜は、半導体基板に接する熱酸化で構成したＳｉ酸化膜とその内部を充填する気相成長で堆積したＳｉ酸化膜とで構成されるので、溝の両端を電気的に分離することができ、独立した電位を与えることが可能となる。

請求項９では、第１のゲート電極と、第２のゲート電極は、ポリシリコン膜を主体として構成され、半導体基板の導電型とは反対の導電型を示す不純物がドーピングされて構成されているので、請求項１と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できると同時に、製造工程の短縮化が可能となる。

請求項１０では、第１の領域は第３の領域より、不純物濃度分布が、厚みが厚く、濃度が薄く構成されているので、請求項１と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できる。

請求項１１では、第２の領域は第４の領域と、不純物濃度分布が等しく構成されているので、請求項１と同様な効果のほか高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できると同時に、製造工程の短縮化が可能となる。

請求項１２では、第１のサイドウォールと、第２のサイドウォールは、半導体基板表面と水平な方向について、その幅が等しく構成されているので、請求項１と同様な効果のほか高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できると同時に、製造工程の短縮化が可能となる。

請求項１３では、第１の溝と、第２の溝は、その深さが等しく構成されているので、請求項１と同様な効果のほか高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できると同時に、製造工程の短縮化が可能となる。

本発明の請求項１４記載の半導体装置の製造方法によれば、高耐圧駆動領域に構成される高耐圧駆動ＭＯＳトランジスタのゲート酸化膜は、半導体基板を熱酸化して構成したＳｉ酸化膜と、その上部に減圧気相成長により構成したＳｉ酸化膜と、この２層のＳｉ酸化膜を、Ｎ_２Ｏガス中で１０５０度程度で急速加熱することにより再酸化した、微量に窒素を含むＳｉ酸化膜で構成される。これにより請求項１と同様の効果が得られる。

請求項１５では、第２のＳｉ酸化膜は、ＳｉＨ_４とＮ_２Ｏの混合ガスによる熱分解を利用した減圧気相成長により形成するので、半導体基板を熱酸化することなく膜厚２０ｎｍ程度のＳｉ酸化膜を構成することができる。

請求項１６では、高耐圧駆動領域に形成した第４のＳｉ酸化膜は、第１のＳｉ酸化膜の成長膜厚を固定して、第２のＳｉ酸化膜の成長膜厚を変化させることで、所望の膜厚に形成するので、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の膜厚は、減圧気相成長により構成するＳｉ酸化膜の膜厚を変化させることで、半導体基板とトレンチ内部の酸化膜に生じる応力に大きな変化を生じさせることなく、任意の膜厚に構成できる長所がある。

請求項１７では、第３のＳｉ酸化膜は、Ｎ_２ＯガスかＮＯガスを含む雰囲気中で最高到達温度が１０００℃以上の急速加熱により形成するので、微量に窒素を含むＳｉ酸化膜が構成される。

請求項１８では、第１のＳｉ酸化膜は５ｎｍから７ｎｍの膜厚で形成するので、請求項５と同様の効果が得られる。

請求項１９では、請求項１４と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できる。

請求項２０では、低電圧駆動領域に形成した第３のＳｉ酸化膜をゲート酸化膜とする低電圧駆動ＭＯＳトランジスタの第２のゲート電極の長さは、高耐圧駆動領域に形成した第４のＳｉ酸化膜をゲート酸化膜とする高耐圧駆動ＭＯＳトランジスタの第１のゲート電極の長より小さく形成するので、請求項１４と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できる。

請求項２１では、高耐圧駆動領域に形成した第１の領域と、低電圧駆動領域に形成した第２の領域は、イオン注入によって形成し、第２の領域を形成するイオン注入は、第１の領域を形成するイオン注入より、加速エネルギーが低く、注入量が多い条件で行うので、請求項１４と同様な効果のほか、高速動作に適した低電圧駆動ＭＯＳトランジスタと、高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できる。

請求項２２では、高耐圧駆動領域に形成した第３の領域と、低電圧駆動領域に形成した第４の領域は、イオン注入によって形成し、第３の領域を形成するイオン注入と、第４の領域を形成するイオン注入は、加速エネルギーと注入量が同じ条件で行うので、請求項１４と同様な効果のほか高耐圧特性に優れた高耐圧駆動ＭＯＳトランジスタが構成できると同時に、製造工程の短縮化が可能となる。

（第１の実施形態）
以下本発明の第１の実施の形態について、図１〜図３に基づいて説明する。

図１，２，３は本発明の第１の実施形態の半導体装置を示すものであり、１０１は半導体基板、１０２は高耐圧駆動ＭＯＳトランジスタのゲート酸化膜、１０３は低電圧駆動ＭＯＳトランジスタのゲート酸化膜、１０４はトレンチ、１０５は第１の絶縁膜、１０６は第２の絶縁膜、１０７は低電圧駆動ＭＯＳトランジスタのＬＤＤ層、１０８は高耐圧駆動ＭＯＳトランジスタのＬＤＤ層、１０９はシリサイド層、１１０はゲート電極、１１１は高濃度拡散層、１１２はサイドウォール、１１３は層間絶縁膜、１１４は密着層、１１５は導電体プラグ、１１６はバリアメタル層、１１７は導電体層、１１８は反射防止膜層、１５０はフィールド絶縁膜の領域、１５１は活性領域、１５２はゲート電極配線領域、１５３はコンタクト形成領域である。なお、図１は図２中の点線Ａ部分の断面図で、図３は点線Ｂ部分の断面図である。図２は模式的に示したものであり、図１の導電体層１１７、などの一部は省略して書かれている。

本実施の形態１では、例えば、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設けた半導体集積回路装置を説明したものであり、図１では、Ｎチャネル領域について代表して示してある。通常、高速ロジック回路は、ＮチャネルとＰチャネルからなる低電圧駆動ＭＯＳトランジスタが混載されて形成され、周辺回路はＮチャネルとＰチャネルからなる高耐圧駆動ＭＯＳトランジスタが混載されて形成され、それぞれ半導体基板内の別の領域に形成される。

半導体基板１０１は、本実施の形態ではｐ型のＳｉ基板である。半導体基板１０１上には、ＮチャネルとＰチャネルからなる低電圧駆動ＭＯＳトランジスタや、ＮチャネルとＰチャネルからなる高耐圧駆動ＭＯＳトランジスタを電気的に絶縁分離するために、フィールド絶縁膜が形成されている。フィールド絶縁膜は、深さが３００ｎｍ〜４００ｎｍであり、その幅は狭いところでも２００ｎｍ程度であり、半導体基板１０１に第１の絶縁膜１０５と第２の絶縁膜１０６が埋め込まれて構成される。フィールド絶縁膜の領域１５０は、島状に配置される活性領域１５１を取り囲むように構成される。

第１の絶縁膜１０５は、半導体基板１０１にトレンチ１０４を開口した際に生じる結晶欠陥の回復や、第２の絶縁膜１０６を形成する際の、下地の半導体基板１０１、主にトレンチ１０４部へのダメージ防止のために構成されている。第２の絶縁膜１０６は、フィールド絶縁膜の主要部分を構成する。

半導体基板１０１とトレンチ１０４の境界部分は、半導体基板１０１の角部がラウンドした形状で構成される。これは、角部に形成される高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２や、低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３を、よりコンフォーマルな膜厚で構成するためである。このようなゲート酸化膜は、図２ではゲート電極配線領域１５２と活性領域１５１の境界部分に構成される。図３には高耐圧駆動領域のゲート電極配線領域１５２と活性領域１５１の境界部分についても示しているが、図３のようにコンフォーマルな膜厚で構成することにより、局所的な電界の集中を防止でき、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２や、低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３の耐久性が向上する。

ゲート電極１１０は半導体基板１０１上に、ゲート酸化膜１０２または１０３を介して構成される。ゲート電極１１０は例えばポリシリコンを主体とした材料で構成されており、ゲート電極１１０は抵抗を低く保つために、その表面にはシリサイド層１０９が構成されている。ポリシリコン層の膜厚は１００ｎｍ程度であり、幅は低電圧駆動領域と高耐圧駆動領域では異なって構成される。シリサイド層１０９は、例えば膜厚３０ｎｍ〜５０ｎｍのＣｏＳｉ_２である。Ｎチャネル領域のＭＯＳトランジスタのゲート電極１１０は、ｎ型の不純物として例えば、リンやヒ素を高濃度に含み、電気的に縮退しており、Ｐチャネル領域のＭＯＳトランジスタのゲート電極１１０は、ｐ型の不純物として例えば、ホウ素を高濃度に含み、電気的に縮退している。これは、ゲート電極１１０への印加電圧に応じた空乏層の広がりを抑えて、ＭＯＳトランジスタのゲート容量の変動を防止し、電流能力が低下しないようにするためである。高耐圧駆動領域のゲート電極１１０と、低電圧駆動領域のゲート電極１１０は同一の膜厚で構成されているが、そのゲート長は高耐圧駆動領域のゲート電極１１０の方が太く構成される。

ゲート電極配線領域１５２と活性領域１５１が重なる領域で、高耐圧駆動領域には高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２が、低電圧駆動領域には低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３が構成される。高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２は、低電圧駆動領域には低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３より、その膜厚は厚く構成される。ゲート酸化膜の構成については、後で詳細に説明する。

半導体基板１０１には、Ｎチャネルの低電圧駆動領域と高耐圧駆動領域にはＰｗｅｌｌ、Ｐチャネル低電圧駆動領域と高耐圧駆動領域にはＮｗｅｌｌが構成され、ＭＯＳ型トランジスタ素子のチャネル領域の濃度調整機能やパンチスルー防止機能やｗｅｌｌ機能のため、所定の不純物プロファイルで構成されている。ただし、図１では記載を省略している。

半導体基板１０１上にゲート酸化膜１０２を介して構成されるゲート電極の側壁にはサイドウォール１１２が構成されている。サイドウォール１１２は、例えば、減圧気相成長法で形成したＳｉ酸化膜か、減圧気相成長法で形成したＳｉ酸化膜と減圧気相成長法で形成したＳｉＮ膜の２層膜であり、半導体基板１０１とゲート電極１１０とゲート酸化膜１０２または１０３に直接接触する材料がＳｉ酸化膜で構成されておればよい。サイドウォール１１２が半導体基板１０１と接触する領域の長さは、６０ｎｍ〜１００ｎｍ程度で構成される。この長さは、低電圧駆動領域のＭＯＳトランジスタのゲート長に応じて選択される。すなわち、低電圧駆動領域のＭＯＳトランジスタのゲート長が短いほど、サイドウォール１１２が半導体基板１０１と接触する領域の長さも短いものが選択される。

ゲート電極１１０が構成される半導体基板１０１上の活性領域１５１表面には、シリサイド層１０９と高濃度拡散層１１１が構成され、ＬＤＤ層１０７，１０８は高耐圧駆動領域と低電圧駆動領域の、それぞれ、ＮチャネルとＰチャネル、別々に４種類の異なったＬＤＤ層が構成される。

シリサイド層１０９は、例えば膜厚３０ｎｍ〜５０ｎｍのＣｏＳｉ_２である。高濃度拡散層１１１の抵抗を低く保つために構成される。

高濃度拡散層１１１はＭＯＳトランジスタのソース／ドレインとして機能する。Ｎチャネル領域の高濃度拡散層１１１は、例えば、ｎ型不純物のヒ素を高濃度に含む縮退したｎ型層で、その厚みが１００ｎｍ〜１５０ｎｍ程度で構成され、Ｐチャネル領域の高濃度拡散層１１１は、例えば、ｐ型不純物のホウ素を高濃度に含む縮退したｐ型層で、その厚みが１００ｎｍ〜１５０ｎｍ程度で構成される。また、高濃度拡散層１１１は、サイドウォール１１２の下部に入り込んで構成され、ゲート電極配線領域１５２とサイドウォール１１２を除く、活性領域１５１全面に構成される。

ＬＤＤ層１０７，１０８はゲート電極１１０の下部に入り込んでおり、ゲート電極１１０の端部とサイドウォール１１２の下部に構成される。

Ｎチャネル高耐圧駆動ＭＯＳトランジスタのＬＤＤ層１０８は、例えばｎ型不純物のリンを含む、比較的高抵抗なｎ型層で構成される。Ｎチャネル低電圧駆動ＭＯＳトランジスタのＬＤＤ層１０７は、例えばｎ型不純物のヒ素を含む、比較的低抵抗なｎ型層で構成される。Ｎチャネル低電圧駆動ＭＯＳトランジスタのＬＤＤ層１０７は、ＭＯＳトランジスタのショートチャネル効果を抑制すると同時に、電流能力を向上させるため、Ｎチャネル高耐圧駆動ＭＯＳトランジスタのＬＤＤ層１０８より、厚みは薄くし不純物濃度は濃く構成される。また、図示していないが、Ｎチャネル低電圧駆動ＭＯＳトランジスタのＬＤＤ層１０７は、電圧印可に伴う深さ方向への空乏層の広がりを抑えるため、その下部に厚みの薄いｐ型層を構成しても良い。

また、図示していないが、Ｐチャネル高耐圧駆動ＭＯＳトランジスタのＬＤＤ層は、例えばｐ型不純物のホウ素を含む、比較的高抵抗なｐ型層で構成される。Ｐチャネル低電圧駆動ＭＯＳトランジスタのＬＤＤ層は、例えばｐ型不純物のホウ素を含む、比較的低抵抗なｐ型層で構成される。Ｐチャネル低電圧駆動ＭＯＳトランジスタのＬＤＤ層は、ＭＯＳトランジスタのショートチャネル効果を抑制すると同時に、電流能力を向上させるため、Ｐチャネル高耐圧駆動ＭＯＳトランジスタのＬＤＤ層より、厚みは薄くし不純物濃度は濃く構成される。また、Ｐチャネル低電圧駆動ＭＯＳトランジスタのＬＤＤ層は、電圧印可に伴う深さ方向への空乏層の広がりを抑えるため、その下部に厚みの薄いｎ型層を構成しても良い。

トレンチ１０４とシリサイド層１０９が構成された半導体基板１０１上には、層間絶縁膜１１３が構成される。層間絶縁膜１１３は、常圧気相成長法で成長させたＢＰＳＧ膜やプラズマ気相成長法で成長させたＳｉ酸化膜で構成され、その単層膜や、あるいは複数層を組み合わせた多層膜で形成する。プラズマ気相成長法で成長させたＳｉＮ膜を組み合わせた多層膜でもよい。ここでは、膜厚が１００ｎｍ程度のＢＰＳＧ膜と、膜厚が３００ｎｍ程度のＳｉ酸化膜と、膜厚が９００ｎｍ程度のＢＰＳＧ膜を形成した後、ＣＭＰを行って平坦化処理を施し、最終的に８００ｎｍ程度に仕上げた絶縁膜で構成される。層間絶縁膜１１３は半導体基板１０１上に構成されるシリサイド層１０９と、下部にバリアメタル層１１６を形成した導電体層１１７との絶縁耐圧を確保するために構成されている。

シリサイド層１０９と下部にバリアメタル層１１６を形成した導電体層１１７は、層間絶縁膜１１３を貫通したコンタクト穴により電気的に接続される。ＮチャネルとＰチャネルからなる低電圧駆動ＭＯＳトランジスタや、ＮチャネルとＰチャネルからなる高耐圧駆動ＭＯＳトランジスタのソース／ドレインやゲートに独立した電圧を印加するために接続される。コンタクト穴は、ここでは、２００ｎｍ程度の直径で、密着層１１４と導電体プラグ１１５により充填されている。密着層１１４は、例えば、スパッタリングにより堆積したＴｉ層と気相成長法により堆積したＴｉＮ層の２層構造の導電体膜で構成されている。それぞれ膜厚はＴｉ層が２０ｎｍ程度、ＴｉＮ層が７ｎｍ程度である。Ｔｉ層は、コンタクト穴の底部では膜厚が２０ｎｍ程度、コンタクト穴の側面には、ほとんど構成されない。また、ＴｉＮ膜はコンタクト穴の底部と側面、全てにおいてコンフォーマルに構成される。Ｔｉ層は、コンタクト穴の底部の露出したシリサイド層１０９との接触を安定化するために構成される。ＴｉＮ層は、導電体プラグ１１５の材料の拡散防止層とするために構成される。導電体プラグ１１５は、例えば、Ｗで構成されており、電気的な接続の主体となる。

配線層は、バリアメタル層１１６と導電体操１１７と反射防止膜層１１８の３層から構成される。バリアメタル層１１６は、導電体プラグ１１５と接触を密にして電気的に安定化するため、および上部に形成する導電体層１１７の結晶性を整え、熱応力等による断線を防止するために構成される。導電体層１１７は電気抵抗を下げるために構成される。反射防止膜層１１８は、バリアメタル層１１６と導電体層１１７と反射防止膜層１１８を所定のパターンに加工する時、縮小投影露光技術により形成するレジストパターンを、よりマスクパターンに忠実に転写するために構成される。ここでは、バリアメタル層１１６は、膜厚がそれぞれ、下層２０ｎｍと上層２０ｎｍのＴｉ膜とＴｉＮ膜で構成される。また、導電体層１１７は、膜厚が４００ｎｍのアルミ合金で構成される。また、反射防止膜層１１８は、膜厚がそれぞれ、下層５ｎｍと上層２０ｎｍのＴｉ膜とＴｉＮ膜で構成される。

バリアメタル層１１６と導電体操１１７と反射防止膜層１１８の３層から構成される配線層は、導電体プラグ１１５を介して、高速ロジック回路に混載された、ＮチャネルとＰチャネルからなる低電圧駆動ＭＯＳトランジスタや、周辺回路に混載されたＮチャネルとＰチャネルからなる高耐圧駆動ＭＯＳトランジスタが、電気的に接続され機能させるために構成する。

更に、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設けた半導体集積回路装置では、既知の多層配線形成技術により、多層の層間絶縁膜や多層の配線層と、上下の配線層を接続するコンタクト穴を形成することにより、より高機能、複雑な半導体集積回路装置を構成するものであるが、その他の説明については省略する。

低電圧駆動領域に構成される低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３は、Ｎ_２Ｏガス、あるいは、ＮＯガス中での急速加熱処理により形成された、窒素を微量に含有するＳｉ酸化膜であり、膜厚３ｎｍ程度で構成される。低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３は、ゲート電極１１０の幅に依存し、ＭＯＳトランジスタショートチャネル効果によるしきい値の変動を考慮して決定される。この場合の低電圧駆動ＭＯＳトランジスタゲート電極１１０の幅は、例えば１５０ｎｍ程度である。

高耐圧駆動領域に構成される高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２は、半導体基板１０１を熱酸化して構成したＳｉ酸化膜、ここでは、パイロ酸化により形成した膜厚６ｎｍ程度のＳｉ酸化膜と、その上部に減圧気相成長により構成したＳｉ酸化膜、ここでは、ＳｉＨ_４とＮ_２Ｏを８００度程度の高温で熱分解して形成した膜厚２０ｎｍ程度のＳｉ酸化膜と、前記の異なる方法で形成した２層のＳｉ酸化膜を、Ｎ_２ＯあるいはＮＯガス中で１０５０度程度で急速加熱することにより再酸化して構成した、微量に窒素を含むＳｉ酸化膜である。

前記の熱酸化して構成したＳｉ酸化膜は、６ｎｍより薄くなると、トレンチ１０４と半導体基板１０１の境界部において、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２の耐圧が十分でなく信頼性に問題が生じるリスクが高まる。その下限は５ｎｍ程度である。また、膜厚６ｎｍより厚くなると、熱酸化によって、半導体基板１０１とトレンチ１０４内部の酸化膜に生じる応力が大きくなり、後工程の熱処理の組み合わせによって、半導体基板１０１に結晶欠陥が生じる可能性が高まる。その上限は７ｎｍ程度である。前記の熱酸化して構成したＳｉ酸化膜は、可能な限り薄く構成することが最良であり、形成時の製造ばらつきを考慮すると、その膜厚は６ｎｍ程度である。

減圧気相成長により構成した膜厚２０ｎｍ程度のＳｉ酸化膜は、半導体基板１０１を熱酸化することなく構成するので、半導体基板１０１とトレンチ１０４内部の酸化膜に生じる応力に大きな変化を生じさせることなく構成できる。また、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２の膜厚は、減圧気相成長により構成するＳｉ酸化膜の膜厚を変化させることで、半導体基板１０１とトレンチ１０４内部の酸化膜に生じる応力に大きな変化を生じさせることなく、任意の膜厚に構成できる長所がある。

更に、Ｎ_２ＯあるいはＮＯガス中で１０５０度程度で急速加熱することにより再酸化して構成するため、通常の熱酸化で構成したＳｉ酸化膜によるゲート酸化膜と有意差のない、耐圧特性、信頼性に優れた高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２として構成される。減圧気相成長により構成するＳｉ酸化膜は、そのまま高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２として構成すると、耐圧特性や信頼性に問題が生じるため、通常はパイロ酸化による再酸化を行って、膜質の改良を行って構成される。ここでは、Ｎ_２ＯあるいはＮＯガス中で１０５０度程度で急速加熱により、膜質の改良が行われ、耐圧特性、信頼性に優れた高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２として構成される。

ゲート電極配線領域１５２と活性領域１５１が重なる領域で、高耐圧駆動領域には高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２が、低電圧駆動領域には低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３が構成される。高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２は、低電圧駆動領域には低電圧駆動ＭＯＳトランジスタのゲート酸化膜１０３より、その膜厚は厚く構成される。

ゲート電極配線領域１５２と活性領域１５１が重なる領域に構成される、高耐圧駆動領域の高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２は、ゲート電極配線領域１５２とフィールド絶縁膜の領域１５０が重なる領域に連続したコンフォーマルなＳｉ酸化膜で構成される。これによって、半導体基板１０１とトレンチ１０４の境界部分において、高耐圧駆動領域の高耐圧駆動ＭＯＳトランジスタのゲート酸化膜１０２に、局所的な薄膜化による耐圧劣化を生じない。
（第２の実施形態）
以下本発明の第２の実施の形態について、図４〜図１９に基づいて説明する。

図４〜図１９は本発明の第２の実施形態の半導体装置の製造方法を示すものであり、２０１は半導体基板、２０２はパッド酸化膜、２０３はＳｉＮ膜、２０４はトレンチ、２０５は第１の絶縁膜、２０６は第２の絶縁膜、２０７は第１のゲート酸化膜、２０８は第２のゲート酸化膜、２０９は第３のゲート酸化膜、２１０はゲート電極、２１１は低電圧駆動領域以外を被うレジストパターン、２１２は低電圧駆動ＭＯＳトランジスタのＬＤＤ層、２１３は高耐圧駆動領域以外を被うレジストパターン、２１４は高耐圧駆動ＭＯＳトランジスタのＬＤＤ層、２１５はサイドウォール、２１６は高濃度拡散層、２１７はシリサイド層、２１８は層間絶縁膜、２１９はコンタクト穴、２２０は密着層、２２１は導電体プラグ、２２２はバリアメタル層、２２２は導電体層、２２３は反射防止膜層である。

本実施の形態２では、例えば、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設けた実施の形態１と同様の半導体集積回路装置の製造方法を説明したものであり、図４〜図１９では、Ｎチャネル領域について代表して示してあるが、Ｐチャネル領域については図面上は同様となる。通常、高速ロジック回路は、ＮチャネルとＰチャネルからなる低電圧駆動ＭＯＳトランジスタが混載されて形成され、周辺回路はＮチャネルとＰチャネルからなる高耐圧駆動ＭＯＳトランジスタが混載されて形成され、それぞれ半導体基板内の別の領域に形成される。

図４に示すように、半導体基板２０１は、本実施の形態ではｐ型のＳｉ基板を用いる。半導体基板２０１上には、１０００度の熱酸化により膜厚が１０ｎｍのパッド酸化膜２０２を形成し、その上部に減圧気相成長法により膜厚が１５０ｎｍのＳｉＮ膜２０３を形成する。図４はＳｉＮ膜２０３が形成された段階が示されている。パッド酸化膜２０２は、半導体基板２０１にＳｉＮ膜２０３が直接触れないようにするために設ける。ＳｉＮ膜２０３は、トレンチ２０４に充填すると同時に、ＳｉＮ膜１０３上に形成した第１の絶縁膜２０５を、ＣＭＰ（化学的機械研磨：Chemical Mechanical Polishing）により研磨し、トレンチ２０４の内部にのみ残す工程において、ＣＭＰによる研磨のストッパーとして働く（図５，６）。

次に、縮小投影露光技術により所定パターンのフィールド絶縁膜を形成するためのレジストパターンを形成した後、異方性ドライエッチングによりＳｉＮ膜２０３とパッド酸化膜２０２のエッチングを行う。ＳｉＮ膜２０３を異方性ドライエッチングするガスは、例えばＣＦ_４＋ＣＨＦ_３＋ＡｒやＣＦ_４＋Ａｒが使用される。レジストパターンは、ＳｉＮ膜２０３とパッド酸化膜２０２の異方性ドライエッチングを行うときのマスクとして働く。ＳｉＮ膜２０３とパッド酸化膜２０２の異方性ドライエッチングは、別々に行ってもよいが、一回の異方性ドライエッチングにより同時に行ってもよい。これによって、縮小投影露光技術により形成したフィールド絶縁膜のレジストパターンが、ＳｉＮ膜２０３に転写される。レジストパターンは、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。なお、レジストパターンは、この後のトレンチ２０４の形成後に除去してもよい。

次に、図５に示すように、ＳｉＮ膜２０３をマスクとして、半導体基板２０１の異方性ドライエッチングを行って、半導体基板２０１上に深さが３００ｎｍから４００ｎｍ程度のトレンチ２０４を形成する。半導体基板２０１を異方性ドライエッチングするガスは、例えばＨＢｒ＋Ｃｌ_２＋Ｈｅ＋Ｏ_２が使用される。これによって、ＳｉＮ膜２０３に転写されているフィールド絶縁膜の所定のパターンが、半導体基板２０１上のトレンチ２０４に転写される。更に、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄を行って、半導体基板２０１の異方性ドライエッチング時に付着した、エッチング生成物を除去する。

次に、図６に示すように、希釈したＨＦ（フツ酸）系の洗浄液のエッチングにより、トレンチ２０４の側壁に露出したパッド酸化膜２０２のエッチングを行い、パッド酸化膜２０２をトレンチ２０４の側壁面より後退させる。その後、例えば９００度の熱酸化により、トレンチ２０４の内部の酸化処理を行い、第１の絶縁膜２０５を形成する。これによって、異方性ドライエッチングによる、トレンチ２０４の内部表面のエッチングダメージ層の除去、および回復を行う。また、パッド酸化膜２０２をトレンチ２０４の側壁より後退させているので、トレンチ２０４の上部の半導体基板２０１のエッジ部が適度に酸化され、ラウンドした形状に形成される。図６は第１の絶縁膜２０５を形成した段階を示している。

次に、図７に示すように、半導体基板２０１上に形成したトレンチ２０４の内部に完全に充填するようにして、プラズマ気相成長法により第２の絶縁膜２０６を形成する。第２の絶縁膜２０６は成長後の表面が平坦に形成されるように十分な膜厚で形成する。目安としてはトレンチ２０４の深さの２倍程度の膜厚で形成すればよい。ここでは、第２の絶縁膜２０６の膜厚を６００ｎｍで形成する。

次に、半導体基板２０１上に形成したトレンチ２０４の内部だけに第２の絶縁膜２０６を残し、ＳｉＮ膜２０３上の第２の絶縁膜２０６を除去する。ここでは、ＣＭＰによる研磨によってＳｉＮ膜２０３上の第２の絶縁膜２０６を除去する。ＳｉＮ膜２０３上の第２の絶縁膜２０６を完全に除去するために、ＣＭＰによる研磨はＳｉＮ膜２０３の上部まで研磨する。この時、ＳｉＮ膜２０３と第２の絶縁膜２０６の研磨速度が、ほぼ同じになる条件を選択し、研磨後のＳｉＮ膜２０３と第２の絶縁膜２０６の高さがほぼ同じになるように行う。図７はＣＭＰを施してＳｉＮ膜２０３上の第２の絶縁膜２０６を除去した段階を示している。

次に、図８に示すように、例えば１３０度程度に加熱した、りん酸溶液を用いてＳｉＮ膜２０３をエッチング除去する。この時、パッド酸化膜２０２は、りん酸溶液のエッチングのストッパーとして働き、半導体基板２０１がりん酸溶液にさらされないようにできる。以上によって各素子を電気的に分離するためのフィールド絶縁膜が形成できる。フィールド絶縁膜によって、トレンチ２０４の両端を電気的に分離することができ、独立した電位を与えることが可能となる。

次に通常は、Ｎチャネル、Ｐチャネル、それぞれについて、Ｗｅｌｌ形成やＭＯＳ型トランジスタ素子のチャネル領域の濃度調整やパンチスルー防止、等のため、レジストパターン形成と各種イオン注入とレジスト除去のための洗浄を複数回行われるが、ここでは図示しない。通常は例えばＮチャネルの低電圧駆動領域と高耐圧駆動領域にはＰｗｅｌｌ、Ｐチャネル低電圧駆動領域と高耐圧駆動領域にはＮｗｅｌｌが形成される。

Ｎチャネルの低電圧駆動領域のＰｗｅｌｌは、Ｎチャネルの低電圧駆動領域を開口したレジストパターンをマスクとして、ｐ型不純物のホウ素（Ｂ^＋）を、例えば、加速エネルギー２８０ｋｅＶ、注入量１．０×１０^１３／ｃｍ^２、加速エネルギー１２０ｋｅＶ、注入量６．０×１０^１２／ｃｍ^２、加速エネルギー３０ｋｅＶ、注入量１．６×１０^１３／ｃｍ^２の３つの条件で段階的に行う。段階的なイオン注入は、深さ方向の濃度分布を均一にし、引き伸ばし拡散のための高温熱処理を回避するためである。加速エネルギー３０ｋｅＶのホウ素注入は、Ｎチャネル低電圧ＭＯＳトランジスタのしきい値電圧を設定するために行う。

Ｎチャネルの高耐圧駆動領域のＰｗｅｌｌは、Ｎチャネルの高耐圧駆動領域を開口したレジストパターンをマスクとして、ｐ型不純物のホウ素（Ｂ^＋）を、例えば、加速エネルギー２８０ｋｅＶ、注入量１．０×１０^１３／ｃｍ^２、加速エネルギー１２０ｋｅＶ、注入量２．０×１０^１２／ｃｍ^２、加速エネルギー２０ｋｅＶ、注入量１．７×１０^１２／ｃｍ^２の３つの条件で段階的に行う。加速エネルギー２０ｋｅＶのホウ素注入は、Ｎチャネル高耐圧ＭＯＳトランジスタのしきい値電圧を設定するために行う。

Ｐチャネルの低電圧駆動領域のＮｗｅｌｌは、Ｐチャネルの低電圧駆動領域を開口したレジストパターンをマスクとして、ｎ型不純物のリン（Ｐ^＋）を、例えば、加速エネルギー１２８０ｋｅＶ、注入量１．０×１０^１３／ｃｍ^２、加速エネルギー６００ｋｅＶ、注入量４．０×１０^１２／ｃｍ^２、加速エネルギー５０ｋｅＶ、注入量１．４×１０^１３／ｃｍ^２の３つの条件で段階的に行う。段階的なイオン注入は、深さ方向の濃度分布を均一にし、引き伸ばし拡散のための高温熱処理を回避するためである。加速エネルギー５０ｋｅＶのリン注入は、Ｐチャネル低電圧ＭＯＳトランジスタのしきい値電圧を設定するために行う。

Ｐチャネルの高耐圧駆動領域のＮｗｅｌｌは、Ｐチャネルの高耐圧駆動領域を開口したレジストパターンをマスクとして、ｎ型不純物のリン（Ｐ^＋）を、例えば、加速エネルギー１２８０ｋｅＶ、注入量５．０×１０^１２／ｃｍ^２、加速エネルギー５０ｋｅＶ、注入量１．６×１０^１２／ｃｍ^２の２つの条件で段階的に行う。加速エネルギー５０ｋｅＶのホウ素注入は、Ｐチャネル高耐圧ＭＯＳトランジスタのしきい値電圧を設定するために行う。

図９に示すように、複数のｗｅｌｌ形成時のレジスト除去洗浄によって、半導体基板２０１から突出した、第２の絶縁膜２０６の上部肩部は、洗浄による削れによって角が丸くなると同時に、半導体基板２０１から突出度合いが小さいものとなる。また、半導体基板２０１上のパッド酸化膜２０２は、複数のｗｅｌｌ形成時の注入によって、半導体基板２０１が汚染されるのを防止する役割をもつ。

複数のｗｅｌｌ形成のためのイオン注入の後、９５０度程度の熱処理をおこなって、注入した各イオンの活性化と半導体基板２０１の注入ダメージの回復をしてｗｅｌｌ形成が完了する。図９は図示されていないが、Ｎチャネル、Ｐチャネル、それぞれについて、ＷｅｌｌやＭＯＳ型トランジスタ素子のチャネル領域やパンチスルー防止領域が形成された段階を示している。

次に、図１０に示すように、半導体基板２０１上のパッド酸化膜２０２を、希釈したＨＦ系の洗浄液を用いてエッチング除去し、清浄な半導体基板２０１表面を露出させた後、８００度程度のパイロ（ウエット雰囲気）酸化により、半導体基板２０１表面に、第１のゲート酸化膜２０７を形成する。第１のゲート酸化膜２０７は、６ｎｍの膜厚で形成する。第１のゲート酸化膜２０７の膜厚は、６ｎｍより薄くなると、トレンチ２０４と半導体基板２０１の境界部において、後に形成される高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の耐圧劣化が生じる。また、６ｎｍより厚くなると、パイロ酸化によって、半導体基板２０１とトレンチ２０４内部の酸化膜に生じる機械的ストレスが大きくなり、後工程の熱処理の組み合わせによって、半導体基板２０１に結晶欠陥が生じる可能性が高まる。

第１のゲート酸化膜２０７上に第２のゲート酸化膜２０８を形成する。第２のゲート酸化膜２０８は、例えばＳｉＨ_４とＮ_２Ｏの熱分解による減圧気相成長により、膜厚が１８ｎｍ程度で成長する。減圧気相成長で形成するのは、過度な酸化処理のよる、半導体基板２０１とトレンチ２０４内部の酸化膜の熱膨張率の違いや変形による機械的ストレスの増加を防止するためである。機械的ストレスが増加すると、半導体基板２０１に結晶欠陥が生じて、ＭＯＳトランジスタの動作不良やオフリークの増加、フィールド絶縁膜の耐圧不良などによって、半導体集積回路装置の正常動作が不可能となる。

また、第２のゲート酸化膜２０８は、後に形成される高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の一部を構成することとなる。近年の半導体集積回路装置に搭載されるＭＯＳトランジスタのゲート酸化膜は、印加される最大電圧から換算したゲート酸化膜に加わる電界により、その膜厚が選択される。目安の電界は５ＭＶ／ｃｍ程度であり、ゲート酸化膜厚は目安の電界を越えない膜厚で設定される。本発明の実施形態の半導体装置の製造方法によれば、後に形成される高耐圧駆動ＭＯＳトランジスタのゲート酸化膜は、１７ｎｍ〜１８ｎｍの膜厚で形成されるので、そのゲート電極には８．５〜９Ｖの電圧印加が可能となる。それ以上の電圧印加が必要な場合においても、第２のゲート酸化膜２０８の成長膜厚を増加させることにより、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜の膜厚を増加することができる。この場合も半導体基板２０１への酸化処理は伴わないので、半導体基板２０１とトレンチ２０４内部の酸化膜の熱膨張率の違いや変形による機械的ストレスの増加を防止できる。図１０は第１のゲート酸化膜２０７上に第２のゲート酸化膜２０８を形成した段階を示している。

次に、図１１に示すように、低電圧駆動領域のみを露出させたレジストパターンを形成し、低電圧駆動領域の第１のゲート酸化膜２０７と第２のゲート酸化膜２０８をＨＦ系の洗浄液を用いてエッチング除去し、清浄な半導体基板２０１表面を露出させる。レジストパターンを除去し、半導体基板２０１に適切な洗浄を施した後、第３のゲート酸化膜２０９を形成する。第３のゲート酸化膜２０９は、Ｎ_２Ｏガス、あるいは、ＮＯガス中での急速加熱処理により、膜厚３ｎｍ程度で形成する。第３のゲート酸化膜２０９は、微量に窒素を含むＳｉ酸化膜で低電圧駆動ＭＯＳトランジスタのゲート酸化膜を構成することになる。また、第３のゲート酸化膜２０９形成時に、第２のゲート酸化膜２０８にも、Ｎ_２Ｏガス、あるいは、ＮＯガス中での急速加熱処理による酸化処理が施されて、より緻密な信頼性に優れた微量に窒素を含むＳｉ酸化膜に変換される。この時点の高耐圧駆動領域の、第１のゲート酸化膜２０７と第２のゲート酸化膜２０８と第３のゲート酸化膜２０９で構成される複合膜が、高耐圧駆動ＭＯＳトランジスタのゲート酸化膜を構成することになる。図１１は第３のゲート酸化膜２０９を形成した段階を示している。

次に、図１２に示すように、ゲート電極２１０を形成する。導電体膜として、減圧気相成長法によって、膜厚１５０ｎｍのポリシリコン膜を形成する。次に膜厚１５０ｎｍのポリシリコン膜を電気的に縮退させるために、予め所定の場所に不純物イオンを導入する。後にｎ型ＭＯＳトランジスタのゲート電極を形成する領域には、ｎ型の不純物イオン（例えば、リンやヒ素）を導入し、後にｐ型のＭＯＳトランジスタのゲート電極を形成する領域には、ｐ型の不純物イオン（例えばホウ素）を導入する。Ｎチャネル領域は、Ｎチャネルの領域を開口したレジストパターンをマスクとして、ｎ型不純物のリン（Ｐ^＋）を、例えば、加速エネルギー１５ｋｅＶ、注入量５．０×１０^１５／ｃｍ^２の条件で行う。Ｐチャネル領域は、Ｐチャネルの領域を開口したレジストパターンをマスクとして、ｐ型不純物のホウ素（Ｂ^＋）を、例えば、加速エネルギー５ｋｅＶ、注入量３．０×１０^１５／ｃｍ^２の条件で行う。次に、縮小投影露光技術により所定パターンのゲート電極２１０を形成するためのレジストパターンを形成した後、異方性ドライエッチングにより、導電体膜の加工をして、ゲート電極２１０を形成する。レジストパターンは高耐圧駆動領域と低電圧駆動領域、それぞれの、ＮチャネルとＰチャネル領域のゲート電極を形成するためのもので、異方性ドライエッチングにより、全ての領域のゲート電極が同時に形成される。レジストパターンは、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。

次に低電圧駆動ＭＯＳトランジスタと高耐圧駆動ＭＯＳトランジスタのＬＤＤ層を形成する。以下の合計４回のＬＤＤ層形成を行うが、その形成順序は任意の順序で形成してよい。図１３に示すように、Ｎチャネル低電圧ＭＯＳトランジスタのＬＤＤ層２１２は、Ｎチャネルの低電圧駆動領域を開口したレジストパターン２１１をマスクとして、ｐ型不純物の２フッ化ホウ素（ＢＦ_２ ^＋）を、例えば、加速エネルギー５０ｋｅＶ、注入量２．６８×１０^１３／ｃｍ^２の条件で、ｎ型不純物のヒ素（Ａｓ^＋）を、例えば、加速エネルギー１０ｋｅＶ、注入量４．０×１０^１４／ｃｍ^２の条件で２段階に分けてイオン注入を行って形成する。イオン注入を行った後、レジストパターン２１１は、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。ｐ型不純物は半導体版２０１に垂直な方向から２５度傾けた条件で、ゲート電極２１０に水平な２方向と垂直な２方向、合計４方向から注入量の１／４づつの注入量にわけて行う。ｐ型不純物はＮチャネル低電圧ＭＯＳトランジスタのドレインの電圧印可による空乏層の広がりを抑えて、ショートチャネル効果を抑制する。ｎ型不純物は、半導体基板２０１に垂直な方向から行う。ｎ型不純物は後に形成するサイドウォール２１５の下に位置する半導体基板２０１の表面層をｎ型化して、Ｎチャネル低電圧ＭＯＳトランジスタのソース／ドレインの直列抵抗を低くし、駆動能力を大きくすると同時に、後に形成するＮチャネル高濃度拡散層２１６より低い濃度にすることで、Ｎチャネル低電圧ＭＯＳトランジスタのドレイン近傍の電界集中を緩和して、ホットエレクトロンの発生を抑制する。図１３はＮチャネル低電圧ＭＯＳトランジスタのＬＤＤ層２１２を形成した段階を示している。

次に、Ｐチャネル低電圧ＭＯＳトランジスタのＬＤＤ層を形成する方法について説明する。直接図面では示していないが、図１３でＮチャネル低電圧ＭＯＳトランジスタのＬＤＤ層２１２を形成する段階を示しているが、Ｐチャネルについても、図１３で代用して説明する。ＮチャネルとＰチャネルは、通常は半導体基板２０１上の別の領域に形成されている。

Ｐチャネル低電圧ＭＯＳトランジスタのＬＤＤ層２１２は、Ｐチャネルの低電圧駆動領域を開口したレジストパターン２１１をマスクとして、ｎ型不純物のヒ素（Ａｓ^＋）を、例えば、加速エネルギー１４０ｋｅＶ、注入量２．５２×１０^１３／ｃｍ^２の条件で、ｐ型不純物の２フッ化ホウ素（ＢＦ_２ ^＋）を、例えば、加速エネルギー８ｋｅＶ、注入量８．０×１０^１３／ｃｍ^２の条件で２段階に分けてイオン注入を行って形成する。イオン注入を行った後、レジストパターン２１１は、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。ｎ型不純物は半導体版２０１に垂直な方向から２５度傾けた条件で、ゲート電極２１０に水平な２方向と垂直な２方向、合計４方向から注入量の１／４づつの注入量にわけて行う。ｎ型不純物はＰチャネル低電圧ＭＯＳトランジスタのドレインの電圧印可による空乏層の広がりを抑えて、ショートチャネル効果を抑制する。ｐ型不純物は、半導体基板２０１に垂直な方向から行う。ｐ型不純物は後に形成するサイドウォール２１５の下に位置する半導体基板２０１の表面層をｐ型化して、Ｐチャネル低電圧ＭＯＳトランジスタのソース／ドレインの直列抵抗を低くし、駆動能力を大きくする。

図１４に示すように、Ｎチャネル高耐圧ＭＯＳトランジスタのＬＤＤ層２１４は、Ｎチャネルの高耐圧駆動領域を開口したレジストパターン２１３をマスクとして、ｎ型不純物のリン（Ｐ^＋）を、例えば、加速エネルギー５０ｋｅＶ、注入量１．２×１０^１３／ｃｍ^２の条件でイオン注入を行って形成する。イオン注入を行った後、レジストパターン２１３は、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。ｎ型不純物は半導体版２０１に垂直な方向から２５度傾けた条件で、ゲート電極２１０に水平な２方向と垂直な２方向、合計４方向から注入量の１／４づつの注入量にわけて行う。ｎ型不純物は後に形成するサイドウォール２１５の下に位置する半導体基板２０１の表面層をｎ型化して、Ｎチャネル高耐圧ＭＯＳトランジスタのソース／ドレインの直列抵抗を低くし、駆動能力を大きくすると同時に、後に形成するＮチャネル高濃度拡散層２１６より低い濃度にすることで、Ｎチャネル高耐圧ＭＯＳトランジスタのドレイン近傍の電界集中を緩和して、ホットエレクトロンの発生を抑制する。図１４はＮチャネル高耐圧ＭＯＳトランジスタのＬＤＤ層２１４を形成した段階を示している。

次にＰチャネル高耐圧ＭＯＳトランジスタのＬＤＤ層を形成する方法について説明する。直接図面では示していないが、図１４でＮチャネル高耐圧ＭＯＳトランジスタのＬＤＤ層２１４を形成する段階を示しているが、Ｐチャネルについても、図１４で代用して説明する。ＮチャネルとＰチャネルは、通常は半導体基板２０１上の別の領域に形成されている。

Ｐチャネル高耐圧ＭＯＳトランジスタのＬＤＤ層２１４は、Ｐチャネルの高耐圧駆動領域を開口したレジストパターン２１３をマスクとして、ｐ型不純物のホウ素（Ｂ^＋）を、例えば、加速エネルギー２０ｋｅＶ、注入量１．３２×１０^１３／ｃｍ^２の条件でイオン注入を行って形成する。イオン注入を行った後、レジストパターン２１３は、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。ｐ型不純物は半導体版２０１に垂直な方向から２５度傾けた条件で、ゲート電極２１０に水平な２方向と垂直な２方向、合計４方向から注入量の１／４づつの注入量にわけて行う。ｐ型不純物は後に形成するサイドウォール２１５の下に位置する半導体基板２０１の表面層をｐ型化して、Ｐチャネル高耐圧ＭＯＳトランジスタのソース／ドレインの直列抵抗を低くし、駆動能力を大きくする。

続いて熱処理による不純物の活性化を行い、低電圧駆動ＭＯＳトランジスタと高耐圧駆動ＭＯＳトランジスタの電気的に活性なＬＤＤ層を形成する。

次に、図１５に示すように、比較的低温の減圧気相成長により絶縁膜を形成した後、異方性ドライエッチにより全面エッチバックを行って、ゲート電極２１０の側壁にサイドウォール２１５を形成する。絶縁膜はＴＥＯＳの熱分解による減圧気相成長により、膜厚が１２０ｎｍ程度のＳｉ酸化膜で形成する。あるいは、ＴＥＯＳの熱分解による減圧気相成長による膜厚が２０ｎｍ程度のＳｉ酸化膜と、減圧気相成長による膜厚が１００ｎｍ程度のＳｉ窒化膜（ＳｉＮ）の２層膜や、ＴＥＯＳの熱分解による減圧気相成長による膜厚が２０ｎｍ程度のＳｉ酸化膜と、プラズマ気相成長による膜厚が１００ｎｍ程度のＳｉ窒化膜の２層膜で形成する。

次に、図１６に示すように、低電圧駆動ＭＯＳトランジスタと高耐圧駆動ＭＯＳトランジスタの高濃度拡散層を形成する。以下の合計２回の高濃度拡散層形成を行うが、その形成順序は任意の順序で形成してよい。図１６はＮチャネル高濃度拡散層２１６を形成した段階を示している。

Ｎチャネル高濃度拡散層２１６は、Ｎチャネル低電圧駆動領域とＮチャネル高耐圧駆動領域を開口したレジストパターンをマスクとして、ｎ型不純物のヒ素（Ａｓ^＋）を、例えば、加速エネルギー２０ｋｅＶ、注入量３．０×１０^１４／ｃｍ^２の条件で、ｎ型不純物のヒ素（Ａｓ^＋）を、例えば、加速エネルギー５０ｋｅＶ、注入量３．０×１０^１５／ｃｍ^２の条件で２段階に分けてイオン注入を行って形成する。イオン注入を行った後、レジストパターンは、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。１回目のｎ型不純物のヒ素注入は、２回目のｎ型不純物のヒ素注入がチャネリングにより、ゲート電極２１０を突き抜けて、半導体基板２０１に到達することを防止するため、ゲート電極２１０表面をアモルファス化するために行う。

次にＰチャネル高濃度拡散層を形成する方法について説明する。直接図面では示していないが、図１６でＮチャネル高濃度拡散層２１６を形成する段階を示しているが、Ｐチャネルについても、図１６で代用して説明する。ＮチャネルとＰチャネルは、通常は半導体基板２０１上の別の領域に形成される。

Ｐチャネル高濃度拡散層２１６は、Ｐチャネル低電圧駆動領域とＰチャネル高耐圧駆動領域を開口したレジストパターンをマスクとして、ｐ型不純物のホウ素（Ｂ^＋）を、例えば、加速エネルギー５ｋｅＶ、注入量２．０×１０^１５／ｃｍ^２の条件でイオン注入を行って形成する。イオン注入を行った後、レジストパターンは、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去する。

次に図では示していないが、上部にシリサイド層２１７（図１７）を形成しない高濃度拡散層２１６とゲート電極２１０の形成方法について説明する。半導体基板２０１上に減圧気相成長、あるいは、常圧気相成長によりＳｉ酸化膜を形成する。Ｓｉ酸化膜は３０ｎｍ〜５０ｎｍの膜厚で形成する。所定のレジストパターンを形成後、ＨＦ系のウエットエッチングにより、Ｓｉ酸化膜のみ除去する。所定のレジストパターンは、後のシリサイド層２１７を形成する時に、シリサイド層２１７を形成しない領域をマスクするものである。所定のレジストパターンを除去した後、半導体基板２０１上の一部領域に、減圧気相成長、あるいは、常圧気相成長によりＳｉ酸化膜が残され、後のシリサイド層２１７が形成されない。

シリサイド層２１７を形成しない目的は、高濃度拡散層２１６やゲート電極２１０を高抵抗に保ち、抵抗素子とし機能させたり、入出力ＭＯＳトランジスタのサージ耐圧を高く保つため、などである。これらは、半導体集積回路装置の機能に応じて、シリサイド層２１７を形成しない領域が選択される。

その後、熱処理を加えて、高濃度拡散層２１６を電気的に活性化させる。ここでは、例えば１０００℃ １０秒の熱処理をくわえる。熱処理により、イオン注入により乱された結晶状態の回復と電気的に活性な高濃度拡散層２１６が形成される。

次に、図１７に示すように、半導体基板２０１上にＴｉＮ／Ｃｏ膜を全面に堆積して熱処理を施すことによって、露出したゲート電極２１０と高濃度拡散層２１６の表面に、シリサイド層２１７を形成する。ＴｉＮ／Ｃｏ膜は、Ａｒプラズマ（ＲＦクリーニング）により、露出した半導体基板２０１とゲート電極２１０の表面を清浄にした後、スパッタリングによるＣｏ層の堆積と反応性スパッタリングによるＴｉＮ層の堆積を順次行うことにより形成する。それぞれ膜厚はＣｏが８ｎｍ程度、ＴｉＮが２０ｎｍ程度で形成する。Ａｒプラズマによるクリーニングは、Ｃｏ層と露出したゲート電極２１０と高濃度拡散層２１６の表面のＳｉとの反応を安定化し、より耐熱性に優れたシリサイド層２１７を形成するために行う。Ｃｏ層は後の熱処理で、露出したゲート電極２１０と高濃度拡散層２１６の表面にシリサイド層２１７を形成する。ＴｉＮ層はＣｏ層の酸化を防止するために形成する。

続いて、窒素雰囲気中で５００℃ ６０秒程度の熱処理を行う。この処理により、露出したゲート電極２１０と高濃度拡散層２１６の表面はシリサイデーションがなされる。露出したゲート電極２１０と高濃度拡散層２１６以外の領域の未反応のＴｉＮ／Ｃｏを、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液、等によりエッチング除去した後、窒素雰囲気中で８００℃ １０秒程度の熱処理を行う。これによりシリサイド層２１７が形成される。図１７はシリサイド層２１７が形成された段階を示している。

シリサイド層２１７は、ゲート電極２１０と高濃度拡散層２１６を低抵抗化するため、及び、後に形成する第１の密着層２２０（図１９）との接触を安定化、及び、低抵抗化するために形成する。

次に、図１８に示すように、シリサイド層２１７を形成した半導体基板２０１上に、層間絶縁膜２１８を形成する。層間絶縁膜２１８は、常圧気相成長法で成長させたＢＰＳＧ膜やプラズマ気相成長法で成長させたＳｉ酸化膜で形成され、その単層膜や、あるいは複数層を組み合わせた多層膜で形成する。プラズマ気相成長法で成長させたＳｉＮ膜を組み合わせた多層膜でもよい。ここでは、膜厚が１００ｎｍ程度のＢＰＳＧ膜と、膜厚が３００ｎｍ程度のＳｉ酸化膜と、膜厚が９００ｎｍ程度のＢＰＳＧ膜を形成した後、ＣＭＰを行って平坦化処理を施し、最終的に８００ｎｍ程度に仕上げた絶縁膜を層間絶縁膜２１８とする。層間絶縁膜２１８は半導体基板２０１上に形成したシリサイド層２１７と、下部にバリアメタル層２２２を形成した配線層２２３との絶縁耐圧を確保するために設ける（図１９）。

次に、層間絶縁膜２１８には、縮小投影露光技術により所定パターンのコンタクト穴２１９を形成するためのレジストパターンを形成した後、異方性ドライエッチングにより、層間絶縁膜２１８を加工をして、コンタクト穴２１９を形成する。この時、コンタクト穴２１９の底部のシリサイド層２１７が露出するように、異方性ドライエッチングを行う。また、コンタクト穴２１９は、ここでは、２００ｎｍ程度の直径で形成する。続いて、コンタクト穴２１９を形成するためのレジストパターンは、酸素プラズマ処理による灰化処理と、硫酸と過酸化水素水、あるいは、アンモニアと過酸化水素水の混合溶液による洗浄により除去して、層間絶縁膜２１８の表面とコンタクト穴２１９の内部表面を露出させる。図１８はコンタクト穴２１９を開口した段階を示している。

次に、図１９に示すように、層間絶縁膜２１８を形成した半導体基板２０１上には、密着層２２０を形成する。密着層２２０はＡｒプラズマ（ＲＦクリーニング）により、コンタクト穴２１９低部に露出したシリサイド層２１７の表面を清浄にした後、スパッタリングによるＴｉ層の堆積と気相成長法によるＴｉＮ層の堆積を順次行うことにより形成する。それぞれ膜厚はＴｉ層が２０ｎｍ程度、ＴｉＮ層が７ｎｍ程度で形成する。Ｔｉ層は層間絶縁膜２１８の表面と、コンタクト穴２１９の底部では膜厚が２０ｎｍ程度、コンタクト穴２１９の側面には、ほとんど成長しない条件で形成する。また、ＴｉＮ膜は層間絶縁膜２１８の表面と、コンタクト穴２１９の底部と側面、全てにおいてコンフォーマルな膜厚で形成する。続いて、窒素雰囲気中で６５０℃ ３０秒程度の熱処理を行う。Ｔｉ層は、層間絶縁膜２１８への密着力の強化と、コンタクト穴２１９の底部の露出したシリサイド層２１７との接触を安定化するために形成する。ＴｉＮ層は、導電体プラグ２２１の材料の拡散防止層とするために形成する。

次に、密着層２２０を形成した半導体基板２０１上に、導電体プラグ２２１を形成するための導電膜を形成する。導電膜は、半導体基板２０１の表面と、コンタクト穴２１９の底部と側面、全てにおいてコンフォーマルな膜厚で形成し、コンタクト穴２１９を充填する。ここでは、成長膜厚をコンタクト穴２１９の直径程度で設定して、プラズマ気相成長法により膜厚が４００ｎｍ程度のＷ膜を形成する。続いて導電層にＣＭＰ処理を施して、密着層２２０上の導電層を全て除去し、コンタクト穴２１９の内部にのみ残すようにする。また、この時、ＣＭＰ処理時は導電層だけでなく、層間絶縁膜２１８上の密着層２２０を同時に除去して、層間絶縁膜２１８の表面を露出させる。以上によって、導電体プラグ２２１を形成する。導電体プラグ２２１はシリサイド層２１７を上部に形成したゲート電極２１０、高濃度拡散層２１７と下部にバリアメタル層２２２を形成した配線層２２３を電気的に接続するために形成する。

次に、導電体プラグ２２１を形成した層間絶縁膜２２８上に、バリアメタル層２２２と配線層２２３と反射防止膜層２２４を順次形成する。バリアメタル層２２２は、導電体プラグ２２１と接触を密にして電気的に安定化するため、および上部に形成する配線層２２３の結晶性を整え、熱応力等による配線層２２３の断線を防止するために形成する。配線層２２３は電気抵抗を下げるために形成する。反射防止膜層２２４は、バリアメタル層２２２と配線層２２３と反射防止膜層２２４を所定のパターンに加工する時、縮小投影露光技術により形成するレジストパターンを、よりマスクパターンに忠実に転写するために形成する。ここでは、バリアメタル層２２２は、膜厚がそれぞれ、下層２０ｎｍと上層２０ｎｍのＴｉ膜とＴｉＮ膜で形成する。また、配線層２２３は、膜厚が４００ｎｍのアルミ合金で形成する。また、反射防止膜層２２４は、膜厚がそれぞれ、下層５ｎｍと上層２０ｎｍのＴｉ膜とＴｉＮ膜で形成する。

次に、縮小投影露光技術により所定パターンのレジストパターンを形成した後、異方性ドライエッチングにより、バリアメタル層２２２と配線層２２３と反射防止膜層２２４を加工する。図２０はバリアメタル層２２２と配線層２２３と反射防止膜層２２４を加工した段階を示している。バリアメタル層２２２と配線層２２３と反射防止膜層２２４によって、高速ロジック回路に混載された、ＮチャネルとＰチャネルからなる低電圧駆動ＭＯＳトランジスタや、周辺回路に混載されたＮチャネルとＰチャネルからなる高耐圧駆動ＭＯＳトランジスタが、電気的に接続され機能をなすようになる。

この後、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設けた半導体集積回路装置の製造方法では、既知の多層配線形成技術により、多層の層間絶縁膜や多層の配線層と、上下の配線層を接続するコンタクト穴を形成することにより、より高機能、複雑な半導体集積回路装置を形成するものであるが、以降の説明については省略する。

本発明に係る半導体装置およびその製造方法は、高速ロジック回路とその周辺回路（Ｉ／Ｏ回路やアナログインターフェース回路）とを同一半導体基板内に設け、比較的ゲート酸化膜厚が薄く微細な低電圧駆動ＭＯＳトランジスタと、比較的ゲート酸化膜が厚くゲート長が長い高耐圧駆動ＭＯＳトランジスタを有する構成において、特にＳＴＩを用いたフィールド絶縁膜を有する場合に、半導体基板に生じる結晶欠陥の発生を抑制しつつ、信頼性に優れたゲート酸化膜を形成するにおいて有効である。具体的には、液晶表示装置の高精細度化に伴い、液晶パネル駆動用の半導体装置に大容量の高速メモリー等、大規模回路を搭載するために、低電圧駆動領域の微細化、フィールド絶縁膜の微細化が進められ、ＬＯＣＯＳ法に変わって、ＳＴＩを用いた液晶表示装置等に有用である。

本発明の第１の実施の形態における半導体装置の断面図である。 本発明の第１の実施の形態における半導体装置の平面模式図である。 本発明の第１の実施の形態における半導体装置の断面図である。 本発明の第２の実施の形態における半導体装置の製造方法の初期段階の一部工程断面図である。 図４に続く工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 図７に続く工程断面図である。 図８に続く工程断面図である。 図９に続く工程断面図である。 図１０に続く工程断面図である。 図１１に続く工程断面図である。 図１２に続く工程断面図である。 図１３に続く工程断面図である。 図１４に続く工程断面図である。 図１５に続く工程断面図である。 図１６に続く工程断面図である。 図１７に続く工程断面図である。 図１８に続く工程断面図である。

符号の説明

１０１ 半導体基板
１０２ 高耐圧駆動ＭＯＳトランジスタのゲート酸化膜
１０３ 低電圧駆動ＭＯＳトランジスタのゲート酸化膜
１０４ トレンチ
１０５ 第１の絶縁膜
１０６ 第２の絶縁膜
１０７ 低電圧駆動ＭＯＳトランジスタのＬＤＤ層
１０８ 高耐圧駆動ＭＯＳトランジスタのＬＤＤ層
１０９ シリサイド層
１１０ ゲート電極
１１１ 高濃度拡散層
１１２ サイドウォール
１１３ 層間絶縁膜
１１４ 密着層
１１５ 導電体プラグ
１１６ バリアメタル層
１１７ 導電体層
１１８ 反射防止膜層
１５０ フィールド絶縁膜の領域
１５１ 活性領域
１５２ ゲート電極配線領域
１５３ コンタクト形成領域
２０１ 半導体基板
２０２ パッド酸化膜
２０３ ＳｉＮ膜
２０４ トレンチ
２０５ 第１の絶縁膜
２０６ 第２の絶縁膜
２０７ 第１のゲート酸化膜
２０８ 第２のゲート酸化膜
２０９ 第３のゲート酸化膜
２１０ ゲート電極
２１１ 低電圧駆動領域以外を被うレジストパターン
２１２ 低電圧駆動ＭＯＳトランジスタのＬＤＤ層
２１３ 高耐圧駆動領域以外を被うレジストパターン
２１４ 高耐圧駆動ＭＯＳトランジスタのＬＤＤ層
２１５ サイドウォール
２１６ 高濃度拡散層
２１７ シリサイド層
２１８ 層間絶縁膜
２１９ コンタクト穴
２２０ 密着層
２２１ 導電体プラグ
２２２ バリアメタル層
２２３ 導電体層
２２４ 反射防止膜層

Claims (22)

1. 一つの半導体基板上に互いに区画された、高耐圧ＭＯＳトランジスタを有する高耐圧駆動領域と、低電圧駆動ＭＯＳトランジスタを有する低電圧駆動領域と、前記高耐圧ＭＯＳトランジスタと前記低電圧駆動ＭＯＳトランジスタを電気的に絶縁分離するためのフィールド絶縁膜とを備える半導体装置であって、
   前記高耐圧駆動ＭＯＳトランジスタを構成する第１のゲート絶縁膜は、
   半導体基板を酸化成長させたＳｉ酸化膜と、減圧気相成長により成長させたＳｉ酸化膜とで構成される２層膜を、
   酸化すると共に、微量に窒素を含むＳｉ酸化膜を順次成長させたＳｉ酸化膜系の絶縁膜で構成され、
   前記低電圧駆動ＭＯＳトランジスタを構成する第２のゲート絶縁膜は、酸化成長させた、微量に窒素を含むＳｉ酸化膜系の絶縁膜で構成されていることを特徴とする半導体装置。
2. 前記減圧気相成長により成長させたＳｉ酸化膜は、ＳｉＨ_４とＮ_２Ｏの混合ガスの熱分解による減圧気相成長で成長させたＳｉ酸化膜で構成されている請求項１記載の半導体装置。
3. 前記減圧気相成長により成長させたＳｉ酸化膜は、フィールド絶縁膜上部へ渡る連続したコンフォーマルな膜厚のＳｉ酸化膜で構成されている請求項１記載の半導体装置。
4. 前記低電圧駆動領域に形成した低電圧駆動ＭＯＳトランジスタのゲート電極長は、前記高耐圧駆動領域に形成した高耐圧駆動ＭＯＳトランジスタのゲート電極長より小さく構成されている請求項１記載の半導体装置。
5. 前記半導体基板を酸化成長させたＳｉ酸化膜は、パイロ酸化により膜厚が５ｎｍから７ｎｍで構成されている請求項１記載の半導体装置。
6. 前記高耐圧ＭＯＳトランジスタは、前記高耐圧駆動領域に前記第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記第１のゲート電極に整合され、前記高耐圧駆動領域の導電型とは反対の導電型を示す第１の領域と、前記第１の領域上であって、前記第１のゲート電極の側壁に設けられた第１のサイドウォールと、前記第１のサイドウォールによって整合され、前記第１の領域と同一導電型を示し、第１の領域に接する第２の領域とからなり、
   前記低電圧駆動ＭＯＳトランジスタは、前記低電圧駆動領域に前記第２のゲート絶縁膜を介して設けられた第２のゲート電極と、前記第２のゲート電極に整合され、前記低電圧駆動領域の導電型とは反対の導電型を示す第３の領域と、前記第３の領域上であって、前記第２のゲート電極の側壁に設けられた第２のサイドウォールと、前記第２のサイドウォールによって整合され、前記第３の領域と同一導電型を示し、第２の領域に接する第４の領域とからなり、
   前記高耐圧駆動領域に設けられた第１の溝に第１のフィールド絶縁膜が充填され、
   前記低電圧駆動領域に設けられた第２の溝に第２のフィールド絶縁膜が充填されている請求項１記載の半導体装置。
7. 前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりその膜厚が厚く形成されている請求項６記載の半導体装置。
8. 前記第１のフィールド絶縁膜と前記第２のフィールド絶縁膜は、半導体基板に接する熱酸化で構成したＳｉ酸化膜とその内部を充填する気相成長で堆積したＳｉ酸化膜とで構成される請求項６記載の半導体装置。
9. 前記第１のゲート電極と、前記第２のゲート電極は、ポリシリコン膜を主体として構成され、半導体基板の導電型とは反対の導電型を示す不純物がドーピングされて構成されている請求項６記載の半導体装置。
10. 前記第１の領域は前記第３の領域より、不純物濃度分布が、厚みが厚く、濃度が薄く構成されている請求項６記載の半導体装置。
11. 前記第２の領域は前記第４の領域と、不純物濃度分布が等しく構成されている請求項６記載の半導体装置。
12. 前記第１のサイドウォールと、前記第２のサイドウォールは、半導体基板表面と水平な方向について、その幅が等しく構成されている請求項６記載の半導体装置。
13. 前記第１の溝と、前記第２の溝は、その深さが等しく構成されている請求項６記載の半導体装置。
14. 一つの半導体基板上に互いに区画された、高耐圧ＭＯＳトランジスタを有する高耐圧駆動領域と、低電圧駆動ＭＯＳトランジスタを有する低電圧駆動領域を備える半導体装置の製造方法であって、
    前記高耐圧駆動領域と前記低電圧駆動領域の前記半導体基板上にパイロ酸化により第１のＳｉ酸化膜を形成する工程と、
    前記第１のＳｉ酸化膜上にＳｉＨ_４ガスの熱分解による減圧気相成長により第２のＳｉ酸化膜を形成する工程と、
    前記半導体基板上の前記低電圧駆動領域の前記第１のＳｉ酸化膜と前記第２のＳｉ酸化膜を除去して、前記低電圧駆動領域の前記半導体基板表面を露出させる工程と、
    Ｎ_２Ｏガス中で加熱することにより、前記低電圧駆動領域の前記半導体基板上に微量の窒素を含有した第３のＳｉ酸化膜を形成すると同時に、前記高耐圧駆動領域の前記半導体基板上に形成されている前記第２のＳｉ酸化膜を耐圧特性に優れるＳｉ酸化膜に改質させ、前記第１のＳｉ酸化膜と改質させた第２のＳｉ酸化膜からなる第４のＳｉ酸化膜を形成する工程と、
    前記高耐圧駆動領域と前記低電圧駆動領域の前記半導体基板上にゲート電極を形成する工程と、
    前記低電圧駆動領域に形成した前記第３のＳｉ酸化膜をゲート酸化膜とする前記低電圧駆動ＭＯＳトランジスタを形成する工程と、
    前記高耐圧駆動領域に形成した前記第４のＳｉ酸化膜をゲート酸化膜とする前記高耐圧駆動ＭＯＳトランジスタを形成する工程とを含む半導体装置の製造方法。
15. 前記第２のＳｉ酸化膜は、ＳｉＨ_４とＮ_２Ｏの混合ガスによる熱分解を利用した減圧気相成長により形成する請求項１４記載の半導体装置の製造方法。
16. 高耐圧駆動領域に形成した前記第４のＳｉ酸化膜は、前記第１のＳｉ酸化膜の成長膜厚を固定して、前記第２のＳｉ酸化膜の成長膜厚を変化させることで、所望の膜厚に形成する請求項１４記載の半導体装置の製造方法。
17. 前記第３のＳｉ酸化膜は、Ｎ_２ＯガスかＮＯガスを含む雰囲気中で最高到達温度が１０００℃以上の急速加熱により形成する請求項１４記載の半導体装置の製造方法。
18. 前記第１のＳｉ酸化膜は５ｎｍから７ｎｍの膜厚で形成する請求項１４記載の半導体装置の製造方法。
19. 前記第１のＳｉ酸化膜を形成する前に、前記高耐圧駆動領域と前記低電圧駆動領域の前記半導体基板上に溝と前記溝へのＳｉ酸化膜の埋め込みによりフィールド絶縁膜を形成する工程を含み、
    前記ゲート電極を形成する工程は、前記高耐圧駆動領域の前記第３のＳｉ酸化膜上に第１のゲート電極を形成すると同時に、前記低電圧駆動領域の前記第４のＳｉ酸化膜上に第２のゲート電極を形成する工程とからなり、
    前記低電圧駆動ＭＯＳトランジスタと前記高耐圧ＭＯＳトランジスタを形成する工程は、前記第１のゲート電極に整合され、前記高耐圧駆動領域主面の導電型とは反対の導電型を示す第１の領域を形成する工程と、
    前記第２のゲート電極に整合され、前記低電圧駆動領域主面の導電型とは反対の導電型を示す第２の領域を形成する工程と、
    前記第１の領域と前記第２の領域上であって、前記第１のゲート電極の側壁と前記第２のゲート電極の側壁にサイドウォールを形成する工程と、
    前記サイドウォールによって整合され、前記高耐圧駆動領域の前記第１の領域と同一導電型を示す第１の領域に接する第３の領域を形成すると同時に、前記サイドウォールによって整合され、前記低電圧駆動領域の前記第２の領域と同一導電型を示す第２の領域に接する第４の領域を形成する工程とからなる請求項１４記載の半導体装置の製造方法。
20. 前記低電圧駆動領域に形成した前記第３のＳｉ酸化膜をゲート酸化膜とする低電圧駆動ＭＯＳトランジスタの第２のゲート電極の長さは、前記高耐圧駆動領域に形成した前記第４のＳｉ酸化膜をゲート酸化膜とする高耐圧駆動ＭＯＳトランジスタの第１のゲート電極の長より小さく形成する請求項１９記載の半導体装置の製造方法。
21. 前記高耐圧駆動領域に形成した前記第１の領域と、前記低電圧駆動領域に形成した前記第２の領域は、イオン注入によって形成し、前記第２の領域を形成するイオン注入は、前記第１の領域を形成するイオン注入より、加速エネルギーが低く、注入量が多い条件で行う請求項１９記載の半導体装置の製造方法。
22. 前記高耐圧駆動領域に形成した前記第３の領域と、前記低電圧駆動領域に形成した前記第４の領域は、イオン注入によって形成し、前記第３の領域を形成するイオン注入と、前記第４の領域を形成するイオン注入は、加速エネルギーと注入量が同じ条件で行う請求項１９記載の半導体装置の製造方法。

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