CN112563277A - NOR flash单元结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种NOR flash单元结构，包括形成在半导体衬底上的有源区和隔离区，自下而上顺序形成在闪存存储区有源区上的隧穿氧化硅层、浮栅极、ONO介质层和控制栅，控制栅两侧的源极和漏极，其源极引出区和控制栅引出区的有源区和隔离区上形成有：逻辑区高压器件氧化硅层，其形成在源极两侧的有源区上；控制栅，形成在逻辑区高压器件氧化硅层和隔离区上；隔离侧墙，其形成在各控制栅和逻辑区高压器件氧化硅层的两侧；层间介质层，其覆盖控制栅、源极和隔离侧墙；以及，源极和控制栅极引出结构。本发明还公开了一种NOR flash单元结构制造方法。本发明能抑制接触孔与控制栅极之间短接和控制栅极之间的漏电。
Description
技术领域
本发明涉及集成电路生产制造领域，特别是涉及特别是涉及一种NOR(或非型)flash(闪存)单元结构。本发明还涉及一种NOR flash单元结构制造方法。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量 闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点 的日益成熟，也督促闪存单元用高节点的技术进行生产。意味着需要将闪存单元的尺寸 进行缩减，降低的闪存单元的有源区宽度和沟道的长度，都会使闪存单元的性能受到影 响。
现有技术节点对于常规的NOR flash继续进行缩减的方法主要是利用工艺的优化来 弥补尺寸的缩减。目前从65NOR到55NOR，从而到50NOR的纵向缩减主要是通过缩减相 邻控制栅极之间的距离，然后通过优化接触孔到控制栅极的介质，以及后续控制栅极之 间填充条件来进行，正常的平面结构如图1所示，包括存储区域，源极引出区域，控制 栅极引出区域三个部分。按照现有的规则版图，继续缩减后源极距离控制栅极之间的 距离也会降低，而且这部分存在四边倾斜的控制栅极包围的区域。在NOR flash技术中， 为了提高闪存单元的密度而提出的源极自对准技术(D.N.Tang and W.J.Lu,
“Process for Self Aligning a Source region with a Field Oxide Regionand a Poly-silicon Gate,”U.S.Patent 5,120,671,June 1992.)(self-align-source)使用已经形成的闪存控制栅极来作为对准的依据，这种结构已经成为65nm节点的主流 工艺。这种方法在SAS刻蚀时会消耗大约200A的硅如图2所示。对于这个区域的引出 区域，使这个区域在进行层间介质层填充前的深度比较高，环境复杂，不利于填充。对 于控制栅极引出的区域，这个部分包括在有源区以及隔离区域的控制栅极，小块的有 源区，非规则的控制栅极，这个区域的控制栅极高度在层间介质层填充前也存在深宽比 大的区域，控制栅极小的区域，对于后续的层间介质层之间的填充很不利，如图3所示。 如果出现空洞(Void)将会导致接触孔(CT)与控制栅极的的短接(Bridge)，从而导致编 程(PGM)，以及擦除(ERS)出现问题，特别是对于擦除操作，正常的操作是控制栅极施加 负压，衬底加正压，源极浮接，而漏极与控制栅极短接后，导致源极与衬底的结直接导 通，控制栅极电压不能保持，擦除效率下降，甚至不能进行操作。将会导致源极接触孔 与控制栅极距离近，经过存储单元多次的编程和擦除的耐久性(endurance)，这个区域 的强电场将会导致介质的损伤和漏电，也会导致后续的擦除问题如图4所示的操作条件。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现 有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种能抑制接触孔与控制栅极之间短接和控制栅 极之间漏电的NOR flash单元结构。
本发明要解决的另一技术问题是提供一种能抑制接触孔与控制栅极之间短接和控 制栅极之间的漏电NOR flash单元结构制造方法。
为解决上述技术问题，本发明提供的OR flash单元结构，包括形成在半导体衬底上的有源区和隔离区，自下而上顺序形成在闪存存储区有源区上的隧穿氧化硅层、浮栅极、ONO介质层和控制栅，控制栅两侧的源极和漏极，其源极引出区和控制栅引出区的 有源区和隔离区上形成有：
逻辑区高压器件氧化硅层，其形成在源极两侧的有源区上；
控制栅，形成在逻辑区高压器件氧化硅层和隔离区上；
隔离侧墙，其形成在各控制栅和逻辑区高压器件氧化硅层的两侧；
层间介质层，其覆盖控制栅、源极和隔离侧墙；
以及，源极和控制栅极引出结构。
可选择的，进一步改进所述的NOR flash单元结构，所述部半导体衬底为硅衬底。
可选择的，进一步改进所述的NOR flash单元结构，所述ONO介质层包括氧化硅层、氮化硅层和氧化硅层。
可选择的，进一步改进所述的NOR flash单元结构，所述逻辑区高压器件氧化硅层的厚度范围是100埃-200埃。
可选择的，进一步改进所述的NOR flash单元结构，所述源极为N+注入区。
本发明提供一种NOR flash单元结构制造方法，包括以下步骤：
S1，提供半导体衬底；
S2，在半导体衬底上形成有源区和隔离区；
S3，在有源区和隔离区上刻蚀制作隧穿氧化硅层、浮栅极和ONO介质层；
S4，保留闪存存储区的ONO介质层和浮栅，去除源极引出区和控制栅引出区ONO介质层和浮栅；
S5，逻辑器件区沉积氧化硅形成逻辑区高压器件氧化硅层；
S6，形成控制栅；
S7，形成隔离侧墙
S8，刻蚀及离子注入形成源极和漏极；
S9，层间介质层填充；
S10，源极、漏极和控制栅极引出及后段工艺。
可选择的，进一步改进所述的NOR flash单元结构制造方法，所述部半导体衬底为硅衬底。
可选择的，进一步改进所述的NOR flash单元结构制造方法，所述ONO介质层包括氧化硅层、氮化硅层和氧化硅层。
可选择的，进一步改进所述的NOR flash单元结构制造方法，所述逻辑区高压器件氧化硅层的厚度范围是100埃-200埃。
可选择的，进一步改进所述的NOR flash单元结构制造方法，所述源极为N+注入区。
如图5所示，现有浮栅结构闪存存储单元版图沿图1中aa’,bb’方向。与正常的 存储单元一样结构，总高度为H。源极和控制栅极引出区的有源区控制栅极距离D，深 宽比分别为H’/D和H/D，隔离区的宽度为d，深宽比为H/d.H’>H。如图6所示， 闪存区域进行钨塞填充和研磨后的示意图，源极区空洞导致漏极接触孔与控制栅极短 接，以及控制栅极细缝两个栅极经过长时间操作后易出现短接，影响闪存的操作和可靠 性。如图7所示，继续以图1中浮栅结构闪存存储单元版图沿aa’,bb’方向为例，本 发明的源极和控制栅极引出区无浮栅极以及ONO介质层，底部原有的隧穿氧化硅变为逻 辑区高压器件氧化硅，不影响CG的导通，在有源区总高度为h’，在隔离区高度为h， 深宽比分别为h’/D，h/d，均低于原有H’/D，H/d。
本发明通过在闪层间介质层(ONO)去除区域时，将闪存源极和控制栅极引出区域的 层间介质层和浮栅极多晶硅一起去除。降低闪存中源极和控制栅极引出区域的深宽比，使这个区域易于进行层间介质的填充，防止接触孔与栅极短接，以及控制栅极之间长 时间操作的漏电。经过闪存有源区的控制栅极下位逻辑区高压器件氧化硅，对于沟道的 有效电场降低，可以防止施加在控制栅极上电压对于有源区的影响。
如图8-图12结构和效果对比可知，本发明从提高源极和控制栅极引出区域的层间介质层填充能力出发，通过在去除逻辑器件区的闪存层间介质层(ONO)和浮栅多晶硅时，将源极和控制栅极引出区域的闪存层间介质层(ONO)和浮栅多晶硅同时去除，保留这些 控制栅极区下为高压器件氧化硅，从而可以将整个区域的控制栅极高度降低，降低介质 层填充前这两个区域的深宽比，从而增加层间介质在此处的填充能力，抑制接触孔与控 制栅极之间短接和控制栅极之间的漏电，从而增强缩减的存储单元的可靠性，耐久性和 良率，为浮栅极闪存单元进一步缩减提供优化的结构和更大的工艺窗口。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或 材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附 图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范 围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有浮栅结构闪存存储单元版图示意图。
图2是现有闪存单元沿aa’切面正常接触孔TEM图，其显示源极区以及接触孔底部。
图3是现有浮栅结构闪存控制栅极区域示意图，其显示在持续缩减中容易出现由于 填充导致的空洞。
图4是现有闪存单元的操作条件示意图，其显示如果存在短接，导致编程或擦除问题。
图5是现有浮栅结构闪存存储单元版图沿图1中aa’,bb’方向结构示意图。
图6是闪存区域进行钨塞填充和研磨后的示意图。
图7是本发明结构示意图，其显示图1中浮栅结构闪存存储单元版图沿aa’,bb’ 方向结构。
图8是现有NOR flash单元结构和本发明NOR flash单元结构对比示意图一，其 版图结构对比。
图9是现有NOR flash单元结构和本发明NOR flash单元结构对比示意图二，其 显示器件结构对比。
图10是现有NOR flash单元结构和本发明NOR flash单元结构对比示意图三，其显示接触孔与控制栅极之间短接位置，控制栅极之间漏电位置对比。
图11是现有NOR flash单元结构和本发明NOR flash单元结构对比示意图四，其显示深宽比对比。
图12是现有NOR flash单元结构和本发明NOR flash单元结构对比示意图五，其显示及参数对比。
图13是本发明第一实施例示意图，其显示沿图1中aa’以及bb’方向包含源极和 控制栅极引出区域的情况。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书 所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体 实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以 下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形 式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供 这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术 方案充分传达给本领域技术人员。
应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接 连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接” 或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终 表示相同的元件。
第一实施例；
如图13所示，本发明提供的OR flash单元结构，包括形成在半导体衬底上的有源区和隔离区，自下而上顺序形成在闪存存储区有源区上的隧穿氧化硅层、浮栅极、ONO 介质层和控制栅，控制栅两侧的源极和漏极，其源极引出区和控制栅引出区的有源区和 隔离区上形成有：
逻辑区高压器件氧化硅层，其形成在源极两侧的有源区上；
控制栅，形成在逻辑区高压器件氧化硅层和隔离区上；
隔离侧墙，其形成在各控制栅和逻辑区高压器件氧化硅层的两侧；
层间介质层，其覆盖控制栅、源极和隔离侧墙；
以及，源极和控制栅极引出结构。
第二实施例；
本发明提供的OR flash单元结构，包括形成在硅衬底上的有源区和隔离区，自下而上顺序形成在闪存存储区有源区上的隧穿氧化硅层、浮栅极、ONO介质层和控制栅， 所述ONO介质层包括氧化硅层、氮化硅层和氧化硅层，控制栅两侧的源极和漏极，其源 极引出区和控制栅引出区的有源区和隔离区上形成有：
逻辑区高压器件氧化硅层，其形成在源极两侧的有源区上；
控制栅，形成在逻辑区高压器件氧化硅层和隔离区上；
隔离侧墙，其形成在各控制栅和逻辑区高压器件氧化硅层的两侧；
层间介质层，其覆盖控制栅、源极和隔离侧墙，所述源极为N+注入区；
以及，源极和控制栅极引出结构。
可选择的，所述逻辑区高压器件氧化硅层的厚度范围是100埃-200埃。
第三实施例；
本发明提供一种NOR flash单元结构制造方法，包括以下步骤：
S1，提供半导体衬底；
S2，在半导体衬底上形成有源区和隔离区；
S3，在有源区和隔离区上刻蚀制作隧穿氧化硅层、浮栅极和ONO介质层；
S4，保留闪存存储区的ONO介质层和浮栅，去除源极引出区和控制栅引出区ONO介质层和浮栅；
S5，逻辑器件区沉积氧化硅形成逻辑区高压器件氧化硅层；
S6，形成控制栅；
S7，形成隔离侧墙
S8，刻蚀及离子注入形成源极和漏极；
S9，层间介质层填充；
S10，源极、漏极和控制栅极引出及后段工艺。
第四实施例；
继续参考14所示，本发明提供一种NOR flash单元结构制造方法，包括以下步骤：
S1，提供半导体衬底；
S2，在硅衬底上形成有源区和隔离区；
S3，在有源区和隔离区上刻蚀制作隧穿氧化硅层、浮栅极和ONO介质层，所述ONO介质层包括氧化硅层、氮化硅层和氧化硅层；
S4，保留闪存存储区的ONO介质层和浮栅，去除源极引出区和控制栅引出区ONO介质层和浮栅；
S5，逻辑器件区沉积氧化硅形成逻辑区高压器件氧化硅层，所述逻辑区高压器件氧 化硅层的厚度范围是100埃-200埃，优选为168埃；
S6，形成控制栅；
S7，形成隔离侧墙
S8，刻蚀及离子注入形成源极和漏极，所述源极为N+注入区；
S9，层间介质层填充；
S10，源极、漏极和控制栅极引出及后段工艺。
除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里 明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关 领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本 发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种NOR flash单元结构，包括形成在半导体衬底上的有源区和隔离区，自下而上顺序形成在闪存存储区有源区上的隧穿氧化硅层、浮栅极、ONO介质层和控制栅，控制栅两侧的源极和漏极，其特征在于，其源极引出区和控制栅引出区的有源区和隔离区上形成有：
逻辑区高压器件氧化硅层，其形成在源极两侧的有源区上；
控制栅，形成在逻辑区高压器件氧化硅层和隔离区上；
隔离侧墙，其形成在各控制栅和逻辑区高压器件氧化硅层的两侧；
层间介质层，其覆盖控制栅、源极和隔离侧墙；
以及，源极和控制栅极引出结构。
2.如权利要求1所述的NOR flash单元结构，其特征在于：所述部半导体衬底为硅衬底。
3.如权利要求1所述的NOR flash单元结构，其特征在于：所述ONO介质层包括氧化硅层、氮化硅层和氧化硅层。
4.如权利要求1所述的NOR flash单元结构，其特征在于：所述逻辑区高压器件氧化硅层的厚度范围是100埃-200埃。
5.如权利要求1所述的NOR flash单元结构，其特征在于：所述源极为N+注入区。
6.一种NOR flash单元结构制造方法，其特征在于，包括以下步骤：
S1，提供半导体衬底；
S2，在半导体衬底上形成有源区和隔离区；
S3，在有源区和隔离区上刻蚀制作隧穿氧化硅层、浮栅极和ONO介质层；
S4，保留闪存存储区的ONO介质层和浮栅，去除源极引出区和控制栅引出区ONO介质层和浮栅；
S5，逻辑器件区沉积氧化硅形成逻辑区高压器件氧化硅层；
S6，形成控制栅；
S7，形成隔离侧墙
S8，刻蚀及离子注入形成源极和漏极；
S9，层间介质层填充；
S10，源极、漏极和控制栅极引出及后段工艺。
7.如权利要求6所述的NOR flash单元结构制造方法，其特征在于：所述部半导体衬底为硅衬底。
8.如权利要求6所述的NOR flash单元结构制造方法，其特征在于：所述ONO介质层包括氧化硅层、氮化硅层和氧化硅层。
9.如权利要求6所述的NOR flash单元结构制造方法，其特征在于：所述逻辑区高压器件氧化硅层的厚度范围是100埃-200埃。
10.如权利要求6所述的NOR flash单元结构制造方法，其特征在于：所述源极为N+注入区。
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