CN110277399B - Sonos存储器及其制造方法 - Google Patents

Sonos存储器及其制造方法 Download PDF

Info

Publication number
CN110277399B
CN110277399B CN201910400757.2A CN201910400757A CN110277399B CN 110277399 B CN110277399 B CN 110277399B CN 201910400757 A CN201910400757 A CN 201910400757A CN 110277399 B CN110277399 B CN 110277399B
Authority
CN
China
Prior art keywords
gate
grid
gate structure
polysilicon
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910400757.2A
Other languages
English (en)
Other versions
CN110277399A (zh
Inventor
唐小亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN201910400757.2A priority Critical patent/CN110277399B/zh
Publication of CN110277399A publication Critical patent/CN110277399A/zh
Priority to US16/721,476 priority patent/US11088158B2/en
Application granted granted Critical
Publication of CN110277399B publication Critical patent/CN110277399B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种SONOS存储器，存储单元包括：由栅介质层和第一多晶硅栅叠加而成的第一栅极结构；在第一栅极结构的两侧面自对准形成有第一侧墙；由ONO层和第二多晶硅栅叠加而成的第二和第三栅极结构自对准形成在第一栅极结构的两侧的第一侧墙的侧面，第二多晶硅栅呈侧墙结构；第一栅极结构形成选择栅，第二和第三栅极结构形成两个存储栅；同一存储单元中的第二和第三栅极结构所存储的信息状态相反，存储单元的存储信息通过比较第二和第三栅极结构对应的读取电流的大小来判断。本发明还公开了一种SONOS存储器的制造方法。本发明能提高产品可靠性，同时减少器件面积。

Description

SONOS存储器及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种SONOS存储器。本发明还涉及一种SONOS存储器的制造方法。
背景技术
如图1所示，是现有SONOS存储器的存储单元的结构图，现有SONOS存储器的存储单元包括两个独立的晶体管结构，分别为选择管101和存储管102。SONOS存储器形成在半导体衬底如硅衬底上，SONOS存储器的存储单元形成在存储区中，在存储区外部通常还包括逻辑器件区，所示逻辑器件区中用于形成逻辑器件。在所述存储区中，在所述半导体衬底上形成有N型深阱(DNW)103，在N型深阱103中分别形成有P型阱104和存储阱105。所述P型阱104形成在所述选择管101的形成区域中，所述存储阱105形成在所述存储管102的形成区域中。通常，存储管102的沟道导电类型为N型，故存储阱105也为P型掺杂。
所述选择管101的栅极结构包括依次叠加的栅介质层如栅氧化层106和多晶硅栅108。所述存储管102的栅极结构包括依次叠加的ONO层107和多晶硅栅108。图1中ONO层107虽然采用了一个整体层状结构表示，但是实际上ONO层107由第一氧化层、第二氮化层和第三氧化层叠加而成。
在多晶硅栅108的侧面形成由侧墙109。通常侧墙109的材料包括氧化层或氮化层。图1中，所述侧墙109由氧化层109a、氮化层109b、氧化层109c和氮化层109d叠加而成，其中氧化层109a通常是直接对所述多晶硅栅108的硅进行氧化层形成。
所述存储单元还包括三个源漏区，分别为源漏区110a、110b和110c。其中，源漏区110b为所述选择管101和所述存储管102共用。
在使用中，所述存储管102存储数据信息，所述选择管101用于对所述存储管102进行选择，当需要选择对应的所述存储管102时，需要将所述选择管101的多晶硅栅108加大于阈值电压(Vt)的电压，从而所述选择管101的栅极结构所覆盖的所述P型阱104的表面形成导通源漏区110a和110b之间的沟道，所以所述选择管101主要是作为存储管102的导通和关闭，用于减少漏电；而存储管102主要用于存储电荷。所述存储管102的所述存储阱105的表面区域中还形成有隧穿注入区111。所述ONO层107中的第一氧化层为隧穿氧化层，第二氮化层作为信息存储层，所述第三氧化层作为控制氧化层，在编程过程中，存储电子穿过所述第一氧化层从所述隧穿注入区111注入到所述第二氮化层中。
如图2A至图2G示，是现有SONOS存储器的制造方法各步骤中的存储单元的结构图，包括如下步骤：
如图2A所示，提供半导体衬底如硅衬底，SONOS存储器的存储单元形成在存储区中，在存储区外部通常还包括逻辑器件区，所示逻辑器件区中用于形成逻辑器件。在所述存储区中，在所述半导体衬底上形成N型深阱103，在N型深阱103中形成P型阱104和存储阱105。所述P型阱104形成在所述选择管101的形成区域中，所述存储阱105形成在所述存储管102的形成区域中。通常，存储管102的沟道导电类型为N型，故存储阱105也为P型掺杂。
在所述半导体衬底的表面形成栅介质层如栅氧化层106。
如图2B所示，采用隧穿注入光罩201将所述存储阱105的顶部打开，之后进行隧穿注入202述隧穿注入区111；之后去除打开区域中的所述栅介质层106。
如图2C所示，形成ONO层107，所述107由第一氧化层、第二氮化层和第三氧化层叠加而成。
如图2D所示，采用ONO层光罩203将所述存储阱105的区域覆盖，采用标记204所示的刻蚀工艺将所述ONO层光罩203覆盖区域外的所述ONO层107去除。如图2E所示，为所述ONO层光罩203覆盖区域外的所述ONO层107去除后的结构图。
如图2F所示，沉积多晶硅栅108，采用光刻定义加刻蚀工艺对所述多晶硅栅108进行刻蚀并同时形成所述选择管101和所述存储管102的栅极结构。所述选择管101的栅极结构包括依次叠加的栅介质层如栅氧化层106和多晶硅栅108。所述存储管102的栅极结构包括依次叠加的ONO层107和多晶硅栅108。
如图2G所示，进行标记205所示的刻蚀工艺将所述多晶硅栅108所覆盖区域外的所述栅介质层106和所述ONO层107去除。
通常，在形成所述侧墙109之前还包括进行轻掺杂漏(LDD)注入形成轻掺杂漏区。
之后，如图1所示，形成所述侧墙109，进行源漏注入形成源漏区110a、110b和110c。
通常，SONOS存储器的是通过存储单元中的存储管102的具有不同的Vt状态来实现数据存储，通常，在所述存储管102的栅极结构的所述ONO层107中注入电子后，Vt会增加，这时存储的数据为“1”，如图3B所示，是图1所示的现有SONOS存储器的存储单元存储数据为“1”的示意图。而当将所述存储管102的栅极结构的所述ONO层107中的电子擦除后，Vt会降低，这时存储的数据为“0”，如图3A所示，是图1所示的现有SONOS存储器的存储单元存储数据为“0”的示意图。
在进行所述存储单元的读取时，通常将读取电流和参考电流进行比较，读取电流大于参考电流，存储数据为“0”；读取电流小于参考电流，，存储数据为“1”。
为了实现更高的可靠性要求，主要是提高数据保持力，现有技术中会采用“差分法”来进行设计，既把两个图1所示的存储单元作为一个存储单元来使用，“0”和“1”的分别不再是一个存储单元的读取电流跟参考电流的比较，而是通过比较两个存储单元的读取电流来区分“0”和“1”。如图4A所示，是采用2个图1所示的现有SONOS存储器的存储单元组成的存储数据单元的第一种数据的示意图；可以看出，实际进行数据存储的存储单元301包括两个图1所示的存储单元，图1所示的存储单元为物理存储单元，将两个物理存储单元组合形成一个存储数据的存储单元301。图4A中，第一个物理存储单元的存储管102存储数据“0”，第二个物理存储单元的存储管102存储数据“1”，这样，第一个物理存储单元的存储管102的读取电流会大于第二个物理存储单元的存储管102的读取电流，这时所述存储单元301对于的存储数据为“0”。
如图4B所示，是采用2个图1所示的现有SONOS存储器的存储单元组成的存储数据单元的第二种数据的示意图；图4B中，第一个物理存储单元的存储管102存储数据“1”，第二个物理存储单元的存储管102存储数据“0”，这样，第一个物理存储单元的存储管102的读取电流会小于第二个物理存储单元的存储管102的读取电流，这时所述存储单元301对于的存储数据为“1”。
采用如图4A和图4B所示的由两个图1所示的存储单元组成一个数据存储的存储单元，由于在读取时是直接比较两个物理存储单元的读取电流的大小，这样能大大增加存储器的数据保持力，从而能应用在需要更高可靠性的产品，如汽车电子。但是，这样带来的问题就是会大大增加存储单元的面积，需要使用两个物理存储单元来存储一个数据。
发明内容
本发明所要解决的技术问题是提供一种SONOS存储器，能提高产品可靠性，同时减少器件面积。为此，本发明还提供一种SONOS存储器的制造方法。
为解决上述技术问题，本发明提供的SONOS存储器的存储单元包括：
由形成于半导体衬底表面的栅介质层和第一多晶硅栅叠加而成的第一栅极结构。
在所述第一栅极结构的两侧面自对准形成有第一侧墙。
第二栅极结构自对准形成在所述第一栅极结构的第一侧面处的所述第一侧墙的侧面，第三栅极结构自对准形成在所述第一栅极结构的第二侧面处的所述第一侧墙的侧面。
所述第二栅极结构和所述第三栅极结构都分别由ONO层和第二多晶硅栅叠加而成，所述第二多晶硅栅呈侧墙结构，所述第一侧墙实现所述第一多晶硅栅和对应的所述第二多晶硅栅之间的隔离。
所述ONO层由第一氧化层、第二氮化层和第三氧化层叠加而成，所述第二氮化层用于存储信息。
所述第一栅极结构形成选择栅，所述第二栅极结构和所述第三栅极结构形成两个存储栅；同一所述存储单元中的所述第二栅极结构和所述第三栅极结构所存储的信息状态相反，所述存储单元的存储信息通过比较所述第二栅极结构和所述第三栅极结构对应的读取电流的大小来判断。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，在所述存储单元的形成区域的所述半导体衬底中形成有P型阱。
进一步的改进是，在所述第二栅极结构和所述第三栅极结构所覆盖的所述P型阱的表面区域中形成有隧穿注入区。
进一步的改进是，所述P型阱形成在N型深阱中，所述N型深阱形成在所述半导体衬底中。
进一步的改进是，由N+区组成的第一源漏区自对准形成在所述第二栅极结构的侧面外的所述P型阱中；由N+区组成的第二源漏区自对准形成在所述第三栅极结构的侧面外的所述P型阱中。
进一步的改进是，所述SONOS存储器为应用于汽车电子产品的器件。
为解决上述技术问题，本发明提供的SONOS存储器的制造方法中的SONOS存储器的存储单元的制造步骤包括：
步骤一、在半导体衬底表面依次生长栅介质层和沉积第一多晶硅栅，采用光刻定义加多晶硅的刻蚀工艺在选定区域形成由所述栅介质层和所述第一多晶硅栅叠加而成的第一栅极结构。
步骤二、在所述第一栅极结构的两侧面自对准形成第一侧墙。
步骤三、去除所述第一栅极结构外的所述栅介质层，之后再沉积ONO层，所述ONO层覆盖在所述所述第一侧墙的侧面、所述第一多晶硅栅的顶部表面和所述第一栅极结构外的所述半导体衬底表面。
所述ONO层由第一氧化层、第二氮化层和第三氧化层叠加而成，所述第二氮化层用于存储信息。
步骤四、沉积第二多晶硅栅，所述第二多晶硅栅覆盖在所述ONO层的表面。
步骤五、进行全面的多晶硅刻蚀在对应的所述第一侧墙的侧面自对准形成呈侧墙结构的所述第二多晶硅栅。
第二栅极结构和第三栅极结构都分别由ONO层和第二多晶硅栅叠加而成，所述第二栅极结构自对准形成在所述第一栅极结构的第一侧面处的所述第一侧墙的侧面，所述第三栅极结构自对准形成在所述第一栅极结构的第二侧面处的所述第一侧墙的侧面。
所述第一侧墙实现所述第一多晶硅栅和对应的所述第二多晶硅栅之间的隔离。
所述第一栅极结构形成选择栅，所述第二栅极结构和所述第三栅极结构形成两个存储栅；同一所述存储单元中的所述第二栅极结构和所述第三栅极结构所存储的信息状态相反，所述存储单元的存储信息通过比较所述第二栅极结构和所述第三栅极结构对应的读取电流的大小来判断。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，在所述存储单元的形成区域的所述半导体衬底中形成有P型阱。
进一步的改进是，在步骤三中形成所述ONO层之前，还包括在所述第二栅极结构和所述第三栅极结构所覆盖的所述P型阱的表面区域中形成隧穿注入区的步骤，所述隧穿注入区通过隧穿注入光罩定义，在采用所述隧穿注入光罩将所述隧穿注入区打开后，包括去除打开区域的所述栅介质层的步骤以及进行离子注入形成所述隧穿注入区的步骤。
在步骤三中所述ONO层沉积之后，还包括采用ONO层光罩进行定义并进行ONO层的刻蚀的步骤，用以将所述SONOS存储器的各所述存储单元的形成区域外的所述ONO层去除。
进一步的改进是，所述P型阱形成在N型深阱中，所述N型深阱形成在所述半导体衬底中。
进一步的改进是，在步骤五中形成呈侧墙结构的所述第二多晶硅栅之后，还包括进行自对准的N+注入形成第一源漏区和第二源漏区的步骤，所述第一源漏区自对准形成在所述第二栅极结构的侧面外的所述P型阱中，所述第二源漏区自对准形成在所述第三栅极结构的侧面外的所述P型阱中。
本发明的SONOS存储器的存储单元采用3个栅极结构，第一栅极结构由栅介质层和第一多晶硅栅叠加而成并作为选择栅，第二栅极结构和第三栅极结构都由ONO层和第二多晶硅栅叠加而成，第二多晶硅栅呈侧墙结构并自对准形成在第一栅极结构的两侧，使得第二栅极结构和第三栅极结构都自对准形成在第一栅极结构的两侧，因为自对准结构能使器件的尺寸做到最小，所以本发明能大大减少器件面积。
另外，由于本发明存储单元的第二栅极结构和第三栅极结构都作为存储栅，故一个存储单元中能存储两位信息，且本发明将同一存储单元中的第二栅极结构和第三栅极结构所存储的信息状态相反的两种存储状态作为整个存储单元的存储信息，且存储单元的存储信息通过比较第二栅极结构和第三栅极结构对应的读取电流的大小来判断，即采用了差分技术，所以本发明能大大提高产品的可靠性，能应用在需要更高可靠性的产品，如汽车电子。
而且，本发明的第二栅极结构和第三栅极结构都是自对准定义在第一栅极结构两侧，不需要增加额外的光刻工艺，故本发明的工艺成本较低。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有SONOS存储器的存储单元的结构图；
图2A-图2G现有SONOS存储器的制造方法各步骤中的存储单元的结构图；
图3A是图1所示的现有SONOS存储器的存储单元存储数据为“0”的示意图；
图3B是图1所示的现有SONOS存储器的存储单元存储数据为“1”的示意图；
图4A是采用2个图1所示的现有SONOS存储器的存储单元组成的存储数据单元的第一种数据的示意图；
图4B是采用2个图1所示的现有SONOS存储器的存储单元组成的存储数据单元的第二种数据的示意图；
图5是本发明实施例SONOS存储器的存储单元的结构图；
图6A-图6H是本发明实施例SONOS存储器的制造方法各步骤中的存储单元的结构图。
具体实施方式
如图5所示，是本发明实施例SONOS存储器的存储单元的结构图；本发明实施例SONOS存储器的存储单元包括：
由形成于半导体衬底表面的栅介质层3和第一多晶硅栅4叠加而成的第一栅极结构401。
本发明实施例中，所述半导体衬底为硅衬底。
所述栅介质层3为栅氧化层。
在所述存储单元的形成区域的所述半导体衬底中形成有P型阱2。所述P型阱2形成在N型深阱1中，所述N型深阱1形成在所述半导体衬底中。
在所述第一栅极结构401的两侧面自对准形成有第一侧墙5。
第二栅极结构402自对准形成在所述第一栅极结构401的第一侧面处的所述第一侧墙5的侧面，第三栅极结构403自对准形成在所述第一栅极结构401的第二侧面处的所述第一侧墙5的侧面。
所述第二栅极结构402和所述第三栅极结构403都分别由ONO层7和第二多晶硅栅8叠加而成，所述第二多晶硅栅8呈侧墙结构，所述第一侧墙5实现所述第一多晶硅栅4和对应的所述第二多晶硅栅8之间的隔离；本发明实施例中，所述第一多晶硅栅4和对应的所述第二多晶硅栅8之间还隔离有所述ONO层7。
在所述第二栅极结构402和所述第三栅极结构403所覆盖的所述P型阱2的表面区域中形成有隧穿注入区6。
由N+区组成的第一源漏区9a自对准形成在所述第二栅极结构402的侧面外的所述P型阱2中；由N+区组成的第二源漏区9b自对准形成在所述第三栅极结构403的侧面外的所述P型阱2中。
所述ONO层7由第一氧化层、第二氮化层和第三氧化层叠加而成，所述第一氧化层为隧穿氧化层；所述第二氮化层作为信息存储层,所述第二氮化层用于存储信息；所述所述第三氧化层作为控制氧化层。
所述第一栅极结构401形成选择栅，所述第二栅极结构402和所述第三栅极结构403形成两个存储栅；同一所述存储单元中的所述第二栅极结构402和所述第三栅极结构403所存储的信息状态相反，所述存储单元的存储信息通过比较所述第二栅极结构402和所述第三栅极结构403对应的读取电流的大小来判断，这能提高所述SONOS存储器的可靠性，使得本发明实施例SONOS存储器能作为汽车电子的存储器。
本发明实施例中，所述存储单元的存储信息包括“0”和“1”。
其中所述存储单元的数据“0”能对应于所述第二栅极结构402的存储信息为“0”以及所述第三栅极结构403的存储信息为“1”，这时进行写“0”时，将在所述第一栅极结构401的所述第一多晶硅栅4上加负电压，在所述第二栅极结构402和所述第三栅极结构403的第二多晶硅栅8上都加正电压，在所述第一源漏区9a上加弱正电压，在所述第二源漏区9b上加负电压，这样，在所述第三栅极结构403的第二多晶硅栅8和所述第二源漏区9b的正负电压差的作用下能将电子注入到所述第三栅极结构403的ONO层7的第二氮化层中，使得在所述第三栅极结构403中写“1”，而所述第二栅极结构402的阈值电压低于所述第三栅极结构403的阈值电压也即所述第二栅极结构402中写入的信息为“0”。在进行数据读取时，比较所述第二栅极结构402和所述第三栅极结构403所覆盖的区域的沟道的读取电流来判断。
相反，所述存储单元的数据“1”能对应于所述第二栅极结构402的存储信息为“1”以及所述第三栅极结构403的存储信息为“0”，这时进行写“1”时，将在所述第一栅极结构401的所述第一多晶硅栅4上加负电压，在所述第二栅极结构402和所述第三栅极结构403的第二多晶硅栅8上都加正电压，在所述第一源漏区9a上加负电压，在所述第二源漏区9b上加弱正电压，这样，在所述第二栅极结构402的第二多晶硅栅8和所述第一源漏区9a的正负电压差的作用下能将电子注入到所述第二栅极结构402的ONO层7的第二氮化层中，使得在所述第二栅极结构402中写“1”，而所述第三栅极结构403的阈值电压低于所述第二栅极结构402的阈值电压也即所述第三栅极结构403中写入的信息为“0”。在进行数据读取时，比较所述第二栅极结构402和所述第三栅极结构403所覆盖的区域的沟道的读取电流来判断。
本发明实施例SONOS存储器的存储单元采用3个栅极结构，第一栅极结构401由栅介质层3和第一多晶硅栅4叠加而成并作为选择栅，第二栅极结构402和第三栅极结构403都由ONO层7和第二多晶硅栅8叠加而成，第二多晶硅栅8呈侧墙结构并自对准形成在第一栅极结构401的两侧，使得第二栅极结构402和第三栅极结构403都自对准形成在第一栅极结构401的两侧，因为自对准结构能使器件的尺寸做到最小，所以本发明实施例能大大减少器件面积。
另外，由于本发明实施例存储单元的第二栅极结构402和第三栅极结构403都作为存储栅，故一个存储单元中能存储两位信息，且本发明实施例将同一存储单元中的第二栅极结构402和第三栅极结构403所存储的信息状态相反的两种存储状态作为整个存储单元的存储信息，且存储单元的存储信息通过比较第二栅极结构402和第三栅极结构403对应的读取电流的大小来判断，即采用了差分技术，所以本发明实施例能大大提高产品的可靠性，能应用在需要更高可靠性的产品，如汽车电子。
而且，本发明实施例的第二栅极结构402和第三栅极结构403都是自对准定义在第一栅极结构401两侧，不需要增加额外的光刻工艺，故本发明实施例的工艺成本较低。
如图6A至图6H所示，是本发明实施例SONOS存储器的制造方法各步骤中的存储单元的结构图，本发明实施例SONOS存储器的制造方法中的SONOS存储器的存储单元的制造步骤包括：
步骤一、如图6A所示，在半导体衬底表面生长栅介质层3。
所述半导体衬底为硅衬底。
所述栅介质层3为栅氧化层。
在所述存储单元的形成区域的所述半导体衬底中形成有P型阱2。
所述P型阱2形成在N型深阱1中，所述N型深阱1形成在所述半导体衬底中。
如图6B所示，沉积第一多晶硅栅4。
如图6C所示，采用光刻定义加多晶硅的刻蚀工艺在选定区域形成由所述栅介质层3和所述第一多晶硅栅4叠加而成的第一栅极结构401。
步骤二、如图6D所示，在所述第一栅极结构401的两侧面自对准形成第一侧墙5。所述第一侧墙5的材料包括氧化层或氮化层，图6D中，所述第一侧墙5由氧化层105a和氮化层105b叠加而成。
步骤三、如图6E所示，采用所述隧穿注入光罩将后续形成的隧穿注入区6打开，本发明实施例方法中，采用所述隧穿注入光罩将整个所述SONOS存储器的存储区打开即可实现所述隧穿注入区6打开。在所述存储区外部还形成有逻辑器件区。
之后去除打开区域的所述第一栅极结构401外的所述栅介质层3。进行离子注入形成所述隧穿注入区6。
如图6F所示，之后再沉积ONO层7，所述ONO层7覆盖在所述所述第一侧墙5的侧面、所述第一多晶硅栅4的顶部表面和所述第一栅极结构401外的所述半导体衬底表面。所述ONO层7由第一氧化层、第二氮化层和第三氧化层叠加而成，所述第二氮化层用于存储信息。
在所述ONO层7沉积之后，还包括采用ONO层光罩进行定义并进行ONO层7的刻蚀的步骤，用以将所述SONOS存储器的各所述存储单元的形成区域即存储区外即逻辑器件区(未显示)的所述ONO层7去除。
步骤四、如图6G所示，沉积第二多晶硅栅8，所述第二多晶硅栅8覆盖在所述ONO层7的表面。
步骤五、如图6H所示，进行全面的多晶硅刻蚀在对应的所述第一侧墙5的侧面自对准形成呈侧墙结构的所述第二多晶硅栅8。
第二栅极结构402和第三栅极结构403都分别由ONO层7和第二多晶硅栅8叠加而成，所述第二栅极结构402自对准形成在所述第一栅极结构401的第一侧面处的所述第一侧墙5的侧面，所述第三栅极结构403自对准形成在所述第一栅极结构401的第二侧面处的所述第一侧墙5的侧面。
所述第一侧墙5实现所述第一多晶硅栅4和对应的所述第二多晶硅栅8之间的隔离。本发明实施例方法中，所述第一多晶硅栅4和对应的所述第二多晶硅栅8之间还隔离有所述ONO层7。
如图5所示，在步骤五中形成呈侧墙结构的所述第二多晶硅栅8之后，还包括进行自对准的N+注入形成第一源漏区9a和第二源漏区9b的步骤，所述第一源漏区9a自对准形成在所述第二栅极结构402的侧面外的所述P型阱2中，所述第二源漏区9b自对准形成在所述第三栅极结构403的侧面外的所述P型阱2中。
所述第一栅极结构401形成选择栅，所述第二栅极结构402和所述第三栅极结构403形成两个存储栅；同一所述存储单元中的所述第二栅极结构402和所述第三栅极结构403所存储的信息状态相反，所述存储单元的存储信息通过比较所述第二栅极结构402和所述第三栅极结构403对应的读取电流的大小来判断。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (12)

1.一种SONOS存储器，其特征在于，SONOS存储器的存储单元包括：
由形成于半导体衬底表面的栅介质层和第一多晶硅栅叠加而成的第一栅极结构；
在所述第一栅极结构的两侧面自对准形成有第一侧墙；
第二栅极结构自对准形成在所述第一栅极结构的第一侧面处的所述第一侧墙的侧面，第三栅极结构自对准形成在所述第一栅极结构的第二侧面处的所述第一侧墙的侧面；
所述第二栅极结构和所述第三栅极结构都分别由ONO层和第二多晶硅栅叠加而成，所述第二多晶硅栅呈侧墙结构，所述第一侧墙实现所述第一多晶硅栅和对应的所述第二多晶硅栅之间的隔离；
所述ONO层由第一氧化层、第二氮化层和第三氧化层叠加而成，所述第二氮化层用于存储信息；
所述第一栅极结构形成选择栅，所述第二栅极结构和所述第三栅极结构形成两个存储栅；同一所述存储单元中的所述第二栅极结构和所述第三栅极结构所存储的信息状态相反，将同一所述存储单元中的第二栅极结构和第三栅极结构所存储的信息状态相反的两种存储状态作为整个所述存储单元的存储信息，以形成差分结构；所述存储单元的存储信息通过比较所述第二栅极结构和所述第三栅极结构对应的读取电流的大小来判断；
在所述存储单元的形成区域的所述半导体衬底中形成有P型阱，在所述第二栅极结构和所述第三栅极结构所覆盖的所述P型阱的表面区域中形成有隧穿注入区。
2.如权利要求1所述的SONOS存储器，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的SONOS存储器，其特征在于：所述栅介质层为栅氧化层。
4.如权利要求1所述的SONOS存储器，其特征在于：所述P型阱形成在N型深阱中，所述N型深阱形成在所述半导体衬底中。
5.如权利要求1所述的SONOS存储器，其特征在于：由N+区组成的第一源漏区自对准形成在所述第二栅极结构的侧面外的所述P型阱中；由N+区组成的第二源漏区自对准形成在所述第三栅极结构的侧面外的所述P型阱中。
6.如权利要求1所述的SONOS存储器，其特征在于：所述SONOS存储器为应用于汽车电子产品的器件。
7.一种SONOS存储器的制造方法，其特征在于，SONOS存储器的存储单元的制造步骤包括：
步骤一、在半导体衬底表面依次生长栅介质层和沉积第一多晶硅栅，采用光刻定义加多晶硅的刻蚀工艺在选定区域形成由所述栅介质层和所述第一多晶硅栅叠加而成的第一栅极结构；
在存储单元的形成区域的所述半导体衬底中形成有P型阱；
步骤二、在所述第一栅极结构的两侧面自对准形成第一侧墙；
步骤三、去除所述第一栅极结构外的所述栅介质层，之后再沉积ONO层，所述ONO层覆盖在所述第一侧墙的侧面、所述第一多晶硅栅的顶部表面和所述第一栅极结构外的所述半导体衬底表面；
所述ONO层由第一氧化层、第二氮化层和第三氧化层叠加而成，所述第二氮化层用于存储信息；
步骤四、沉积第二多晶硅栅，所述第二多晶硅栅覆盖在所述ONO层的表面；
步骤五、进行全面的多晶硅刻蚀在对应的所述第一侧墙的侧面自对准形成呈侧墙结构的所述第二多晶硅栅；
第二栅极结构和第三栅极结构都分别由ONO层和第二多晶硅栅叠加而成，所述第二栅极结构自对准形成在所述第一栅极结构的第一侧面处的所述第一侧墙的侧面，所述第三栅极结构自对准形成在所述第一栅极结构的第二侧面处的所述第一侧墙的侧面；
在形成所述ONO层之前，还包括在所述第二栅极结构和所述第三栅极结构所覆盖的所述P型阱的表面区域中形成隧穿注入区的步骤；
所述第一侧墙实现所述第一多晶硅栅和对应的所述第二多晶硅栅之间的隔离；
所述第一栅极结构形成选择栅，所述第二栅极结构和所述第三栅极结构形成两个存储栅；同一所述存储单元中的所述第二栅极结构和所述第三栅极结构所存储的信息状态相反，将同一所述存储单元中的第二栅极结构和第三栅极结构所存储的信息状态相反的两种存储状态作为整个所述存储单元的存储信息，以形成差分结构；所述存储单元的存储信息通过比较所述第二栅极结构和所述第三栅极结构对应的读取电流的大小来判断。
8.如权利要求7所述的SONOS存储器的制造方法，其特征在于：所述半导体衬底为硅衬底。
9.如权利要求8所述的SONOS存储器的制造方法，其特征在于：所述栅介质层为栅氧化层。
10.如权利要求7所述的SONOS存储器的制造方法，其特征在于：所述隧穿注入区通过隧穿注入光罩定义，在采用所述隧穿注入光罩将所述隧穿注入区打开后，包括去除打开区域的所述栅介质层的步骤以及进行离子注入形成所述隧穿注入区的步骤；
在步骤三中所述ONO层沉积之后，还包括采用ONO层光罩进行定义并进行ONO层的刻蚀的步骤，用以将所述SONOS存储器的各所述存储单元的形成区域外的所述ONO层去除。
11.如权利要求7所述的SONOS存储器的制造方法，其特征在于：所述P型阱形成在N型深阱中，所述N型深阱形成在所述半导体衬底中。
12.如权利要求7所述的SONOS存储器的制造方法，其特征在于：在步骤五中形成呈侧墙结构的所述第二多晶硅栅之后，还包括进行自对准的N+注入形成第一源漏区和第二源漏区的步骤，所述第一源漏区自对准形成在所述第二栅极结构的侧面外的所述P型阱中，所述第二源漏区自对准形成在所述第三栅极结构的侧面外的所述P型阱中。
CN201910400757.2A 2019-05-15 2019-05-15 Sonos存储器及其制造方法 Active CN110277399B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910400757.2A CN110277399B (zh) 2019-05-15 2019-05-15 Sonos存储器及其制造方法
US16/721,476 US11088158B2 (en) 2019-05-15 2019-12-19 SONOS memory and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910400757.2A CN110277399B (zh) 2019-05-15 2019-05-15 Sonos存储器及其制造方法

Publications (2)

Publication Number Publication Date
CN110277399A CN110277399A (zh) 2019-09-24
CN110277399B true CN110277399B (zh) 2021-12-07

Family

ID=67960019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910400757.2A Active CN110277399B (zh) 2019-05-15 2019-05-15 Sonos存储器及其制造方法

Country Status (2)

Country Link
US (1) US11088158B2 (zh)
CN (1) CN110277399B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244104B (zh) * 2020-03-27 2023-09-15 上海华力微电子有限公司 Sonos存储器及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393918A (zh) * 2007-09-18 2009-03-25 上海华虹Nec电子有限公司 双比特的sonos eeprom存储结构单元及其制备方法
CN101442076A (zh) * 2007-11-23 2009-05-27 上海华虹Nec电子有限公司 Sonos存储管的器件结构及其制作方法
CN101872647A (zh) * 2009-04-27 2010-10-27 复旦大学 一次编程电阻随机存储单元、阵列、存储器及其操作方法
CN107836042A (zh) * 2015-04-05 2018-03-23 Neo半导体公司 2t sonos闪速存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
TWI265626B (en) * 2005-08-19 2006-11-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7405119B2 (en) * 2006-01-06 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a sidewall SONOS memory device
KR100857741B1 (ko) * 2006-10-02 2008-09-10 삼성전자주식회사 불휘발성 메모리 소자 및 제조방법
KR20100080240A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법
US8837221B2 (en) * 2010-09-03 2014-09-16 Aplus Flash Technology, Inc. Write bias condition for 2T-string NOR flash cell
US20140183618A1 (en) * 2011-08-05 2014-07-03 X-Fab Semiconductor Foundries Ag Semiconductor device
US20140198583A1 (en) * 2013-01-17 2014-07-17 Infineon Technologies Ag Method and System for Reducing the Size of Nonvolatile Memories

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101393918A (zh) * 2007-09-18 2009-03-25 上海华虹Nec电子有限公司 双比特的sonos eeprom存储结构单元及其制备方法
CN101442076A (zh) * 2007-11-23 2009-05-27 上海华虹Nec电子有限公司 Sonos存储管的器件结构及其制作方法
CN101872647A (zh) * 2009-04-27 2010-10-27 复旦大学 一次编程电阻随机存储单元、阵列、存储器及其操作方法
CN107836042A (zh) * 2015-04-05 2018-03-23 Neo半导体公司 2t sonos闪速存储器

Also Published As

Publication number Publication date
CN110277399A (zh) 2019-09-24
US20200365610A1 (en) 2020-11-19
US11088158B2 (en) 2021-08-10

Similar Documents

Publication Publication Date Title
US10355008B2 (en) Floating gate memory cells in vertical memory
KR100634266B1 (ko) 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법
US6649472B1 (en) Method of manufacturing a flash memory cell with high programming efficiency by coupling from floating gate to sidewall
US7973356B2 (en) Nonvolatile semiconductor memory and method of manufacturing the same
US20100246285A1 (en) Methods, devices, and systems relating to a memory cell having a floating body
US20050237807A1 (en) Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
JPH10189776A (ja) 不揮発性半導体記憶装置およびその製造方法
US20100038702A1 (en) Nonvolatile memory device and methods of forming the same
US7777270B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
CN110277399B (zh) Sonos存储器及其制造方法
US20070158732A1 (en) Flash memory device having vertical split gate structure and method for manufacturing the same
US7220651B2 (en) Transistor and method for manufacturing the same
US20050245028A1 (en) Method for fabricating flash memory device
WO2001017031A1 (en) Easy shrinkable novel non-volatile semiconductor memory cell utilizing split dielectric floating gate and method for making same
KR100953348B1 (ko) 단일 폴리형 이이피롬 및 그의 제조 방법
KR0135239B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
US11705526B2 (en) Method of fabricating semiconductor memory device
KR100660022B1 (ko) 2-비트 불휘발성 메모리 장치 및 이를 제조하는 방법
US20230309309A1 (en) SONOS memory cell structure and fabricating method of the same
US7718491B2 (en) Method for making a NAND Memory device with inversion bit lines
CN118102730A (zh) 一种新型电荷俘获型分裂栅快闪存储器及其制造工艺
KR19990060817A (ko) 플래쉬 메모리 셀 제조 방법
JPH03280579A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant