CN107836042A - 2t sonos闪速存储器 - Google Patents
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Abstract
本申请公开了一种双晶体管(2T)氧化硅氮氧化硅(SONOS)闪速存储器。一方面，一种装置包括：一个控制栅极晶体管，具有沉积在一个N阱中的源极和漏极扩散区，形成在与所述源极和漏极扩散区重叠的所述N阱上的一个电荷捕获区，以及形成在所述电荷捕获区的一个控制栅极。在所述源极和漏极扩散区之间的所述N阱的一个沟道区的长度小于90nm。该装置还包括一个选择栅极晶体管，具有沉积在所述N阱中的一个选择源极扩散区。所述选择栅极晶体管的一个漏极侧共享所述源极扩散区。在所述选择源极扩散区和所述源极扩散区之间的所述N阱的一个沟道区的长度也小于90nm。
Description
优先权
本申请要求基于2015年4月5日申请的名称为“双晶体管(2T)氧化硅氮氧化硅(SONOS)闪速存储器”(2T SONOS Flash Memory)(申请号：62/143,143)的美国临时专利申请的优先权，其全部内容通过引用并入此处。
技术领域
本发明的示例性实施例总体涉及半导体和集成电路领域，更具体地涉及存储器和存储器件。
背景技术
传统的闪速存储器可包括氧化硅氮氧化硅(SONOS)单元，该单元具有防止过擦除和漏极电压干扰的一个双晶体管(2T)结构。然而，在编程期间，所述单元的沟道必须维持一个5伏的穿通电压，并由此所述常规2T SONOS单元的沟道长度不能按比例缩小到一个设定极限以下。例如，所述 2T SONOS单元，可以使用沟道热空穴感测热电子(CHHIHE)注入对其进行编程。在这种类型的编程期间，该单元的漏极到源极电压(VDS)通常被设置为5伏，以产生高沟道电流。通常，使用大的一个大电荷泵电路来产生该高沟道电流。这增加了管芯尺寸和成本，并且特别不适合于较低密度的应用。所述VDS要求也显着地限制了所述单元的沟道长度的可伸缩性，从而限制了整体阵列的尺寸。
2T SONOS单元也可以使用带间隧穿(BTBT)注入对其进行编程。在这种类型的编程中，该单元的VDS也是5伏。再次，该高VDS要求显着限制了单元的沟道长度的可伸缩性。因此，传统闪速存储器的总体尺寸由任何所需的电荷泵电路的尺寸和2T SONOS单元的可伸缩性来确定。结果，总体尺寸不能降低到低于支持单元所需沟道长度所必需的尺寸。
因此，期望这样一种闪速存储器：利用双晶体管存储器单元，并且克服了常规闪速存储器带有的可伸缩性问题。
发明内容
在各种示例性实施例中，公开了一种包括双晶体管存储器单元的一种新型闪速存储器。该存储器单元可以是SONOS单元或浮置栅极单元。此外，公开了几种新颖的编程偏置条件，其在编程期间降低单元的穿通电压，并且由此允许沟道长度显着减小的单元(相比常规电路)。
一方面，一种装置包括：一个控制栅极晶体管，其具有沉积在一个N 阱中的源极和漏极扩散区，形成在与所述源极和漏极扩散区重叠的所述N 阱上的一个电荷捕获区，以及形成在所述电荷捕获区上的一个控制栅极。所述源极和漏极扩散区之间的所述N阱的一个沟道区的长度小于90nm。该装置还包括一个选择栅极晶体管，具有沉积在所述N阱中的一个选择源极扩散区。所述选择栅极晶体管的一个漏极侧共享所述源极扩散区。位于所述选择源极扩散区和所述源极扩散区之间的所述N阱的一个沟道区的长度也小于90nm。
在另一方面，提供了一种用于操作形成闪速存储器阵列的多个存储单元的方法。每个存储单元包括一个选择栅极晶体管和一个控制栅极晶体管，并且每个晶体管包括长度小于90nm的一个沟道区。该方法包括：设置一个N阱偏置电平；设置基于所述N阱偏置电平的一个位线电压，以在所述控制栅极晶体管的一个漏极区中产生电子/空穴对；促使所述选择栅极晶体管能够将一个电压传到所述控制栅极晶体管的一个源极扩散区，促使一个穿通电流能够在所述控制栅极晶体管的所述沟道区中流动。该方法还包括：设置所述控制栅极晶体管的一个栅极电压，以使用热电子辅助穿通(PAHE) 注入将电子注入所述控制栅极晶体管的一个电荷捕获层。
从下面详细描述、附图和权利要求中，本发明的其他特征和益处将变得显而易见。
附图说明
从下文给出的详细描述和本发明的各种实施例的附图，将更充分地理解本发明的示例性实施例，然而本发明的各种实施例不应将本发明限制于具体实施例，而是用于解释和理解。
图1示出了根据本发明的利用一个示例性2T存储器单元结构的一个闪速存储器阵列的一个示例性实施例；
图2示出了根据本发明的一个2T单元结构的一个示例性实施例；
图3示出了根据本发明的一个2T单元结构的一个示例性实施例；
图4示出了根据本发明的一个2T单元结构的一个示例性实施例；
图5示出了根据本发明的一个2T单元结构的一个示例性实施例；
图6示出了对图2所示的所述新型存储器单元结构进行编程的编程偏置条件的一个示例性实施例；
图7示出了对图3所示的所述新型存储器单元结构进行编程的编程偏置条件的一个示例性实施例；
图8示出了根据本发明的编程条件的一个示例性实施例；
图9示出了根据本发明的编程条件的一个示例性实施例；
图10示出了根据本发明可以应用于图4所示的所述实施例的编程偏置条件的一个示例性实施例；
图11示出了根据本发明可以应用于图5所示的所述实施例的编程偏置条件的另一个示例性实施例；
图12-14示出了包括根据本发明构造的新型2T存储器单元的阵列的示例性实施例；以及，
图15示出了根据本发明的用于偏置一个新型存储单元的示例性方法。
具体实施方式
对于本发明的示例性实施例的描述，是在用于提供使用2T存储器单元(例如SONOS单元或浮置栅极单元)的一种新颖闪速存储器的过程、设备、方法和装置的上下文中。
本领域普通技术人员应理解到以下详细描述仅是示例性的，而不是意图以任何方式进行限制。受益于本公开的技术人员容易获得本发明的其它实施例的暗示。现在将详细引用如附图所示的本发明的示例性实施例的实施方式。在整个附图和以下详细描述中，将使用相同的附图标记(或数字) 来指代相同或相似的部分。
应当注意，示例性实施例不限于SONOS单元，也可以应用于任何其他类型的电荷捕获单元。为了实现使用SONOS或其他电荷捕获型单元的低成本、高灵活性的闪速存储器，示例性实施例公开了新颖的阵列和新颖的操作条件。这些实施例和条件促成阵列尺寸的减小，同时仍然执行正常的闪速存储器操作。
图1示出了根据本发明的利用一个示例性的2T存储单元结构的闪速存储器的一个闪速存储器阵列100的一个示例性实施例。例如，所述存储器阵列100被构造为“NOR”阵列，其中多个位线(BL)共享一个公共源极线(SL)。
所述存储器阵列100包括2T存储器单元，例如使用由控制器104产生的控制信号来编程、擦除和读取的存储器单元102。例如，在一个示例性实施例中，所述存储器单元包括2TSONOS单元或双晶体管浮置栅极单元。所述控制器104包括一个中央处理器(CPU)、处理器、状态机、离散逻辑、RAM、ROM和/或任何其它合适的硬件中的至少一个。
在操作期间，所述控制器104输出选择栅极(SG)106控制信号、控制栅极(CG)108控制信号和源极线(SL)110控制信号，这些被耦合到所述存储器阵列。多个位线(SL)112在所述存储器阵列和所述控制器104 之间传送数据。所述控制器104还输出耦合到所述存储器单元的一个N阱偏置电压114。因此，所述控制器104使用所述各种控制和偏置信号来向所述存储器单元存储和检索数据。
在一个示例性实施例中，所述存储器单元包括一个选择栅极晶体管和一个控制栅极晶体管。所述控制栅极晶体管，例如晶体管116，充当存储电荷的一个存储单元。所述控制栅极晶体管包括用于存储电荷的一个电荷捕获层或一个浮置栅极中之一。在一个示例性实施例中，所述控制栅极晶体管被构造为具有一个短沟道长度(相比闪速存储器中使用的常规存储器单元)。例如，在一个示例性实施例中，所述沟道长度小于90nm，并且可以短至10nm。所述短沟道长度导致较小的器件尺寸，因此导致较小的存储器阵列。所述短沟道长度还导致用于编程、擦除和读取存储器单元的较低偏置电压。以下提供对所述存储器单元的更详细描述。
图2示出了根据本发明构造的一个2T SONOS单元结构200的一个示例性实施例。例如，所述单元结构200适合用作图1所示的存储单元(例如，102)。
所述单元结构200包括一个选择栅极晶体管212，其包括选择栅极201 和栅极氧化物202。所述单元结构200还包括一个控制栅极晶体管213，其包括控制栅极203、顶部电介质层204(例如氧化物)、电荷捕获层205(例如氮化物)和底部电介质层206(例如氧化物)。所述层204、205和206 被称为“ONO”层。所述晶体管212和213还包括沉积在一个N阱210中的P+扩散区207、208和209。
在一个示例性实施例中，所述源极线控制线110被耦合到P+扩散区 207，所述SG控制线106被耦合到所述选择栅极201，所述CG108控制线被耦合到所述控制栅极203，并且所述BL112之一被耦合到P+扩散区209。所述N阱(NW)偏置信号114被耦合到所述N阱210。由此，在图2中所示的所述实施例中，所述存储晶体管213被放置于所述存储单元的所述漏极侧或所述位线侧。
在一个示例性实施例中，所述存储晶体管213被构造成具有一个短沟道214。例如，在一个示例性实施例中，所述沟道214的长度小于90nm。在另一个实施例中，所述沟道的长度小于60nm，而在另一个实施例中，所述沟道长度短至10nm。在一个示例性实施例中，所述晶体管212的所述沟道215的长度也小于90nm并且短至10nm。所述短沟道长度导致较小的存储单元，并由此导致一个整体较小的存储器阵列。所述短沟道长度也导致较低的偏置电压。
图3示出了根据本发明的一个2T SONOS单元结构300的另一示例性实施例。所述单元结构300类似于所述单元结构200，除了所述存储晶体管213位于所述存储单元的所述源极侧，而不是位于所述位线侧。类似地，图3中所示的所述晶体管213具有如上所述的一个短沟道214。例如，在一个示例性实施例中，所述沟道214具有小于90nm且短至10nm的长度。所述沟道215还具有小于90nm且短至10nm的长度。
图4示出了根据本发明构造的一个2T浮置栅极单元结构400的一个示例性实施例。所述单元结构400类似于所述单元结构200，不同之处在于所述层402是一个浮置栅极(FG)层，而不是如图2中所示的所述电荷捕获层205。类似地，图4所示的所述晶体管213具有如上所述的一个短沟道214。例如，在一个示例性实施例中，所述沟道214具有小于90nm且短至10nm的长度。
图5示出了根据本发明的一个2T浮置栅极单元结构500的另一示例性实施例。所述单元结构500类似于所述单元结构300，除了所述层502 是一个浮置栅极层而不是如附图3所示的一个电荷捕获层205。类似地，图5中所示的所述晶体管213具有如上所述的一个短沟道214。例如，在一个示例性实施例中，所述沟道214具有小于90nm且短至10nm的长度。
图6示出了用于编程所述新型2T SONOS单元结构200的编程偏置条件的一个示例性实施例。例如，所述控制器104输出所述公开的控制和偏置信号，以实施带间隧穿(BTBT)注入来对2T SONOS单元200进行编程。在一个示例性实施例中，所述控制器104使用所述NW偏置114，向所述N 阱210提供一个高电压信号，例如5伏至6伏。所述控制器104向所述BL112提供一个低电压信号，例如0伏至-1伏。在所述BL112和所述N阱210之间的电压差将导致在所述存储晶体管213的所述漏极结中发生雪崩击穿，这将在该结处产生许多电子-空穴对，如602所示。
所述控制器104，使用所述控制栅极信号108，向所述晶体管213的所述控制栅极203提供一个高电压信号，例如5-7伏。该电压将吸引电子注入到所述电荷捕获层205中，如在604所示。结果是所述单元(例如，存储晶体管213)被编程为一个“上单元”(on-cell)。
然而，与常规电路相反，所述控制器104，使用所述源极线控制信号 110，向所述源极区207提供一个低电压，例如1-2伏(例如，VDD)。传统电路通常应用5伏。较低的电压可以直接从VDD供电(通常为1.2伏或1.8伏)。这显着地将所述晶体管212的所述VDS降低到1-2伏，而不是常规电路中使用的5伏。因此，由于较低的VDS，所述晶体管212的所述沟道215的长度可以缩小。对于VDD为3伏的情况，所述源极电压可以从 VDD钳位到1-2伏，然后应用。在另一个实施例中，3伏VDD被直接施加到所述源极扩散区207。虽然这将所述单元的VDS增加到3伏，与传统电路相比，这仍然是2伏的降低。
在一个示例性实施例中，VDD被提供给所述选择栅极201，用于关闭所述选择栅极晶体管212。这促使所述晶体管213的所述源极区208浮置，因此如上所述，可以通过BTBT注入对所述单元(存储晶体管213)进行编程。
根据另一示例性实施例，使用称为热电子辅助穿通(PAHE)注入的一个机制对所述存储器单元200进行编程。在一个示例性实施例中，所述控制器104向所述选择栅极201提供例如0伏至-1伏的一个低电压，以导通所述选择栅极晶体管212。在所述扩散区207处的所述源极线电压(例如，1-2伏)将通过所述晶体管212的所述沟道传到所述晶体管213的所述源极扩散区208。在所述源极扩散区208上的电压将导致所述晶体管213 经历穿通，特别是因为根据本发明所述晶体管213的所述沟道长度214被减少了。一个低穿通电流606将流经所述晶体管213的所述沟道。所述电流606将加速在所述漏极结处的所述电子(在602处示出)变成“热”电子，从而大大提高电子注入(如604所示)进入所述电荷捕获层205的效率。PAHE注入编程可以将编程速度提高到超过BTBT注入编程的一个数量级。根据电压和沟道长度，典型的穿通电流约为1nA至1uA。可以通过所述存储单元(例如，晶体管213)的设计来仔细地选择这些参数。在编程之后，所述单元(晶体管213)变成一个上单元。
因为从SL到BL的整体穿通电压约为1伏，所以沟道214、215的最短沟道长度约为10nm。如果该过程被调整，例如通过增加穿通注入浓度，所述沟道214、215的沟道长度可进一步减小到低于10nm，将在5-7nm的大约范围内。
应当注意，当向所述选择栅极201提供一个例如0伏至-1伏的低电压时，在所述源极扩散区207处的所述结将具有3-4伏的反向偏置电压，因为所述SL电压可以是1-2伏。该电压不会导致雪崩击穿，因此不会影响所述选择栅极晶体管212的可靠性。即使发生击穿，电子将被所述N阱210 上的电压吸引，并且空穴将被所述SL电压吸引。因此，对于所述选择栅极 201，不会发生重大的电子或空穴注入。还应该注意的是，所述公开的编程偏置条件的另一个优点是：BL和SL电压均可直接从VDD和VSS提供，而不是如常规电路那样使用正或负电荷泵电路。因此，即使所述单元沟道被严重穿通并导致一个大漏电流，也不会导致编程失败。相反，对于常规电路，在通过一个电荷泵电路产生BL或SL电压的情况下，如果所述单元被严重穿通，则漏电流可能超过电荷泵的供电电流。那么BL或SL电压将下降，从而导致编程失败。此外，根据本发明，任何使用的电荷泵电路仅向N阱和栅极提供电压，因此其电源电流非常低，这促成这些电荷泵装置在尺寸上较小。
图7示出了编程偏置条件的一个示例性实施例，用于编程图3中示出的所述新型2TSONOS单元结构300。应当注意，根据本发明，可以使用 BTBT或PAHE注入对单元300进行编程。附图7中所示的所述编程偏置条件类似于参照附图6所公开的那些，除了所述控制器104向所述选择栅极201提供例如0伏至-2伏的一个低电压，以将在所述BL112上的0伏传到所述晶体管213的所述扩散区208的所述漏极区。对于BTBT注入编程，所述控制器将所述SL110设置为一个浮置条件，因此在从所述晶体管213 的所述源极207到所述漏极208的所述沟道214上没有沟道漏电流，以增强电子注入效率。在所述漏极侧扩散区208和所述N阱210之间的电压差将导致在所述存储晶体管213的所述漏极结中发生雪崩击穿，这将在该漏极结处产生许多电子-空穴对，如在702所示的。
所述控制器104，使用所述控制栅极信号108，向所述晶体管213的所述控制栅极203提供例如5-7伏的一个高电压信号。该电压将吸引电子注入到所述电荷捕获层205中，如在704所示的。结果是所述单元(例如，存储晶体管213)被编程为一个“上单元”(on-cell)。
对于PAHE编程，所述控制器104向所述SL110提供例如1-2伏的一个低VDD电压。由于所述晶体管213的所述短沟道214，这将产生穿通电流706，其加速漏极结702附近的电子，由此显着增加电子进入电荷捕获区205的注入效率。
图8示出了根据本发明的编程偏置条件的另一示例性实施例。该实施例类似于图6所示的实施例，除了所有的电压都被负偏移2伏。通过移动电压，SL可以直接被供给0伏；然而，要向BL电压产生-2伏，可能需要一个电荷泵电路。
图9示出了根据本发明的编程偏置条件的一个实施例。该实施例类似于图7所示的实施例，除了所有的电压都是负偏移2伏。与前述实施例类似，SL电压可以直接被供给0伏；然而，要向BL电压产生-2伏，可能需要一个电荷泵电路。
图10示出了可以应用于图4所示的实施例的编程偏置条件的另一示例性实施例。该实施例的编程偏置条件与图6所示的程序偏置相似，除了电压可能更高，以补偿所述浮置栅极211的所述耦合比。还应该注意的是，类似于图8所示的编程偏置条件，该实施例的电压也可以被负偏移2伏或任何其它合适的电压。
图11示出了可以应用于图5所示的实施例的编程偏置条件的另一示例性实施例。该实施例的编程偏置条件类似于图7所示的实施例，除了电压可能更高，以补偿所述浮置栅极的耦合比。请注意，与图9所示的编程偏置条件类似，本实施例的电压也可以被负偏移2伏或任何其它合适的电压。
在另一个示例性实施例中，所述单元可以被作为一个浮置栅极单元实施，而不是作为一个电荷捕获单元。在本实施例中，上述偏置条件和操作是适用的，除了较高的电压可以适用于对所述N阱和控制栅极，以补偿所述浮置栅极的所述耦合比。
图12-14示出了包括根据本发明构造的新型2T存储器单元的阵列的一个示例性实施例。
图12示出了使用图3中公开的所述单元实施例的“公共源极线”闪速存储器阵列1200的一个示例性实施例。例如，所述阵列1200包括被构造为图3所示的所述单元实施例的所述单元，例如单元1202。在所述阵列 1200中，多个位线被耦合一个公共源SL线。
图13示出了使用图2中公开的所述单元实施例的一个“并行BL/SL”闪速存储器阵列1300的一个示例性实施例。例如，所述阵列1300包括被构造为图2所示的所述单元实施例的单元，例如，单元1302。在所述阵列 1300中，每个位线被耦合到一个单独SL线。
图14示出了使用图3中公开的所述单元实施例的一个“并联BL/SL”闪速存储器阵列的一个示例性实施例。例如，所述阵列1400包括被构造为图3所示的所述单元实施例的所述单元，例如单元1402。在所述阵列1400 中，每个位线被耦合到一个单独SL线。
在另一示例性实施例中，所述阵列包含双单元以增强数据完整性。在本实施例中，每个数据位被存储在两个单元中。一个单元存储数据值，另一个单元存储数据值的补码。两个单元位于称为BL和BLB的两个位线中。两个位线可以位于一个数组或两个分离的数组中。读取时，读取两个单元，并比较其单元电流以确定存储的数据值。
此外，在另一示例性实施例中，可以通过使用NMOS器件来制造所述单元。该实施例的偏置条件类似于先前描述的由PMOS器件制成的单元的偏置条件，不同之处在于：考虑到PMOS和NMOS器件之间的操作差异，电压的极性应反转。
图15示出了用于偏置根据本发明的一个新型存储单元的示例性方法 1500和1510。例如，所述方法1500和1510适合于包括如图6所示的一个存储器单元的实施例的一个阵列。例如，图6所示的所述存储单元包括具有一个短沟道长度的一个选择晶体管212和也具有一个短沟道长度的一个控制晶体管213。还应注意的是，所述方法1500和1510也适用于所述新型存储器单元的其它示例性实施例。
在一个示例性实施例中，所述方法1500操作，以使用BTBT注入对所述存储器单元(例如，图6所示的所述存储单元)进行编程。
在块1502，设置一个N阱偏置电平。例如，在一个示例性实施例中，所述控制器104使用所述NW偏置114所述向N阱210提供例如5伏至6 伏的一个高电压信号。
在块1504处，一个漏极电压被设置用于在一个漏极区中产生电子/空穴对。例如，在一个示例性实施例中，所述控制器104向所述BL112提供诸如0伏至-1伏的一个低电压信号。在所述BL112和所述N阱210之间的电压差将导致在所述存储晶体管213的所述漏极结中发生雪崩击穿，这将在该结处产生许多电子-空穴对，如602所示。
在块1502，一个源极扩散区被设置为一个浮置条件，以关闭与所述存储装置相关联的一个沟道。例如，在一个示例性实施例中，所述控制器104 使用所述源极线控制信号110，向所述源极区207提供诸如1-2伏(例如， VDD)的一个低电压。该低电压可以从VDD直接供电，通常为1.2伏或 1.8伏。这显着地将所述晶体管212的VDS降低到1-2伏而不是常规电路中使用的5伏。因此，由于较低的VDS，所述晶体管212的所述沟道215 的长度可以是短的(例如，小于90nm且低至10nm)。所述选择栅极201 被提供有VDD，以关闭所述选择栅极晶体管212。这导致所述晶体管213 的所述源极区208浮置，其关闭与所述晶体管213相关联的所述沟道，并由此可通过BTBT注入对所述单元(存储晶体管213)进行编程。
在块1508处，一个栅极电压被设置使用BTBT注入将电子注入电荷捕获层。例如，在一个示例性实施例中，所述控制器104使用所述控制栅极信号108，向所述晶体管213的所述控制栅极203提供诸如5-7伏的一个高电压信号。该电压将吸引电子注入到所述电荷捕获层205中，如604所示。结果是，使用BTBT注入将单元(例如，存储晶体管213)编程为一个“上单元”(on-cell)。
因此，所述方法1500操作，以使用BTBT注入对所述存储器单元(例如，图6所示的所述存储单元)进行编程。
在一个示例性实施例中，所述方法1510操作，以使用PAHE注入对所述存储器单元(例如，图6所示的所述存储单元)进行编程。
在块1512，设置一个N阱偏置电平。例如，在一个示例性实施例中，所述控制器104使用所述NW偏置114，向所述N阱210提供诸如5伏至 6伏的一个高电压信号。
在块1514，一个漏极电压被设置，以在一个漏极区中产生电子/空穴对。例如，在一个示例性实施例中，所述控制器104向所述BL112提供诸如0伏至-1伏的一个低电压信号。在所述BL112和所述N阱210之间的电压差将导致在所述存储晶体管213的所述漏极结中发生雪崩击穿，这将在该结处产生许多电子-空穴对，如602所示。
在块1516处，一个源极电压被设置，以容许一个小穿通电流在所述存储装置(例如晶体管213)的所述沟道中通过。例如，在一个示例性实施例中，所述控制器104向所述选择栅极201提供诸如0伏至-1伏的一个低电压，以导通所述选择栅极晶体管212。在所述扩散区207处的所述源极线电压(例如，1-2伏)将通过所述晶体管212的所述沟道215，到达所述晶体管213的所述源极扩散区208。所述源极扩散区208上的电压将导致所述晶体管213经历穿通，特别是因为根据本发明减少了所述晶体管213 的所述沟道长度214。一个小穿通电流606在所述晶体管213的所述沟道中流动。根据所述电压和沟道长度，典型的穿通电流约为1nA至1uA。
在块1508处，一个栅极电压被设置，以使用PAHE注入将电子注入一个电荷捕获层。例如，在一个示例性实施例中，所述控制器104使用所述控制栅极信号108，向所述晶体管213的所述控制栅极203提供诸如5-7 伏的一个高电压信号。该电压将吸引电子注入到所述电荷捕获层205中，如604所示。所述小穿通电流606将加速在所述漏极结处的所述电子(在602处示出)变成“热”电子，从而大大增加电子被注入到所述电荷捕获层205(如604所示)的效率。PAHE注入编程可以将编程速度提高到超过 BTBT注入编程一个数量级。结果是使用PAHE注入将单元(例如，存储晶体管213)编程为“上单元”(on-cell)。
因此，所述方法1510操作，以使用PAHE注入对所述存储器单元(例如，图6所示的所述存储单元)进行编程。
应当注意，在说明书和附图中所示的所述电压值是示例性的，并且不将所描述的电压限制为精确的电压值。很明显，使用的实际电压取决于技术、工艺和/或其他因素。还应当注意，所述公开的单元和偏置条件可以与任何类型的阵列结构一起使用，并且所述偏置条件不限于特定阵列类型。
虽然已经示出和描述了本发明的示例性实施例，但是对于本领域普通技术人员来说，显而易见的是，基于本文的教导，可以在不脱离示例性实施例及其更广泛的方面的情况下，进行改变和修改。因此，所附权利要求书意图在其范围内包含在本发明的示例性实施例的真实精神和范围内的所有这些改变和修改。
Claims (20)
1.一种装置，包括：
一个控制栅极晶体管，具有沉积在一个N阱中的源极和漏极扩散区，形成在与所述源极和漏极扩散区重叠的所述N阱上的一个电荷捕获区，以及形成在所述电荷捕获区的一个控制栅极，其中在所述源极和漏极扩散区之间的所述N阱的一个沟道区的长度小于90nm；以及，
一个选择栅极晶体管，具有沉积在所述N阱中的一个选择源极扩散区，其中所述选择栅极晶体管的一个漏极侧共享所述源极扩散区，其中在所述选择源极扩散区和所述源极扩散区之间的所述N阱的一个沟道区的长度小于90nm。
2.根据权利要求1的所述装置，其中位于所述源极和漏极扩散区之间的所述N阱的所述沟道区的长度为60-90nm。
3.根据权利要求1的所述装置，其中所述选择源极扩散区和所述源极扩散区之间的所述N阱的所述沟道区的长度为60-90nm。
4.根据权利要求1的所述装置，其中位于所述源极和漏极扩散区之间的所述N阱的所述沟道区与位于所述选择源极扩散区与所述源极扩散区之间的所述N阱的所述沟道区的长度小于30nm。
5.根据权利要求1的所述装置，其中所述电荷捕获区包括一个氧化物-氮化物-氧化物(ONO)层。
6.根据权利要求1的所述装置，其中所述电荷捕获区包括一个浮置栅极层。
7.根据权利要求1的所述装置，其中所述控制栅极晶体管和所述选择栅极晶体管包括沟道金属氧化物半导体(PMOS)器件。
8.根据权利要求1的所述装置，其中所述控制栅极晶体管和所述选择栅极晶体管包括N型金属-氧化物-半导体(NMOS)器件。
9.根据权利要求1的所述装置，其中所述控制栅极晶体管和所述选择栅极晶体管形成一个闪速存储器储单元。
10.根据权利要求9的所述装置，还包括一个控制器，其与所述闪速存储器单元通信控制栅极(CG)、选择栅极(SG)、位线(BL)、源极线(SL)和N阱(NW)信号。
11.根据权利要求10的所述装置，其中所述控制器控制所述CG、SG、BL、SL和NW信号，以使用带间隧穿(BTBT)注入对所述闪速存储器单元进行编程。
12.根据权利要求11的所述装置，其特征在于：所述控制器设定编程偏置条件以使用所述BTBT注入对所述闪速存储器单元进行编程，并且其中所述编程偏置条件包括(SL＝VDD)、(BL＝0伏)、(SG＝VDD)、(N阱＝5伏)，和(CG＝5伏)。
13.根据权利要求11的所述装置，其中所述控制器控制所述CG、SG、BL、SL和NW信号，以在所述带间隧穿(BTBT)注入期间禁用所述选择栅极晶体管，以浮置所述源极扩散区，并且禁用所述源极和漏极扩散区之间的所述N阱的所述沟道区。
14.根据权利要求10的所述装置，其特征在于：所述控制器控制所述CG、SG、BL、SL和NW信号，以使用热电子辅助穿通(PAHE)注入对所述闪速存储器单元进行编程。
15.根据权利要求14的所述装置，其中所述控制器设置编程偏置条件以使用所述热电子辅助穿通(PAHE)注入来对所述闪速存储器单元进行编程，并且其中所述编程偏置条件包括(SL＝VDD)、(BL＝0伏)、(SG＝0伏)、(N阱＝5伏)和(CG＝5伏)。
16.根据权利要求14的所述装置，其中所述控制器控制所述CG、SG、BL、SL和NW信号，以在所述PAHE注入期间促成所述选择栅极晶体管能够在所述源极扩散区上设置一个选择的电压电平，以促成一个穿通电流能够在位于所述源极和漏极扩散区之间的所述N阱的沟道区中流动，以促成所述热电子辅助穿通(PAHE)注入。
17.一种操作形成一个闪速存储器阵列的多个存储器单元的方法，其中每个存储单元包括一个选择栅极晶体管和一个控制栅极晶体管，并且其中每个晶体管包括长度小于90nm的一个沟道区，该方法包括：
设置一个N阱偏置电平；
设置基于所述N阱偏置电平的一个位线电压，以在所述控制栅极晶体管的一个漏极区中产生电子/空穴对；
禁用所述选择栅极晶体管，以浮置所述控制栅极晶体管的一个源极扩散区；以及，
设置所述控制栅极晶体管的一个栅极电压，以使用带间隧穿(BTBT)注入将电子注入到所述控制栅极晶体管的一个电荷捕获层中。
18.根据权利要求17所述的方法，其中所述电荷捕获层是一个浮置栅极和氧化物-氮化物-氧化物(ONO)层之一。
19.一种操作形成一个闪速存储器阵列的多个存储器单元的方法，其中每个存储单元包括一个选择栅极晶体管和一个控制栅极晶体管，并且其中每个晶体管包括长度小于90nm的一个沟道区，该方法包括：
设置一个N阱偏置电平；
设置基于N阱偏置电平的一个位线电压，以在所述控制栅极晶体管的一个漏极区中产生电子/空穴对；
促成所述选择栅极晶体管将一个电压传到所述控制栅极晶体管的一个源极扩散区，促使一个穿通电流能够在所述控制栅极晶体管的所述沟道区中流通；并，
设置所述控制栅极晶体管的一个栅极电压，以使用热电子辅助穿通(PAHE)注入将电子注入所述控制栅极晶体管的一个电荷捕获层。
20.根据权利要求19所述的方法，其中所述电荷捕获层是一个浮置栅极和氧化物-氮化物-氧化物(ONO)层之一。
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