WO2006049143A1 - 不揮発性半導体記憶装置およびその書込方法 - Google Patents

不揮発性半導体記憶装置およびその書込方法 Download PDF

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Shouji Shukuri
Masaaki Mihara
Moriyoshi Nakashima
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Definitions

  • Nonvolatile semiconductor memory device and writing method thereof are nonvolatile semiconductor memory devices and writing method thereof.
  • the present invention relates to a nonvolatile semiconductor memory device that realizes a reduction in gate length of a nonvolatile semiconductor memory cell and a writing method thereof.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-237330
  • Patent Document 2 JP-A-9-008153
  • Patent Document 1 the material disclosed in Patent Document 1 is practically used as a tunnel insulating film of a nonvolatile semiconductor memory because the charge leakage characteristic of the material is inferior to that of a silicon oxide film. Not.
  • Patent Document 2 describes a force in which writing is performed by hot-electron (BBHE) injection induced by band-to-band tunneling instead of channel hot-electron injection.
  • BBHE hot-electron
  • Vds between the source and the drain needs to be a relatively large value (for example, 4V), which limits the gate length reduction factor. There was a problem.
  • An object of the present invention is to provide a nonvolatile semiconductor memory device and a writing method thereof that can reduce the potential difference Vds between the source and the drain to shorten the gate length of the memory cell.
  • n-type well formed on a semiconductor substrate, a source and a drain which are P + regions formed on the surface of the n-type well at predetermined intervals, and formed between the source and drain A channel region, a charge storage layer such as a floating gate formed above the channel region via a tunnel insulating film, a non-crystal charge trap layer such as a nanocrystal layer, a silicon nitride film, and the like, and above the charge storage layer
  • Bit data to a nonvolatile semiconductor memory device having a gate electrode formed through an insulating film, and has a relationship of “Vg> Vsub> Vs> Vd” at the time of writing, Voltages Vg, Vsub, Vs, and Vd, where Vd is equal to or greater than the potential difference required for the generation of the bunt tunnel current in the channel region, are applied to the gate electrode, n-type well, source, and drain, respectively.
  • hot electrons (BBHE) hot electrons (BBHE) are generated near the drain by
  • a nonvolatile semiconductor memory having a charge storage layer such as a non-conductive charge trap layer such as a floating gate, a nanocrystal layer, or a silicon nitride film, and a gate electrode formed above the charge storage layer via an insulating film
  • a method of writing bit data to a device which has a relationship of “Vg V Vsub V Vs V Vd” at the time of writing, and “Vd ⁇ Vg” is greater than the potential difference necessary for generating the inter-bunt tunnel current in the channel region.
  • the present invention is characterized in that two of the voltages Vg, Vsub, Vs and Vd are supplied from an external power source.
  • Vd is supplied with an external power supply.
  • Vs and Vd are supplied with an external power supply.
  • Vs is a power supply voltage and Vd is a ground voltage.
  • a memory cell written by the writing method of (1) and (2) is connected to a NOR type or a NAND type and arrayed.
  • the voltage has a relationship of “ ⁇ 8 > ⁇ 5111)> ⁇ 5> ⁇ (1 channel)” or “Vg ⁇ Vsub ⁇ Vs ⁇ Vd (n channel)”.
  • the potential difference between the cell voltage Vsub and the drain voltage Vd is preferably equal to or higher than the barrier potential of the tunnel insulating film.
  • any one of the voltages Vg, Vsub, Vs, and Vd is supplied from an external power source.
  • the number of booster circuits for generating a voltage in the chip can be reduced.
  • the chip area can be reduced, and the cost of the nonvolatile semiconductor memory device can be reduced.
  • the booster circuit in the chip may have a small current supply capability, and the chip area may be further reduced. it can.
  • the source voltage Vs can be set as the power supply voltage and the drain voltage Vd can be set as the ground voltage.
  • One can be the voltage supplied from the outside, and the remaining two voltages (gate voltage Vg, cellwell voltage Vsub) can be the same polarity as the power supply voltage.
  • FIG. 1 is a diagram showing a structure of a p-channel MONOS memory cell to which the present invention is applied.
  • FIG. 2 is an equivalent circuit diagram showing an architecture when a NOR connection array is configured by arranging the same p-channel MONOS memory cells in XY.
  • FIG. 3 is a diagram showing the potential arrangement during writing (programming), verifying, erasing, and reading in the NOR connection array.
  • FIG. 4 is a diagram showing a potential arrangement in an equivalent circuit during programming.
  • FIG. 5 is a diagram showing a potential arrangement in a cross-sectional structure during programming.
  • FIG. 6 is a diagram showing the potential arrangement of one memory cell during programming and the principle of BTHE injection.
  • FIG. 7 is a diagram showing a potential arrangement in an equivalent circuit during verification.
  • FIG. 8 is a diagram showing a potential arrangement in a cross-sectional structure during verification.
  • FIG. 9 is a diagram showing a potential arrangement in an equivalent circuit at the time of reading.
  • FIG. 10 is a diagram showing a potential arrangement in a cross-sectional structure at the time of reading.
  • FIG. 11 is a diagram showing a potential arrangement in an equivalent circuit at the time of erasing by an FN tunnel.
  • FIG. 12 is a diagram showing a potential arrangement in a cross-sectional structure at the time of erasing by an FN tunnel.
  • FIG. 13 is a diagram showing a potential arrangement in an equivalent circuit at the time of erasing by substrate hot electron injection.
  • FIG. 14 is a diagram showing a potential arrangement in a cross-sectional structure at the time of erasing by substrate hot electron injection.
  • FIG. 15 is a transmission electron micrograph of a longitudinal section of a prototype p-channel MONOS memory cell.
  • FIG. 17 is a diagram showing the relationship between the write time and the threshold voltage, which is the test result of the same p-channel MONOS memory cell.
  • FIG. 1 is a diagram showing the structure of a ⁇ channel MONOS memory cell to which the present invention is applied.
  • This memory cell includes an n-type well (cell well) 12 formed on a p-type semiconductor substrate 11, a p + region (source) 13 and a p + formed in the vicinity of the surface of the n-type well 12 with a predetermined interval.
  • Region (drain) 14 a channel formed between these two p-type regions 13, 14 A channel region 20, and an ONO film and a gate electrode 18 formed so as to cover the channel region 20 above the channel region 20.
  • the ONO film includes a tunnel insulating film 15 that also has an oxide silicon force, a charge trap layer 16 that accumulates injected charges (electrons) that also has a silicon nitride force, and an insulating film 17 force that also has an oxide silicon force. ing.
  • the thickness of these three layers is about 2.5 to 5 nm for the tunnel insulating film 15, about lOnm for the charge trapping layer 16, and about 5 nm for the insulating film 17.
  • the gate electrode 18 is made of polysilicon. Note that the gate length can be made extremely short by a write potential arrangement described later, and can be realized to 60 nm or less.
  • a nonvolatile semiconductor memory device having a structure in which the p-channel MONOS memory cells are connected in a NOR connection array
  • two cellwells 12 are paired.
  • lkB 8k (8192) in the X direction
  • 64 memory cells in the Y direction 512k (524288).
  • the number of main bit lines 21 is 8k, and the number of main bit lines 21 is connected to one sub bit line 25 of the two cells 12 through a select gate 24.
  • a latch is connected to each of the 8k main bit lines 21. This latch is also used for verifying the write operation.
  • the select gate 24 is formed in a select gate well (n-type well) 20 that is different from the cell wel 12 and is composed of a p-channel MOS transistor.
  • the potential of select gate 20 is normally set to VCC (eg, 1.8 V).
  • VCC is applied to the gate electrode of the select gate 24 when not selected, and ⁇ 2.2 V is applied when selected. -2.
  • the gate conducts and connects the main bit line 21 to the sub bit line 25 connected to the drain of each memory cell.
  • the word lines connect the gate electrodes of each memory cell in the X direction, and 64 word lines are provided for each cell 12.
  • the source line is common to 512k memory cells in each cell 12.
  • the voltage VCC and the voltage GND are supplied from a power supply circuit outside the memory cell.
  • FIGS. Figures 3 to 14 show the potential arrangement and operation during write (program 'verify), read, and erase operations. It is a figure which shows an operation principle.
  • the source voltage Vs when writing by BBHE injection, the source voltage Vs is made lower than the cell voltage Vsub to be close to the drain voltage Vd, and the potential difference between the drain and source is reduced.
  • the threshold voltage Vth absolute value
  • the threshold voltage Vth is equivalently increased by the backgate effect resulting from applying an appropriate backgate voltage, making it difficult to punch through between the source and drain.
  • bit line control circuit can be configured with a high-speed standard positive VCC circuit, enabling high-speed operation and simplified configuration.
  • the program operation of the write operation will be described.
  • the nitride film having low electrical conductivity is used as the charge trap layer 16
  • the trapped electrons do not move in the film and remain in the trapped position.
  • Writing (programming) into the memory cell is performed by injecting electrons into the charge trap layer 16.
  • the electrons are injected by BBHE injection by applying a positive and negative high voltage between the gate electrode 18 and the drain 14, and the electrons are injected into the charge trap layer 16.
  • Charge injection into the charge trapping layer 16 is performed by hot electrons (BBHE: Band) by band-to-band tunneling using a high electric field in the depletion layer generated by a high potential difference between the positive potential gate electrode 18 and the negative potential drain 14. -To-Band tunneling induced Hot Electron).
  • BBHE hot electrons
  • the drain ground potential is relatively negative.
  • FIG. 6 shows a potential arrangement of one memory cell at the time of writing.
  • a depletion region 21 is generated at the interface between the drain 14 and the cell wel 12 and an electron (electron) Z hole pair is generated in the drain 14 by interband tunneling (BTBT).
  • BTBT interband tunneling
  • VCC for example, 1.8 V
  • VCC for example, 1.8 V
  • the potential difference between the source and the drain is about 1.8 V. Therefore, even if the gate length is shortened, The depletion layer does not reach the source 13 and become conductive (punch through).
  • a back gate voltage of 4 V is applied to Cell 12, electrons emitted to the channel are attracted to the substrate side, and the threshold voltage between source and drain! /, Value voltage Vth (absolute value) is relative As a result, the back gate effect becomes higher, so that conduction during writing can be further suppressed.
  • the drain may be controlled in the range of OV to VCC (positive potential) by applying an appropriate positive back gate voltage to the cellwell 12 at the time of programming.
  • the Y system (bit line) peripheral circuit which requires high-speed operation during writing, can be formed with a positive voltage circuit using a high-performance VCC transistor, realizing high-speed writing and simplified circuit configuration be able to.
  • bit writing (electron injection) is repeatedly carried out little by little while verifying until the value Vth reaches a predetermined voltage, so that the threshold value of the bit to which writing has been performed is almost the same. It is the same, and the cell is not depleted by injecting too much electrons.
  • Verify is an operation that is repeatedly executed alternately with a program in order to check whether the threshold value Vth is a predetermined potential at the time of bit writing.
  • the voltage of the cell 12 remains at 4V, so the word line 22 (gate electrode 18) has a voltage higher than the normal read voltage (1.2.2V; described later), for example –5V Set to In this state, after source line 23 and bit lines 21 and 25 are charged to VCC, source line 23 is driven to GND. When the program is complete, the channel becomes conductive, so bitlines 21 and 25 are discharged to GND. If programming is not complete, bitlines 21 and 25 remain at VCC. The bit line potential is taken into the latch, and the bit line voltage at the next program pulse application is determined based on this. That is, only the bit line whose latched potential is VCC is to inject electrons again at the next program pulse.
  • verifying is performed in a state where the back gate voltage (4V) is applied to the cellwell 12, so that switching of the program Z verify is performed at high speed, and high-speed bit writing is realized. Can do.
  • the read operation requires a higher speed operation than the write operation, and it is necessary to switch not only the bit line but also the word line at a high speed. Therefore, the back gate applied to the cell well 12 is required.
  • Erasure is done in 12 units of Seluer.
  • Selwell 12 and source line 23 apply a high voltage of 13V to word line 22 (gate 18) while keeping VCC, and bit line 25 (drain 14) is allowed to float.
  • a large potential difference is generated between the gate 18 and the cell wel 12, and the electrons trapped in the charge trap layer 16 pass through the tunnel insulating film 15 by the FN tunnel effect and jump to the cell uel 12 to cause a bow. I will be overtaken.
  • the Y-system circuit can be configured with a high-speed circuit operating at GND-VCC.
  • the voltage applied between the drain and the source is reduced by applying a knock gate voltage and applying a voltage between the drain voltage and the source voltage to the source.
  • the Vth absolute value
  • the Vth is equivalently increased due to the knock gate effect, making punch-through difficult. This makes it possible to significantly improve the gate length scalability (short gate), and In the mold structure, it is no longer difficult to achieve a gate length of 0.1 m or less.
  • the MONOS memory cell has the following excellent effects as compared with a normal floating gate type flash memory (for example, described in Japanese Patent Laid-Open No. 9-8153) in the following points.
  • the MONOS type is more resistant to defective defects than the floating gate type.
  • the floating gate type even if there is a defect that causes a very small leak in the tunnel insulating film (bottom oxide film), all the charge in the floating gate flows out due to this leak. , Memory content will be lost.
  • the allowable leak level is very small compared to other devices (for example, a leak level that is 8 orders of magnitude smaller than DRAM is required), which is extremely small. Do not generate small defects! / Realizing the process becomes very difficult.
  • the MONOS structure is much more resistant to defects than the floating gate type.
  • a writing method for a memory cell having a p-channel MONOS structure is described.
  • the present invention can be applied to an n-channel MONOS memory by inverting the polarity of the potential arrangement in FIG. It is also possible to apply.
  • the writing method for the memory cell having the MONOS structure shown in FIG. 1 is described.
  • the floating gate type nonvolatile semiconductor memory the charge in the nanocrystal layer
  • the present invention can be applied to a nonvolatile semiconductor memory or the like that holds
  • the present invention provides not only a NOR type memory cell array but also a NAND type memory cell array. It can also be applied to.
  • the voltage values shown in FIG. 7 and the like are merely examples, and any voltage may be used as long as the voltage meets the conditions of the present invention.
  • the application of the external supply voltage during writing is not limited to the drain and the source.
  • Figures 15 and 16 are transmission electron microscope (TEM) photographs of the longitudinal section of the prototype memory cell.
  • Figure 1
  • FIG. 6 is an enlarged view of the vicinity of the ONO film in the photograph of FIG.
  • the tunnel insulating film, the charge trap layer, and the insulating film on the charge trap layer have thicknesses of 3 nm, 8 nm, and 6 nm, respectively, which are almost the same as the scale described in FIG.
  • the gate length is 62 nm.
  • the polysilicon gate electrode is deposited to a thickness of 200 nm to ensure conductivity!

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Abstract

　ドレイン付近にバンド間トンネリングによるホットエレクトロン（ＢＢＨＥ）を発生させ、このホットエレクトロンを電荷蓄積層に注入してビットデータの書き込みを行う。ゲート電圧Ｖｇ、セルウェル電圧Ｖｓｕｂ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄの関係をＶｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄとし、Ｖｇ－Ｖｄがバント間トンネル電流の発生電位差以上となり、且つ、Ｖｓｕｂ－Ｖｄがトンネル絶縁膜の障壁電位と比べてほぼ同等以上となるようにする。

Description

明 細 書
不揮発性半導体記憶装置およびその書込方法
技術分野
[0001] 本発明は、不揮発性半導体メモリセルのゲート長の短縮ィ匕を実現した不揮発性半 導体記憶装置およびその書込方法に関する。
背景技術
[0002] 近年、ランダムアクセス読み出しが可能な所謂コードストレージ用の NORフラッシュ メモリのスケーリングの限界につ 、て懸念が高まってきて 、る。
[0003] ITRS(InternationalTechnology Roadmap for Semiconductors)の 2004年での技術 予測によれば、半導体プロセス技術としては 20nmプロセスの時代になって!/、ると予 測される 2018年においても、 NOR型フラッシュメモリのメモリセルのゲート長は 130η mを実現することが困難であると指摘されている。
[0004] NOR型フラッシュメモリのゲート長がスケーリングできない大きな要因の一つは、書 き込み動作にチャネルホットエレクトロン（CHE)注入を用いていることにある。すなわ ち、チャネルホットエレクトロンを効率よく発生させるためには、メモリセルのソースード レイン間にトンネル絶縁膜 (シリコン酸ィ匕膜)の障壁電圧以上の比較的大きな電位差 が必要とされる。この電位差のためにドレイン力 ソースに向けて比較的大きな空乏 層が形成されるため、ゲート長を短くすると、ドレインからソースへ空乏層がつながつ てしまい（パンチスルー）、ホットエレクトロンが発生しなくなってしまうという問題がある 力 である。
[0005] これに対して、トンネル絶縁膜としてシリコン酸ィ匕膜よりも障壁電圧の低い材質のも のを用いることでソース一ドレイン間の電位差 Vdsを小さくする提案がなされている（ たとえば特許文献 1)。また、書き込み動作をチャネルホットエレクトロン注入以外の方 式で行う NOR型フラッシュメモリも提案されて 、る（たとえば特許文献 2)。
特許文献 1：特開 2001— 237330号公報
特許文献 2 :特開平 9— 008153号公報
発明の開示 発明が解決しょうとする課題
[0006] し力しながら、特許文献 1のものは、前記材質の電荷リーク特性がシリコン酸ィ匕膜に 比べて劣る等の理由のために、不揮発性半導体メモリのトンネル絶縁膜として実用に いたっていない。
[0007] また、特許文献 2のものは、チャネルホットエレクトロン注入に代えてバンド間トンネ ルで誘起したホットエレクトロン（BBHE)注入で書き込みを行うものである力 この方 式であっても、ホットエレクトロンのエネルギをトンネル絶縁膜の障壁電位以上にする ためにはソース ドレイン間の電位差 Vdsを比較的大きな値 (たとえば 4V)にする必 要があり、これによつてゲート長の短縮ィ匕が制約をうけるという問題点があった。
[0008] この発明は、ソース ドレイン間の電位差 Vdsを小さくしてメモリセルのゲート長を短 くすることができる不揮発性半導体記憶装置およびその書込方法を提供することを 目的とする。
課題を解決するための手段
[0009] (1) 半導体基板に形成された n型ゥエルと、前記 n型ゥエル表面に所定間隔を開け て形成された P+領域であるソースおよびドレインと、前記ソース、ドレイン間に形成さ れたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成され たフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層 等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極 と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、 書き込み時に、「Vg>Vsub >Vs >Vd」の関係を有し、「Vg— Vd」が前記チャネル 領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧 Vg、Vsu b、 Vsおよび Vdを、それぞれゲート電極、 n型ゥエル、ソースおよびドレインに印加す ることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロン（BBHE)を 発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込 みを行うことを特徴とする。
[0010] (2) 半導体基板に形成された p型ゥエルと、前記 p型ゥエル表面に所定間隔を開け て形成された n+領域であるソースおよびドレインと、前記ソース、ドレイン間に形成さ れたチャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成され たフローティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層 等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極 と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、 書き込み時に、「Vgく Vsubく Vsく Vd」の関係を有し、「Vd— Vg」が前記チャネル 領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧 Vg、Vsu b、 Vsおよび Vdを、それぞれゲート電極、 p型ゥエル、ソースおよびドレインに印加す ることにより、ドレイン付近にバンド間トンネリングによるホットホールを発生させ、この ホットホールを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴と する。
[0011] (3) 前記電圧 Vg、 Vsub、 Vsおよび Vdのうち、 2つの電圧を外部電源力 供給する ことを特徴とする。
[0012] (4) 前記電圧 Vg、 Vsub、 Vsおよび Vdのうち、少なくとも Vdを外部電源力 供給す ることを特徴とする。
[0013] (5) 前記電圧 Vg、 Vsub、 Vsおよび Vdのうち、 Vsおよび Vdを外部電源力 供給す ることを特徴とする。
[0014] (6) 前記 Vsは電源電圧であり、 Vdは接地電圧であることを特徴とする。
[0015] (7) (1) , (2)の書込方法で書き込まれるメモリセルを NOR型または NAND型に接 続してアレイィ匕したことを特徴とする。
発明の効果
[0016] この発明によれば、書込時に電圧が「¥8 >¥5111) >¥5>¥(1 チャネル）」または「 Vg < Vsubく Vsく Vd (nチャネル）」の関係になるように設定したことにより、すなわ ち、ソース電圧 Vsをセルゥヱル電圧 Vsubとドレイン電圧 Vdの間の電圧にしたことに より、バンド間トンネリングによるホットエレクトロンまたはホットホールを効率よく発生さ せることができるとともに、ソース一ドレイン間の電位差を小さくすることができ、ゲート 長を短縮ィ匕することが可能になる。
なお、高速書込のためには、セルゥヱル電圧 Vsubとドレイン電圧 Vdの電位差はト ンネル絶縁膜の障壁電位と同等またはそれ以上であることが好ましい。
[0017] また、この発明によれば、電圧 Vg、 Vsub, Vs、 Vdのいずれかを外部電源から供給 されるものとすることにより、チップ内で電圧を発生するための昇圧回路の数を少なく することができる。これにより、チップ面積の縮小が可能となり、不揮発性半導体記憶 装置のコストダウンが可能になる。
[0018] 特に、書き込み時に最も電流を消費するドレイン電圧 Vdを外部電源力 供給する ことにより、チップ内部の昇圧回路は電流供給能力の小さいものでよくなり、さらにチ ップ面積を小さくすることができる。
[0019] また、この発明によれば、セルゥエルに適切なバックゲート電圧を印加することにより 、ソース電圧 Vsを電源電圧、ドレイン電圧 Vdを接地電圧とすることができるとともに、 4つの電圧のうち 2つを外部から供給される電圧とし、且つ、残りの 2つの電圧（ゲート 電圧 Vg、セルゥエル電圧 Vsub)を電源電圧と同じ極性の電圧とすることができる。 図面の簡単な説明
[0020] [図 1]この発明が適用される pチャネル MONOSメモリセルの構造を示す図である。
[図 2]同 pチャネル MONOSメモリセルを XYに配列して NOR接続アレイを構成した 場合のアーキテクチャを示す等価回路図である。
[図 3]同 NOR接続アレイにおける書込 (プログラム）時，ベリファイ時，消去時，読出時 の電位配置を示す図である。
[図 4]プログラム時の等価回路における電位配置を示す図である。
[図 5]プログラム時の断面構造における電位配置を示す図である。
[図 6]プログラム時の 1つのメモリセルの電位配置と BTHE注入の原理を示す図であ る。
[図 7]ベリファイ時の等価回路における電位配置を示す図である。
[図 8]ベリファイ時の断面構造における電位配置を示す図である。
[図 9]読出時の等価回路における電位配置を示す図である。
[図 10]読出時の断面構造における電位配置を示す図である。
[図 11]FNトンネルによる消去時の等価回路における電位配置を示す図である。
[図 12]FNトンネルによる消去時の断面構造における電位配置を示す図である。
[図 13]基板ホットエレクトロン注入による消去時の等価回路における電位配置を示す 図である。 [図 14]基板ホットエレクトロン注入による消去時の断面構造における電位配置を示す 図である。
[図 15]試作した pチャネル MONOSメモリセルの縦断面の透過型電子顕微鏡写真を 示す図である。
圆 16]同透過型電子顕微鏡写真の拡大図である。
[図 17]同 pチャネル MONOSメモリセルの試験結果である書込時間としきい値電圧の 関係を示す図である。
符号の説明
•·Ρ型半導体基板
12· '·η型ゥヱル（セルゥエル）
13· '·ソース (Ρ+領域）
14· '·ドレイン (Ρ+領域）
is'·トンネル絶縁膜
le- '·電荷トラップ層（窒化膜）
17· ' ··上部絶縁層
18· "ゲート
20· '·セレクトゲートゥエル（η型ゥエル)
21· '·メインビット線
22· '·ワード線
23· ··ソース線
24· '·セレクトゲート
25· '·サブビット線
発明を実施するための最良の形態
図面を参照して本発明の実施形態について説明する。
図 1はこの発明が適用される ρチャンネル MONOSメモリセルの構造図を示す図で ある。このメモリセルは、 p型半導体基板 11上に形成された n型ゥヱル (セルゥエル） 1 2、この n型ゥエル 12の表面付近に所定の間隔を開けて形成された p+領域 (ソース） 13および p+領域（ドレイン） 14、これら 2つの p型領域 13、 14の間に形成されたチヤ ネル領域 20、および、このチャネル領域 20の上方にチャネル領域 20を覆うように形 成された ONO膜およびゲート電極 18を有している。
[0023] ONO膜は、酸ィ匕シリコン力もなるトンネル絶縁膜 15、窒化シリコン力もなり注入され た電荷 (電子)を蓄積する電荷トラップ層 16、および、酸ィ匕シリコン力もなる絶縁膜 17 力もなつている。これら 3層の膜厚は、トンネル絶縁膜 15が約 2. 5〜5nm程度、電荷 トラップ層 16が約 lOnm程度、絶縁膜 17が約 5nm程度である。また、ゲート電極 18 は、ポリシリコンで構成されている。なお、ゲート長は、後述する書込電位配置により、 極めて短くすることができ 60nm以下が実現可能である。
[0024] 次に、図 2を参照して上記 pチャネル MONOSメモリセルを NOR接続のアレイ状に 接続した構造の不揮発性半導体記憶装置のアーキテクチャについて説明する。 この不揮発性半導体記憶装置では、 2つのセルゥエル 12がペアになっている。各 セルゥエル 12には、 X方向 lkB=8k (8192)個 X Y方向 64個 = 512k (524288)個 のメモリセルが形成されている。メインビットライン 21は 8k本であり、セレクトゲート 24 を介して 2つのセルゥエル 12のうちの一方のサブビットライン 25に接続される。 8k本 のメインビットライン 21には、それぞれラッチが接続されている。このラッチは書き込み 動作のベリファイ等にも用いる。セレクトゲート 24は、セルゥエル 12とは別のセレクトゲ 一トウエル（n型ゥエル） 20内に形成されており、 pチャネル MOSトランジスタで構成さ れている。セレクトゲートゥエル 20の電位は通常 VCC (たとえば 1. 8V)に設定されて いる。セレクトゲート 24のゲート電極は、非選択時に VCCが印加され、選択時に— 2 . 2Vが印加される。 - 2. 2Vが印加されると、ゲートが導通し、メインビットライン 21を 各メモリセルのドレインにつながるサブビットライン 25に接続する。ワード線は、各メモ リセルのゲート電極を X方向に接続しており、各セルゥヱル 12毎に 64本設けられてい る。ソースラインは、各セルゥエル 12内の 512k個のメモリセルに共通である。
[0025] なお、電圧 VCCおよび電圧 GND (接地電圧）は、メモリセル外部の電源回路から 供給されるものである。
[0026] 図 2の NOR接続の不揮発性半導体記憶装置において、書き込み (プログラム 'ベリ フアイ）、読み出し、消去を行う動作を図 3〜図 14を参照して説明する。図 3〜図 14 は、書き込み (プログラム 'ベリファイ）、読み出し、消去動作時の電位配置および動 作原理を示す図である。
[0027] この不揮発性半導体記憶装置では、 BBHE注入による書き込み時に、ソース電圧 Vsをセルゥヱル電圧 Vsubよりも低くしてドレイン電圧 Vdに近づけ、ドレイン ソース 間の電位差を小さくしたことにより、且つ、セルゥエルに適切なバックゲート電圧を印 カロしたことによるバックゲート効果によって、等価的にしきい値電圧 Vth (絶対値)を高 くしたことにより、ソース一ドレイン間がパンチスルーしにくくしている。これにより、ゲー ト長を 0.： m以下、たとえば 60nm程度まで短くしたセル構造を実現している。
[0028] また、セルゥエルに適切なバックゲート電圧を印加することにより、書き込みおよび 読み出し時に最も高速な動作が要求されるビットラインを GND— VCCで動作させる ことができるようにしている。これにより、ビットラインの制御回路を高速で標準的な正 の VCC回路で構成することができ、高速ィ匕かつ構成の簡略ィ匕を可能にして 、る。
[0029] まず書き込み動作のうちのプログラム動作について説明する。先に説明したように MONOSメモリセルでは、電荷トラップ層 16として電気電導性が低 ヽ窒化膜を用い ているため、トラップされた電子が膜内で移動せず、トラップされた位置に留まる。 メモリセルへの書き込み（プログラム）は、電荷トラップ層 16へ電子を注入することに よって行う。電子の注入は、ゲート電極 18とドレイン 14の間に正負の高電圧を印加 することによる BBHE注入で行い、電子は電荷トラップ層 16に注入される。
[0030] 電荷トラップ層 16への電荷の注入は、正電位のゲート電極 18と負電位のドレイン 1 4の高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによる ホットエレクトロン（BBHE:Band- to- Band tunneling induced Hot Electron)注入で行う 。ただし、ドレイン（=ビット線)を正電位の範囲で制御できるようにするため、セルゥェ ル 12に正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的 に負電位となる。
[0031] 具体的には、図 3,図 4,図 5に示すように、セルゥヱル 12にバックゲート電圧 Vsub wとして +4Vを印加し、ドレイン 14 (ビット線）を接地電位とする (Vdw=0)。そして、 ゲート 18 (ワード線）にゲート電圧 Vgwとして 10Vを印加する。このときソース 13 (ソー ス線）には、 VCC ( = 1. 8V)を印加しておく。
[0032] 図 6は、書き込み時の 1つのメモリセルの電位配置を示す図である。上記の電位配 置〖こすること〖こより、ドレイン 14とセルゥエル 12との接合面に空乏層の領域 21が発生 するとともに、ドレイン 14内でバンド間トンネリング（BTBT)によるエレクトロン（電子） Zホールペアが生成される。この電子が、空乏層領域 21の強電界によって加速され 高工ネルギを持ったホットエレクトロンとなる。その一部がゲート電極 18に印加された 正電圧に吸引されて、トンネル絶縁膜 15を乗り越えて電荷トラップ層 16に注入される
[0033] この電荷の注入は、ソース 13 ·ドレイン 14間がオフしている状態で行われるため、 1 0-2程度の注入効率を確保することができ、従来のチャネルホットエレクトロン注入方 式に比べて X 103程度の高効率を得ることができる。
[0034] この場合において、ソース 13には VCC (たとえば 1. 8V)が印加されており、ソース —ドレイン間の電位差は 1. 8V程度であるため、ゲート長を短くしてもドレイン 14近傍 の空乏層がソース 13に到達して導通（パンチスルー）してしまうことがない。また、セ ルゥエル 12に 4Vのバックゲート電圧が印加されているため、チャネルに放出された 電子が基板側に引き寄せられてソース―ドレイン間のしき!/、値電圧 Vth (絶対値)が 相対的に高くなるバックゲート効果が生じるため、書き込み時の導通をさらに抑制す ることがでさる。
[0035] また、上記のように、プログラム時にセルゥエル 12に適当な正のバックゲート電圧を 印加することにより、ドレイン (ビット線)を OV〜VCC (正電位)の範囲で制御すればよ くなり、書き込み時に高速な動作を要求される Y系（ビット線)の周辺回路を高性能の VCCトランジスタを用いた正電圧回路で形成することができ高速書き込みおよび回 路構成の簡略ィ匕を実現することができる。
[0036] ここで、ビットの書き込み（電子の注入）は、しき 、値 Vthが所定の電圧になるまでべ リファイしながら少しずつ繰り返し行うため、書き込みが行われたビットのしきい値はほ ぼ同一であり、電子を注入しすぎて、セルがデプレッション化してしまうことはない。
[0037] 次に、図 3、図 7、図 8を参照して、書き込み動作のうちのベリファイ時の動作につい て説明する。ベリファイは、ビットの書き込み時に、しきい値 Vthが所定電位になって いるかを確認するため、プログラムと交互に繰り返し実行される動作である。
[0038] 高速書き込みを実現するためには、上記プログラムとベリファイの動作切り換えを高 速に行う必要がある。上記プログラム時の動作では、セルゥエル 12にバックゲート電 圧を印加しており、プログラム Zベリファイの切り換え時に寄生容量の大きいセルゥェ ルの電圧を VCC〜4Vに高速に変化させることは困難である。そこで、この実施形態 では、セルゥエル 12にバックゲート電圧（4V)を印加したままべリファイを行うようにし ている。
ベリファイ動作では、セルゥエル 12の電圧が 4Vのままであるため、ワード線 22 (ゲ ート電極 18)は、通常の読み出し時の電圧（一 2. 2V;後述)よりも高い電圧、例えば —5Vに設定される。この状態で、ソースライン 23とビットライン 21, 25を VCCに充電 したのち、ソースライン 23を GNDに駆動する。プログラム完了の場合には、チャネル が導通するため、ビットライン 21, 25は放電され GNDになる。プログラムが完了して いない場合にはビットライン 21, 25は VCCのままである。このビットラインの電位をラ ツチに取り込み、これに基づいて次のプログラムパルス印加時のビットライン電圧を決 定する。すなわち、ラッチされた電位が VCCのビットラインのみ次のプログラムパルス 時に再度電子の注入を行うようにする。
[0039] このように、セルゥエル 12にバックゲート電圧 (4V)が印加された状態でベリファイを 行うようにしたことにより、プログラム Zベリファイの切り換えが高速に行われ、ビットの 高速書き込みを実現することができる。
[0040] 一方、読み出し (リード)動作は、書き込み動作に比べて高速の動作が要求され、ビ ット線のみならずワード線の高速切り換えも必要であるため、セルゥエル 12に印加さ れるバックゲート電圧を通常の電圧 (VCC= 1. 8V)とし、ワード線に印加する読み出 し電圧を 2. 2Vとしている。
[0041] 次に、図 3,図 9,図 10を参照して、読み出し動作について説明する。読み出し時 には、セルゥエル 12にバックゲート電圧として VCCを印加し、ソース線 23 (ソース 13) に VCC ( = 1. 8V)を印加する。読み出し対象のビットライン 21, 25 (ドレイン 14)を G NDにしたのち、読み出し対象のワード線 22 (ゲート 18)を VCC力 読み出し電圧 V gr= - 2. 2Vに変化させる。これにより、この電位配置でセルがプログラム状態であ ればビットライン 21, 25は VCCに上昇し、非プログラム状態であれば GNDのままで ある。 [0042] 次に消去動作について説明する。消去の方法は、 FN (Fowler - Nordheim)トン ネルによる引き抜きと、基板ホットホール注入による消去方法とがある。
[0043] まず、図 3,図 11,図 12を参照して FNトンネルによる引き抜きについて説明する。
消去は、セルゥエル 12単位で行われる。セルゥエル 12およびソース線 23は VCCの ままワードライン 22 (ゲート 18)に一 13Vの高電圧を印加し、ビットライン 25 (ドレイン 1 4)をフローティングにする。これにより、ゲート 18とセルゥエル 12との間に大きな電位 差が生じ、電荷トラップ層 16にトラップされている電子が FNトンネル効果によってトン ネル絶縁膜 15を通過してセルゥエル 12に飛び移ることにより弓 Iき抜かれる。
[0044] 次に、図 3,図 13,図 14を参照して、基板ホットホール注入による消去方法を説明 する。セルゥエル 12は一 IV、セレクトゲートを閉じてサブビットライン 25 (ドレイン 14) をオープンにする。ワードライン 22 (ゲート 18)に— 13Vを印加し、ソース線 23 (ソー ス 13)に一 4Vを印加する。このように電圧を印加することにより、 p型基板 11、 nゥェ ル 12およびソース 13が pnpバイポーラトランジスタとして機能し、 p型半導体基板 11 力 ソース 13に向けてホールが放出される。一方、ゲート電極 18には負の高電圧が 印加されているため、ホールの一部はゲート電極方向に引き寄せられトンネル絶縁 膜 15を通過して電荷トラップ層 16に突入する。このホールの正電荷により電子の負 電荷がキャンセルされ、その結果電荷トラップ層 16の電荷はィレーズされる。
[0045] 以上の電位配置および動作により、 Y系の回路を GND— VCCで動作する高速の 回路で構成することができる。
[0046] 以上説明したように、この実施形態では、ノ ックゲート電圧を印加してソースにドレ イン電圧とソース電圧の中間の電圧を印加したことにより、ドレイン ソース間に掛か る電圧が下がることと、ノ ックゲート効果により等価的に Vth(絶対値）が高くなるため にパンチスルーしにくくなり、これによつて、ゲート長のスケーラビリティ（短ゲート化） を大幅に改善することが可能になり、 NOR型の構造において、 0. 1 m以下のゲー ト長を実現することも困難でなくなった。
[0047] また、この実施形態では、高速の書き込みを実現するために次の 2点を実現して ヽ る。
(1)セルゥエル 12に適切なバックゲート電圧を印加することで、ビット線へ印加され る電圧を 0V〜VCC (1. 8V)の間で全ての動作を行うことがてきる。これにより、高速 書き込みに対して重要な役割を担う Y系の回路を高性能の VCCトランジスタで形成 でき、負電圧も扱わな 、ので特別な回路構成も必要とならな 、ようにする。
[0048] (2)さらに、書き込み時には 4V程度のバックゲート電圧を印加する力 ベリファイを このノックゲート電圧印加状態で行うようにした。これにより、プログラムとベリファイと の切り換えを容量の大きい電源回路を用いずに高速に行うことが可能になった。
[0049] またさらに、 MONOSメモリセルは、以下の点で、通常のフローティングゲート型フ ラッシュメモリ（たとえば特開平 9— 8153号公報記載のもの）に比べて以下の優れた 効果を奏する。
[0050] フローティングゲート型に比べて MONOS型は欠陥性の不良に強い。すなわち、フ ローテイングゲート型では、トンネル絶縁膜 (ボトム酸ィ匕膜）に極微小なリークを生じる ような欠陥があった場合でも、このリークによってフローティングゲート内の電荷が全 て流れだしてしまい、記憶内容が失われてしまう。 10年間の記憶保持を必要とする不 揮発性メモリにおいては、他のデバイスに比べて許容されるリークレベルが非常に小 さく（例えば DRAMに比べて 8桁小さいリークレベルが要求される）、極微小な欠陥を 発生させな!/、プロセスを実現することが非常に困難となって 、る。
[0051] これに対して、 MONOS型では窒化膜と 、う絶縁膜中に電荷をトラップして 、るの で、上層あるいは下層の酸ィ匕膜に小さな欠陥が存在しても、欠陥近傍の電荷が流れ だす可能性があるにしても、全ての電荷が流れだしてしまうことはない。したがって、 MONOS構造はフローティングゲート型に比べて欠陥に対する耐性が非常に大きい
[0052] なお、本実施形態では、 pチャネル MONOS構造のメモリセルに対する書込方法 について説明しているが、図 3の電位配置等の極性を反転することにより、この発明 を nチャネル MONOSメモリに適用することも可能である。
[0053] また、本実施形態では、図 1に示した MONOS構造のメモリセルに対する書込方法 を説明しているが、これ以外にも、フローティングゲート型の不揮発性半導体メモリ、 ナノクリスタル層に電荷を保持する不揮発性半導体メモリ等に適用することができる。
[0054] また、本発明は、 NOR型のメモリセルアレイだけでなく NAND型のメモリセルアレイ にも適用することができる。
[0055] なお、図 7等に示した電圧値は一例であり、本発明の条件に合致する電圧であれ ばどのような電圧でもよい。また、この場合において、書き込み時に、外部供給電圧 を印加するのはドレインとソースに限定されない。
[0056] 出願人は、 pチャネル MONOSメモリセルを試作して書込性能を評価した。図 15, 図 16は、試作したメモリセルの縦断面の透過型電子顕微鏡 (TEM)写真である。図 1
6は、図 15の写真の ONO膜付近の拡大図である。
このメモリセルは、トンネル絶縁膜、電荷トラップ層、電荷トラップ層上の絶縁膜の膜 厚は、それぞれ 3nm、 8nm、 6nmであり、図 1において説明したスケールとほぼ一致 している。ゲート長は 62nmである。ポリシリコンのゲート電極は、導電性を確保するた めに 200nmの厚みに製膜して!/、る。
[0057] この構造のメモリセルに、ゲート電圧 Vg= l lV、セルゥヱル電圧（バックゲート電圧
)Vsub=4. 2V、ソース電圧 Vs= l. 8V、ドレイン電圧 Vd=OVの条件で書込テスト を行ったところ、図 17のような結果を得た。この結果によれば、 1 秒で書込が完了し ており、ゲート長の短縮ィ匕および書き込み速度の高速ィ匕の双方を満足していることが ゎカゝる。

Claims

請求の範囲
[1] 半導体基板に形成された n型ゥエルと、前記 n型ゥエル表面に所定間隔を開けて形 成された P+領域であるソースおよびドレインと、前記ソース、ドレイン間に形成された チャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたフロ 一ティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層等の電 荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を 有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
書き込み時に、「Vg>Vsub >Vs >Vd」の関係を有し、「Vg— Vd」が前記チャネル 領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧 Vg、Vsu b、 Vsおよび Vdを、それぞれゲート電極、 n型ゥエル、ソースおよびドレインに印加す ることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、 このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行うこと を特徴とする不揮発性半導体記憶装置の書込方法。
[2] 半導体基板に形成された p型ゥエルと、前記 p型ゥエル表面に所定間隔を開けて形 成された n+領域であるソースおよびドレインと、前記ソース、ドレイン間に形成された チャネル領域と、前記チャネル領域の上方にトンネル絶縁膜を介して形成されたフロ 一ティングゲート、ナノクリスタル層、シリコン窒化膜等の不導体電荷トラップ層等の電 荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を 有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
書き込み時に、「Vgく Vsubく Vsく Vd」の関係を有し、「Vd— Vg」が前記チャネル 領域におけるバント間トンネル電流の発生に必要な電位差以上である電圧 Vg、Vsu b、 Vsおよび Vdを、それぞれゲート電極、 p型ゥエル、ソースおよびドレインに印加す ることにより、ドレイン付近にバンド間トンネリングによるホットホールを発生させ、この ホットホールを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴と する不揮発性半導体記憶装置の書込方法。
[3] 前記電圧 Vg、 Vsub, Vsおよび Vdのうち、 2つの電圧を外部電源から供給すること を特徴とする請求項 1または請求項 2に記載の不揮発性半導体記憶装置の書込方 法。
[4] 前記電圧 Vg、 Vsub、 Vsおよび Vdのうち、少なくとも Vdを外部電源カゝら供給するこ とを特徴とする請求項 1または請求項 2に記載の不揮発性半導体記憶装置の書込方 法。
[5] 前記電圧 Vg、 Vsub、 Vsおよび Vdのうち、 Vsおよび Vdを外部電源力も供給するこ とを特徴とする請求項 1または請求項 2に記載の不揮発性半導体記憶装置の書込方 法。
[6] 前記 Vsは電源電圧であり、 Vdは接地電圧である請求項 5に記載の不揮発性半導 体記憶装置の書込方法。
[7] 請求項 1または請求項 2の書込方法で書き込まれるメモリセルを NOR型または NA
ND型に接続してアレイ化したことを特徴とする不揮発性半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4832835B2 (ja) * 2005-09-13 2011-12-07 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置の読み書き制御方法
US7505325B2 (en) * 2006-09-28 2009-03-17 Chingis Technology Corporation Low voltage low capacitance flash memory array
JP5221024B2 (ja) * 2006-11-06 2013-06-26 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
JP2008153381A (ja) * 2006-12-15 2008-07-03 Nec Electronics Corp 不揮発性半導体メモリ及びその動作方法
JP5059437B2 (ja) 2007-02-06 2012-10-24 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
US8320192B2 (en) * 2007-04-05 2012-11-27 Nxp B.V. Memory cell, a memory array and a method of programming a memory cell
US8492826B2 (en) * 2007-10-09 2013-07-23 Genusion, Inc. Non-volatile semiconductor memory device and manufacturing method thereof
US8106443B2 (en) * 2007-10-09 2012-01-31 Genusion, Inc. Non-volatile semiconductor memory device
US8339862B2 (en) 2007-12-25 2012-12-25 Genusion, Inc. Nonvolatile semiconductor memory device
KR101569894B1 (ko) * 2008-11-12 2015-11-17 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
US8681572B2 (en) * 2011-03-24 2014-03-25 Micron Technology, Inc. Row address decoding block for non-volatile memories and methods for decoding pre-decoded address information
JP5219170B2 (ja) * 2011-09-21 2013-06-26 株式会社フローディア 不揮発性半導体記憶装置
JP2013218758A (ja) * 2012-04-06 2013-10-24 Genusion:Kk 不揮発性半導体記憶装置
JP5853853B2 (ja) * 2012-05-09 2016-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその駆動方法
JP5983236B2 (ja) 2012-09-25 2016-08-31 株式会社ソシオネクスト 半導体記憶装置
KR20140121614A (ko) 2013-04-08 2014-10-16 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US10014065B1 (en) * 2015-03-13 2018-07-03 Skan Technologies Corporation PPA (power performance area) efficient architecture for ROM (read only memory) and a ROM bitcell without a transistor
JP6796461B2 (ja) * 2015-11-18 2020-12-09 株式会社半導体エネルギー研究所 半導体装置、コンピュータ及び電子機器
JP6882054B2 (ja) 2017-05-01 2021-06-02 ローム株式会社 不揮発性半導体記憶装置
US11587872B2 (en) * 2021-02-12 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for improving memory performance and/or logic performance
US20230090028A1 (en) * 2021-09-17 2023-03-23 Changxin Memory Technologies, Inc. Layout of semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098153A (ja) * 1995-06-15 1997-01-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH09246404A (ja) * 1996-03-04 1997-09-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
DE4413743A1 (de) * 1994-04-20 1995-10-26 Hilti Ag Befestigungsanker
US5687118A (en) 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치
EP0908895A1 (en) * 1997-10-09 1999-04-14 STMicroelectronics S.r.l. Controlled hot-electron writing method for non-volatile memory cells
JP4530464B2 (ja) * 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
US7149118B2 (en) * 2002-09-16 2006-12-12 Impinj, Inc. Method and apparatus for programming single-poly pFET-based nonvolatile memory cells
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7078761B2 (en) * 2004-03-05 2006-07-18 Chingis Technology Corporation Nonvolatile memory solution using single-poly pFlash technology
US7167392B1 (en) * 2005-07-15 2007-01-23 National Semiconductor Corporation Non-volatile memory cell with improved programming technique

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098153A (ja) * 1995-06-15 1997-01-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH09246404A (ja) * 1996-03-04 1997-09-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YOSHIKAWA K. ET AL: "flash memory", ROAD MAP, no. 170, September 2000 (2000-09-01), pages 5 - 8, XP002999351 *

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