JP2008153381A - 不揮発性半導体メモリ及びその動作方法 - Google Patents

Abstract

【課題】電荷蓄積層に対するホットエレクトロンの注入効率を向上させるＰＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。
【解決手段】ＰＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｎ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｐ型拡散層２１，２２と、ソース２１及びドレイン２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、チャネル領域ＣＮＬとゲート電極５０との間の絶縁膜３０中に形成された電荷蓄積層４０とを備える。ソース２１からドレイン２２へ向かう方向は、Ｎ型シリコン層２０の結晶方位＜１００＞である。
【選択図】図２

Description

本発明は、不揮発性半導体メモリ及びその動作方法に関する。特に、本発明は、ＰＭＯＳトランジスタ型の不揮発性半導体メモリ及びその動作方法に関する。

フラッシュメモリ等の電気的に消去・プログラム可能な不揮発性半導体メモリが知られている。そのような不揮発性半導体メモリのメモリセルは、典型的には、ＮＭＯＳトランジスタ型の構造を有している。

一般的に、不揮発性半導体メモリは、シリコンウエハ上に形成される。そのシリコンウエハにおいて、ＭＯＳトランジスタ型の不揮発性メモリセルが形成される面は、シリコン結晶の結晶面（１００）に設定される。それは、シリコンと酸化膜との界面順位が、結晶面（１００）の場合に最小となるからである。また、不揮発性半導体メモリは、通常、結晶方位＜１１０＞に沿って形成される。それは、矩形状のデバイスをシリコンウエハから切り出す際、劈開性の観点から、結晶方位＜１１０＞に沿ってシリコンウエハを切断することが最も容易だからである。よって、不揮発性メモリセルのチャネル方向は、通常、シリコンの結晶方位＜１１０＞に一致する。

シリコンウエハの結晶面や結晶方位に関する技術が、特許文献１に記載されている。より詳細には、特許文献１には、ＳＯＩ（Silicon On Insulator）基板上にデバイスを製造する際にそのＳＯＩ基板に対する金属汚染を低減するための技術が記載されている。当該従来技術によれば、ＳＯＩ基板を形成するために、まず、ベース基板と、デバイスが形成されるボンド基板が準備される。ベース基板とボンド基板は、共に単結晶シリコンウエハであり、その主面は結晶面（１００）である。ベース基板の面内においては、結晶方位＜０１１＞にノッチが形成され、一方、ボンド基板の面内においては、結晶方位＜０１０＞にノッチが形成される。それらノッチ同士が重なるように、ベース基板とボンド基板とが酸化膜を介して貼り合わされ、それによりＳＯＩ基板が作成される。このように、結晶方位をずらしてベース基板とボンド基板とを貼り合わせることにより、ＳＯＩ基板のゲッタリング能力が向上する。ＮＭＯＳトランジスタ型の不揮発性メモリセルは、その長手方向がボンド基板の結晶方位＜０１０＞に平行または垂直になるように、ＳＯＩ基板上に形成される。ＳＯＩ基板のゲッタリング能力が向上し、金属汚染が抑制されるため、デバイスの信頼性が向上する。

特開２００２−３０５２９１号公報

不揮発性半導体メモリの分野において、プログラム／消去電位の更なる低減、プログラム／消去動作の更なる高速化が望まれている。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によれば、ＰＭＯＳトランジスタ型の不揮発性半導体メモリ（１）が提供される。その不揮発性半導体メモリ（１）は、Ｎ型シリコン層（２０）中にソース／ドレインとして形成された第１及び第２Ｐ型拡散層（２１，２２）と、ソース（２１）及びドレイン（２２）に挟まれたチャネル領域（ＣＮＬ）上に絶縁膜（３０）を介して形成されたゲート電極（５０）と、チャネル領域（ＣＮＬ）とゲート電極（５０）との間の絶縁膜（３０）中に形成された電荷蓄積層（４０，６０）とを備える。ソース（２１）からドレイン（２２）へ向かう方向は、Ｎ型シリコン層（２０）の結晶方位＜１００＞である。

データ書き換え時、ソース（２１）の電位に対して負の電位がゲート電極（５０）に印加される。また、ソース（２１）の電位に対して負の電位がドレイン（２２）に印加される。その結果、チャネルキャリアとしてのホールが、ソース（２１）からドレイン（２２）に移動する。そのホールは、ドレイン（２２）の端部周辺の空乏層（ＤＥＰ）中の強電界（ＥＤ）により加速され、チャネルホットホールとなる。そのチャネルホットホールとシリコン層との衝突により、空乏層（ＤＥＰ）中に電子正孔対（ＰＲ）が新たに発生する。このうち電子が、空乏層（ＤＥＰ）中の強電界（ＥＤ）により加速されホットエレクトロンとなる。そして、そのホットエレクトロンが、絶縁膜（３１）のポテンシャル障壁を超えて電荷蓄積層（４０，６０）に注入される。

ここで、本発明において、チャネル方向（Ｘ）、すなわち、ホールが走る方向が結晶方位＜１００＞であることに留意されたい。シリコン結晶の場合、結晶方位＜１００＞に沿ったホールの移動度は、結晶方位＜１１０＞に沿ったものよりも大きい。従って、ホールは、チャネル領域（ＣＮＬ）において、より加速されやすく、よりエネルギーを得やすくなる。すなわち、上述のデータ書き換えにおいて、チャネルホットホールの生成効率が向上する。結果として、空乏層（ＤＥＰ）におけるホットエレクトロンの発生効率も向上し、電荷蓄積層（４０，６０）へのホットエレクトロンの注入効率も向上する。

電荷蓄積層（４０，６０）へのホットエレクトロンの注入効率が向上するため、データ書き換えに要する時間が低減される。つまり、不揮発性半導体メモリ（１）の動作速度が向上する。あるいは、電荷蓄積層（４０，６０）へのホットエレクトロンの注入効率が向上するため、より低い印加電位でデータ書き換えを実現することが可能となる。つまり、データ書き換えに要する印加電位を低減することが可能となる。その場合、チャージポンプ回路等の周辺回路の面積を縮小することが可能となる。

本発明に係る不揮発性半導体メモリによれば、動作速度が向上する。また、データ書き換えに要する印加電位を低減し、周辺回路の面積を縮小することが可能となる。

添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリを説明する。本実施の形態に係る不揮発性半導体メモリは、例えばマイクロコンピュータに搭載される。

１．構造
図１は、本実施の形態に係る不揮発性半導体メモリ１の構成の一例を示す概略図である。不揮発性半導体メモリ１は、ワード電位印加回路２、ビット電位印加回路３、ソース電位印加回路４、基板電位印加回路５、制御回路６、及びアレイ状に配置された複数の不揮発性メモリセル１０を備えている。

各不揮発性メモリセル１０は、電気的に消去・プログラムが可能な不揮発性メモリセルである。具体的には、各不揮発性メモリセル１０は、ＰＭＯＳトランジスタ型の構造を有しており、ゲート電極（制御ゲート）、ソース、ドレイン、及びバックゲートを備えている。ゲート電極はワード線ＷＬに接続され、バックゲートはバックゲート線ＢＧに接続されている。ドレインはビット線ＢＬに接続され、ソースはソース線ＳＬに接続されている。

ワード電位印加回路２は、選択されたワード線ＷＬに、動作に応じた所定のワード電位を印加する。つまり、ワード電位印加回路２は、選択された不揮発性メモリセル１０のゲート電極に、所定のワード電位を印加する。ビット電位印加回路３は、選択されたビット線ＢＬに、動作に応じた所定のビット電位を印加する。つまり、ビット電位印加回路３は、選択された不揮発性メモリセル１０のドレインに、所定のビット電位を印加する。ソース電位印加回路４は、選択されたソース線ＳＬに、動作に応じた所定のソース電位を印加する。つまり、ソース電位印加回路４は、選択された不揮発性メモリセル１０のソースに、所定のソース電位を印加する。基板電位印加回路５は、バックゲート線ＢＧ、すなわち各不揮発性メモリセル１０のバックゲートに、動作に応じた所定の基板電位を印加する。

制御回路６は、ワード電位印加回路２、ビット電位印加回路３、ソース電位印加回路４、及び基板電位印加回路５のそれぞれに対し、動作に応じた電位の印加を指示する。つまり、これらワード電位印加回路２、ビット電位印加回路３、ソース電位印加回路４、基板電位印加回路５、及び制御回路６は、選択された不揮発性メモリセル１０に対して所定の電位を印加する「電位印加部」を構成していると言える。

図２は、本実施の形態に係る不揮発性メモリセル１０の構造を示す断面図である。この不揮発性メモリセル１０は、ＰＭＯＳトランジスタ型の構造を有している。具体的には、Ｎ型シリコン基板（あるいはＮ型ウエル）２０中に、ソース／ドレインとして機能する第１Ｐ型拡散層２１及び第２Ｐ型拡散層２２が形成されている。Ｎ型シリコン基板２０中で第１Ｐ型拡散層２１と第２Ｐ型拡散層２２に挟まれた領域が、チャネルが形成されるチャネル領域ＣＮＬである。例えば、第１Ｐ型拡散層２１が上記ビット線ＢＬに接続され、第２Ｐ型拡散層２２が上記ソース線ＳＬに接続されている。また、Ｎ型シリコン基板２０には、上記バックゲート線ＢＧを介して所定の基板電位が印加される。

チャネル領域ＣＮＬ上には、第１ゲート絶縁膜３１を介して浮遊ゲート（floating gate）４０が形成されている。更に、浮遊ゲート４０上には、第２ゲート絶縁膜３２を介して制御ゲート５０（control gate）が形成されている。制御ゲート５０は、上記ワード線ＷＬに接続されている。浮遊ゲート４０は、第１ゲート絶縁膜３１や第２ゲート絶縁膜３２を含む絶縁膜３０によって囲まれており、周囲から電気的に隔離されている。つまり、浮遊ゲート４０は、チャネル領域ＣＮＬと制御ゲート５０との間の絶縁膜３０中に形成されている。

浮遊ゲート４０は、電荷が蓄積される「電荷蓄積層」としての役割を果たす。浮遊ゲート４０中に蓄積された電荷量に依存して、ＰＭＯＳトランジスタ型の不揮発性メモリセル１０の閾値電圧が変動する。不揮発性メモリセル１０は、その閾値電圧の大小を利用することにより、データ（０あるいは１）を不揮発的に記憶することができる。その意味で、浮遊ゲート４０を、データ記憶領域と呼ぶこともできる。一方、制御ゲート５０は、データ記憶領域上に配置されるゲート電極であり、そのデータ記憶領域の状態変更や状態検出を制御する役割を果たす。

図２において、Ｎ型シリコン基板２０の表面に直角な方向が、Ｚ方向として定義されている。つまり、Ｎ型シリコン基板２０の表面は、ＸＹ面に平行である。また、第１Ｐ型拡散層２１から第２Ｐ型拡散層２２へ向かう方向が、Ｘ方向として定義されている。つまり、チャネル領域ＣＮＬはＸ方向に沿って形成される。本実施の形態によれば、このＸ方向（チャネル方向）が次に示される特有な方向となるように、不揮発性メモリセル１０が作成される。

Ｎ型シリコン基板２０はシリコン結晶で形成されているため、そのＮ型シリコン基板２０に関して、結晶方位（＜１００＞，＜１１０＞，等）や結晶面（（１００），（１１０），等）が定義され得る。それら結晶方位や結晶面は、例えばＣｕ−Ｋα線を用いたＸ線回折実験を通して測定可能である。本実施の形態において、Ｎ型シリコン基板２０の表面（ＸＹ面）は結晶面（１００）であり、Ｚ方向は結晶方位＜１００＞に一致する。更に、本実施の形態によれば、Ｘ方向も結晶方位＜１００＞に一致する。すなわち、第１Ｐ型拡散層２１から第２Ｐ型拡散層２２へ向かう方向、あるいは、第２Ｐ型拡散層２２から第１Ｐ型拡散層２１へ向かう方向は、シリコン結晶の結晶方位＜１００＞である。尚、結晶方位＜１００＞は、結晶方位＜０１０＞や結晶方位＜００１＞と記載することもできる。また、結晶面（１１０）は、結晶面（０１０）や結晶面（００１）と記載することもできる。

一般的なＭＯＳトランジスタでは、チャネル方向は結晶方位＜１１０＞である。しかしながら、本実施の形態によれば、チャネル方向（Ｘ方向）は結晶方位＜１００＞である。結晶方位＜１００＞に沿った正孔（ホール）の有効質量は、結晶方位＜１１０＞に沿ったものより小さくなることが知られている。すなわち、結晶方位＜１００＞に沿った正孔の移動度は、結晶方位＜１１０＞に沿った移動度より大きい。従って、本実施の形態によれば、Ｘ方向に沿ったホールの移動度が、一般的なＭＯＳトランジスタと比較して向上する。一方、電子に関しては、結晶方位＜１００＞と結晶方位＜１１０＞との間で移動度の差がほとんど無いことが知られている。従って、本実施の形態によれば、チャネル方向（Ｘ方向）に沿った電子の移動度はほとんど変化しない。

２．動作
次に、本実施の形態に係る不揮発性半導体メモリ１のデータ書き換え動作やデータ読み出し動作を詳しく説明する。データ書き換え動作やデータ読み出し動作時、上述の電位印加部は、それぞれの動作に応じた電位を、選択された不揮発性メモリセル１０に印加する。尚、「データ書き換え動作」には、「プログラム動作」と「消去動作」が含まれる。以下の説明では、浮遊ゲート４０に電子を注入するための動作が「プログラム動作」と参照され、一方、浮遊ゲート４０から電子を引き抜くための動作が「消去動作」と参照される。但し、動作の割り当ては設計事項であり、その割り当ては逆であってもよい。

２−１．プログラム動作
プログラム動作においては、プログラム対象の１つの不揮発性メモリセル１０が選択される。図３は、プログラム動作の一例を示す模式図である。図３に示されるように、電位印加部は、制御ゲート（ＣＧ）５０、第１Ｐ型拡散層２１、第２Ｐ型拡散層２２、及びＮ型シリコン基板２０のそれぞれに、−３Ｖ、０Ｖ、−５Ｖ、及び０Ｖの電位を印加する。このとき、第１Ｐ型拡散層２１がソースとして機能し、第２Ｐ型拡散層２２がドレインとして機能する。ホールは、ソース２１からチャネル領域ＣＮＬに放出され、チャネルホールとしてドレイン２２に向かう。

図４は、プログラム動作時のドレイン２２周辺の様子を示す拡大図である。上述の通り、制御ゲート５０の電位は−３Ｖであり、ドレイン２２の電位は−５Ｖであり、Ｎ型シリコン基板２０の電位は０Ｖである。この時、ドレイン２２の端部周辺には、空乏層ＤＥＰが形成されている。

チャネルホールは、ドレイン２２近傍の空乏層ＤＥＰ中の強電界ＥＤにより加速され、チャネルホットホール（Channel Hot Hole）となる。生成されたチャネルホットホールは、空乏層ＤＥＰ中でシリコン結晶（Ｎ型シリコン基板２０やドレイン２２）の格子に衝突し、空乏層ＤＥＰ中に電子正孔対ＰＲを新たに発生させる。電子正孔対ＰＲのうち正孔（ホール）は、ドレイン２２（−５Ｖ）の方へ引かれる。逆に、電子正孔対ＰＲのうち電子は、空乏層ＤＥＰ中の電界ＥＤによって、チャネル領域ＣＮＬの方へ引かれる。この時、電子は、空乏層ＤＥＰ中の電界ＥＤによって加速され、ホットエレクトロンとなる。このようにして、チャネルホットホールとシリコン層との衝突により、空乏層ＤＥＰ中に多数のホットエレクトロンが発生する。そして、高いエネルギーを有するホットエレクトロンが、ゲート絶縁膜３１のポテンシャル障壁を乗り超え、浮遊ゲート４０に注入される。その結果、ＰＭＯＳトランジスタ型の不揮発性メモリセル１０の閾値電圧が減少する。

ここで、本実施の形態において、Ｘ方向、すなわち、チャネルホールが走る方向が結晶方位＜１００＞であることに留意されたい。シリコン結晶の場合、結晶方位＜１００＞に沿ったホールの移動度は、結晶方位＜１１０＞に沿ったものよりも大きい。従って、チャネルホールは、チャネル領域ＣＮＬにおいて、より加速されやすく、よりエネルギーを得やすくなる。すなわち、上述のプログラム動作において、チャネルホットホールの生成効率が向上する。結果として、空乏層ＤＥＰにおけるホットエレクトロンの発生効率も向上し、浮遊ゲート４０へのホットエレクトロンの注入効率も向上する。

浮遊ゲート４０へのホットエレクトロンの注入効率が向上するため、データプログラムに要する時間が低減される。つまり、不揮発性半導体メモリ１の動作速度が向上する。あるいは、浮遊ゲート４０へのホットエレクトロンの注入効率が向上するため、より低い印加電位でデータプログラムを実現することが可能となる。つまり、データプログラムに要する印加電位を低減することが可能となる。その場合、チャージポンプ回路等の周辺回路の面積を縮小することが可能となる。

これらの効果は、ＰＭＯＳトランジスタ型の不揮発性メモリセル１０と結晶方位＜１００＞との組み合わせにより得られる相乗効果である。逆に言えば、ＮＭＯＳトランジスタ型の不揮発性メモリセルと結晶方位＜１００＞とを組み合わせても、上記効果は得られない。それは、チャネルキャリアが電子の場合、結晶方位＜１００＞と結晶方位＜１１０＞との間で移動度の差はほとんど無いからである。つまり、ＮＭＯＳトランジスタ型の場合、印加電位を低減するためにチャネル方向を結晶方位＜１００＞に設定する動機は存在しない。本実施の形態によれば、従来得られなかった相乗効果が得られるようになる。

２−２．消去動作
消去動作においては、あるブロックに含まれる全ての不揮発性メモリセル１０のデータが一括消去される。本実施の形態において、各不揮発性メモリセル１０に対するデータ消去は、ＦＮ（Fowler-Nordheim）トンネル方式により実現される。

図５は、消去動作の一例を示す模式図である。図５に示されるように、電位印加部は、制御ゲート５０、第１Ｐ型拡散層２１、第２Ｐ型拡散層２２、及びＮ型シリコン基板２０のそれぞれに、−１０Ｖ、０Ｖ、０Ｖ、及び０Ｖの電位を印加する。その結果、浮遊ゲート４０とチャネル領域ＣＮＬとの間にＦＮトンネル電流が流れ、浮遊ゲート４０中の電子がＮ型シリコン基板２０に引き抜かれる。その結果、ＰＭＯＳトランジスタ型の不揮発性メモリセル１０の閾値電圧が増加する。

２−３．読み出し動作
図６は、読み出し動作の一例を示す模式図である。図６に示されるように、電位印加部は、制御ゲート５０、第１Ｐ型拡散層２１、第２Ｐ型拡散層２２、及びＮ型シリコン基板２０のそれぞれに、−２Ｖ、０Ｖ、−１．５Ｖ、及び０Ｖの電位を印加する。このとき、第１Ｐ型拡散層２１がソースとして機能し、第２Ｐ型拡散層２２がドレインとして機能する。閾値電圧が小さいプログラム状態では、ＰＭＯＳトランジスタはＯＮし、閾値電圧が大きい消去状態では、ＰＭＯＳトランジスタはＯＦＦする。このＯＮ／ＯＦＦを検出することによって、不揮発性メモリセル１０に記憶されたデータを読み出すことができる。尚、閾値電圧とは、ＭＯＳトランジスタがＯＦＦからＯＮへ変わる時の、ソース電位と制御ゲート電位との間の電位差を意味する。

３．変形例
図７は、本実施の形態に係る不揮発性メモリセル１０の変形例を示している。図７に示される不揮発性メモリセル１０は、スプリットゲート型の構造を有している。つまり、制御ゲート５０は浮遊ゲート４０に部分的にオーバラップしており、制御ゲート５０の一部は、第１ゲート絶縁膜３１を介してチャネル領域ＣＮＬ上に設けられている。

図８は、本実施の形態に係る不揮発性メモリセル１０の他の変形例を示している。図８において、浮遊ゲート４０の代わりに、電荷をトラップする性質を有するトラップ膜６０が、絶縁膜３０中に形成されている。このトラップ膜６０は、例えばシリコン窒化膜である。また、第１ゲート絶縁膜３１及び第２ゲート絶縁膜３２は、シリコン酸化膜である。すなわち、第１ゲート絶縁膜３１、トラップ膜６０、及び第２ゲート絶縁膜３２によって、ＯＮＯ（Oxide Nitride Oxide）膜が形成されている。図８に示される不揮発性メモリセル１０は、所謂「ＭＯＮＯＳトランジスタ型」である。トラップ膜６０に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は小さくなる。つまり、本変形例においては、トラップ膜６０が「電荷蓄積層」の役割を果たす。

図９は、本実施の形態に係る不揮発性メモリセル１０の更に他の変形例を示している。図９において、選択ゲート７０の両側にＭＯＮＯＳトランジスタが形成されている。つまり、図９に示される不揮発性メモリセル１０は、所謂「ツインＭＯＮＯＳ型」である（非特許文献１参照）。より詳細には、チャネル領域ＣＮＬ上にゲート絶縁膜３１を介して選択ゲート７０が形成されている。選択ゲート７０の両側のチャネル領域ＣＮＬ上には、第１ＭＯＮＯＳトランジスタと第２ＭＯＮＯＳトランジスタが形成されている。第１ＭＯＮＯＳトランジスタは、制御ゲート５０−１とトラップ膜６０−１を有し、第２ＭＯＮＯＳトランジスタは、制御ゲート５０−２とトラップ膜６０−２を有している。本変形例においては、トラップ膜６０−１、６０−２が、「電荷蓄積層」の役割を果たす。

制御ゲート５０−１、制御ゲート５０−２、及び選択ゲート７０は、それぞれワード線ＷＬ１、ＷＬ２、及びＷＬ３に接続されている。選択ゲート７０は、アクセス対象のメモリセルへのアクセスを可能にするためのゲート電極である。選択ゲート７０により構成されるトランジスタには、データは記憶されない。一方、制御ゲート５０−１、５０−２の各々は、電荷蓄積層上に配置されるゲート電極であり、その電荷蓄積層に対する電荷の授受を制御する役割を果たす。制御ゲート５０−１、５０−２の各々により構成されるトランジスタには、データが記憶される。つまり、図９に示された構成で、２ビットのデータが記憶される。尚、それら２ビットのうち書き込みあるいは読み出しの対象となるビットに応じて、ビット線ＢＬとソース線ＳＬは入れ替わる。

図７〜図９に示されたいずれの変形例においても、第１Ｐ型拡散層２１から第２Ｐ型拡散層２２へ向かう方向（Ｘ方向）は、シリコン結晶の結晶方位＜１００＞である。データ書き換え動作やデータ読み出し動作は、上述の方式により同様に実現される。その結果、上述の効果と同じ効果が得られる。

尚、上述の実施の形態において、チャネルホットホールにより生成されるホットエレクトロンが電荷蓄積層に注入されるデータ書き換え動作が示されたが、チャネルホットホール自身が電荷蓄積層に注入されるデータ書き換え動作が行われてもよい。その場合でも、本発明の構造によりチャネルホットホールの生成効率が向上するため、データ書き換え効率が向上する。

図１は、本発明の実施の形態に係る不揮発性半導体メモリの構成の一例を示す概略図である。 図２は、本発明の実施の形態に係る不揮発性メモリセルの構造を示す断面図である。 図３は、本発明の実施の形態に係るプログラム動作を示す模式図である。 図４は、本発明の実施の形態に係るプログラム動作を詳細に示す模式図である。 図５は、本発明の実施の形態に係る消去動作を示す模式図である。 図６は、本発明の実施の形態に係る読み出し動作を示す模式図である。 図７は、本発明の実施の形態に係る不揮発性メモリセルの変形例を示す断面図である。 図８は、本発明の実施の形態に係る不揮発性メモリセルの他の変形例を示す断面図である。 図９は、本発明の実施の形態に係る不揮発性メモリセルの更に他の変形例を示す断面図である。

符号の説明

１ 不揮発性半導体メモリ
２ ワード電位印加回路
３ ビット電位印加回路
４ ソース電位印加回路
５ 基板電位印加回路
６ 制御回路
１０ 不揮発性メモリセル
２０ Ｎ型シリコン基板（Ｎウエル）
２１ 第１Ｐ型拡散層
２２ 第２Ｐ型拡散層
３０ 絶縁膜
３１ 第１ゲート絶縁膜
３２ 第２ゲート絶縁膜
４０ 浮遊ゲート
５０ 制御ゲート
６０ トラップ膜（窒化膜）
７０ 選択ゲート
ＣＮＬ チャネル領域
ＤＥＰ 空乏層
ＰＲ 電子正孔対

Claims (6)

1. ＰＭＯＳトランジスタ型の不揮発性半導体メモリであって、
   Ｎ型シリコン層中にソース／ドレインとして形成された第１及び第２Ｐ型拡散層と、
   前記ソース及び前記ドレインに挟まれたチャネル領域上に、絶縁膜を介して形成されたゲート電極と、
   前記チャネル領域と前記ゲート電極との間の前記絶縁膜中に形成され、電荷が蓄積される電荷蓄積層と
   を備え、
   前記ソースから前記ドレインへ向かう方向は、前記Ｎ型シリコン層の結晶方位＜１００＞である
   不揮発性半導体メモリ。
2. 請求項１に記載の不揮発性半導体メモリであって、
   データ書き換え時、チャネルホットホールと前記Ｎ型シリコン層及び前記ドレインとの衝突により生成されるホットエレクトロンが、前記電荷蓄積層に注入される
   不揮発性半導体メモリ。
3. 請求項１又は２に記載の不揮発性半導体メモリであって、
   前記Ｎ型シリコン層の表面は結晶面（１００）である
   不揮発性半導体メモリ。
4. 請求項１又は２に記載の不揮発性半導体メモリであって、
   前記電荷蓄積層は、浮遊ゲートである
   不揮発性半導体メモリ。
5. 請求項１又は２に記載の不揮発性半導体メモリであって、
   前記絶縁膜は酸化膜であり、
   前記電荷蓄積層は窒化膜である
   不揮発性半導体メモリ。
6. 不揮発性半導体メモリの動作方法であって、
   前記不揮発性半導体メモリは、
   Ｎ型シリコン層中にソース／ドレインとして形成された第１及び第２Ｐ型拡散層と、
   前記ソース及び前記ドレインに挟まれたチャネル領域上に、絶縁膜を介して形成されたゲート電極と、
   前記チャネル領域と前記ゲート電極との間の前記絶縁膜中に形成され、電荷が蓄積される電荷蓄積層と
   を備え、
   前記ソースから前記ドレインへ向かう方向は、前記Ｎ型シリコン層の結晶方位＜１００＞であり、
   前記動作方法は、
   （Ａ）データ書き換え時、前記ソースの電位に対して負の電位を、前記ゲート電極に印加するステップと、
   （Ｂ）前記（Ａ）ステップと同時に、前記ソースの電位に対して負の電位を、前記ドレインに印加するステップと
   を有する
   不揮発性半導体メモリの動作方法。

Images