JP2014007275A - 半導体記憶装置 - Google Patents

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Abstract

【課題】短チャネル効果を抑制しメモリセルの微細化を実現できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置のメモリセルTR(n,m)は、制御ゲート電極54と、電荷蓄積層51を含む積層膜とを有する。電荷蓄積層51は、制御ゲート電極54の一端部付近に局所的に形成されている。駆動回路は、書き込み動作時に、一方のP型不純物拡散領域32m+1にドレイン電圧Vfを供給し、他方のP型不純物拡散領域32にドレイン電圧Vfよりも高いソース電圧Veを供給し、制御ゲート電極54にドレイン電圧Vfよりも高いゲート電圧Vgを供給することにより、P型不純物拡散領域32からP型不純物拡散領域32m+1に向けて走行した正孔の衝突イオン化により電子−正孔対を発生させ、当該電子−正孔対の電子を電荷蓄積層51に注入する。
【選択図】図8

Description

本発明は、電界効果トランジスタ構造を有する半導体記憶装置及びその製造技術に関するものである。
一般に、電界効果トランジスタ構造を有する不揮発性半導体メモリは、メモリセルごとに、シリコン基板などの半導体基板上に形成された制御ゲート電極と、この制御ゲート電極と半導体基板との間に介在する積層膜と、制御ゲート電極の両側に形成されたソース領域及びドレイン領域とを備えている。積層膜は、導電性の多結晶シリコン膜もしくは絶縁性のシリコン窒化膜などの電荷蓄積層を含む。各メモリセルを構成するトランジスタの閾値電圧は、電荷蓄積層に蓄積される電荷量に応じて変化するので、その蓄積電荷量を制御することで閾値電圧に応じたビット値をメモリセルに記憶させることができる。また、ソース−ドレイン間を流れる電流量は閾値電圧に応じて変化するので、その電流量を検知することでメモリセルからビット値を読み出すことが可能である。
メモリセルへの情報の書き込みは、電荷蓄積層にキャリア(電子または正孔)を注入することで行われる。逆に、メモリセルからの情報の消去は、量子トンネル効果によりキャリアを電荷蓄積層から引き抜くか、あるいは、注入済みキャリアとは逆極性のキャリアを電荷蓄積層に注入して電子と正孔とを再結合させることにより行われる。電荷蓄積層へのキャリア注入の原理としては、たとえば、FN(Fowler−Nordheim)トンネリング方式、チャネル・ホットエレクトロン(CHE:Channel Hot Electron)注入方式、ドレイン・アバランシェ・ホットキャリア(DAHC:Drain Avalanche Hot Carrier)注入方式、並びに、B4−ホットエレクトロン(B4−HE:Back Bias assisted Band−to−Band tunneling induced Hot Electron)注入方式が知られている。
電荷蓄積層が多結晶シリコンなどの導電性材料からなる場合、電荷蓄積層は、一般にフローティングゲート(浮遊ゲート)と呼ばれる。一方、多数のトラップ準位を含む窒化膜(キャリアトラップ膜)を電荷蓄積層として有するMONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)構造やSONOS(Silicon−Oxide−Nitride−Oxide−Semiconductor)構造も知られている。フローティングゲート型の場合、電荷蓄積層と半導体基板との間に介在する絶縁膜に欠陥があると、この欠陥を通じて電荷蓄積層内のほとんど全ての電荷が漏れ出るという問題がある。これに対し、MONOS型やSONOS型の場合は、電荷蓄積層に注入されたキャリアがトラップされるため、フローティングゲート型の場合のような問題が生じにくい。よって、MONOS型やSONOS型では、フローティングゲート型に比べて電荷保持特性が高く、微細化が容易という利点がある。
フローティングゲート型の不揮発性半導体メモリは、たとえば、特開平9−246404号公報(特許文献1)及び特開平9−162313号公報(特許文献2)に開示されている。特許文献1には、P型チャネルの電界効果トランジスタ構造を有する不揮発性半導体メモリが開示されている。特許文献1の不揮発性半導体メモリは、書き込み動作時に、P型のドレイン領域とフローティングゲートとのオーバラップ領域でバンド間トンネリング(BTBT:Band−To−Band Tunneling)による電子−正孔対を発生させ、これら電子−正孔対の電子のみを基板表面と平行な方向に加速させてホットエレクトロンを生成し、これらホットエレクトロンをフローティングゲートに注入している。一方、特許文献2には、FNトンネリングを利用して消去動作を行うフラッシュメモリセルが開示されている。このフラッシュメモリセルは、制御ゲート電極とソース領域との間または制御ゲート電極とドレイン領域との間にFNトンネリング電流を流してフローティングゲートから電子を引き抜くことで消去動作を行う。
一方、MONOS型の不揮発性半導体メモリは、たとえば、特開2002−26149号公報(特許文献3)、特開2003−318290号公報(特許文献4)、特開2009−152556号公報(特許文献5)及び特開2006−210706号公報(特許文献6)に開示されている。
特許文献3には、N型チャネル構造を有するMONOS型不揮発性半導体メモリが開示されている。特許文献3の不揮発性半導体メモリは、書き込み動作時には、ソース線をなすn型不純物拡散領域でバンド間トンネリングによる正孔(ホール)を発生させ、これら正孔をチャネル形成領域でドリフトさせてホットホールを生成し、これらホットホールを電荷蓄積層である窒化膜に注入している。また、特許文献3の不揮発性半導体メモリは、消去動作時に、FNトンネリングまたは直接トンネリングを利用して電子をチャネルから電荷蓄積層に注入している。
特許文献4には、N型チャネル構造を有するMONOS型不揮発性半導体メモリが開示されている。特許文献4の不揮発性半導体メモリは、書き込み動作時には、N型拡散層であるソース領域(第1拡散層)からドレイン領域(第2拡散層)に向けて電子を加速させてドレイン領域近傍でチャネル・ホットエレクトロン(CHE)を生成し、これらCHEを電荷蓄積層(捕獲領域)に注入している。また、特許文献4の不揮発性半導体メモリは、消去動作時には、ドレイン領域の端部における制御ゲート電極とオーバラップする領域でバンド間トンネリングによる正孔を発生させ、これら正孔を電荷蓄積層に注入する。
特許文献5には、N型チャネル構造を有するMONOS型不揮発性半導体記憶装置が開示されている。特許文献5の不揮発性半導体記憶装置のメモリセルは、書き込み動作時は、ソース領域とドレイン領域との間のチャネル領域で電子を加速させてソース領域及びドレイン領域のいずれか一方とチャネル領域との境界近傍でチャネル・ホットエレクトロン(CHE)を生成し、これらCHEを電荷蓄積層であるシリコン窒化膜に注入している。また、特許文献5のメモリセルは、消去動作時には、バンド間トンネリングにより電子−正孔対を発生させ、これら電子−正孔対の正孔の一部をシリコン窒化膜に注入する。
特許文献6には、N型チャネル構造を有するMONOS型不揮発性メモリが開示されている。特許文献6の不揮発性メモリは、書き込み動作時には、ソース領域及びドレイン領域を構成する第1及び第2の不純物拡散領域間のチャネル領域で電子を加速させてチャネル・ホットエレクトロン(CHE)を生成し、これらCHEを電荷蓄積層に注入している。また、特許文献6の不揮発性メモリは、消去動作時には、バンド間トンネリングによる正孔を発生させ、これら正孔を加速させてホットホールを生成し、これらホットホールを電荷蓄積層に注入する。特許文献6には、消去動作時に、アバランシェ効果によるインパクトイオン化を起こしてホットホールを生成してもよいことが記載されている。
特開平9−246404号公報(図8及び段落0006〜0007など) 特開平9−162313号公報(段落0004〜0005など) 特開2002−26149号公報(図8及び段落0049〜0057,図24及び段落0102〜0110など) 特開2003−318290号公報(図1,図2及び段落0047〜0048など) 特開2009−152556号公報(図1,図4及び段落0029,0041〜0042など) 特開2006−210706号公報(図1及び段落0033,0042〜0043,0075〜0077など)
MONOS型やSONOS型の不揮発性半導体メモリの多くは、高速動作が可能なN型チャネル構造を採用しているが、N型チャネル構造の不揮発性半導体メモリは、高いキャリア移動度を有し高速動作を可能とする反面、素子の微細化に伴い、そのゲート長が短くなるとパンチスルーなどの短チャネル効果が顕在化しやすいという問題がある。
上記の特許文献4〜6に開示されているN型チャネル構造の不揮発性半導体メモリの場合、書き込み動作時にチャネル・ホットエレクトロン(CHE)の生成のために高電流を流す必要があるが、高電流による発熱で素子特性が劣化する懸念がある。
これに対し、上述した特許文献1の不揮発性半導体メモリは、書き込み動作時に、バンド間トンネリング(BTBT)により発生させた電子を加速させて電荷蓄積層に注入するため、CHE注入方式と比べると書き込み動作時の消費電力が低いという利点がある。しかしながら、BTBTの原理上、制御ゲート電極に対するドレイン領域のオーバラップ領域で電子−正孔対を発生させる必要があるため、ドレイン領域の制御ゲート電極直下へのオーバラップ量をある程度確保しなければならず、オーバラップ量の分だけチャネル長が短くなる。よって、素子の微細化に伴い制御ゲート電極のゲート長が短くなると、短チャネル効果により制御ゲート電極直下の電界を制御することが難しく、BTBTによるホットエレクトロンを生成することが難しくなるという問題がある。
上記に鑑みて本発明の目的は、短チャネル効果を抑制しつつメモリセルの微細化を実現することができる半導体記憶装置を提供することである。
本発明の一態様による半導体記憶装置は、N型導電性の半導体基板の主面に沿って配列された複数のメモリセルと、前記複数のメモリセルを選択的に駆動する駆動回路とを備えた半導体記憶装置であって、前記各メモリセルは、前記半導体基板の主面上に形成されたゲート絶縁膜を構成する積層膜と、前記積層膜上に形成され、所定のゲート長を有する制御ゲート電極と、前記制御ゲート電極のゲート長方向両側で前記半導体基板内の前記主面の近傍に形成された一対のP型不純物拡散領域とを有し、前記積層膜は、前記制御ゲート電極の前記ゲート長方向における一端部付近に局所的に形成されトラップ準位を有する電荷蓄積層と、前記電荷蓄積層と前記制御ゲート電極との間に介在する上部絶縁膜と、前記電荷蓄積層と前記主面との間に介在する下部絶縁膜と、前記制御ゲート電極の前記ゲート長方向における中央部の直下に形成され、前記制御ゲート電極と前記主面との間に介在する中央ゲート絶縁膜とを含み、前記駆動回路は、前記電荷蓄積層に対する書き込み動作時に、前記一対のP型不純物拡散領域のうち前記制御ゲート電極の当該一端部側の一方のP型不純物拡散領域にドレイン電圧を供給し、前記一対のP型不純物拡散領域のうちの他方のP型不純物拡散領域に前記ドレイン電圧よりも高いソース電圧を供給し、前記制御ゲート電極に前記ドレイン電圧よりも高いゲート電圧を供給することにより、前記他方のP型不純物拡散領域から前記一方のP型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記電荷蓄積層に注入することを特徴とする。
本発明によれば、半導体記憶装置は、P型チャネル構造を有し、書き込み動作時に、ゲート長方向に走行する正孔の衝突イオン化により高エネルギー状態の電子(ホットエレクトロン)を発生させ、これら電子を制御ゲート電極の一端部付近の電荷蓄積層に注入するため、書き込み動作時に電子を効率的に電荷蓄積層に注入することができる。しかも、本発明では、電子と比べて移動度の低い正孔を多数キャリアとして利用するP型チャネル構造が採用されるため、N型チャネル構造と比べるとメモリセルの微細化に起因する短チャネル効果を抑制することが可能である。したがって、短チャネル効果を抑制しつつメモリセルの微細化を実現することができる。
本発明に係る実施の形態1の半導体記憶装置の構成の一例を概略的に示すブロック図である。 実施の形態1のメモリセルアレイの構成例を示す半導体記憶素子群の等価回路図である。 実施の形態1のメモリセルアレイの一部を拡大して示す平面図である。 (A)は、図3のメモリセルアレイのIVa−IVa線における一部断面を概略的に示す図であり、(B)は、図3のメモリセルアレイのIVb−IVb線における一部断面を概略的に示す図である。 実施の形態1の半導体記憶素子の断面構成を示す図である。 (A)〜(G)は、実施の形態1の半導体記憶素子の製造工程を説明するための断面図である。 (A)〜(E)は、実施の形態1の半導体記憶素子の他の製造工程を説明するための断面図である。 (A)は、実施の形態1の半導体記憶素子に対する第1の書き込み動作を示す断面図であり、(B)は、実施の形態1の半導体記憶素子に対する第2の書き込み動作を示す断面図である。 書き込み動作時に実施の形態1のメモリセルアレイのビット線とワード線とに印加すべき電圧を示す図である。 (A),(B)は、読み出し動作時における実施の形態1の選択メモリセルの断面図である。 消去動作時における実施の形態1の選択メモリセルの断面図である。 実施の形態1の半導体記憶装置の動作の試験結果を示すグラフである。 実施の形態1の半導体記憶素子の概略断面図である。 実施の形態1のメモリセルの第1の変形例を示す半導体記憶素子の断面図である。 実施の形態1のメモリセルの第2の変形例を示す半導体記憶素子の断面図である。 実施の形態1のメモリセルの第3の変形例を示す半導体記憶素子の断面図である。 本発明に係る実施の形態2のメモリセルを構成する半導体記憶素子の概略断面図である。 (A)〜(E)は、実施の形態2の半導体記憶素子の製造工程を示す概略断面図である。
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。なお、図面において同様な構成要素には同一符号を付し、その詳細な説明は重複しないようにする。
実施の形態1.
図1は、本発明に係る実施の形態1の半導体記憶装置1の構成の一例を概略的に示すブロック図である。図1に示されるように、半導体記憶装置1は、不揮発性(電源電圧が供給されない状態でもデータを保持し得る特性)を有し、複数のメモリセルをマトリクス状に配列してなるメモリセルアレイ11を備えている。半導体記憶装置1は、さらに、メモリセルアレイ11内のメモリセルを選択的に駆動する駆動回路として、アドレスバッファ回路12、行デコーダ回路13、列デコーダ回路14、ゲート回路15、書き込み回路(プログラミング回路)16、読み出し回路17、電源回路18及び制御部20を備えている。制御部20は、これらアドレスバッファ回路12,行デコーダ回路13,列デコーダ回路14,書き込み回路16,読み出し回路17及び電源回路18の動作を個別に制御することができる。電源回路18は、メモリセルアレイ11、行デコーダ回路13、列デコーダ回路14、書き込み回路16及び読み出し回路17の動作にそれぞれ必要な電源電圧を供給する。
メモリセルアレイ11は、行デコーダ回路13からY軸方向に延在する複数本のワード線W,W,…,W(Nは3以上の正整数)と、これらワード線W,W,…,Wと離間して交差する複数本のビット線B,B,…,B(Mは3以上の正整数)とを含む。ビット線B〜Bは、列デコーダ回路14からX軸方向(Y軸方向とは交差する方向)に延在している。
図2は、メモリセルアレイ11の構成例を示す半導体記憶素子群の等価回路図である。図2に示されるように、メモリセルアレイ11は、ワード線W〜Wとビット線B,B,…,Bとの複数の交差点付近の領域にそれぞれ形成された半導体記憶素子TR(1,1),TR(1,2),…,TR(N,M−1)を有し、これら半導体記憶素子TR(1,1)〜TR(N,M−1)はマトリクス状に配列されている。半導体記憶素子TR(1,1)〜TR(N,M−1)の各々が、2ビットの多値情報を書き込み可能なメモリセルを構成している。半導体記憶素子TR(1,1)〜TR(N,M−1)は全て同一構成を有する。また、半導体記憶素子TR(1,1)〜TR(N,M−1)の各々は、制御ゲートとソース端子とドレイン端子とを含むP型チャネル電界効果トランジスタ構造を有する。図2に示されるように、n行目の半導体記憶素子TR(n,1)〜TR(n,M−1)の制御ゲートは、n番目のワード線Wと電気的に並列に接続されている。また、各半導体記憶素子TR(n,m)のソース端子とドレイン端子は、隣り合うビット線B,Bm+1と電気的に接続されている。
図1に示されるアドレスバッファ回路12は、制御部20の制御に従って動作し、外部端子(図示せず)から入力されたアドレス情報を保持する。また、アドレスバッファ回路12は、当該アドレス情報に基づいて、行アドレスを表す行アドレス信号を生成すると同時に列アドレスを表す列アドレス信号を生成し、これら行アドレス信号及び列アドレス信号を行デコーダ回路13及び列デコーダ回路14にそれぞれ供給する。行デコーダ回路13は、アドレスバッファ回路12から行アドレス信号が供給されると、ワード線W〜Wの中から行アドレスに対応する1つのワード線Wを選択し、当該選択ワード線Wに対して半導体記憶装置1の動作モード(書き込み動作、読み出し動作または消去動作のモード)に応じたゲート電圧を印加することができる。
一方、列デコーダ回路14は、アドレスバッファ回路12から列アドレス信号が供給されると、ビット線B〜Bの中から隣り合う一対のビット線B,Bm+1をゲート回路15に選択させる。ゲート回路15は、列デコーダ回路14から供給された選択制御信号に応じて、列アドレスに対応する一対のビット線B,Bm+1を書き込み回路16または読み出し回路17と接続するスイッチング素子群(図示せず)を有している。
書き込み回路16は、後述する書き込み動作時及び消去動作時に、選択されたビット線B,Bm+1を介して、選択メモリセルの半導体記憶素子TR(n,m)のソース端子及びドレイン端子に所定の電圧をそれぞれ供給する機能を有する。一方、読み出し回路17は、後述する読み出し動作時に、選択されたビット線B,Bm+1を介して、選択メモリセルの半導体記憶素子TR(n,m)のソース端子及びドレイン端子に所定の電圧をそれぞれ供給し、これに応じて半導体記憶素子TR(n,m)を流れる読み出し電流を検出する。制御部20は、読み出し回路17で検出された読み出し電流値を基準電流値と比較して選択メモリセルの状態を判定することができる。
図3は、本実施の形態のメモリセルアレイ11の一部を拡大して示す平面図である。図3に示されるように、ワード線W,Wn+1とビット線B,Bm+1との交差点付近に半導体記憶素子TR(n,m),TR(n,m+1),TR(n+1,m),TR(n+1,m+1)がそれぞれ形成されている。図4(A)は、図3のメモリセルアレイ11のIVa−IVa線における一部断面を概略的に示す図であり、図4(B)は、図3のメモリセルアレイ11のIVb−IVb線における一部断面を概略的に示す図である。なお、説明の便宜上、図4(A),(B)に示されている層間絶縁膜63,70は、図3では示されていない。
図4(A)に示されるように、半導体記憶素子TR(n,m)は、P型シリコン基板からなる半導体基板30の上方に形成された制御ゲート電極54を有する。本実施の形態では、半導体基板30は、当該半導体基板30の表層部にN型ウェル領域31を含むP型シリコン基板であるが、これに限定されるものではない。この半導体基板30に代えて、たとえば、N型導電性のエピタキシャル成長層を有する半導体基板や、SOI(Semiconductor−On−InsulatorまたはSilicon−On−Insulator)基板を使用してもよい。
制御ゲート電極54と半導体基板30との間には、ゲート絶縁膜をなす積層膜が形成されている。この積層膜は、制御ゲート電極54のゲート長方向(Y軸方向)一端部付近に局所的に形成された電荷蓄積層51と、制御ゲート電極54のゲート長方向(Y軸方向)他端部付近に局所的に形成された電荷蓄積層52とを含む。これら電荷蓄積層51,52は、たとえば、多数のトラップ準位を有するシリコン窒化膜(Si膜)で構成されればよい。また、積層膜は、一方の電荷蓄積層51と半導体基板30との間に介在する下部絶縁膜42と、一方の電荷蓄積層51と制御ゲート電極54の一端部との間に介在する上部絶縁膜43と、他方の電荷蓄積層52と半導体基板30との間に介在する下部絶縁膜44と、他方の電荷蓄積層52と制御ゲート電極54の他端部との間に介在する上部絶縁膜45と、制御ゲート電極54の中央部直下に形成された中央ゲート絶縁膜41とを含む。これら下部絶縁膜42,44、上部絶縁膜43,45及び中央ゲート絶縁膜41は、たとえば、シリコン酸化膜で構成されればよい。
制御ゲート電極54の両側のうち一方の側には、側部絶縁膜46及び側壁絶縁膜61からなるサイドウォールスペーサが形成され、その他方の側には、側部絶縁膜47及び側壁絶縁膜62からなるサイドウォールスペーサが形成されている。
半導体基板30の内部には、N型不純物拡散領域からなるN型ウェル領域31が形成されている。図5に示されるように、このN型ウェル領域31は、高濃度のN型不純物拡散領域からなるウェルコンタクト領域35を介して上層配線WCと電気的に接続されている。半導体基板30のP型導電領域は、図5に示されるように、高濃度のP型不純物拡散領域からなる基板コンタクト領域36を介して上層配線SCと電気的に接続されている。図1の電源回路18は、上層配線WCを介してN型ウェル領域31にバイアス電圧Vbを印加することができ、上層配線SCを介して半導体基板30のP型導電領域に基板電圧Vsubを印加することができる。
また、半導体基板30の主面近傍には、N型ウェル領域31と接合する一対のP型不純物拡散領域32,32m+1が形成されている。これらP型不純物拡散領域32,32m+1は、制御ゲート電極54の両側に形成され、P型チャネル電界効果トランジスタのソース領域及びドレイン領域を構成するものである。図5に示されるように、P型不純物拡散領域32,32m+1は、コンタクトプラグ(図示せず)を介して上方のビット線B,Bm+1とそれぞれ電気的に接続される。図1の書き込み回路16及び読み出し回路17は、ビット線B,Bm+1を介して、P型不純物拡散領域32,32m+1に動作モードに応じた電圧Ve,Vfをそれぞれ供給することができる。
さらに、制御ゲート電極54の一端部の下方には、P型不純物拡散領域32m+1の先端部と接合するN型不純物拡散領域のポケット領域37が形成されており、制御ゲート電極54の他端部の下方には、P型不純物拡散領域32の先端部と接合するN型不純物拡散領域のポケット領域38が形成されている。これらポケット領域37,38は、パンチスルー抑制と正孔の衝突イオン化率(衝突イオン化確率)の分布制御とを主な目的として設けられたものである。ここで、衝突イオン化とは、加速されたキャリア(電子や正孔)が格子原子と衝突することで自由電子と正孔との対(電子−正孔対)を生成する現象を意味し、生成された電子−正孔対のキャリアがさらに格子原子と衝突して電子−正孔対の生成を引き起こすアバランシェ増倍現象をも含むものである。後述するように、ポケット領域37,38の形成範囲とその不純物濃度とを調整することで、P型不純物拡散領域32,32m+1の形成範囲を制御することができる。これにより、書き込み動作時に、P型不純物拡散領域32,32m+1の一方(ソース領域)から他方(ドレイン領域)に向けて走行する正孔の衝突イオン化率が最大となる位置を制御することができる。
半導体記憶素子TR(n,m),TR(n,m+1)は、シリコン酸化膜などの層間絶縁膜63で被覆されている。図4(A)に示されるように、この層間絶縁膜63上に導電性の多結晶シリコン層71とシリサイド層72とからなる積層構造がワード線Wとして形成されている。多結晶シリコン層71は、半導体記憶素子TR(n,m),TR(n,m+1)の制御ゲート電極54の上に直接形成される。シリサイド層72は、たとえば、タングステンなどの高融点金属をシリサイド化することで形成することができる。図1の行デコーダ回路13は、図5に示されるように、ワード線Wを介して選択メモリセルの制御ゲート電極54にゲート電圧Vgを供給する。
一方、図4(B)に示されるように、半導体記憶素子TR(n,m),TR(n+1,m)間には、半導体基板30の表層部に素子分離構造34が介在する。この素子分離構造34により、行方向(X軸方向)に隣接する半導体記憶素子TR(n,m),TR(n+1,m)は、互いに電気的に分離される。素子分離構造34は、高濃度の不純物拡散領域あるいは埋め込み絶縁膜で構成することができる。
次に、上記半導体記憶素子TR(1,1)〜TR(N,M−1)の製造方法について説明する。図6(A)〜(G)及び図7(A)〜(E)は、本実施の形態の半導体記憶素子TR(n,m)の製造工程を示す概略断面図である。なお、全ての半導体記憶素子TR(1,1)〜TR(N,M−1)が図6(A)〜(G)及び図7(A)〜(E)で示される製造工程で同時に形成される。
まず、図6(A)に示されるように、半導体基板30としてP型シリコン基板を用意する。その後、この半導体基板30の主面(上面)を熱酸化してスルー酸化膜を形成し、次いで、フォトリソグラフィ技術を用いてこのスルー酸化膜上にレジストパターンを形成する。そして、このレジストパターンをマスクとして、リン(P)や砒素(As)などのN型不純物イオンをスルー酸化膜を介して半導体基板30の内部に注入する。その後、レジストパターンとスルー酸化膜とは除去される。注入されたN型不純物イオンを熱処理により活性化させることで図6(B)に示されるようなN型ウェル領域31が半導体基板30の内部に形成される。
次に、図6(B)の半導体基板30の表面を熱酸化してゲート絶縁膜用の熱酸化膜40Pを形成する。この熱酸化膜40Pは、たとえば、希釈ウエット酸化により800nm程度の厚みを持つように形成されればよい。次いで、CVD(Chemical Vapor Deposition)法により、熱酸化膜40P上に多結晶シリコン層を10000nm程度の厚みで成膜し、この多結晶シリコン層をフォトリソグラフィ技術とエッチング技術とを用いてパターニングする。この結果、図6(C)に示されるような制御ゲート電極54が形成される。この制御ゲート電極54のゲート長Lgは、たとえば70nm程度とすることができる。
次に、制御ゲート電極54をマスクとして図6(C)の構造に砒素(As)などのN型不純物イオンを注入する。具体的には、たとえば、数十KeV程度の注入エネルギーで5×1012〜5×1013ions/cm程度の範囲内のドーズ量の砒素イオンを注入すればよい。注入されたN型不純物イオンは、熱処理により活性化される。この結果、図6(D)に示されるように、制御ゲート電極54の両側にポケット領域37,38用のN型不純物拡散領域37P,38Pが形成される。なお、注入されたN型不純物イオンの活性化は、後の熱処理工程で実行されてもよい。
次に、ウエットエッチングにより熱酸化膜40Pのうち制御ゲート電極54の両端部直下の部分を除去する。このとき、たとえばフッ酸(HF)溶液や緩衝フッ酸溶液を使用したウェットエッチングを実行すればよい。この結果、図6(E)に示されるように、ゲート長方向両端が浸食された酸化膜40を形成することができる。浸食による食い込み長Lc(制御ゲート電極54の端から酸化膜40の端までの距離)は、たとえば10nm程度とすることができる。エッチング条件(エッチング時間など)を調整することで食い込み長Lcを制御することが可能である。
次に、制御ゲート電極54の外周部及び半導体基板30の露出部分を熱酸化して図6(F)に示されるような熱酸化膜40Cを形成する。このとき、たとえば、ISSG(In−Situ Steam Generation)酸化法により厚みが4nm程度の高晶質の熱酸化膜40Cを形成すればよい。続けて、図6(G)に示されるように、減圧CVD(Low Pressure CVD)法により、図6(F)の構造上に電荷蓄積層51,52用のシリコン窒化膜50を堆積させる。シリコン窒化膜50の厚みは、たとえば7nm程度にすることができる。図6(G)に示されるように、制御ゲート電極54の両端部下の凹部40Ca,40Cb内にもシリコン窒化膜50が堆積されている。
次に、図6(G)のシリコン窒化膜50に対して等方性エッチングを実行して凹部40Ca,40Cb以外のシリコン窒化膜材料を除去する。この結果、図7(A)に示されるように、制御ゲート電極54の両端部付近に電荷蓄積層51,52が残存する。具体的には、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)源を有するICP型プラズマエッチング装置を用いた反応性イオンエッチングにより等方性エッチングを行うことができる。このICP型プラズマエッチング装置は、下部電極と、この下部電極の上方に配置されるICPコイルと、ICPコイル及び下部電極にそれぞれ高周波バイアス電力を供給する高周波電源とを備えている。下部電極上には、図6(G)の構造を有するウエハが試料として配置される。たとえば、エッチングガスとして、CHガス(流量:約50sccm)、CHガス(流量:約20sccm)及びOガス(流量:約50sccm)を反応室に導入し、ICPコイルに供給するRFパワーを450W、下部電極に供給するRFパワーを0W、基板温度を50℃、エッチング雰囲気の圧力を20mTorrとすることで上記等方性エッチングを実現することが可能である。
次に、たとえば減圧CVD法により、図7(A)の構造上にシリコン酸化膜を堆積させる。このとき、たとえば、TEOS(Tetra Ethyl Ortho Silicate)を原料とするCVD膜を10nm程度の厚みで堆積させることができる。この結果、図7(B)に示されるように熱酸化膜40CとCVD膜との積層体である絶縁膜40Dが形成される。
次に、たとえば減圧CVD法により、図7(C)に示されるように絶縁膜40D上にシリコン窒化膜60を堆積させる。シリコン窒化膜60の厚みは、たとえば30nm程度にすればよい。次に、図7(C)の構造に対して全面でエッチバックを実行し、図7(D)に示される側壁絶縁膜61,62を形成する。このエッチバック工程では絶縁膜40Dも部分的にエッチングされる。この結果、図7(D)に示されるように、制御ゲート電極54の一方の側には、側部絶縁膜46及び側壁絶縁膜61からなるサイドウォールスペーサが形成され、その他方の側には、側部絶縁膜47及び側壁絶縁膜62からなるサイドウォールスペーサが形成される。同時に、後のイオン注入工程に対するダメージ吸収層としての残膜48,49も形成される。
次に、制御ゲート電極54及びサイドウォールスペーサをマスクとしてフッ化ボロン(BF)などのP型不純物イオンを半導体基板30内に注入する。具体的には、たとえば、10KeV程度の注入エネルギーで1014〜1015ions/cm程度の範囲内のドーズ量のフッ化ボロンイオンを注入すればよい。続けて、アニール処理(熱処理)を実行することにより、注入されたP型不純物イオンは横方向に拡散し且つ活性化される。この結果、図7(E)に示されるように、制御ゲート電極54の両側に、ソース領域及びドレイン領域を構成するP型不純物拡散領域32,32m+1が形成される。アニール処理としては、たとえば、酸素雰囲気下の1000℃で10秒程度のRTA(Rapid Thermal Annealing)を実行すればよい。あるいは、RTAに代えて、FLA(Flash Lamp Annealing)を実行してもよい。
その後、図7(E)の構造上に、層間絶縁膜63,70、ワード線W〜W及びビット線B〜Bなどの上部構造を形成することで図4(A)に示した半導体記憶素子TR(n,m)が作製される。
次に、上記半導体記憶装置1の動作を以下に説明する。
図8(A),(B)は、半導体記憶装置1の書き込み動作時における選択メモリセルの半導体記憶素子TR(n,m)の断面図である。図8(A)は、半導体記憶素子TR(n,m)の2つの電荷蓄積層51,52のうち一方の電荷蓄積層51に対する第1の書き込み動作を例示する図であり、図8(B)は、他方の電荷蓄積層52に対する第2の書き込み動作を例示する図である。
第1の書き込み動作では、図8(A)に示されるように、図1の書き込み回路16は、P型不純物拡散領域32(ソース領域)にGND電位(=0ボルト)のソース電圧Veを印加し、P型不純物拡散領域32m+1(ドレイン領域)にソース電圧よりも低い電源電圧Vcc1(たとえば−5ボルト〜−6ボルト)のドレイン電圧Vfを印加する。同時に、行デコーダ回路13は、ワード線Wに−1ボルトのゲート電圧Vgを印加する。また、バイアス電圧Vb及び基板電圧Vsubは共にGND電位に固定される(Vb=Vsub=GND)。これにより、ソース領域32からドレイン領域32m+1に向けて正孔が加速され、書き込み対象である電荷蓄積層51の直下の領域ICTで衝突イオン化を引き起こす。この正孔の衝突イオン化で発生した電子−正孔対の電子は、高エネルギー状態のホットエレクトロンであるため、下部絶縁膜42のポテンシャル障壁を乗り越えて電荷蓄積層51にトラップされる。これにより、半導体記憶素子TR(n,m)の電界効果トランジスタの閾値電圧が変化する。
この第1の書き込み動作の際、書き込み対象ではない非選択メモリセルについては、図9に示されるように、書き込み回路16は、ビット線B〜BにGND電圧を印加し、ビット線Bm+1〜Bには電源電圧Vcc1を印加する。このため、非選択メモリセルのソース端子とドレイン端子との間には電位差が生じない。同時に、行デコーダ回路13は、選択ワード線W以外のワード線W〜Wn−1,Wn+1〜Wに対して、電界効果トランジスタをオフ状態にするGND電圧を印加する。
一方、第2の書き込み動作では、図8(B)に示されるように、図1の書き込み回路16は、P型不純物拡散領域32m+1(ソース領域)にGND電位のソース電圧Vfを印加し、P型不純物拡散領域32(ドレイン領域)にソース電圧よりも低い電源電圧Vcc2(たとえば−5ボルト〜−6ボルト)のドレイン電圧Veを印加する。同時に、行デコーダ回路13は、ワード線Wに−1ボルトのゲート電圧Vgを印加する。また、Vb=Vsub=GND、である。これにより、ソース領域32m+1からドレイン領域32に向けて正孔が加速され、書き込み対象である電荷蓄積層52の直下の領域ICTで衝突イオン化を引き起こす。この正孔の衝突イオン化で発生した電子−正孔対の電子は、高エネルギー状態のホットエレクトロンであるため、下部絶縁膜44のポテンシャル障壁を乗り越えて電荷蓄積層52にトラップされる。これにより、半導体記憶素子TR(n,m)の電界効果トランジスタの閾値電圧が変化する。
この第2の書き込み動作の際、書き込み対象ではない非選択メモリセルについては、図9に示されるように、書き込み回路16は、ビット線B〜Bに電源電圧Vcc2を印加し、ビット線Bm+1〜BにはGND電圧を印加する。このため、非選択メモリセルのソース端子とドレイン端子との間には電位差が生じない。同時に、行デコーダ回路13は、選択ワード線W以外のワード線W〜Wn−1,Wn+1〜Wに対して、電界効果トランジスタをオフ状態にするGND電圧を印加する。
次に、読み出し動作について説明する。図10(A),(B)は、半導体記憶装置1の読み出し動作時における選択メモリセルの半導体記憶素子TR(n,m)の断面図である。選択メモリセルに対する読み出し動作は、第1の読み出し動作と第2の読み出し動作との組み合わせである。
第1の読み出し動作では、図1の読み出し回路17は、図10(A)に示されるように、P型不純物拡散領域32(ドレイン領域)に−2ボルトのドレイン電圧Veを印加し、P型不純物拡散領域32m+1(ソース領域)にGND電位のソース電圧Vfを印加する。同時に、行デコーダ回路13は、ワード線Wに−1.5ボルトのゲート電圧Vgを印加する。ここで、Vb=Vsub=GND、である。このとき、選択メモリセルの電界効果トランジスタは、オン状態となり、ソース領域32m+1からドレイン領域32へチャネル電流を流す。
次に、第2の読み出し動作では、読み出し回路17は、図10(B)に示されるように、P型不純物拡散領域32(ソース領域)にGND電位のソース電圧Veを印加し、P型不純物拡散領域32m+1(ドレイン領域)に−2ボルトのドレイン電圧Vfを印加する。同時に、行デコーダ回路13は、ワード線Wに−1.5ボルトのゲート電圧Vgを印加する。ここで、Vb=Vsub=GND、である。このとき、選択メモリセルの電界効果トランジスタは、オン状態となり、ソース領域32からドレイン領域32m+1へチャネル電流を流す。
一方の電荷蓄積層51のみに電子が注入されている場合には、その注入電子は、第1の読み出し動作時にソース領域32m+1からドレイン領域32へ流れるキャリア(正孔)に対して電位障壁を下げるので、チャネル電流が流れやすくなる。逆に、第2の読み出し動作時にソース領域32からドレイン領域32m+1へはチャネル電流が流れにくくなる。他方の電荷蓄積層52のみに電子が注入されている場合には、その注入電子は、第2の読み出し動作時にソース領域32からドレイン領域32m+1へ流れるキャリア(正孔)に対して電位障壁を下げるので、チャネル電流が流れやすくなる。逆に、第1の読み出し動作時にはソース領域32m+1からドレイン領域32へはチャネル電流が流れにくくなる。双方の電荷蓄積層51,52に電子が注入されている場合には、第1の読み出し動作時にソース領域32m+1からドレイン領域32へのチャネル電流が流れやすくなり、第2の読み出し動作時にもソース領域32からドレイン領域32m+1へのチャネル電流が流れやすくなる。
したがって、読み出し回路17は、第1の読み出し動作時に選択メモリセルに流れる電流値と第2の読み出し動作時に選択メモリセルに流れる電流値とを検出し、これら電流値を基準電流値と比較して選択メモリセルの状態を判定することができる。
次に、消去動作について説明する。図11は、半導体記憶装置1の消去動作時における選択メモリセルの半導体記憶素子TR(n,m)の断面図である。図11に示されるように、図1の書き込み回路16は、Ve=Vf=Vb=Vsub=6.5ボルトに設定し、ゲート電圧Vgを−6.5ボルトに設定する。これにより、電荷蓄積層51,52にトラップされている電子が半導体基板30にFNトンネリングするので、電荷蓄積層51,52の蓄積電荷が消去される。
図12は、半導体記憶装置1の動作の試験結果を示すグラフである。このグラフにおいて、横軸は、選択メモリセルの4種類の状態を示し、縦軸は、各状態に対応するセル電流の測定値を正規化して得た値を任意単位(A.U.:Arbitrary Units)で示している。選択メモリセルの4種類の状態は、以下に示される通りである。
Initial:電荷蓄積層51,52の双方に電荷が蓄積されない初期状態、
x_Write:x回目に電荷蓄積層51のみに電荷が蓄積された状態、
x_All:x回目に電荷蓄積層51,52の双方に電荷が蓄積された状態、
x_Erase:x回目に電荷蓄積層51,52の双方から電荷が消去された状態。
ここで、x_Writeの書き込み状態は、Vg=−1V,Vf=−6V,Ve=Vb=Vsub=GNDの電圧を6μ秒印加して得られた状態であり、x_Allの書き込み状態は、Vg=−1V,Ve=−6V,Vf=Vb=Vsub=GNDの電圧を10μ秒印加して得られた状態である。また、x_Eraseの消去状態は、Vg=−6.5V,Ve=Vf=Vb=Vsub=GNDの電圧を1秒間印加して得られた状態である。セル電流の値は、選択メモリセルの各状態の際に、図10(A),(B)のバイアス条件で選択メモリセルに流れるドレイン電流(あるいはソース電流)を測定して得られた値である。
図12に示されるように、1回目,2回目及び3回目において同じパターンの測定結果が繰り返し得られており、電荷保持特性(リテンション特性)が良好であることが分かる。
以上に説明したように実施の形態1の半導体記憶装置1は、書き込み動作時には、選択メモリセルのソース領域からドレイン領域に向けて走行する正孔の衝突イオン化により高エネルギー状態の電子(ホットエレクトロン)を発生させ、これら電子を電荷蓄積層51,52のいずれか一方のみに注入することができる。このため、書き込み動作時にホットエレクトロンを効率的に電荷蓄積層51,52のいずれか一方に注入して、各メモリセルに複数ビットの記録(多値記録)を行うことができる。しかも、各メモリセルは、電子と比べて移動度の低い正孔を多数キャリアとして利用するP型チャネル構造を有するため、N型チャネル構造と比べるとメモリセルの微細化に起因する短チャネル効果を抑制することが可能である。したがって、短チャネル効果を抑制しつつメモリセルの微細化を実現することができる。
上述したように特許文献1(特開平9−246404号公報)には、書き込み用のホットエレクトロンを生成する原理としてBTBT(バンド間トンネリング)が提案されている。しかしながら、BTBTを発生させるには、半導体基板の主面に垂直な方向の電界分布を制御する必要があるので、ドレイン領域の制御ゲート電極直下へのオーバラップ量をある程度確保しなければならない。よって、オーバラップ量の分だけチャネル長が短くなる。したがって、BTBTを採用するメモリセルでは、メモリセルの微細化に伴いゲート長が短くなると、短チャネル効果が現れやすいという問題がある。また、ホットエレクトロンの生成のために、BTBTにより発生させた電子を加速させる電界を形成することも必要であるが、ゲート長が短くなると、短チャネル効果により制御ゲート電極直下の電界を制御することが難しく、ホットエレクトロンを生成することも難しくなる。
これに対し、実施の形態1の半導体記憶装置1は、主にソース領域とドレイン領域間の横方向の電界を制御してドレイン領域付近で正孔の衝突イオン化を発生させる。衝突イオン化で発生した電子は、発生当初から高いエネルギー状態を有しているため、本実施の形態のメモリセルは、BTBTを使用するメモリセルと比べると、電荷蓄積層51,52への電荷注入を効率良く行うことができる。
また、本実施の形態のメモリセルは、図8(A),(B)に示されるように、P型不純物拡散領域32,32m+1よりも不純物濃度が低いN型のポケット領域37,38を有している。これらポケット領域37,38の不純物濃度を調整することで、ポケット領域37とP型不純物拡散領域32m+1との接合領域の位置、並びに、ポケット領域38とP型不純物拡散領域32との接合領域の位置を制御することができる。たとえば、図6(D)の工程で注入イオンのドーズ量を増やしてポケット領域37,38の不純物濃度を高めると、P型不純物拡散領域32,32m+1の先端部の位置はそれぞれ制御ゲート電極54から離れる方向に後退し、逆に、図6(D)の工程で注入イオンのドーズ量を減らしてポケット領域37,38の不純物濃度を低くすると、P型不純物拡散領域32,32m+1の先端部の位置はそれぞれ制御ゲート電極54に近づくこととなる。このようにしてP型不純物拡散領域32,32m+1の先端部の位置を調整して、正孔の衝突イオン化率の分布を最適化することができる。本実施の形態では、電荷蓄積層51,52の直下で正孔の衝突イオン化率が最大となるようにポケット領域37,38及びP型不純物拡散領域32,32m+1が形成されるので、電荷蓄積層51,52へのホットエレクトロン注入を効率的に行うことができる。
また、図13に示されるように制御ゲート電極54の両端部は、P型不純物拡散領域32,32m+1と長さLovだけオーバラップしている。電荷蓄積層51,52はそれぞれ当該オーバラップ領域よりもゲート長方向内側の領域に延在しているので、電子をトラップ可能な領域が広く、書き込み動作時に効率良くホットエレクトロン注入を実行することができる。また、消去動作時には、トラップされた電子を電荷蓄積層51,52から効率良く引き抜いて消去することもできる。
また、図13に示されるように中央ゲート絶縁膜41の厚みToxは、制御ゲート電極54の両端部付近の積層膜の厚みTonoよりも薄い。これにより、ゲートの制御性の向上が期待できる。また、図6(E)の工程で食い込み長Lcを調整し、図6(F)の工程で制御ゲート電極54の熱酸化量を調整することで、制御ゲート電極54の両端部(ゲート端)での積層膜の厚みTonoを大きくすることも可能である。これにより、電荷保持特性を向上させることができる。
また、本実施の形態のメモリセルでは、ホットエレクトロンを電荷蓄積層51,52に注入しており、上記特許文献3(特開2002−26149号公報)に記載されているMONOS型不揮発性半導体メモリのようにホットホール(正孔)を窒化膜に注入することは行われない。正孔は、酸化膜を通過して窒化膜に注入される際に、当該酸化膜内にトラップ準位を形成したり、当該酸化膜と半導体基板との境界で界面準位を形成したりすることが知られている。このようなトラップ準位や界面準位に起因する酸化膜の劣化は、不揮発性半導体メモリの電荷保持特性を劣化させる。本実施の形態のメモリセルは、書き込み動作時に正孔を電荷蓄積層51,52に注入しないので、下部絶縁膜42,44の劣化を抑制することができる。
次に、上記実施の形態1のメモリセルの種々の変形例について説明する。
図14は、実施の形態1のメモリセルの第1の変形例を示す半導体記憶素子TRa(n,m)の断面図である。図14に示されるように、第1の変形例の半導体記憶素子TRa(n,m)では、上部絶縁膜43,45の厚みTbが下部絶縁膜42,44の厚みTaよりも大きい。このため、消去動作時に、制御ゲート電極54と電荷蓄積層51,52との間のトラップキャリア(電子)の授受を抑制することができる。特に、厚みの比率Tb/Taを7/5以上とすることで、制御ゲート電極54と電荷蓄積層51,52との間のトラップキャリア(電子)の授受を抑制して電荷蓄積層51,52からのトラップキャリア引き抜きを効率良く行うことが可能となる。
図15は、実施の形態1のメモリセルの第2の変形例を示す半導体記憶素子TRb(n,m)の断面図である。第2の変形例の半導体記憶素子TRb(n,m)では、上記実施の形態の半導体記憶素子TR(n,m)と同様に、制御ゲート電極54の両端部は、P型不純物拡散領域32,32m+1と長さLovだけオーバラップしており、電荷蓄積層51,52はそれぞれ当該オーバラップ領域よりもゲート長方向内側の領域に延在している。第2の変形例では、ブレークダウン電圧が低下しない範囲で電荷蓄積層51,52のゲート長方向の長さLcsが大きい値に設定されている。長さLcsは、図6(E)の工程でエッチング条件を調整して食い込み長Lcを大きくすることで実現可能である。これにより、書き込み動作時にホットエレクトロン注入をより効率良く行うことができる。
図16は、実施の形態1のメモリセルの第3の変形例を示す半導体記憶素子TRc(n,m)の断面図である。第3の変形例の半導体記憶素子TRc(n,m)では、電荷蓄積層51は、P型不純物拡散領域32m+1の先端部からゲート長方向にオフセット距離Loftだけ離間している。同様に、電荷蓄積層52は、P型不純物拡散領域32の先端部からゲート長方向にオフセット距離Loftだけ離間している。オフセット距離Loftは、たとえば、数nm〜100nm程度とすることができる。このような構造では、メモリセルの微細化によりゲート長が短くなっても、実効ゲート長を確保しつつ、パンチスルーなどの短チャネル効果を抑制することができる。また、初期状態でのソース−ドレイン間のリーク電流を抑制し、メモリセル間の特性バラツキを抑制することもできる。
実施の形態2.
次に、本発明に係る実施の形態2について説明する。図17は、実施の形態2のメモリセルを構成する半導体記憶素子TRd(n,m)の概略断面図である。実施の形態2の半導体記憶装置の構成は、図17の半導体記憶素子TRd(n,m)の構成を除いて、実施の形態1の半導体記憶装置1の構成と同じである。
図17に示されるように、半導体記憶素子TRd(n,m)は、逆L字状の電荷蓄積層51LとL字状の電荷蓄積層52Lとを有する。また、半導体記憶素子TRd(n,m)は、電荷蓄積層51Lの外側にサイドウォールスペーサを構成する側部絶縁膜46L及び側壁絶縁膜61Lを有し、電荷蓄積層52Lの外側にはサイドウォールスペーサを構成する側部絶縁膜47L及び側壁絶縁膜62Lを有している。その他の構成は、上記実施の形態1の半導体記憶素子TR(n,m)の構成と同じである。
次に、本実施の形態の半導体記憶素子TRd(n,m)の製造方法を説明する。図18(A)〜(E)は、半導体記憶素子TRd(n,m)の製造工程を示す概略断面図である。
まず、実施の形態1の場合と同様に、図6(A)〜(G)の工程が実行される。次に、次に、図6(G)のシリコン窒化膜50に対して異方性エッチングを実行して、図18(A)に示すような電荷蓄積層51L,52Lを形成する。次いで、たとえば減圧CVD法により、図18(A)の構造上にシリコン酸化膜を堆積させる。このとき、たとえば、TEOSを原料とするCVD膜を10nm程度の厚みで堆積させることができる。この結果、図18(B)に示されるように熱酸化膜40CとCVD膜との積層体である絶縁膜40Eが形成される。
次に、たとえば減圧CVD法により、図18(C)に示されるように絶縁膜40E上にシリコン窒化膜60を堆積させる。シリコン窒化膜60の厚みは、たとえば30nm程度にすればよい。次に、図18(C)の構造に対して全面でエッチバックを実行し、図18(D)に示される側壁絶縁膜61L,62Lを形成する。この結果、図18(D)に示されるように、制御ゲート電極54の一方の側には、側部絶縁膜46L及び側壁絶縁膜61Lからなるサイドウォールスペーサが形成され、その他方の側には、側部絶縁膜47L及び側壁絶縁膜62Lからなるサイドウォールスペーサが形成される。同時に、後のイオン注入工程に対するダメージ吸収層としての残膜48,49も形成される。
次に、制御ゲート電極54及びサイドウォールスペーサをマスクとしてフッ化ボロン(BF)などのP型不純物イオンを半導体基板30内に注入し、注入されたP型不純物イオンをアニール処理(熱処理)で拡散させ且つ活性化させる。イオン注入の条件とアニール処理の条件は、実施の形態1の製造工程の条件と同じものとすればよい。この結果、図18(E)に示されるように、制御ゲート電極54の両側に、ソース領域及びドレイン領域を構成するP型不純物拡散領域32,32m+1が形成される。
その後、図18(E)の構造上に、層間絶縁膜63、ワード線W〜W及びビット線B〜Bなどの上部構造を形成することで図17(A)に示した半導体記憶素子TRd(n,m)が作製される。
以上に説明したように実施の形態2の半導体記憶素子TRd(n,m)は、逆L字状の電荷蓄積層51LとL字状の電荷蓄積層52Lとを有している。これら電荷蓄積層51L,52Lは、実施の形態1の半導体記憶素子TR(n,m)の電荷蓄積層51,52と比べて、多くの注入電子をトラップすることができる。これにより、メモリセル間の書き込み特性のばらつきを抑制することができる。
以上、図面を参照して本発明に係る種々の実施の形態及びその種々の変形例について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、本発明は、図2に示したメモリセルアレイ11の等価回路に限定されるものではなく、半導体記憶素子TR(1,1)〜TR(N,M−1)を用いた他の回路を構成することも可能である。また、上記実施の形態1,2の半導体記憶素子は、不揮発性メモリに適用されることが好適であるが、これに限定されるものではない。
1 半導体記憶装置、 11 メモリセルアレイ、 12 アドレスバッファ回路、 13 行デコーダ回路、 14 列デコーダ回路、 15 ゲート回路、 16 書き込み回路、 17 読み出し回路、 18 電源回路、 20 制御部、 30 半導体基板、 31 N型ウェル領域、 32〜32m+2型不純物拡散領域、 34 素子分離構造、 35 ウェルコンタクト領域、 36 基板コンタクト領域、 37,38 ポケット領域、 41 中央ゲート絶縁膜、 42,44 下部絶縁膜、 43,45 上部絶縁膜、 46,47 側部絶縁膜、 48,49 ダメージ吸収用残膜、 51,52 電荷蓄積層、 54 制御ゲート電極、 60 シリコン窒化膜、 61,62 側壁絶縁膜、 63,70 層間絶縁膜、 71 多結晶シリコン層、 72 シリサイド層、 B〜B ビット線、 W〜W ワード線、 TR(1,1)〜TR(N,M−1) 半導体記憶素子(メモリセル)、 TRa(n,m),TRb(n,m),TRc(n,m),TRd(n,m) 半導体記憶素子。

Claims (15)

  1. N型導電性の半導体基板の主面に沿って配列された複数のメモリセルと、前記複数のメモリセルを選択的に駆動する駆動回路とを備えた半導体記憶装置であって、
    前記各メモリセルは、
    前記半導体基板の主面上に形成されたゲート絶縁膜を構成する積層膜と、
    前記積層膜上に形成され、所定のゲート長を有する制御ゲート電極と、
    前記制御ゲート電極のゲート長方向両側で前記半導体基板内の前記主面の近傍に形成された一対のP型不純物拡散領域と
    を有し、
    前記積層膜は、
    前記制御ゲート電極の前記ゲート長方向における一端部付近に局所的に形成されトラップ準位を有する第1の電荷蓄積層と、
    前記第1の電荷蓄積層と前記制御ゲート電極との間に介在する第1の上部絶縁膜と、
    前記第1の電荷蓄積層と前記主面との間に介在する第1の下部絶縁膜と、
    前記制御ゲート電極の前記ゲート長方向における中央部の直下に形成され、前記制御ゲート電極と前記主面との間に介在する中央ゲート絶縁膜と
    を含み、
    前記駆動回路は、前記第1の電荷蓄積層に対する書き込み動作時に、前記一対のP型不純物拡散領域のうち前記制御ゲート電極の当該一端部側の一方のP型不純物拡散領域にドレイン電圧を供給し、前記一対のP型不純物拡散領域のうちの他方のP型不純物拡散領域に前記ドレイン電圧よりも高いソース電圧を供給し、前記制御ゲート電極に前記ドレイン電圧よりも高いゲート電圧を供給することにより、前記他方のP型不純物拡散領域から前記一方のP型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記第1の電荷蓄積層に注入する
    ことを特徴とする半導体記憶装置。
  2. 請求項1に記載の半導体記憶装置であって、前記第1の電荷蓄積層に対する書き込み動作時に発生する正孔の衝突イオン化率は、前記第1の電荷蓄積層の直下で最大となることを特徴とする半導体記憶装置。
  3. 請求項1または2に記載の半導体記憶装置であって、
    前記各メモリセルは、前記制御ゲート電極の当該一端部の下方で前記半導体基板内に前記一方のP型不純物拡散領域よりも低い不純物濃度を有するN型不純物拡散領域からなる第1のポケット領域をさらに有し、
    前記第1のポケット領域は、前記一方のP型不純物拡散領域の先端部と接合する
    ことを特徴とする半導体記憶装置。
  4. 請求項1から3のうちのいずれか1項に記載の半導体記憶装置であって、
    前記制御ゲート電極の当該一端部は、前記一方のP型不純物拡散領域の一部とオーバラップしており、
    前記第1の電荷蓄積層は、前記制御ゲート電極における前記一方のP型不純物拡散領域とのオーバラップ領域よりも前記ゲート長方向内側の領域に延在している
    ことを特徴とする半導体記憶装置。
  5. 請求項1から3のうちのいずれか1項に記載の半導体記憶装置であって、前記第1の電荷蓄積層は、前記一方のP型不純物拡散領域から前記ゲート長方向に離間していることを特徴とする半導体記憶装置。
  6. 請求項1から5のうちのいずれか1項に記載の半導体記憶装置であって、前記中央ゲート絶縁膜の厚みは、前記第1の下部絶縁膜、前記第1の電荷蓄積層及び前記第1の上部絶縁膜の合計の厚みよりも薄いことを特徴とする半導体記憶装置。
  7. 請求項1から6のうちのいずれか1項に記載の半導体記憶装置であって、前記第1の上部絶縁膜の厚みは、前記第1の下部絶縁膜の厚みよりも大きいことを特徴とする半導体記憶装置。
  8. 請求項1から7のうちのいずれか1項に記載の半導体記憶装置であって、
    前記積層膜は、
    前記制御ゲート電極の前記ゲート長方向における他端部付近に局所的に形成されトラップ準位を有する第2の電荷蓄積層と、
    前記第2の電荷蓄積層と前記制御ゲート電極との間に介在する第2の上部絶縁膜と、
    前記第2の電荷蓄積層と前記主面との間に介在する第2の下部絶縁膜と
    をさらに含み、
    前記駆動回路は、前記第2の電荷蓄積層に対する書き込み動作時に、前記他方のP型不純物拡散領域に前記ドレイン電圧を供給し、前記一方のP型不純物拡散領域に前記ソース電圧を供給し、前記制御ゲート電極に前記ゲート電圧を供給することにより、前記一方のP型不純物拡散領域から前記他方のP型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記第2の電荷蓄積層に注入する
    ことを特徴とする半導体記憶装置。
  9. 請求項8に記載の半導体記憶装置であって、前記第2の電荷蓄積層に対する書き込み動作時に発生する正孔の衝突イオン化率は、前記第2の電荷蓄積層の直下で最大となることを特徴とする半導体記憶装置。
  10. 請求項8または9に記載の半導体記憶装置であって、
    前記各メモリセルは、前記制御ゲート電極の当該他端部の下方で前記半導体基板内に前記他方のP型不純物拡散領域よりも低い不純物濃度を有するN型不純物拡散領域からなる第2のポケット領域をさらに有し、
    前記第2のポケット領域は、前記他方のP型不純物拡散領域の先端部と接合する
    ことを特徴とする半導体記憶装置。
  11. 請求項8から10のうちのいずれか1項に記載の半導体記憶装置であって、
    前記制御ゲート電極の当該他端部は、前記他方のP型不純物拡散領域の一部とオーバラップしており、
    前記第2の電荷蓄積層は、前記制御ゲート電極における前記他方のP型不純物拡散領域のオーバラップ領域よりも前記ゲート長方向内側の領域に延在している
    ことを特徴とする半導体記憶装置。
  12. 請求項8から11のうちのいずれか1項に記載の半導体記憶装置であって、前記第2の電荷蓄積層は、前記他方のP型不純物拡散領域から前記ゲート長方向に離間していることを特徴とする半導体記憶装置。
  13. 請求項8から12のうちのいずれか1項に記載の半導体記憶装置であって、前記中央ゲート絶縁膜の厚みは、前記第2の下部絶縁膜、前記第2の電荷蓄積層及び前記第2の上部絶縁膜の合計の厚みよりも薄いことを特徴とする半導体記憶装置。
  14. 請求項8から12のうちのいずれか1項に記載の半導体記憶装置であって、前記第2の上部絶縁膜の厚みは、前記第2の下部絶縁膜の厚みよりも大きいことを特徴とする半導体記憶装置。
  15. 請求項1から14のうちのいずれか1項に記載の半導体記憶装置であって、
    前記半導体基板上に形成され、前記駆動回路に接続された少なくとも1本のワード線と、
    前記ワード線と離間して交差するように前記半導体基板上に形成され、前記駆動回路に接続された複数本のビット線と
    をさらに備え、
    前記複数のメモリセルは、前記ワード線と前記複数本のビット線との交差点付近の領域にそれぞれ形成されており、
    前記複数のメモリセルの当該制御ゲート電極は、前記ワード線と電気的に並列に接続され、
    前記各メモリセルの当該一対のP型不純物拡散領域は、前記複数のビット線のうち隣り合う2本のビット線とそれぞれ電気的に接続されている
    ことを特徴とする半導体記憶装置。
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