JP2003318290A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】フラッシュメモリの動作電圧の低電圧化および
動作の高速化を容易にすると共に、情報電荷の保持特性
を向上させる。 【解決手段】シリコン基板１の主面に第１拡散層２およ
び第２拡散層３が形成され、第１拡散層２あるいは第２
拡散層３の近傍のシリコン基板１主面に、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが
積層し部分的に形成され、上記第２絶縁膜５，５ａの側
壁部に第４絶縁膜７，７ａが形成される。そして、チャ
ネルの大部分の領域にはゲート絶縁膜８が形成されゲー
ト絶縁膜８および上記積層絶縁膜を被覆するようにゲー
ト電極９が形成される。
動作の高速化を容易にすると共に、情報電荷の保持特性
を向上させる。 【解決手段】シリコン基板１の主面に第１拡散層２およ
び第２拡散層３が形成され、第１拡散層２あるいは第２
拡散層３の近傍のシリコン基板１主面に、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａが
積層し部分的に形成され、上記第２絶縁膜５，５ａの側
壁部に第４絶縁膜７，７ａが形成される。そして、チャ
ネルの大部分の領域にはゲート絶縁膜８が形成されゲー
ト絶縁膜８および上記積層絶縁膜を被覆するようにゲー
ト電極９が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装
置とその形成方法に関する。
装置およびその製造方法に関し、特にＭＯＮＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装
置とその形成方法に関する。
【０００２】
【従来の技術】ＭＩＳ型トランジスタの不揮発性記憶素
子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎ
ｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
子は大別すると、基本的にはＭＮＯＳ（Ｍｅｔａｌ Ｎ
ｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型トランジタとＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔ
ｅ）型トランジスタとの２種類になる。
【０００３】前者は２層構造のゲート絶縁膜において、
２層の絶縁膜の境界領域に形成される界面領域等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯ
Ｓと呼称されるものがある。この他にこれらのシリコン
酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わ
せた構造のものもある。
２層の絶縁膜の境界領域に形成される界面領域等に情報
電荷を蓄積するものである。この型の素子には、その他
シリコン窒化膜上にシリコン酸化膜を形成するＭＯＮＯ
Ｓと呼称されるものがある。この他にこれらのシリコン
酸化膜、シリコン窒化膜以外の絶縁膜を種々に組み合わ
せた構造のものもある。
【０００４】後者は２層のゲート電極の構造において、
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積
するものである。この構造では、第１ゲート電極が半導
体基板主面のシリコン酸化膜上にフローティング状に形
成され、この第１ゲート電極の上部にシリコン酸化膜と
シリコン窒化膜の複合した層間絶縁膜が設けられ、更に
この層間絶縁膜の上部に制御ゲート電極である第２ゲー
ト電極が形成される。ここで、この第２ゲート電極は前
記第１ゲート電極を被覆している。
【０００５】フラッシュメモリと呼ばれる不揮発性メモ
リでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタ
あるいはＦＧ型トランジスタをその不揮発性記憶素子と
して用いることができるが、現在のフラッシュメモリの
量産品は全てＦＧ型トランジスタを不揮発性記憶素子と
して用いている。しかし、ＦＧ型トランジスタでは、情
報電荷の保持特性は原理的には余りよくなく、半導体基
板主面と浮遊ゲート電極の間のトンネル酸化膜として９
ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。
このために、情報電荷の書き込み・消去の低電圧化に限
界が生じる。
リでは、基本的には上記Ｍ（Ｏ）ＮＯＳ型トランジスタ
あるいはＦＧ型トランジスタをその不揮発性記憶素子と
して用いることができるが、現在のフラッシュメモリの
量産品は全てＦＧ型トランジスタを不揮発性記憶素子と
して用いている。しかし、ＦＧ型トランジスタでは、情
報電荷の保持特性は原理的には余りよくなく、半導体基
板主面と浮遊ゲート電極の間のトンネル酸化膜として９
ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。
このために、情報電荷の書き込み・消去の低電圧化に限
界が生じる。
【０００６】これに対して、ＭＮＯＳ型トランジスタで
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。この不揮発性記憶素子の情報電荷の書き込み・消
去動作は以下の通りである。すなわち、ＭＮＯＳ型トラ
ンジスタでは、半導体基板主面に形成した２ｎｍ程度の
膜厚のシリコン酸化膜の直接トンネルを通して、半導体
基板から上記界面領域に電子を注入し情報電荷の書き込
みが行われ、その逆に界面領域から半導体基板に電子を
放出することで情報電荷の消去が行われる。このような
界面領域は電子の捕獲中心となっている。この情報電荷
の書き込み状態が記憶情報の論理１に相当し、情報電荷
の消去状態が記憶情報の論理０に相当する。そこで、原
理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯ
Ｓ型トランジスタをフラッシュメモリ等の不揮発性メモ
リの記憶素子として実用に供すべく、近年において種々
の検討が精力的になされてきている。
は、半導体基板主面とシリコン窒化膜の間のトンネル酸
化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン
酸化膜が使用できる。このために、動作電圧、特に、情
報電荷の書き込み・消去の電圧の低減が原理的に可能で
ある。この不揮発性記憶素子の情報電荷の書き込み・消
去動作は以下の通りである。すなわち、ＭＮＯＳ型トラ
ンジスタでは、半導体基板主面に形成した２ｎｍ程度の
膜厚のシリコン酸化膜の直接トンネルを通して、半導体
基板から上記界面領域に電子を注入し情報電荷の書き込
みが行われ、その逆に界面領域から半導体基板に電子を
放出することで情報電荷の消去が行われる。このような
界面領域は電子の捕獲中心となっている。この情報電荷
の書き込み状態が記憶情報の論理１に相当し、情報電荷
の消去状態が記憶情報の論理０に相当する。そこで、原
理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯ
Ｓ型トランジスタをフラッシュメモリ等の不揮発性メモ
リの記憶素子として実用に供すべく、近年において種々
の検討が精力的になされてきている。
【０００７】ＭＯＮＯＳ型トランジスタをフラッシュメ
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号に開示された技術（以
下、第１の従来例と記す）、２０００年、ヴイ・エル・
エス・アイ・シンポジウム・テクニカル・ダイジェスト
（２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表
された技術（以下、第２の従来例と記す）等がある。
モリの不揮発性記憶素子とするものとして、例えば、米
国特許第５，７６８，１９２号に開示された技術（以
下、第１の従来例と記す）、２０００年、ヴイ・エル・
エス・アイ・シンポジウム・テクニカル・ダイジェスト
（２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ）ｐｐ．１２２−１２３で発表
された技術（以下、第２の従来例と記す）等がある。
【０００８】そこで、従来の技術として、初めに第１の
従来例を図２３乃至図２６に基づいて説明する。図２３
はフラッシュメモリの不揮発性記憶素子として提案され
たＭＯＮＯＳ型トランジスタの略断面図である。
従来例を図２３乃至図２６に基づいて説明する。図２３
はフラッシュメモリの不揮発性記憶素子として提案され
たＭＯＮＯＳ型トランジスタの略断面図である。
【０００９】図２３に示すように、例えばＰ導電型のシ
リコン基板１０１の主面にＮ＋ 拡散層でもって、第１
拡散層１０２および第２拡散層１０３が形成されてい
る。そして、第１拡散層１０２および第２拡散層１０３
を挟んでシリコン基板１０１上に、第１シリコン酸化膜
１０４、シリコン窒化膜１０５、第２シリコン酸化膜１
０６がこの順に積層（ＯＮＯ構造）して形成されてい
る。更に、第２シリコン酸化膜１０６上にはゲート電極
１０７が多結晶シリコン等でもって形成されている。こ
れが、ＭＯＮＯＳ型トランジスタの基本構造である。
リコン基板１０１の主面にＮ＋ 拡散層でもって、第１
拡散層１０２および第２拡散層１０３が形成されてい
る。そして、第１拡散層１０２および第２拡散層１０３
を挟んでシリコン基板１０１上に、第１シリコン酸化膜
１０４、シリコン窒化膜１０５、第２シリコン酸化膜１
０６がこの順に積層（ＯＮＯ構造）して形成されてい
る。更に、第２シリコン酸化膜１０６上にはゲート電極
１０７が多結晶シリコン等でもって形成されている。こ
れが、ＭＯＮＯＳ型トランジスタの基本構造である。
【００１０】次に、上記ＭＯＮＯＳ型トランジスタの基
本動作について図２４と図２５に基づいて説明する。情
報電荷（いまの場合、電子である）の書き込み動作で
は、図２４（ａ）に示すように、例えば、シリコン基板
１０１および第１拡散層１０２は接地電位に固定され、
第２拡散層１０３のＶＷ は４Ｖ程度に、ゲート電極１
０７のＶＧＷは６Ｖ程度に設定される。
本動作について図２４と図２５に基づいて説明する。情
報電荷（いまの場合、電子である）の書き込み動作で
は、図２４（ａ）に示すように、例えば、シリコン基板
１０１および第１拡散層１０２は接地電位に固定され、
第２拡散層１０３のＶＷ は４Ｖ程度に、ゲート電極１
０７のＶＧＷは６Ｖ程度に設定される。
【００１１】このような電圧が印加されると、ソースで
ある第１拡散層１０２からドレインである第２拡散層１
０３に電子流１０８（チャネル電流）が生じ、第２拡散
層１０３の近傍でチャネルホットエレクトロン（ＣＨ
Ｅ）となり、その一部が第１シリコン酸化膜１０４の障
壁を越えてシリコン窒化膜１０５のある領域に捕獲され
る。これが、図２５に示す捕獲領域１０９である。この
ように、電子の書き込みでは、情報電荷はシリコン窒化
膜１０５の第２拡散層１０３端に近い領域に蓄積される
ことになる。ここで、書き込む電子の量は５００〜１０
００個程度であり、その捕獲領域１０９は横方向の幅が
１０ｎｍ程度と非常に狭い領域になる。
ある第１拡散層１０２からドレインである第２拡散層１
０３に電子流１０８（チャネル電流）が生じ、第２拡散
層１０３の近傍でチャネルホットエレクトロン（ＣＨ
Ｅ）となり、その一部が第１シリコン酸化膜１０４の障
壁を越えてシリコン窒化膜１０５のある領域に捕獲され
る。これが、図２５に示す捕獲領域１０９である。この
ように、電子の書き込みでは、情報電荷はシリコン窒化
膜１０５の第２拡散層１０３端に近い領域に蓄積される
ことになる。ここで、書き込む電子の量は５００〜１０
００個程度であり、その捕獲領域１０９は横方向の幅が
１０ｎｍ程度と非常に狭い領域になる。
【００１２】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の消去動作では、図２４（ｂ）に示す構造におい
て、例えば、シリコン基板１０１および第１拡散層１０
２は接地電位に固定され、第２拡散層１０３のＶＥ は
５Ｖに、ゲート電極１０７のＶ ＧＥは−５Ｖ程度に設定
される。
情報の消去動作では、図２４（ｂ）に示す構造におい
て、例えば、シリコン基板１０１および第１拡散層１０
２は接地電位に固定され、第２拡散層１０３のＶＥ は
５Ｖに、ゲート電極１０７のＶ ＧＥは−５Ｖ程度に設定
される。
【００１３】このような電圧が印加されると、第２拡散
層１０３端部であって、ゲート電極１０７とオーバラッ
プする領域でのバンドベンディングによるバンド間トン
ネリングで発生する正孔が、上記捕獲領域１０９に注入
されて、情報電荷の消去がなされる。すなわち、図に示
しているように捕獲領域１０９への正孔注入１１０が生
じて、情報電荷である電子が消去されることになる。
層１０３端部であって、ゲート電極１０７とオーバラッ
プする領域でのバンドベンディングによるバンド間トン
ネリングで発生する正孔が、上記捕獲領域１０９に注入
されて、情報電荷の消去がなされる。すなわち、図に示
しているように捕獲領域１０９への正孔注入１１０が生
じて、情報電荷である電子が消去されることになる。
【００１４】次に、上記ＭＯＮＯＳ型トランジスタでの
情報の読み出し動作では、図２５に示すように、逆に、
第２拡散層１０３がソースとして接地電位に固定され、
ドレインとなる第１拡散層１０２のＶＲ は１．５Ｖ程
度に、ゲート電極１０７のＶ ＧＲは２．５Ｖ程度に設定
される。なお、ここでシリコン基板１０１は接地電位で
ある。
情報の読み出し動作では、図２５に示すように、逆に、
第２拡散層１０３がソースとして接地電位に固定され、
ドレインとなる第１拡散層１０２のＶＲ は１．５Ｖ程
度に、ゲート電極１０７のＶ ＧＲは２．５Ｖ程度に設定
される。なお、ここでシリコン基板１０１は接地電位で
ある。
【００１５】このようにすると、捕獲領域１０９に電子
が書き込まれた論理１の場合には、第１拡散層１０２と
第２拡散層１０３間で電流は流れない。これに対して、
捕獲領域１０９に電子が書き込まれていない論理０の場
合には、第１拡散層１０２と第２拡散層１０３間で電流
が流れる。このようにして、書き込み情報の読み出しが
できることになる。
が書き込まれた論理１の場合には、第１拡散層１０２と
第２拡散層１０３間で電流は流れない。これに対して、
捕獲領域１０９に電子が書き込まれていない論理０の場
合には、第１拡散層１０２と第２拡散層１０３間で電流
が流れる。このようにして、書き込み情報の読み出しが
できることになる。
【００１６】上記ＭＯＮＯＳ型トランジスタでの情報の
保持状態では、図２６に示すように、シリコン基板１０
１および第１拡散層１０２は接地電位に固定され、第２
拡散層１０３のＶＨ は１Ｖ〜５程度に、ゲート電極１
０７のＶＧＨは０Ｖ〜６Ｖ程度になる。しかし、従来の
技術では、後述するように、シリコン窒化膜１０５中の
捕獲領域１０９にある電子は、上記シリコン窒化膜１０
５中をドリフト移動する。
保持状態では、図２６に示すように、シリコン基板１０
１および第１拡散層１０２は接地電位に固定され、第２
拡散層１０３のＶＨ は１Ｖ〜５程度に、ゲート電極１
０７のＶＧＨは０Ｖ〜６Ｖ程度になる。しかし、従来の
技術では、後述するように、シリコン窒化膜１０５中の
捕獲領域１０９にある電子は、上記シリコン窒化膜１０
５中をドリフト移動する。
【００１７】次に、従来の技術として、第２の従来例を
図２７に基づいて説明する。図２７もフラッシュメモリ
の不揮発性記憶素子として提案されたＭＯＮＯＳ型トラ
ンジスタの略断面図であり、この場合の特徴は、メモリ
セルのアレイ構造において、ワード線となるワード電極
と制御ゲート電極とが形成される点にある。
図２７に基づいて説明する。図２７もフラッシュメモリ
の不揮発性記憶素子として提案されたＭＯＮＯＳ型トラ
ンジスタの略断面図であり、この場合の特徴は、メモリ
セルのアレイ構造において、ワード線となるワード電極
と制御ゲート電極とが形成される点にある。
【００１８】図２７に示すように、例えばＰ導電型のシ
リコン基板２０１の主面にＮ＋ 拡散層でもって、第１
拡散層２０２および第２拡散層２０３が形成されてい
る。そして、第１拡散層２０２および第２拡散層２０３
を挟み、シリコン基板２０１上にそれぞれ絶縁膜を介し
て、第１制御ゲート電極２０４、第２制御ゲート電極２
０５、ワード電極２０６が形成される。ここで、第１
（２）制御ゲート電極２０４，２０５とシリコン基板２
０１間の絶縁膜は、第１の従来例と同様にＯＮＯ構造の
絶縁膜であり、ワード電極２０６とシリコン基板２０１
間の絶縁膜は単層のシリコン酸化膜である。更に、第１
（２）制御ゲート電極２０４，２０５とワード電極２０
６間も、ＯＮＯ構造の絶縁膜で電気的に分離されてい
る。
リコン基板２０１の主面にＮ＋ 拡散層でもって、第１
拡散層２０２および第２拡散層２０３が形成されてい
る。そして、第１拡散層２０２および第２拡散層２０３
を挟み、シリコン基板２０１上にそれぞれ絶縁膜を介し
て、第１制御ゲート電極２０４、第２制御ゲート電極２
０５、ワード電極２０６が形成される。ここで、第１
（２）制御ゲート電極２０４，２０５とシリコン基板２
０１間の絶縁膜は、第１の従来例と同様にＯＮＯ構造の
絶縁膜であり、ワード電極２０６とシリコン基板２０１
間の絶縁膜は単層のシリコン酸化膜である。更に、第１
（２）制御ゲート電極２０４，２０５とワード電極２０
６間も、ＯＮＯ構造の絶縁膜で電気的に分離されてい
る。
【００１９】このような構造において、情報電荷（電
子）の書き込みは、上記第１（２）制御ゲート電極２０
４，２０５下にあるＯＮＯ構造の捕獲領域２０７，２０
８になされることになる。そして、情報電荷の消去動作
では、第１（２）制御ゲート電極２０４，２０５と第１
（２）拡散層２０２，２０３間に電圧が印加され、第１
の従来例で説明したようなバンド間トンネルによる正孔
が上記捕獲領域２０７，２０８に注入される。
子）の書き込みは、上記第１（２）制御ゲート電極２０
４，２０５下にあるＯＮＯ構造の捕獲領域２０７，２０
８になされることになる。そして、情報電荷の消去動作
では、第１（２）制御ゲート電極２０４，２０５と第１
（２）拡散層２０２，２０３間に電圧が印加され、第１
の従来例で説明したようなバンド間トンネルによる正孔
が上記捕獲領域２０７，２０８に注入される。
【００２０】
【発明が解決しようとする課題】上述した第１の従来例
の不揮発性記憶素子においては、情報電荷の蓄積保持時
間の規格値を保証するためには、第１シリコン酸化膜１
０４、シリコン窒化膜１０５および第２シリコン酸化膜
１０６の膜厚の薄膜化に限界が生じる。現在、発明者
は、上記のＭＯＮＯＳ構造の不揮発性記憶素子の基本特
性について種々の試行実験を行っている。その結果、１
０年の蓄積保持時間を保証するためには、ＯＮＯ構造の
絶縁膜をシリコン酸化膜換算にすると、その薄膜化の下
限は８ｎｍ程度になることが判った。そして、高速化が
必須となっている最近のフラッシュメモリでは、その読
み出し動作での高速化に限界が生じてくることが明らか
になってきた。
の不揮発性記憶素子においては、情報電荷の蓄積保持時
間の規格値を保証するためには、第１シリコン酸化膜１
０４、シリコン窒化膜１０５および第２シリコン酸化膜
１０６の膜厚の薄膜化に限界が生じる。現在、発明者
は、上記のＭＯＮＯＳ構造の不揮発性記憶素子の基本特
性について種々の試行実験を行っている。その結果、１
０年の蓄積保持時間を保証するためには、ＯＮＯ構造の
絶縁膜をシリコン酸化膜換算にすると、その薄膜化の下
限は８ｎｍ程度になることが判った。そして、高速化が
必須となっている最近のフラッシュメモリでは、その読
み出し動作での高速化に限界が生じてくることが明らか
になってきた。
【００２１】更には、第１の従来例では、上述したよう
に、情報電荷の捕獲領域１０９に書き込まれた電子は、
図２６中の矢印に示すように、電気伝導の比較的に高い
シリコン窒化膜１０５を横方向にドリフト移動するよう
になり、捕獲領域が経時時間と共に拡がってしまい、情
報電荷の保持特性が悪くなる。
に、情報電荷の捕獲領域１０９に書き込まれた電子は、
図２６中の矢印に示すように、電気伝導の比較的に高い
シリコン窒化膜１０５を横方向にドリフト移動するよう
になり、捕獲領域が経時時間と共に拡がってしまい、情
報電荷の保持特性が悪くなる。
【００２２】上記ＭＯＮＯＳ構造の不揮発性記憶素子
は、米国特許第５，９６６，６０３号に開示されている
ようなＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）として使用される。この場合には、２
ビット／１セルが可能である。しかし、上述したよう
に、捕獲領域１０９が経時時間で拡がると、蓄積情報の
読み出しが難しくなる。特に、ＮＲＯＭのような多値化
で動作させる場合には、上記捕獲領域の僅かの経時時間
変化でも大きな影響がでる。ここでは、書き込む電子の
量は５００個程度となり、その電子の捕獲領域は、その
横方向の幅が１０ｎｍ程度と非常に狭い領域になるから
である。
は、米国特許第５，９６６，６０３号に開示されている
ようなＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）として使用される。この場合には、２
ビット／１セルが可能である。しかし、上述したよう
に、捕獲領域１０９が経時時間で拡がると、蓄積情報の
読み出しが難しくなる。特に、ＮＲＯＭのような多値化
で動作させる場合には、上記捕獲領域の僅かの経時時間
変化でも大きな影響がでる。ここでは、書き込む電子の
量は５００個程度となり、その電子の捕獲領域は、その
横方向の幅が１０ｎｍ程度と非常に狭い領域になるから
である。
【００２３】また、第２の従来例では、上述したように
制御ゲート電極を有するＭＯＮＯＳ型トランジスタと、
ワード電極を有するＭＯＳトランジスタとが、１個のメ
モリセルに形成される。ここで、制御ゲート電極は、ワ
ード電極の側壁に形成されるサイドウォール導電膜で構
成されている。このような構造であると、制御ゲート電
極のチャネル方向の寸法は縮小できるために、実効的な
チャネル長が短くなり上述した読み出し動作の高速化が
可能になる。
制御ゲート電極を有するＭＯＮＯＳ型トランジスタと、
ワード電極を有するＭＯＳトランジスタとが、１個のメ
モリセルに形成される。ここで、制御ゲート電極は、ワ
ード電極の側壁に形成されるサイドウォール導電膜で構
成されている。このような構造であると、制御ゲート電
極のチャネル方向の寸法は縮小できるために、実効的な
チャネル長が短くなり上述した読み出し動作の高速化が
可能になる。
【００２４】しかし、上述したように、制御ゲート電極
はワード電極の側壁に形成される。このために、セルア
レイにおいて、制御ゲート電極ラインとワード電極ライ
ン（ワード線）とは同一方向になるように配設される。
更には、これらの制御ゲート電極ラインとワード電極ラ
インとは、第１（２）拡散層で構成されるビット線とも
並行に配設されることになる。しかし、メモリセルの周
辺回路との関係から、上記ワード線とビット線とは直交
するように配設される必要がある。第２の従来例では、
このような配設が難しくなる。
はワード電極の側壁に形成される。このために、セルア
レイにおいて、制御ゲート電極ラインとワード電極ライ
ン（ワード線）とは同一方向になるように配設される。
更には、これらの制御ゲート電極ラインとワード電極ラ
インとは、第１（２）拡散層で構成されるビット線とも
並行に配設されることになる。しかし、メモリセルの周
辺回路との関係から、上記ワード線とビット線とは直交
するように配設される必要がある。第２の従来例では、
このような配設が難しくなる。
【００２５】また、第２の従来例では、上述したよう
に、制御ゲート電極はワード電極の側壁に形成されるサ
イドウォール導電膜で構成されている。このために、そ
の電極幅は非常に小さくなり、これを配線として用いる
とその配線抵抗は増大し、伝送遅延が増大する。この点
からも、メモリセルへの適用が難しくなる。
に、制御ゲート電極はワード電極の側壁に形成されるサ
イドウォール導電膜で構成されている。このために、そ
の電極幅は非常に小さくなり、これを配線として用いる
とその配線抵抗は増大し、伝送遅延が増大する。この点
からも、メモリセルへの適用が難しくなる。
【００２６】また、第２の従来例の場合でも、第１の従
来例の場合と同様に、情報電荷の捕獲領域が経時時間と
共に拡がってしまい、情報電荷の保持特性が悪くなる。
来例の場合と同様に、情報電荷の捕獲領域が経時時間と
共に拡がってしまい、情報電荷の保持特性が悪くなる。
【００２７】本発明の主目的は、ＭＯＮＯＳ構造の不揮
発性記憶素子の情報電荷の保持特性を向上させることに
ある。そして、フラッシュメモリの大容量化、その動作
電圧の低電圧化および動作の高速化を容易にすると共
に、その高機能化あるいは多機能化を可能にすることに
ある。更に、本発明の他の目的は、ＮＲＯＭのような多
値化が可能なフラッシュメモリの実用化を容易にするこ
とにある。
発性記憶素子の情報電荷の保持特性を向上させることに
ある。そして、フラッシュメモリの大容量化、その動作
電圧の低電圧化および動作の高速化を容易にすると共
に、その高機能化あるいは多機能化を可能にすることに
ある。更に、本発明の他の目的は、ＮＲＯＭのような多
値化が可能なフラッシュメモリの実用化を容易にするこ
とにある。
【００２８】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、半導体基板表面に第１の拡散
層と第２の拡散層とがゲート電極を挟んで形成されその
間がチャネル領域とされ、前記チャネル領域であって前
記第１の拡散層あるいは第２の拡散層に隣接する領域に
第１の絶縁層、第２の絶縁層、第３の絶縁層の順に積層
した積層絶縁膜が形成され、前記チャネル領域であって
前記積層絶縁膜の形成されていない領域に第４の絶縁層
が形成され、前記第２の絶縁層の側壁に第５の絶縁層が
形成され、前記積層絶縁膜および第４の絶縁層が前記ゲ
ート電極で被覆されている。ここで、前記第４の絶縁層
の単位面積当たりの容量値は前記積層絶縁膜の単位面積
当たりの容量値より大きい。
発性半導体記憶装置では、半導体基板表面に第１の拡散
層と第２の拡散層とがゲート電極を挟んで形成されその
間がチャネル領域とされ、前記チャネル領域であって前
記第１の拡散層あるいは第２の拡散層に隣接する領域に
第１の絶縁層、第２の絶縁層、第３の絶縁層の順に積層
した積層絶縁膜が形成され、前記チャネル領域であって
前記積層絶縁膜の形成されていない領域に第４の絶縁層
が形成され、前記第２の絶縁層の側壁に第５の絶縁層が
形成され、前記積層絶縁膜および第４の絶縁層が前記ゲ
ート電極で被覆されている。ここで、前記第４の絶縁層
の単位面積当たりの容量値は前記積層絶縁膜の単位面積
当たりの容量値より大きい。
【００２９】そして、前記積層絶縁膜は、シリコン酸化
膜（第３の絶縁層）／シリコン窒化膜（第２の絶縁層）
／シリコン酸化膜（第１の絶縁層）で構成され、前記第
５の絶縁層はシリコン酸化膜で構成される。そして、前
記ゲート電極の断面はＴ字形状に形成されている。前記
ゲート電極において、前記ゲート電極の中心部と端部と
でその材質が異なる。
膜（第３の絶縁層）／シリコン窒化膜（第２の絶縁層）
／シリコン酸化膜（第１の絶縁層）で構成され、前記第
５の絶縁層はシリコン酸化膜で構成される。そして、前
記ゲート電極の断面はＴ字形状に形成されている。前記
ゲート電極において、前記ゲート電極の中心部と端部と
でその材質が異なる。
【００３０】また、前記ゲート電極の端部は前記積層絶
縁膜を挟んで前記第１の拡散層あるいは第２の拡散層と
オーバラップしている。
縁膜を挟んで前記第１の拡散層あるいは第２の拡散層と
オーバラップしている。
【００３１】そして、本発明の不揮発性半導体記憶装置
では、上述した不揮発性半導体記憶装置でもってメモリ
セルが構成され、該メモリセルのワード線は前記ゲート
電極に被着しており、前記第１の拡散層あるいは第２の
拡散層で前記メモリセルのビット線が形成されている。
では、上述した不揮発性半導体記憶装置でもってメモリ
セルが構成され、該メモリセルのワード線は前記ゲート
電極に被着しており、前記第１の拡散層あるいは第２の
拡散層で前記メモリセルのビット線が形成されている。
【００３２】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜
を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工
程と、前記溝用絶縁膜の所定の領域に溝を形成し該溝部
に在る前記積層絶縁膜を除去して半導体基板表面を露出
させる工程と、前記露出した半導体基板表面および露出
した前記第２の絶縁層の側壁を熱酸化し、前記半導体基
板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第
５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、
前記溝を充填する第１の導電膜を成膜する工程と、前記
第１の導電膜を化学機械研磨あるいはエッチングし不要
部を除去して前記溝部にゲート電極を形成する工程と、
前記溝用絶縁膜を除去した後、前記ゲート電極および前
記第３の絶縁層に被着する第２の導電膜を形成する工程
と、前記第２の導電膜をエッチバックし前記ゲート電極
の側壁部に前記第２の導電膜から成るサイドウォール導
電膜を形成する工程と、前記ゲート電極および前記サイ
ドウォール導電膜をマスクにしたイオン注入により前記
半導体基板表面に不純物を導入し第１の拡散層と第２の
拡散層を形成する工程とを含む。ここで、前記第１の導
電膜は高融点金属のポリサイド膜であり、前記第２の導
電膜は不純物含有の多結晶シリコン膜である。
置の製造方法は、半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜
を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工
程と、前記溝用絶縁膜の所定の領域に溝を形成し該溝部
に在る前記積層絶縁膜を除去して半導体基板表面を露出
させる工程と、前記露出した半導体基板表面および露出
した前記第２の絶縁層の側壁を熱酸化し、前記半導体基
板表面に第４の絶縁層を、前記第２の絶縁層の側壁に第
５の絶縁層をそれぞれ形成する工程と、前記熱酸化後、
前記溝を充填する第１の導電膜を成膜する工程と、前記
第１の導電膜を化学機械研磨あるいはエッチングし不要
部を除去して前記溝部にゲート電極を形成する工程と、
前記溝用絶縁膜を除去した後、前記ゲート電極および前
記第３の絶縁層に被着する第２の導電膜を形成する工程
と、前記第２の導電膜をエッチバックし前記ゲート電極
の側壁部に前記第２の導電膜から成るサイドウォール導
電膜を形成する工程と、前記ゲート電極および前記サイ
ドウォール導電膜をマスクにしたイオン注入により前記
半導体基板表面に不純物を導入し第１の拡散層と第２の
拡散層を形成する工程とを含む。ここで、前記第１の導
電膜は高融点金属のポリサイド膜であり、前記第２の導
電膜は不純物含有の多結晶シリコン膜である。
【００３３】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に溝用絶縁膜を形成する工程
と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝
を形成し該溝部に在る前記積層絶縁膜を除去して半導体
基板表面を露出させる工程と、前記露出した半導体基板
表面および露出した前記第２の絶縁層の側壁を熱酸化
し、前記半導体基板表面に第４の絶縁層を、前記第２の
絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程
と、前記熱酸化後、前記溝を充填する第１の導電膜を成
膜する工程と、前記第１の導電膜を化学機械研磨あるい
はエッチングし不要部を除去して前記溝部にゲート電極
を埋め込んで形成する工程と、前記溝用絶縁膜を除去し
た後、前記ゲート電極および積層絶縁膜に被着する第２
の導電膜を形成する工程と、前記ゲート電極をマスクに
したイオン注入により前記半導体基板表面に不純物を導
入し第１の拡散層と第２の拡散層を形成する工程と、前
記第２の導電膜を加工し配線層を形成すると同時に前記
ゲート電極を加工する工程とを含む。
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に溝用絶縁膜を形成する工程
と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝
を形成し該溝部に在る前記積層絶縁膜を除去して半導体
基板表面を露出させる工程と、前記露出した半導体基板
表面および露出した前記第２の絶縁層の側壁を熱酸化
し、前記半導体基板表面に第４の絶縁層を、前記第２の
絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程
と、前記熱酸化後、前記溝を充填する第１の導電膜を成
膜する工程と、前記第１の導電膜を化学機械研磨あるい
はエッチングし不要部を除去して前記溝部にゲート電極
を埋め込んで形成する工程と、前記溝用絶縁膜を除去し
た後、前記ゲート電極および積層絶縁膜に被着する第２
の導電膜を形成する工程と、前記ゲート電極をマスクに
したイオン注入により前記半導体基板表面に不純物を導
入し第１の拡散層と第２の拡散層を形成する工程と、前
記第２の導電膜を加工し配線層を形成すると同時に前記
ゲート電極を加工する工程とを含む。
【００３４】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に溝用絶縁膜を形成する工程
と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝
を形成し該溝部に在る前記積層絶縁膜を除去して半導体
基板表面を露出させる工程と、前記露出した半導体基板
表面および露出した前記第２の絶縁層の側壁を熱酸化
し、前記半導体基板表面に第４の絶縁層を、前記第２の
絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程
と、前記熱酸化後、前記溝を充填する第１の導電膜を成
膜する工程と、前記第１の導電膜を化学機械研磨あるい
はエッチングし不要部を除去して前記溝部にゲート電極
を埋め込んで形成する工程と、前記溝用絶縁膜を除去し
た後、前記短冊状パターンのゲート電極の側壁部にサイ
ドウォール導電膜を形成する工程と、前記ゲート電極お
よび前記サイドウォール導電膜をマスクにしたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記ゲート電
極、積層絶縁膜あるいは該積層絶縁膜上に形成する拡散
層上絶縁膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜を加工し配線層を形成すると同時に前
記ゲート電極と前記サイドウォール導電膜を加工する工
程とを含む。
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に溝用絶縁膜を形成する工程
と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝
を形成し該溝部に在る前記積層絶縁膜を除去して半導体
基板表面を露出させる工程と、前記露出した半導体基板
表面および露出した前記第２の絶縁層の側壁を熱酸化
し、前記半導体基板表面に第４の絶縁層を、前記第２の
絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程
と、前記熱酸化後、前記溝を充填する第１の導電膜を成
膜する工程と、前記第１の導電膜を化学機械研磨あるい
はエッチングし不要部を除去して前記溝部にゲート電極
を埋め込んで形成する工程と、前記溝用絶縁膜を除去し
た後、前記短冊状パターンのゲート電極の側壁部にサイ
ドウォール導電膜を形成する工程と、前記ゲート電極お
よび前記サイドウォール導電膜をマスクにしたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記ゲート電
極、積層絶縁膜あるいは該積層絶縁膜上に形成する拡散
層上絶縁膜に被着する第２の導電膜を形成する工程と、
前記第２の導電膜を加工し配線層を形成すると同時に前
記ゲート電極と前記サイドウォール導電膜を加工する工
程とを含む。
【００３５】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に溝用絶縁膜を形成する工程
と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝
を形成し該溝部に在る前記積層絶縁膜を除去して半導体
基板表面を露出させる工程と、前記露出した半導体基板
表面および露出した前記第２の絶縁層の側壁を熱酸化
し、前記半導体基板表面に第４の絶縁層を、前記第２の
絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程
と、前記熱酸化後、前記溝を充填する第１の導電膜を成
膜する工程と、前記第１の導電膜を化学機械研磨あるい
はエッチングし不要部を除去して前記溝部にゲート電極
を埋め込んで形成する工程と、前記溝用絶縁膜を除去し
た後、前記短冊状パターンのゲート電極の側壁部にサイ
ドウォール導電膜を形成する工程と、前記ゲート電極お
よび前記サイドウォール導電膜をマスクにしたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記ゲート電極
および前記サイドウォール導電膜をマスクにしたエッチ
ングで所定領域の積層絶縁膜を除去して前記第１の拡散
層と第２の拡散層を露出させる工程と、前記所定領域の
露出した前記第１の拡散層と第２の拡散層表面および前
記エッチングで露出する前記第２の絶縁層の側壁を熱酸
化し、前記第２の絶縁層の側壁に第５の絶縁層を形成す
る工程と、前記ゲート電極、前記サイドウォール導電
膜、前記第１の拡散層と第２の拡散層上の拡散層上絶縁
膜に被着する第２の導電膜を形成する工程と、前記第２
の導電膜を加工し配線層を形成すると同時に前記ゲート
電極と前記サイドウォール導電膜を加工する工程とを含
む。
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に溝用絶縁膜を形成する工程
と、前記溝用絶縁膜の所定の領域に短冊状パターンの溝
を形成し該溝部に在る前記積層絶縁膜を除去して半導体
基板表面を露出させる工程と、前記露出した半導体基板
表面および露出した前記第２の絶縁層の側壁を熱酸化
し、前記半導体基板表面に第４の絶縁層を、前記第２の
絶縁層の側壁に第５の絶縁層をそれぞれ形成する工程
と、前記熱酸化後、前記溝を充填する第１の導電膜を成
膜する工程と、前記第１の導電膜を化学機械研磨あるい
はエッチングし不要部を除去して前記溝部にゲート電極
を埋め込んで形成する工程と、前記溝用絶縁膜を除去し
た後、前記短冊状パターンのゲート電極の側壁部にサイ
ドウォール導電膜を形成する工程と、前記ゲート電極お
よび前記サイドウォール導電膜をマスクにしたイオン注
入により前記半導体基板表面に不純物を導入し第１の拡
散層と第２の拡散層を形成する工程と、前記ゲート電極
および前記サイドウォール導電膜をマスクにしたエッチ
ングで所定領域の積層絶縁膜を除去して前記第１の拡散
層と第２の拡散層を露出させる工程と、前記所定領域の
露出した前記第１の拡散層と第２の拡散層表面および前
記エッチングで露出する前記第２の絶縁層の側壁を熱酸
化し、前記第２の絶縁層の側壁に第５の絶縁層を形成す
る工程と、前記ゲート電極、前記サイドウォール導電
膜、前記第１の拡散層と第２の拡散層上の拡散層上絶縁
膜に被着する第２の導電膜を形成する工程と、前記第２
の導電膜を加工し配線層を形成すると同時に前記ゲート
電極と前記サイドウォール導電膜を加工する工程とを含
む。
【００３６】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に所定のパターンを有するダミ
ー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側
壁に第１のサイドウォール導電膜を形成した後、前記ダ
ミー用絶縁膜および前記第１のサイドウォール導電膜を
マスクにしたエッチングで前記積層絶縁膜を除去して半
導体基板表面を露出させる工程と、前記露出した半導体
基板表面およびエッチングで露出する前記第２の絶縁層
の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層
を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ
形成する工程と、前記第４の絶縁層上であって前記第１
のサイドウォール導電膜の側壁に第２のサイドウォール
導電膜を形成する工程と、前記ダミー用絶縁膜を除去し
た後、前記第１のサイドウォール導電膜および前記第２
のサイドウォール導電膜をマスクにしたイオン注入によ
り前記半導体基板表面に不純物を導入し第１の拡散層と
第２の拡散層を形成する工程と、前記ダミー用絶縁膜を
除去した領域に拡散層上絶縁膜を形成する工程と、前記
第１のサイドウォール導電膜、前記第２のサイドウォー
ル導電膜および前記拡散層上絶縁膜に被着する第２の導
電膜を形成する工程と、前記第２の導電膜を加工し配線
層を形成すると同時に前記第１のサイドウォール導電膜
および第２のサイドウォール導電膜を加工する工程とを
含む。
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に所定のパターンを有するダミ
ー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側
壁に第１のサイドウォール導電膜を形成した後、前記ダ
ミー用絶縁膜および前記第１のサイドウォール導電膜を
マスクにしたエッチングで前記積層絶縁膜を除去して半
導体基板表面を露出させる工程と、前記露出した半導体
基板表面およびエッチングで露出する前記第２の絶縁層
の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層
を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ
形成する工程と、前記第４の絶縁層上であって前記第１
のサイドウォール導電膜の側壁に第２のサイドウォール
導電膜を形成する工程と、前記ダミー用絶縁膜を除去し
た後、前記第１のサイドウォール導電膜および前記第２
のサイドウォール導電膜をマスクにしたイオン注入によ
り前記半導体基板表面に不純物を導入し第１の拡散層と
第２の拡散層を形成する工程と、前記ダミー用絶縁膜を
除去した領域に拡散層上絶縁膜を形成する工程と、前記
第１のサイドウォール導電膜、前記第２のサイドウォー
ル導電膜および前記拡散層上絶縁膜に被着する第２の導
電膜を形成する工程と、前記第２の導電膜を加工し配線
層を形成すると同時に前記第１のサイドウォール導電膜
および第２のサイドウォール導電膜を加工する工程とを
含む。
【００３７】また、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に所定のパターンを有するダミ
ー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側
壁に第１のサイドウォール導電膜を形成した後、前記ダ
ミー用絶縁膜および前記第１のサイドウォール導電膜を
マスクにしたエッチングで前記積層絶縁膜を除去して半
導体基板表面を露出させる工程と、前記露出した半導体
基板表面およびエッチングで露出する前記第２の絶縁層
の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層
を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ
形成する工程と、前記第４の絶縁層上であって前記第１
のサイドウォール導電膜の側壁に第２のサイドウォール
導電膜を形成する工程と、前記ダミー用絶縁膜を除去し
た後、前記第１のサイドウォール導電膜および前記第２
のサイドウォール導電膜をマスクにしたイオン注入によ
り前記半導体基板表面に不純物を導入し第１の拡散層と
第２の拡散層を形成する工程と、前記第１のサイドウォ
ール導電膜および前記第２のサイドウォール導電膜をマ
スクにしたエッチングで所定領域の積層絶縁膜を除去し
て前記第１の拡散層と第２の拡散層を露出させる工程
と、前記所定領域の露出した前記第１の拡散層と第２の
拡散層表面および前記エッチングで露出する前記第２の
絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第
５の絶縁層を形成する工程と、前記ダミー用絶縁膜を除
去した領域に拡散層上絶縁膜を形成する工程と、前記第
１のサイドウォール導電膜、前記第２のサイドウォール
導電膜および前記拡散層上絶縁膜に被着する第２の導電
膜を形成する工程と、前記第２の導電膜を加工し配線層
を形成すると同時に前記第１のサイドウォール導電膜お
よび第２のサイドウォール導電膜を加工する工程とを含
む。
製造方法は、半導体基板表面に第１の絶縁層、第２の絶
縁層、第３の絶縁層をこの順に積層して積層絶縁膜を形
成し前記第３の絶縁層上に所定のパターンを有するダミ
ー用絶縁膜を形成する工程と、前記ダミー用絶縁膜の側
壁に第１のサイドウォール導電膜を形成した後、前記ダ
ミー用絶縁膜および前記第１のサイドウォール導電膜を
マスクにしたエッチングで前記積層絶縁膜を除去して半
導体基板表面を露出させる工程と、前記露出した半導体
基板表面およびエッチングで露出する前記第２の絶縁層
の側壁を熱酸化し、前記半導体基板表面に第４の絶縁層
を、前記第２の絶縁層の側壁に第５の絶縁層をそれぞれ
形成する工程と、前記第４の絶縁層上であって前記第１
のサイドウォール導電膜の側壁に第２のサイドウォール
導電膜を形成する工程と、前記ダミー用絶縁膜を除去し
た後、前記第１のサイドウォール導電膜および前記第２
のサイドウォール導電膜をマスクにしたイオン注入によ
り前記半導体基板表面に不純物を導入し第１の拡散層と
第２の拡散層を形成する工程と、前記第１のサイドウォ
ール導電膜および前記第２のサイドウォール導電膜をマ
スクにしたエッチングで所定領域の積層絶縁膜を除去し
て前記第１の拡散層と第２の拡散層を露出させる工程
と、前記所定領域の露出した前記第１の拡散層と第２の
拡散層表面および前記エッチングで露出する前記第２の
絶縁層の側壁を熱酸化し、前記第２の絶縁層の側壁に第
５の絶縁層を形成する工程と、前記ダミー用絶縁膜を除
去した領域に拡散層上絶縁膜を形成する工程と、前記第
１のサイドウォール導電膜、前記第２のサイドウォール
導電膜および前記拡散層上絶縁膜に被着する第２の導電
膜を形成する工程と、前記第２の導電膜を加工し配線層
を形成すると同時に前記第１のサイドウォール導電膜お
よび第２のサイドウォール導電膜を加工する工程とを含
む。
【００３８】ここで、前記第１の導電膜は不純物含有の
多結晶シリコン膜であり前記第２の導電膜は高融点金属
のポリサイド膜である。また、前記第３の絶縁層と前記
溝用絶縁膜あるいは前記ダミー用絶縁膜との間に不純物
含有のシリコン層を形成する。また、前記積層絶縁膜
は、シリコン酸化膜（第３の絶縁層）／シリコン窒化膜
（第２の絶縁層）／シリコン酸化膜（第１の絶縁層）で
構成され、前記第５の絶縁層はシリコン酸化膜で構成さ
れる。そして、前記第５の絶縁層は、前記第２の絶縁層
を活性酸素の雰囲気で熱酸化して形成することで形成さ
れる。
多結晶シリコン膜であり前記第２の導電膜は高融点金属
のポリサイド膜である。また、前記第３の絶縁層と前記
溝用絶縁膜あるいは前記ダミー用絶縁膜との間に不純物
含有のシリコン層を形成する。また、前記積層絶縁膜
は、シリコン酸化膜（第３の絶縁層）／シリコン窒化膜
（第２の絶縁層）／シリコン酸化膜（第１の絶縁層）で
構成され、前記第５の絶縁層はシリコン酸化膜で構成さ
れる。そして、前記第５の絶縁層は、前記第２の絶縁層
を活性酸素の雰囲気で熱酸化して形成することで形成さ
れる。
【００３９】あるいは、本発明の不揮発性半導体記憶装
置では、半導体基板表面に第１の拡散層と第２の拡散層
とがゲート電極を挟んで形成されその間がチャネル領域
とされ、前記チャネル領域であって前記第１の拡散層あ
るいは第２の拡散層に隣接する領域上に順に第１の絶縁
層、孤立物質体、第３の絶縁層が形成され、前記チャネ
ル領域であって前記第１の絶縁層、孤立物質体、第３の
絶縁層の形成されていない領域に第４の絶縁層が形成さ
れ、前記第１の絶縁層、孤立物質体、第３の絶縁層およ
び第４の絶縁層が前記ゲート電極で被覆されている。
置では、半導体基板表面に第１の拡散層と第２の拡散層
とがゲート電極を挟んで形成されその間がチャネル領域
とされ、前記チャネル領域であって前記第１の拡散層あ
るいは第２の拡散層に隣接する領域上に順に第１の絶縁
層、孤立物質体、第３の絶縁層が形成され、前記チャネ
ル領域であって前記第１の絶縁層、孤立物質体、第３の
絶縁層の形成されていない領域に第４の絶縁層が形成さ
れ、前記第１の絶縁層、孤立物質体、第３の絶縁層およ
び第４の絶縁層が前記ゲート電極で被覆されている。
【００４０】ここで、前記第１の絶縁層、第３の絶縁層
はシリコン酸化膜で構成され、前記孤立物質体は窒化シ
リコン、シリコン、シリコンゲルマニウムあるいは高融
点金属で構成されている。
はシリコン酸化膜で構成され、前記孤立物質体は窒化シ
リコン、シリコン、シリコンゲルマニウムあるいは高融
点金属で構成されている。
【００４１】上述した本発明の不揮発性半導体記憶装置
をフラッシュメモリに適用すると、情報電荷の捕獲領域
は絶縁性の高い絶縁膜で封じられるようになる。このた
めに、蓄積する保持特性は大幅に向上するようになる。
そして、その動作、特に蓄積情報の読み出し動作の高速
化および低電圧化が促進される。また、フラッシュメモ
リでの情報電荷の書き込み動作／消去動作も更に高速に
できる。そして、フラッシュメモリの大容量化、高機能
化、多機能化が容易になる。更に、本発明によりメモリ
セルを構成するワード線あるいはビット線の低抵抗化が
容易になり、メモリセル領域での伝送遅延が大幅に低減
する。
をフラッシュメモリに適用すると、情報電荷の捕獲領域
は絶縁性の高い絶縁膜で封じられるようになる。このた
めに、蓄積する保持特性は大幅に向上するようになる。
そして、その動作、特に蓄積情報の読み出し動作の高速
化および低電圧化が促進される。また、フラッシュメモ
リでの情報電荷の書き込み動作／消去動作も更に高速に
できる。そして、フラッシュメモリの大容量化、高機能
化、多機能化が容易になる。更に、本発明によりメモリ
セルを構成するワード線あるいはビット線の低抵抗化が
容易になり、メモリセル領域での伝送遅延が大幅に低減
する。
【００４２】更には、本発明をフラッシュメモリに適用
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
【００４３】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図８に基づいて説明する。図１は、本
発明における不揮発性記憶素子の基本構造の断面図であ
り、図２は、その基本動作を説明するための断面図であ
る。そして、図３乃至図８は、２種類の具体的な製造方
法を説明するための製造工程順の断面図である。
について図１乃至図８に基づいて説明する。図１は、本
発明における不揮発性記憶素子の基本構造の断面図であ
り、図２は、その基本動作を説明するための断面図であ
る。そして、図３乃至図８は、２種類の具体的な製造方
法を説明するための製造工程順の断面図である。
【００４４】図１に示すように、Ｐ導電型のシリコン基
板１の主面にＮ＋ 拡散層でもって、第１拡散層２およ
び第２拡散層３が形成されている。そして、第１拡散層
２あるいは第２拡散層３の近傍のシリコン基板１主面
に、ＯＮＯ構造の積層絶縁膜が部分的に形成される。す
なわち、図１に示すように、第１の絶縁層である第１絶
縁膜４，４ａ、第２の絶縁層である第２絶縁膜５，５
ａ、第３の絶縁層である第３絶縁膜６，６ａが、トラン
ジスタのチャネル領域全体ではなく、トランジスタのソ
ース／ドレインに隣接する領域に部分的に形成される。
更に、上記第２絶縁膜５，５ａの側壁に第５の絶縁層で
ある第４絶縁膜７，７ａがそれぞれ形成される。ここ
で、第１絶縁膜４，４ａは４ｎｍ程度のシリコン酸化膜
であり、第２絶縁膜５，５ａは６ｎｍ程度のシリコン窒
化膜であり、第３絶縁膜６，６ａは５ｎｍ程度のシリコ
ン酸化膜であり、第４絶縁膜７，７ａは４ｎｍ程度のシ
リコン酸化膜である。このようにして、第２絶縁膜５，
５ａの横方向の幅は２０ｎｍ程度に形成される。
板１の主面にＮ＋ 拡散層でもって、第１拡散層２およ
び第２拡散層３が形成されている。そして、第１拡散層
２あるいは第２拡散層３の近傍のシリコン基板１主面
に、ＯＮＯ構造の積層絶縁膜が部分的に形成される。す
なわち、図１に示すように、第１の絶縁層である第１絶
縁膜４，４ａ、第２の絶縁層である第２絶縁膜５，５
ａ、第３の絶縁層である第３絶縁膜６，６ａが、トラン
ジスタのチャネル領域全体ではなく、トランジスタのソ
ース／ドレインに隣接する領域に部分的に形成される。
更に、上記第２絶縁膜５，５ａの側壁に第５の絶縁層で
ある第４絶縁膜７，７ａがそれぞれ形成される。ここ
で、第１絶縁膜４，４ａは４ｎｍ程度のシリコン酸化膜
であり、第２絶縁膜５，５ａは６ｎｍ程度のシリコン窒
化膜であり、第３絶縁膜６，６ａは５ｎｍ程度のシリコ
ン酸化膜であり、第４絶縁膜７，７ａは４ｎｍ程度のシ
リコン酸化膜である。このようにして、第２絶縁膜５，
５ａの横方向の幅は２０ｎｍ程度に形成される。
【００４５】そして、チャネル長が０．１μｍ〜０．２
μｍとなるチャネルの大部分の領域には上記ＯＮＯ構造
の積層絶縁膜とは異なる第４の絶縁層であるゲート絶縁
膜８が形成される。このゲート絶縁膜８は膜厚が４ｎｍ
〜６ｎｍ程度のシリコン酸化膜あるいは酸窒化膜で構成
される。
μｍとなるチャネルの大部分の領域には上記ＯＮＯ構造
の積層絶縁膜とは異なる第４の絶縁層であるゲート絶縁
膜８が形成される。このゲート絶縁膜８は膜厚が４ｎｍ
〜６ｎｍ程度のシリコン酸化膜あるいは酸窒化膜で構成
される。
【００４６】そして、上記ゲート絶縁膜８および部分的
に形成されたＯＮＯ構造の積層絶縁膜を被覆するように
ゲート電極９が形成される。ここで、ゲート電極９の断
面構造はＴ字形状である。また、ゲート電極９の端部
は、上記積層する第１絶縁膜４，４ａ、第２絶縁膜５，
５ａ、第３絶縁膜６，６ａを介して第１拡散層２あるい
は第３拡散層３とオーバラップしている。なお、このゲ
ート電極９は、Ｎ型不純物を含む多結晶シリコン（Ｓ
ｉ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、ポリ
サイド、ポリメタル等で形成される。
に形成されたＯＮＯ構造の積層絶縁膜を被覆するように
ゲート電極９が形成される。ここで、ゲート電極９の断
面構造はＴ字形状である。また、ゲート電極９の端部
は、上記積層する第１絶縁膜４，４ａ、第２絶縁膜５，
５ａ、第３絶縁膜６，６ａを介して第１拡散層２あるい
は第３拡散層３とオーバラップしている。なお、このゲ
ート電極９は、Ｎ型不純物を含む多結晶シリコン（Ｓ
ｉ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、ポリ
サイド、ポリメタル等で形成される。
【００４７】次に、上記不揮発性記憶素子の基本動作に
ついて説明する。情報電荷の書き込み動作では、図２
（ａ）に示すように、例えば、シリコン基板１の電圧Ｖ
ｓおよび第１拡散層２の電圧Ｖ１ は接地電位にし、第
２拡散層３のＶ２ は３Ｖ程度に、ゲート電極９のＶＧ
は５Ｖ程度に設定する。このような電圧が印加される
と、ソースである第１拡散層２からドレインである第２
拡散層３にチャネル電流となる矢印のような電子の流れ
が生じ、第２拡散層３の近傍でＣＨＥとなり、その一部
が第１絶縁膜４の障壁を越えて第２絶縁膜５の捕獲領域
１０に情報電荷として書き込まれる。
ついて説明する。情報電荷の書き込み動作では、図２
（ａ）に示すように、例えば、シリコン基板１の電圧Ｖ
ｓおよび第１拡散層２の電圧Ｖ１ は接地電位にし、第
２拡散層３のＶ２ は３Ｖ程度に、ゲート電極９のＶＧ
は５Ｖ程度に設定する。このような電圧が印加される
と、ソースである第１拡散層２からドレインである第２
拡散層３にチャネル電流となる矢印のような電子の流れ
が生じ、第２拡散層３の近傍でＣＨＥとなり、その一部
が第１絶縁膜４の障壁を越えて第２絶縁膜５の捕獲領域
１０に情報電荷として書き込まれる。
【００４８】次に、情報の消去動作では、図２（ｂ）に
示す構造において、例えば、シリコン基板１の電圧Ｖｓ
および第１拡散層２の電圧Ｖ１ は接地電位に固定さ
れ、第２拡散層３のＶ２ は５Ｖに、ゲート電極９のＶ
Ｇ は−５Ｖ程度に設定される。このような電圧が印加
されると、第２拡散層３の端部であって、ゲート電極９
とオーバラップする領域でのバンド間トンネリングによ
る正孔が、矢印のように上記捕獲領域１０に注入され、
情報電荷の消去がなされる。
示す構造において、例えば、シリコン基板１の電圧Ｖｓ
および第１拡散層２の電圧Ｖ１ は接地電位に固定さ
れ、第２拡散層３のＶ２ は５Ｖに、ゲート電極９のＶ
Ｇ は−５Ｖ程度に設定される。このような電圧が印加
されると、第２拡散層３の端部であって、ゲート電極９
とオーバラップする領域でのバンド間トンネリングによ
る正孔が、矢印のように上記捕獲領域１０に注入され、
情報電荷の消去がなされる。
【００４９】次に、情報の読み出し動作では、図２
（ｃ）に示すように、シリコン基板１の電圧Ｖｓおよび
第２拡散層３のＶ２ が接地電位に固定され、ドレイン
となる第１拡散層２のＶ１ は１．５Ｖに、ゲート電極
９のＶＧ は３Ｖ程度に設定される。そして、捕獲領域
１０に５００個程度の電子が書き込まれた論理１の場合
には、第１拡散層２と第２拡散層３間で電流は流れな
い。これに対して、捕獲領域１０に電子が書き込まれて
いない論理０の場合には、第１拡散層２と第２拡散層３
間で電流が流れる。このようにして、書き込み情報の読
み出しができる。
（ｃ）に示すように、シリコン基板１の電圧Ｖｓおよび
第２拡散層３のＶ２ が接地電位に固定され、ドレイン
となる第１拡散層２のＶ１ は１．５Ｖに、ゲート電極
９のＶＧ は３Ｖ程度に設定される。そして、捕獲領域
１０に５００個程度の電子が書き込まれた論理１の場合
には、第１拡散層２と第２拡散層３間で電流は流れな
い。これに対して、捕獲領域１０に電子が書き込まれて
いない論理０の場合には、第１拡散層２と第２拡散層３
間で電流が流れる。このようにして、書き込み情報の読
み出しができる。
【００５０】本発明では、図１に示したように、不揮発
性記憶素子が上述したような構造であると、ＯＮＯ構造
の積層絶縁膜に対して独立にゲート絶縁膜８の膜厚を小
さくできる。すなわち、上記ゲート絶縁膜８の単位面積
当たりの容量値を上記ＯＮＯ構造の積層絶縁膜の単位面
積当たりの容量値より大きくできる。そして、ＯＮＯ構
造の積層絶縁膜の情報電荷の保持特性を低下させない
で、情報の読み出し動作の速度が向上するようになる。
すなわち、動作速度の向上と情報電荷の保持特性の向上
とを両立させることができる。
性記憶素子が上述したような構造であると、ＯＮＯ構造
の積層絶縁膜に対して独立にゲート絶縁膜８の膜厚を小
さくできる。すなわち、上記ゲート絶縁膜８の単位面積
当たりの容量値を上記ＯＮＯ構造の積層絶縁膜の単位面
積当たりの容量値より大きくできる。そして、ＯＮＯ構
造の積層絶縁膜の情報電荷の保持特性を低下させない
で、情報の読み出し動作の速度が向上するようになる。
すなわち、動作速度の向上と情報電荷の保持特性の向上
とを両立させることができる。
【００５１】また、本発明では、シリコン窒化膜から成
る第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａがシ
リコン酸化膜で形成されている。そして、この第４絶縁
膜７，７ａが捕獲領域１０に書き込まれた情報電荷のド
リフト移動を抑制する。上記第４絶縁膜７，７ａを構成
するシリコン酸化膜の絶縁性は、上記第２絶縁膜５，５
ａを構成するシリコン窒化膜のそれより１０３ 〜１０
４ 倍程度に高いからである。このようにして、情報電
荷の保持特性が大幅に向上するようになる。
る第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａがシ
リコン酸化膜で形成されている。そして、この第４絶縁
膜７，７ａが捕獲領域１０に書き込まれた情報電荷のド
リフト移動を抑制する。上記第４絶縁膜７，７ａを構成
するシリコン酸化膜の絶縁性は、上記第２絶縁膜５，５
ａを構成するシリコン窒化膜のそれより１０３ 〜１０
４ 倍程度に高いからである。このようにして、情報電
荷の保持特性が大幅に向上するようになる。
【００５２】次に、本発明のＭＯＮＯＳ型トランジスタ
の不揮発性記憶素子の具体的な製造方法について説明す
る。
の不揮発性記憶素子の具体的な製造方法について説明す
る。
【００５３】図３（ａ）に示すように、Ｐ導電型のシリ
コン基板１の熱酸化で膜厚４ｎｍのシリコン酸化膜を形
成し第１絶縁膜４を設ける。そして、化学気相成長（Ｃ
ＶＤ）法で膜厚６ｎｍ程度のシリコン窒化膜を成膜し第
２絶縁膜５を形成し、更に第２絶縁膜５上にＣＶＤ法で
膜厚４ｎｍのシリコン酸化膜を堆積し第３絶縁膜６を形
成し、その上に膜厚２００ｎｍのシリコン窒化膜あるい
はアルミナ膜を成膜し溝用絶縁膜１１を形成する。
コン基板１の熱酸化で膜厚４ｎｍのシリコン酸化膜を形
成し第１絶縁膜４を設ける。そして、化学気相成長（Ｃ
ＶＤ）法で膜厚６ｎｍ程度のシリコン窒化膜を成膜し第
２絶縁膜５を形成し、更に第２絶縁膜５上にＣＶＤ法で
膜厚４ｎｍのシリコン酸化膜を堆積し第３絶縁膜６を形
成し、その上に膜厚２００ｎｍのシリコン窒化膜あるい
はアルミナ膜を成膜し溝用絶縁膜１１を形成する。
【００５４】次に、図３（ｂ）に示すように、公知のリ
ソグラフィ技術で、溝パターンを有するレジストマスク
１２を溝用絶縁膜１１上に形成する。そして、図３
（ｃ）に示すように、レジストマスク１２をエッチング
マスクにしたドライエッチング技術で、溝用絶縁膜１
１、第３絶縁膜６、第２絶縁膜２を順次にエッチングし
溝１３を形成する。その後、第１絶縁膜４をウェットエ
ッチングで除去する。
ソグラフィ技術で、溝パターンを有するレジストマスク
１２を溝用絶縁膜１１上に形成する。そして、図３
（ｃ）に示すように、レジストマスク１２をエッチング
マスクにしたドライエッチング技術で、溝用絶縁膜１
１、第３絶縁膜６、第２絶縁膜２を順次にエッチングし
溝１３を形成する。その後、第１絶縁膜４をウェットエ
ッチングで除去する。
【００５５】次に、本発明では、溝用絶縁膜１１をマス
クにしラジカル酸素の雰囲気で熱酸化を行う。本発明で
はラジカル酸素の他に酸素の活性種であればよい。ここ
で、酸素の活性種とは酸素が励起状態になっているもの
で、酸素のイオン、酸素の中性ラジカルである。このよ
うな酸素の活性種は、酸素をプラズマ励起する、水素と
酸素とを減圧下で反応させる、オゾンを熱分解させる等
で形成できる。
クにしラジカル酸素の雰囲気で熱酸化を行う。本発明で
はラジカル酸素の他に酸素の活性種であればよい。ここ
で、酸素の活性種とは酸素が励起状態になっているもの
で、酸素のイオン、酸素の中性ラジカルである。このよ
うな酸素の活性種は、酸素をプラズマ励起する、水素と
酸素とを減圧下で反応させる、オゾンを熱分解させる等
で形成できる。
【００５６】上記熱酸化を酸素ラジカル雰囲気で行う
と、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁
も容易に酸化され、その領域にシリコン酸化膜が形成さ
れるようになる。このようにして、図４（ａ）に示すよ
うに、シリコン窒化膜から成る第２絶縁膜５，５ａの側
壁に第４絶縁膜７，７ａが形成される。また、同様にシ
リコン窒化膜である溝用絶縁膜１１表面も熱酸化され側
面酸化膜１４が形成される。同時に、シリコン基板１表
面も熱酸化され溝１３部のシリコン基板１表面にゲート
絶縁膜８が形成される。ここで、ゲート絶縁膜８の膜厚
は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第
３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。な
お、溝用絶縁膜１１をアルミナ膜で形成すると上記のよ
うな側面酸化膜１４は形成されない。
と、シリコン窒化膜から成る第２絶縁膜５，５ａの側壁
も容易に酸化され、その領域にシリコン酸化膜が形成さ
れるようになる。このようにして、図４（ａ）に示すよ
うに、シリコン窒化膜から成る第２絶縁膜５，５ａの側
壁に第４絶縁膜７，７ａが形成される。また、同様にシ
リコン窒化膜である溝用絶縁膜１１表面も熱酸化され側
面酸化膜１４が形成される。同時に、シリコン基板１表
面も熱酸化され溝１３部のシリコン基板１表面にゲート
絶縁膜８が形成される。ここで、ゲート絶縁膜８の膜厚
は５ｎｍ程度であり、第１絶縁膜４、第２絶縁膜５、第
３絶縁膜６の積層絶縁膜の実効的膜厚より薄くなる。な
お、溝用絶縁膜１１をアルミナ膜で形成すると上記のよ
うな側面酸化膜１４は形成されない。
【００５７】上記いわゆるラジカル酸化ではシリコン窒
化膜を７００℃程度の低温で容易に酸化する。また、上
述したようにゲート絶縁膜８をラジカル酸化等で行う
と、膜中の正孔トラップは減少し、不揮発性記憶素子の
書き込み・消去回数が増加するようになる。
化膜を７００℃程度の低温で容易に酸化する。また、上
述したようにゲート絶縁膜８をラジカル酸化等で行う
と、膜中の正孔トラップは減少し、不揮発性記憶素子の
書き込み・消去回数が増加するようになる。
【００５８】次に、ゲート絶縁膜８を被覆し溝１３を充
填するように、第１の導電膜であるタングステンポリサ
イド膜を成膜し、上記側面酸化膜１４あるいは溝用絶縁
膜１１を研磨ストッパーとした化学機械研磨（ＣＭＰ）
法あるいはドライエッチングで不要部分を除去する。こ
のようにして、図４（ｂ）に示すような埋込み導電膜１
５を形成する。
填するように、第１の導電膜であるタングステンポリサ
イド膜を成膜し、上記側面酸化膜１４あるいは溝用絶縁
膜１１を研磨ストッパーとした化学機械研磨（ＣＭＰ）
法あるいはドライエッチングで不要部分を除去する。こ
のようにして、図４（ｂ）に示すような埋込み導電膜１
５を形成する。
【００５９】次に、図５（ｃ）に示すように、側面酸化
膜１４および溝用絶縁膜１１をウェットエッチングで除
去する。このようにして、第３絶縁膜６，６ａ上に突起
した埋込み導電膜１５が形成される。そして、埋込み導
電膜１５は所定のパターンに加工される。
膜１４および溝用絶縁膜１１をウェットエッチングで除
去する。このようにして、第３絶縁膜６，６ａ上に突起
した埋込み導電膜１５が形成される。そして、埋込み導
電膜１５は所定のパターンに加工される。
【００６０】次に、第２の導電膜として、膜厚が２００
ｎｍ程度のＮ型不純物含有の多結晶シリコン膜を全面に
堆積させる。そして、上記多結晶シリコン膜のエッチッ
バックを行い、図５（ａ）に示すように、サイドウォー
ル導電膜として、ゲート電極９の側壁に第１ゲート電極
端部９ａ、第２ゲート電極端部９ｂを形成する。
ｎｍ程度のＮ型不純物含有の多結晶シリコン膜を全面に
堆積させる。そして、上記多結晶シリコン膜のエッチッ
バックを行い、図５（ａ）に示すように、サイドウォー
ル導電膜として、ゲート電極９の側壁に第１ゲート電極
端部９ａ、第２ゲート電極端部９ｂを形成する。
【００６１】次に、図５（ｂ）に示すように、上記ゲー
ト電極９、第１ゲート電極端部９ａ、第２ゲート電極端
部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
ト電極９、第１ゲート電極端部９ａ、第２ゲート電極端
部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
【００６２】次に、熱処理を施し上記第１拡散層２、第
２拡散層３の不純物拡散を行い、図５（ｃ）に示すよう
に、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ
が、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶
縁膜６，６ａの積層絶縁膜を介して、第１拡散層２、第
２拡散層３とオーバラップするようにする。
２拡散層３の不純物拡散を行い、図５（ｃ）に示すよう
に、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ
が、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第３絶
縁膜６，６ａの積層絶縁膜を介して、第１拡散層２、第
２拡散層３とオーバラップするようにする。
【００６３】次に、上記ゲート電極９、第１ゲート電極
端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３
絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜
４，４ａを順次にエッチング除去する。そして、再度、
上述したのと同様にしてラジカル酸素の雰囲気で熱酸化
を行う。このようにして、図５（ｃ）に示すように、第
１拡散層２あるいは第２拡散層３側の第２絶縁膜５，５
ａ端の側壁に第４絶縁膜７，７ａが形成されるようにな
る。この熱酸化では、ゲート電極９、第１ゲート電極端
部９ａ、第２ゲート電極端部９ｂあるいは第１（２）拡
散層２，３表面にも側面酸化膜が形成される。そこで、
このような側面酸化膜を除去すると、図１で説明したの
と同様な構造の不揮発性記憶素子ができあがる。
端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３
絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜
４，４ａを順次にエッチング除去する。そして、再度、
上述したのと同様にしてラジカル酸素の雰囲気で熱酸化
を行う。このようにして、図５（ｃ）に示すように、第
１拡散層２あるいは第２拡散層３側の第２絶縁膜５，５
ａ端の側壁に第４絶縁膜７，７ａが形成されるようにな
る。この熱酸化では、ゲート電極９、第１ゲート電極端
部９ａ、第２ゲート電極端部９ｂあるいは第１（２）拡
散層２，３表面にも側面酸化膜が形成される。そこで、
このような側面酸化膜を除去すると、図１で説明したの
と同様な構造の不揮発性記憶素子ができあがる。
【００６４】次に、本発明の不揮発性記憶素子の別の製
造方法について図６乃至図８に基づいて説明する。
造方法について図６乃至図８に基づいて説明する。
【００６５】図３（ａ）で説明したのと同様に、シリコ
ン基板１上に第１絶縁膜４、第２絶縁膜５、第３絶縁膜
６を形成し、図６（ａ）に示すように第３絶縁膜上にＮ
型不純物含有の多結晶シリコン層１６を堆積させる。こ
こで、多結晶シリコン層１６の膜厚は５０ｎｍ程度であ
る。更に、多結晶シリコン層１６上に膜厚１５０ｎｍの
シリコン窒化膜を成膜し溝用絶縁膜１１を形成する。こ
こで、多結晶シリコン層の代わりにアモルファス状のシ
リコン層を形成してもよい。また、アルミナ膜で溝用絶
縁膜１１を形成してもよい。
ン基板１上に第１絶縁膜４、第２絶縁膜５、第３絶縁膜
６を形成し、図６（ａ）に示すように第３絶縁膜上にＮ
型不純物含有の多結晶シリコン層１６を堆積させる。こ
こで、多結晶シリコン層１６の膜厚は５０ｎｍ程度であ
る。更に、多結晶シリコン層１６上に膜厚１５０ｎｍの
シリコン窒化膜を成膜し溝用絶縁膜１１を形成する。こ
こで、多結晶シリコン層の代わりにアモルファス状のシ
リコン層を形成してもよい。また、アルミナ膜で溝用絶
縁膜１１を形成してもよい。
【００６６】次に、図６（ｂ）に示すように、溝パター
ンを有するレジストマスク１２を用い、公知のドライエ
ッチング技術で、溝用絶縁膜１１、多結晶シリコン層１
６、第３絶縁膜６、第２絶縁膜２を順次にエッチングし
溝１３を形成する。その後、図６（ｃ）に示すように、
溝用絶縁膜１１をエッチングマスクにしたウェットエッ
チングでもって第１絶縁膜４を除去し、溝１３部のシリ
コン基板１表面を露出させる。
ンを有するレジストマスク１２を用い、公知のドライエ
ッチング技術で、溝用絶縁膜１１、多結晶シリコン層１
６、第３絶縁膜６、第２絶縁膜２を順次にエッチングし
溝１３を形成する。その後、図６（ｃ）に示すように、
溝用絶縁膜１１をエッチングマスクにしたウェットエッ
チングでもって第１絶縁膜４を除去し、溝１３部のシリ
コン基板１表面を露出させる。
【００６７】次に、図４（ａ）で説明したのと同様に溝
用絶縁膜１１をマスクにしたラジカル酸素雰囲気での熱
酸化を行う。熱酸化を酸素ラジカル雰囲気で行うと、シ
リコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易
に酸化され、その領域にシリコン酸化膜が形成されるよ
うになる。このようにして、図７（ａ）に示すように、
シリコン窒化膜から成る第２絶縁膜５，５ａは熱酸化さ
れ、この側壁に第４絶縁膜７，７ａが形成される。ま
た、同様に、シリコン窒化膜である溝用絶縁膜１１表
面、多結晶シリコン層１６の側壁も熱酸化され側面酸化
膜１４が形成される。そして、シリコン基板１表面も熱
酸化され溝１３部のシリコン基板１表面にゲート絶縁膜
８が形成される。
用絶縁膜１１をマスクにしたラジカル酸素雰囲気での熱
酸化を行う。熱酸化を酸素ラジカル雰囲気で行うと、シ
リコン窒化膜から成る第２絶縁膜５，５ａの側壁も容易
に酸化され、その領域にシリコン酸化膜が形成されるよ
うになる。このようにして、図７（ａ）に示すように、
シリコン窒化膜から成る第２絶縁膜５，５ａは熱酸化さ
れ、この側壁に第４絶縁膜７，７ａが形成される。ま
た、同様に、シリコン窒化膜である溝用絶縁膜１１表
面、多結晶シリコン層１６の側壁も熱酸化され側面酸化
膜１４が形成される。そして、シリコン基板１表面も熱
酸化され溝１３部のシリコン基板１表面にゲート絶縁膜
８が形成される。
【００６８】次に、図７（ｂ）に示すように、側面酸化
膜１４あるいは溝用絶縁膜１１を研磨ストッパーとした
ＣＭＰ法を用い、ゲート絶縁膜８を被覆する埋込み導電
膜１５を形成する。
膜１４あるいは溝用絶縁膜１１を研磨ストッパーとした
ＣＭＰ法を用い、ゲート絶縁膜８を被覆する埋込み導電
膜１５を形成する。
【００６９】次に、図７（ｃ）に示すように、側面酸化
膜１４および溝用絶縁膜１１をドライエッチングで除去
し、多結晶シリコン層１６上に突起した埋込み導電膜１
５を形成する。そして、埋込み導電膜１５は所定のパタ
ーンに加工される。
膜１４および溝用絶縁膜１１をドライエッチングで除去
し、多結晶シリコン層１６上に突起した埋込み導電膜１
５を形成する。そして、埋込み導電膜１５は所定のパタ
ーンに加工される。
【００７０】次に、膜厚が１５０ｎｍ程度のタングステ
ン膜を全面に堆積させる。そして、タングステン膜のエ
ッチッバックと多結晶シリコン層１６のドライエッチン
グを行い、図８（ａ）に示すように、ゲート電極９の側
壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ
を形成し、同時にパターニングした多結晶シリコン層１
６ａ，１６ｂを形成する。ここで、第３絶縁膜６，６ａ
はエッチングストッパーとなる。
ン膜を全面に堆積させる。そして、タングステン膜のエ
ッチッバックと多結晶シリコン層１６のドライエッチン
グを行い、図８（ａ）に示すように、ゲート電極９の側
壁に第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ
を形成し、同時にパターニングした多結晶シリコン層１
６ａ，１６ｂを形成する。ここで、第３絶縁膜６，６ａ
はエッチングストッパーとなる。
【００７１】次に、図８（ｂ）に示すように、上記ゲー
ト電極９、第１ゲート電極端部９ａ、第２ゲート電極端
部９ｂ等をマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
ト電極９、第１ゲート電極端部９ａ、第２ゲート電極端
部９ｂ等をマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。
【００７２】次に、熱処理を施し上記第１拡散層２、第
２拡散層３の不純物拡散を行い、図８（ｃ）に示すよう
に、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ
および多結晶シリコン層１６ａ，１６ｂが、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの
積層絶縁膜を介して、第１拡散層２、第２拡散層３とオ
ーバラップするようにする。
２拡散層３の不純物拡散を行い、図８（ｃ）に示すよう
に、第１ゲート電極端部９ａ、第２ゲート電極端部９ｂ
および多結晶シリコン層１６ａ，１６ｂが、第１絶縁膜
４，４ａ、第２絶縁膜５，５ａ、第３絶縁膜６，６ａの
積層絶縁膜を介して、第１拡散層２、第２拡散層３とオ
ーバラップするようにする。
【００７３】次に、上記ゲート電極９、第１ゲート電極
端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３
絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜
４，４ａを順次にエッチング除去する。そして、再度、
上述したのと同様にしてラジカル酸素の雰囲気で熱酸化
を行う。このようにして、図８（ｃ）に示すように、第
１拡散層２あるいは第２拡散層３側になる第２絶縁膜
５，５ａ端の側壁に第４絶縁膜７，７ａが形成されるよ
うになる。この熱酸化では、ゲート電極９、第１ゲート
電極端部９ａ、第２ゲート電極端部９ｂあるいは第１
（２）拡散層２，３表面にも側面酸化膜が形成される。
そこで、このような側面酸化膜を除去すると、図１で説
明したのと同様の構造の不揮発性記憶素子ができあが
る。
端部９ａ、第２ゲート電極端部９ｂをマスクにし、第３
絶縁膜６，６ａ、第２絶縁膜５，５ａおよび第１絶縁膜
４，４ａを順次にエッチング除去する。そして、再度、
上述したのと同様にしてラジカル酸素の雰囲気で熱酸化
を行う。このようにして、図８（ｃ）に示すように、第
１拡散層２あるいは第２拡散層３側になる第２絶縁膜
５，５ａ端の側壁に第４絶縁膜７，７ａが形成されるよ
うになる。この熱酸化では、ゲート電極９、第１ゲート
電極端部９ａ、第２ゲート電極端部９ｂあるいは第１
（２）拡散層２，３表面にも側面酸化膜が形成される。
そこで、このような側面酸化膜を除去すると、図１で説
明したのと同様の構造の不揮発性記憶素子ができあが
る。
【００７４】この不揮発性記憶素子の製造方法では、Ｏ
ＮＯ構造の積層の絶縁膜上に多結晶シリコン層１６，１
６ａ，１６ｂを形成する。この多結晶シリコン層は製造
工程の中で、上記ＯＮＯ構造の積層の絶縁膜を損傷等か
ら保護する機能を有する。このために、本発明において
信頼性の高い不揮発性記憶素子を形成することが容易に
なる。
ＮＯ構造の積層の絶縁膜上に多結晶シリコン層１６，１
６ａ，１６ｂを形成する。この多結晶シリコン層は製造
工程の中で、上記ＯＮＯ構造の積層の絶縁膜を損傷等か
ら保護する機能を有する。このために、本発明において
信頼性の高い不揮発性記憶素子を形成することが容易に
なる。
【００７５】次に、本発明の第２の実施の形態について
図９および図１０に基づいて説明する。図９は、フラッ
シュメモリに用いる本発明における不揮発性記憶素子の
基本構造の断面図である。そして、図１０はその製造方
法を説明するための製造工程順の断面図である。
図９および図１０に基づいて説明する。図９は、フラッ
シュメモリに用いる本発明における不揮発性記憶素子の
基本構造の断面図である。そして、図１０はその製造方
法を説明するための製造工程順の断面図である。
【００７６】第２の実施の形態の不揮発性記憶素子で
は、ゲート電極９側壁に導電体構成の２重の端部が形成
され、更に、拡散層にエクステンション領域が形成され
ることを特徴としている。
は、ゲート電極９側壁に導電体構成の２重の端部が形成
され、更に、拡散層にエクステンション領域が形成され
ることを特徴としている。
【００７７】図９に示すように、シリコン基板１の主面
に第１拡散層２および第２拡散層３が形成され、第１拡
散層２あるいは第２拡散層３にそれぞれ接続する第１エ
クステンション領域１７と第２エクステンション領域１
８が形成されている。
に第１拡散層２および第２拡散層３が形成され、第１拡
散層２あるいは第２拡散層３にそれぞれ接続する第１エ
クステンション領域１７と第２エクステンション領域１
８が形成されている。
【００７８】そして、第１エクステンション領域１７と
第２エクステンション領域１８の近傍のシリコン基板１
主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが積層し部分的に形成される。更に、
上記第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａが
それぞれ形成される。ここで、第１絶縁膜４，４ａは４
ｎｍ程度のシリコン酸化膜であり、第２絶縁膜５，５ａ
は６ｎｍ程度のシリコン窒化膜であり、第３絶縁膜６，
６ａは５ｎｍ程度のシリコン酸化膜であり、第４絶縁膜
７，７ａは４ｎｍ程度のシリコン酸化膜である。
第２エクステンション領域１８の近傍のシリコン基板１
主面に、第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが積層し部分的に形成される。更に、
上記第２絶縁膜５，５ａの側壁に第４絶縁膜７，７ａが
それぞれ形成される。ここで、第１絶縁膜４，４ａは４
ｎｍ程度のシリコン酸化膜であり、第２絶縁膜５，５ａ
は６ｎｍ程度のシリコン窒化膜であり、第３絶縁膜６，
６ａは５ｎｍ程度のシリコン酸化膜であり、第４絶縁膜
７，７ａは４ｎｍ程度のシリコン酸化膜である。
【００７９】そして、上記ＯＮＯ構造の積層絶縁膜とは
異なるゲート絶縁膜８がチャネルの大部分の領域に形成
され、ゲート絶縁膜８上にゲート電極９が形成され、更
に、上記ＯＮＯ構造の積層絶縁膜を被覆するように第１
ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲ
ート電極端部９ｃ、第４ゲート電極端部９ｄが形成され
る。ここで、第３ゲート電極端部９ｃ、第４ゲート電極
端部９ｄは、上記積層する第１絶縁膜４，４ａ、第２絶
縁膜５，５ａ、第３絶縁膜６，６ａを挟んで第１エクス
テンション領域１７あるいは第２エクステンション領域
１８とオーバラップしている。また、ゲート電極９は、
ポリサイド、ポリメタル等で形成され、第１ゲート電極
端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端
部９ｃ、第４ゲート電極端部９ｄはＮ型不純物含有の多
結晶Ｓｉあるいは多結晶ＳｉＧｅで形成される。
異なるゲート絶縁膜８がチャネルの大部分の領域に形成
され、ゲート絶縁膜８上にゲート電極９が形成され、更
に、上記ＯＮＯ構造の積層絶縁膜を被覆するように第１
ゲート電極端部９ａ、第２ゲート電極端部９ｂ、第３ゲ
ート電極端部９ｃ、第４ゲート電極端部９ｄが形成され
る。ここで、第３ゲート電極端部９ｃ、第４ゲート電極
端部９ｄは、上記積層する第１絶縁膜４，４ａ、第２絶
縁膜５，５ａ、第３絶縁膜６，６ａを挟んで第１エクス
テンション領域１７あるいは第２エクステンション領域
１８とオーバラップしている。また、ゲート電極９は、
ポリサイド、ポリメタル等で形成され、第１ゲート電極
端部９ａ、第２ゲート電極端部９ｂ、第３ゲート電極端
部９ｃ、第４ゲート電極端部９ｄはＮ型不純物含有の多
結晶Ｓｉあるいは多結晶ＳｉＧｅで形成される。
【００８０】第２の実施の形態においても、第１の実施
の形態で説明したのと同じ効果が生じる。更に、上述し
たように拡散層がエクステンション領域を有している
と、ソース−ドレイン間のパンチスルー耐圧は向上し、
バンド間トンネルで正孔が生じ易くなり、フラッシュメ
モリにおける情報電荷の消去動作が高速になる。
の形態で説明したのと同じ効果が生じる。更に、上述し
たように拡散層がエクステンション領域を有している
と、ソース−ドレイン間のパンチスルー耐圧は向上し、
バンド間トンネルで正孔が生じ易くなり、フラッシュメ
モリにおける情報電荷の消去動作が高速になる。
【００８１】第２の実施の形態の不揮発性記憶素子の製
造方法は次のようになる。すなわち、図５（ｂ）で説明
した工程までは、第１の実施の形態の場合と同じであ
る。すなわち、図１０（ａ）に示すように、シリコン基
板１上に第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが形成され、ゲート絶縁膜８上にゲー
ト電極９が形成される。そして、膜厚が２００ｎｍ程度
の多結晶シリコン膜を全面に堆積させ、多結晶シリコン
膜のエッチッバックを行い、図１０（ａ）に示すよう
に、ゲート電極９の側壁に第１ゲート電極端部９ａ、第
２ゲート電極端部９ｂを形成する。ここで、第３絶縁膜
６，６ａはエッチングストッパーとなる。
造方法は次のようになる。すなわち、図５（ｂ）で説明
した工程までは、第１の実施の形態の場合と同じであ
る。すなわち、図１０（ａ）に示すように、シリコン基
板１上に第１絶縁膜４，４ａ、第２絶縁膜５，５ａ、第
３絶縁膜６，６ａが形成され、ゲート絶縁膜８上にゲー
ト電極９が形成される。そして、膜厚が２００ｎｍ程度
の多結晶シリコン膜を全面に堆積させ、多結晶シリコン
膜のエッチッバックを行い、図１０（ａ）に示すよう
に、ゲート電極９の側壁に第１ゲート電極端部９ａ、第
２ゲート電極端部９ｂを形成する。ここで、第３絶縁膜
６，６ａはエッチングストッパーとなる。
【００８２】そして、図１０（ａ）に示すように、上記
ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電
極端部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁
膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン
注入を行って、シリコン基板１表面に第１エクステンシ
ョン領域１７と第２エクステンション領域１８を形成す
る。
ゲート電極９、第１ゲート電極端部９ａ、第２ゲート電
極端部９ｂをマスクにし、第１絶縁膜４，４ａ第２絶縁
膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン
注入を行って、シリコン基板１表面に第１エクステンシ
ョン領域１７と第２エクステンション領域１８を形成す
る。
【００８３】次に、再度、膜厚が２００ｎｍ程度の多結
晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエ
ッチッバックを行う。このようにして、図１０（ｂ）に
示すように、第１ゲート電極端部９ａの側壁に第３ゲー
ト電極端部９ｃを、第２ゲート電極端部９ｂに第４ゲー
ト電極端部９ｄを、それぞれ形成する。
晶シリコン膜を全面に堆積させ、多結晶シリコン膜のエ
ッチッバックを行う。このようにして、図１０（ｂ）に
示すように、第１ゲート電極端部９ａの側壁に第３ゲー
ト電極端部９ｃを、第２ゲート電極端部９ｂに第４ゲー
ト電極端部９ｄを、それぞれ形成する。
【００８４】次に、図１０（ｃ）に示すように、上記ゲ
ート電極９、第１ゲート電極端部９ａ、第２ゲート電極
端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端
部９ｄをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。ここで、第１拡散層２、第２拡散層
３はそれぞれ第１エクステンション領域１７、第２エク
ステンション領域１８に電気接続する。このようにして
図９で説明した基本構造の不揮発性記憶素子ができあが
る。
ート電極９、第１ゲート電極端部９ａ、第２ゲート電極
端部９ｂ、第３ゲート電極端部９ｃ、第４ゲート電極端
部９ｄをマスクにし、第１絶縁膜４，４ａ第２絶縁膜
５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオン注
入を行い、シリコン基板１表面に第１拡散層２、第２拡
散層３を形成する。ここで、第１拡散層２、第２拡散層
３はそれぞれ第１エクステンション領域１７、第２エク
ステンション領域１８に電気接続する。このようにして
図９で説明した基本構造の不揮発性記憶素子ができあが
る。
【００８５】次に、本発明の第３の実施の形態について
図１１乃至図１４に基づいて説明する。図１１は、フラ
ッシュメモリセルに適用したところの不揮発性記憶素子
の断面図である。そして、図１２と図１３はその製造方
法を説明するための製造工程順の断面図である。また、
図１４は、この不揮発性記憶素子をフラッシュメモリセ
ルに適用する場合の製造工程順の平面図である。
図１１乃至図１４に基づいて説明する。図１１は、フラ
ッシュメモリセルに適用したところの不揮発性記憶素子
の断面図である。そして、図１２と図１３はその製造方
法を説明するための製造工程順の断面図である。また、
図１４は、この不揮発性記憶素子をフラッシュメモリセ
ルに適用する場合の製造工程順の平面図である。
【００８６】図１１に示すように、２個のメモリセルを
形成するために、Ｐ導電型のシリコン基板２１の主面に
Ｎ＋ 拡散層でもって第１拡散層２２，２２ａおよび第
２拡散層２３が形成されている。これらの拡散層がメモ
リセルのビット線になる。そして、第１拡散層２２，２
２ａあるいは第２拡散層２３の近傍のシリコン基板２１
主面に、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜
２６が、トランジスタのチャネル領域全体ではなく、ト
ランジスタのソース／ドレインに隣接する領域に形成さ
れる。そして、チャネルの大部分の領域には上記ＯＮＯ
構造の積層絶縁膜とは異なるゲート絶縁膜２８が形成さ
れる。ここで、ゲート絶縁膜２８はシリコン酸化膜で構
成される。
形成するために、Ｐ導電型のシリコン基板２１の主面に
Ｎ＋ 拡散層でもって第１拡散層２２，２２ａおよび第
２拡散層２３が形成されている。これらの拡散層がメモ
リセルのビット線になる。そして、第１拡散層２２，２
２ａあるいは第２拡散層２３の近傍のシリコン基板２１
主面に、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜
２６が、トランジスタのチャネル領域全体ではなく、ト
ランジスタのソース／ドレインに隣接する領域に形成さ
れる。そして、チャネルの大部分の領域には上記ＯＮＯ
構造の積層絶縁膜とは異なるゲート絶縁膜２８が形成さ
れる。ここで、ゲート絶縁膜２８はシリコン酸化膜で構
成される。
【００８７】そして、上記ゲート絶縁膜２８のみを被覆
するようにゲート電極２９が形成される。ここで、ゲー
ト電極２９はＮ型不純物含有の多結晶シリコンで構成さ
れる。そして、ゲート電極２９に電気接続して、ワード
線３１が上記ビット線である拡散層と直交するように配
設される。ワード線３１は上記ＯＮＯ構造の積層絶縁膜
を被覆し、更に、この積層絶縁膜を挟んで上記拡散層と
オーバラップしている。ここで、ワード線３１は高融点
金属膜あるいはそのポリサイド膜で構成される。
するようにゲート電極２９が形成される。ここで、ゲー
ト電極２９はＮ型不純物含有の多結晶シリコンで構成さ
れる。そして、ゲート電極２９に電気接続して、ワード
線３１が上記ビット線である拡散層と直交するように配
設される。ワード線３１は上記ＯＮＯ構造の積層絶縁膜
を被覆し、更に、この積層絶縁膜を挟んで上記拡散層と
オーバラップしている。ここで、ワード線３１は高融点
金属膜あるいはそのポリサイド膜で構成される。
【００８８】この場合にも、第１（２）の実施の形態で
説明したのと同様に、メモリセルに蓄積する情報電荷の
保持特性が大幅に向上するようになる。更に、フラッシ
ュメモリの動作、特に蓄積情報の読み出し動作の高速化
および低電圧化が促進されるようになる。
説明したのと同様に、メモリセルに蓄積する情報電荷の
保持特性が大幅に向上するようになる。更に、フラッシ
ュメモリの動作、特に蓄積情報の読み出し動作の高速化
および低電圧化が促進されるようになる。
【００８９】次に、上記メモリセルに適用する不揮発性
記憶素子の製造方法について説明する。この場合、第１
の実施の形態で説明したのとほぼ同様であるが、以下に
詳細に説明する。
記憶素子の製造方法について説明する。この場合、第１
の実施の形態で説明したのとほぼ同様であるが、以下に
詳細に説明する。
【００９０】図１２（ａ）に示すように、シリコン基板
２１の熱酸化で第１絶縁膜２４を形成し、ＣＶＤ法でシ
リコン窒化膜を成膜し第２絶縁膜２５を形成し、更に第
２絶縁膜２５のラジカル酸素を含む熱酸化で第３絶縁膜
２６を形成する。このようにした後、第３絶縁膜２６上
に膜厚５０ｎｍのシリコン窒化膜あるいはアルミナ膜を
成膜し溝用絶縁膜３２を形成する。
２１の熱酸化で第１絶縁膜２４を形成し、ＣＶＤ法でシ
リコン窒化膜を成膜し第２絶縁膜２５を形成し、更に第
２絶縁膜２５のラジカル酸素を含む熱酸化で第３絶縁膜
２６を形成する。このようにした後、第３絶縁膜２６上
に膜厚５０ｎｍのシリコン窒化膜あるいはアルミナ膜を
成膜し溝用絶縁膜３２を形成する。
【００９１】次に、図１２（ｂ）に示すように、公知の
リソグラフィ技術で、溝パターンを有するレジストマス
ク３３を溝用絶縁膜３２上に形成する。そして、図１２
（ｃ）に示すように溝用絶縁膜３２、第３絶縁膜２６、
第２絶縁膜２５を順にエッチングし短冊状パターンの溝
３４を形成する。その後、第１絶縁膜２４をウェットエ
ッチングで除去する。
リソグラフィ技術で、溝パターンを有するレジストマス
ク３３を溝用絶縁膜３２上に形成する。そして、図１２
（ｃ）に示すように溝用絶縁膜３２、第３絶縁膜２６、
第２絶縁膜２５を順にエッチングし短冊状パターンの溝
３４を形成する。その後、第１絶縁膜２４をウェットエ
ッチングで除去する。
【００９２】次に、溝用絶縁膜３２をマスクにしてラジ
カル酸素の雰囲気で熱酸化を行う。この場合に、ラジカ
ル酸素の他に酸素の活性種であればよい。上記熱酸化を
酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る
第２絶縁膜５，５ａの側壁も容易に酸化され、その領域
にシリコン酸化膜が形成されるようになる。このように
して、図１２（ｄ）に示すように、シリコン窒化膜から
成る第２絶縁膜５，５ａは熱酸化され、この側壁に第４
絶縁膜７，７ａが形成される。また、同様にシリコン窒
化膜である溝用絶縁膜１１表面も熱酸化され側面酸化膜
１４が形成される。同時に、シリコン基板１表面も熱酸
化され溝１３部のシリコン基板１表面にゲート絶縁膜８
が形成される。ここで、ゲート絶縁膜８の膜厚は５ｎｍ
程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜
６の積層絶縁膜の実効的膜厚より薄くなる。
カル酸素の雰囲気で熱酸化を行う。この場合に、ラジカ
ル酸素の他に酸素の活性種であればよい。上記熱酸化を
酸素ラジカル雰囲気で行うと、シリコン窒化膜から成る
第２絶縁膜５，５ａの側壁も容易に酸化され、その領域
にシリコン酸化膜が形成されるようになる。このように
して、図１２（ｄ）に示すように、シリコン窒化膜から
成る第２絶縁膜５，５ａは熱酸化され、この側壁に第４
絶縁膜７，７ａが形成される。また、同様にシリコン窒
化膜である溝用絶縁膜１１表面も熱酸化され側面酸化膜
１４が形成される。同時に、シリコン基板１表面も熱酸
化され溝１３部のシリコン基板１表面にゲート絶縁膜８
が形成される。ここで、ゲート絶縁膜８の膜厚は５ｎｍ
程度であり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜
６の積層絶縁膜の実効的膜厚より薄くなる。
【００９３】次に、ゲート絶縁膜２８を被覆し溝３４を
充填するように、第１の導電膜として、Ｎ型不純物含有
の多結晶シリコン膜を成膜し、溝用絶縁膜３２を研磨ス
トッパーとしたＣＭＰ法で不要部分を除去する。このよ
うにして、図１３（ａ）に示すような、短冊状パターン
のゲート電極として埋込み導電膜３５を形成する。ここ
で、埋込み導電膜３５の厚さは５０ｎｍ程度になる。
充填するように、第１の導電膜として、Ｎ型不純物含有
の多結晶シリコン膜を成膜し、溝用絶縁膜３２を研磨ス
トッパーとしたＣＭＰ法で不要部分を除去する。このよ
うにして、図１３（ａ）に示すような、短冊状パターン
のゲート電極として埋込み導電膜３５を形成する。ここ
で、埋込み導電膜３５の厚さは５０ｎｍ程度になる。
【００９４】次に、図１３（ｂ）に示すように、溝用絶
縁膜３４をウェットエッチングで除去する。このように
して、第３絶縁膜２６上に突起した埋込み導電膜３５が
形成される。
縁膜３４をウェットエッチングで除去する。このように
して、第３絶縁膜２６上に突起した埋込み導電膜３５が
形成される。
【００９５】次に、図１３（ｃ）に示すように、第２の
導電膜として、膜厚が２００ｎｍ程度のタングステン膜
等の導電体膜３６を、埋込み導電膜３５および第３絶縁
膜２６上に被着するように全面に堆積させる。
導電膜として、膜厚が２００ｎｍ程度のタングステン膜
等の導電体膜３６を、埋込み導電膜３５および第３絶縁
膜２６上に被着するように全面に堆積させる。
【００９６】次に、図１３（ｄ）に示すように、上記埋
込み導電膜３５をマスクにしてヒ素のイオン３７注入を
行う。ここで、イオン注入のエネルギーを適当に選択
し、図１３（ｄ）に示すように、第１絶縁膜２４、第２
絶縁膜２５、第３絶縁膜２６を通したヒ素のイオン注入
で、シリコン基板２１表面に第１拡散層２２，２２ａ、
第２拡散層２３を形成する。このイオン注入で、上述し
た埋込み導電膜３５およびその側壁部の導電体膜３６下
のシリコン基板２１表面にはヒ素イオンは導入されな
い。
込み導電膜３５をマスクにしてヒ素のイオン３７注入を
行う。ここで、イオン注入のエネルギーを適当に選択
し、図１３（ｄ）に示すように、第１絶縁膜２４、第２
絶縁膜２５、第３絶縁膜２６を通したヒ素のイオン注入
で、シリコン基板２１表面に第１拡散層２２，２２ａ、
第２拡散層２３を形成する。このイオン注入で、上述し
た埋込み導電膜３５およびその側壁部の導電体膜３６下
のシリコン基板２１表面にはヒ素イオンは導入されな
い。
【００９７】次に、リソグラフィ技術とドライエッチン
グ技術とで、上記導電体膜３６および埋込み導電膜３５
を加工し、図１１で説明したワード線３１を形成すると
同時にゲート電極２９を形成する。このようにして、図
１１で説明した構造の不揮発性記憶素子ができあがる。
グ技術とで、上記導電体膜３６および埋込み導電膜３５
を加工し、図１１で説明したワード線３１を形成すると
同時にゲート電極２９を形成する。このようにして、図
１１で説明した構造の不揮発性記憶素子ができあがる。
【００９８】次に、上記メモリセルに適用する不揮発性
記憶素子の製造方法をその平面図で概略説明する。
記憶素子の製造方法をその平面図で概略説明する。
【００９９】図１４（ａ）に示すように、Ｐ導電型のウ
ェル層３８を形成した後、図１３（ｂ）で説明した工程
で、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６
と埋込み導電膜３５を形成する。
ェル層３８を形成した後、図１３（ｂ）で説明した工程
で、第１絶縁膜２４、第２絶縁膜２５、第３絶縁膜２６
と埋込み導電膜３５を形成する。
【０１００】次に、図１４（ｂ）の工程で、埋込み導電
膜３５等を被覆するように全面に導電体膜３６を形成す
る。この工程が図１３（ｃ）の工程に対応する。
膜３５等を被覆するように全面に導電体膜３６を形成す
る。この工程が図１３（ｃ）の工程に対応する。
【０１０１】次に、図１４（ｃ）に示すように、全面に
ヒ素のイオン注入と熱処理を行い、埋込み導電膜３５に
並行するように第１拡散層２２，２２ａ、第２拡散層２
３，２３ａを形成する。この工程が図１３（ｄ）の工程
に対応する。
ヒ素のイオン注入と熱処理を行い、埋込み導電膜３５に
並行するように第１拡散層２２，２２ａ、第２拡散層２
３，２３ａを形成する。この工程が図１３（ｄ）の工程
に対応する。
【０１０２】次に、１４（ｄ）に示すように、上記導電
体膜３６および埋込み導電膜３５を加工し、ワード線３
１を形成すると同時にゲート電極２９を形成する。この
ようにして、第１拡散層２２，２２ａ、第２拡散層２
３，２３ａで構成されるビット線とワード線３１は直交
して配設されることになる。
体膜３６および埋込み導電膜３５を加工し、ワード線３
１を形成すると同時にゲート電極２９を形成する。この
ようにして、第１拡散層２２，２２ａ、第２拡散層２
３，２３ａで構成されるビット線とワード線３１は直交
して配設されることになる。
【０１０３】次に、本発明の第４の実施の形態を図１５
に基づいて説明する。図１５も、フラッシュメモリセル
に適用した不揮発性記憶素子の製造工程順の断面図であ
る。ここで、図１１との構造の違いは、メモリセルのビ
ット線となる第１（２）拡散層２２，２２ａ（２３）と
ワード線３１間に厚い絶縁膜を形成する点にある。この
ようにすることで、ビット線とワード線間の寄生容量が
大幅に低減する。以下、第３の実施の形態と同様のもの
は同一符号で示す。なお、本発明の不揮発性記憶素子の
構造は、その製造方法の説明の中で示される。
に基づいて説明する。図１５も、フラッシュメモリセル
に適用した不揮発性記憶素子の製造工程順の断面図であ
る。ここで、図１１との構造の違いは、メモリセルのビ
ット線となる第１（２）拡散層２２，２２ａ（２３）と
ワード線３１間に厚い絶縁膜を形成する点にある。この
ようにすることで、ビット線とワード線間の寄生容量が
大幅に低減する。以下、第３の実施の形態と同様のもの
は同一符号で示す。なお、本発明の不揮発性記憶素子の
構造は、その製造方法の説明の中で示される。
【０１０４】第３の実施の形態で説明した図１３（ｂ）
の工程までは、ほぼ同じ工程を経てる。図１５（ｂ）に
示すように、溝用絶縁膜３４をウェットエッチングで除
去し、第３絶縁膜２６上に突起した埋込み導電膜３５を
形成する。
の工程までは、ほぼ同じ工程を経てる。図１５（ｂ）に
示すように、溝用絶縁膜３４をウェットエッチングで除
去し、第３絶縁膜２６上に突起した埋込み導電膜３５を
形成する。
【０１０５】次に、膜厚が１００ｎｍ程度のリン不純物
を含有する多結晶シリコン膜を全面に堆積させる。そし
て、この多結晶シリコン膜のエッチッバックを行い、図
１５（ａ）に示すように、サイドウォール導電膜とし
て、埋込み導電膜３５の側壁に第１短冊状導電膜３５
ａ、第２短冊状導電膜３５ｂを形成する。
を含有する多結晶シリコン膜を全面に堆積させる。そし
て、この多結晶シリコン膜のエッチッバックを行い、図
１５（ａ）に示すように、サイドウォール導電膜とし
て、埋込み導電膜３５の側壁に第１短冊状導電膜３５
ａ、第２短冊状導電膜３５ｂを形成する。
【０１０６】次に、図１５（ｂ）に示すように、上記埋
込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状
導電膜３５ｂをマスクにし、第１絶縁膜４，４ａ第２絶
縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオ
ン注入３７を行い、シリコン基板１表面に第１拡散層２
２，２２ａ、第２拡散層２３を形成する。
込み導電膜３５、第１短冊状導電膜３５ａ、第２短冊状
導電膜３５ｂをマスクにし、第１絶縁膜４，４ａ第２絶
縁膜５，５ａ、第３絶縁膜６，６ａを通したヒ素のイオ
ン注入３７を行い、シリコン基板１表面に第１拡散層２
２，２２ａ、第２拡散層２３を形成する。
【０１０７】次に、熱処理を施し上記第１拡散層２２，
２２ａ、第２拡散層２３の不純物拡散を行う。引き続い
て、ＣＶＤ法で全面に膜厚３００ｎｍ程度のシリコン酸
化膜を成膜し、上記埋込み導電膜３５、第１短冊状導電
膜３５ａ、第２短冊状導電膜３５ｂを研磨ストッパとし
て、上記シリコン酸化膜をＣＭＰ法で研磨し不要部分を
除去する。ここで、上記ＣＶＤ法によるシリコン酸化膜
の成膜では、反応ガスとしてモノシラン（ＳｉＨ４ ）
と亜酸化窒素（Ｎ２ Ｏ）を用い、成膜温度は７００℃
〜８００℃と高くする。すなわち、ＨＴＯ（Ｈｉｇｈ
Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を形成する。
２２ａ、第２拡散層２３の不純物拡散を行う。引き続い
て、ＣＶＤ法で全面に膜厚３００ｎｍ程度のシリコン酸
化膜を成膜し、上記埋込み導電膜３５、第１短冊状導電
膜３５ａ、第２短冊状導電膜３５ｂを研磨ストッパとし
て、上記シリコン酸化膜をＣＭＰ法で研磨し不要部分を
除去する。ここで、上記ＣＶＤ法によるシリコン酸化膜
の成膜では、反応ガスとしてモノシラン（ＳｉＨ４ ）
と亜酸化窒素（Ｎ２ Ｏ）を用い、成膜温度は７００℃
〜８００℃と高くする。すなわち、ＨＴＯ（Ｈｉｇｈ
Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を形成する。
【０１０８】このようにして、図１５（ｃ）に示すよう
に、第１拡散層２２，２２ａ、第２拡散層２３上部に膜
厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。
このＨＴＯ膜は段差被覆性に優れるために、上記短冊状
導電膜１７ａ間を完全に埋め込むようになる。更には、
上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
に、第１拡散層２２，２２ａ、第２拡散層２３上部に膜
厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。
このＨＴＯ膜は段差被覆性に優れるために、上記短冊状
導電膜１７ａ間を完全に埋め込むようになる。更には、
上記ＨＴＯ膜の絶縁性と品質は非常に高いものとなる。
【０１０９】次に、図１５（ｃ）に示すように、第２の
導電層として、膜厚が２００ｎｍ程度のタングステンシ
リサイド膜を全面に堆積させ、公知のリソグラフィ技術
とドライエッチング技術とで加工し、ワード線３１を形
成する。このワード線３１の形成工程において、埋込み
導電膜、３５第１短冊状導電膜３５ａ、第２短冊状導電
膜３５ｂも加工しゲート電極２９、第１ゲート電極端部
２９ａ、第２ゲート電極端部２９ｂを形成する。
導電層として、膜厚が２００ｎｍ程度のタングステンシ
リサイド膜を全面に堆積させ、公知のリソグラフィ技術
とドライエッチング技術とで加工し、ワード線３１を形
成する。このワード線３１の形成工程において、埋込み
導電膜、３５第１短冊状導電膜３５ａ、第２短冊状導電
膜３５ｂも加工しゲート電極２９、第１ゲート電極端部
２９ａ、第２ゲート電極端部２９ｂを形成する。
【０１１０】このようにして、図１５（ｃ）に示すよう
に、シリコン基板１上に第１拡散層２２，２２ａ、第２
拡散層２３等でもってメモリセルのビット線が形成さ
れ、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、第
３絶縁膜４でもって情報電荷の書き込み・消去の領域が
形成される。そして、ワード線３１が配設され、本発明
におけるメモリセルの基本構造ができあがる。
に、シリコン基板１上に第１拡散層２２，２２ａ、第２
拡散層２３等でもってメモリセルのビット線が形成さ
れ、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、第
３絶縁膜４でもって情報電荷の書き込み・消去の領域が
形成される。そして、ワード線３１が配設され、本発明
におけるメモリセルの基本構造ができあがる。
【０１１１】この場合には、第３の実施の形態で説明し
たのと同様な効果が生じる上に、拡散層上絶縁膜３９に
より、ワード線３１とビット線（第１，２拡散層２２，
２３）間の寄生容量が低減し、フラッシュメモリの動作
が全体的に高速になる。
たのと同様な効果が生じる上に、拡散層上絶縁膜３９に
より、ワード線３１とビット線（第１，２拡散層２２，
２３）間の寄生容量が低減し、フラッシュメモリの動作
が全体的に高速になる。
【０１１２】次に、本発明の第５の実施の形態を図１６
に基づいて説明する。図１６も、図１５で説明したのと
同様なフラッシュメモリセルに適用した不揮発性記憶素
子の断面図である。ここで、図１５との構造の違いは、
第２絶縁膜２５の両端側壁に第４絶縁膜を形成する点に
ある。以下、第３（４）の実施の形態と同様のものは同
一符号で示す。なお、本発明の不揮発性記憶素子の構造
は、その製造方法の説明の中で示される。
に基づいて説明する。図１６も、図１５で説明したのと
同様なフラッシュメモリセルに適用した不揮発性記憶素
子の断面図である。ここで、図１５との構造の違いは、
第２絶縁膜２５の両端側壁に第４絶縁膜を形成する点に
ある。以下、第３（４）の実施の形態と同様のものは同
一符号で示す。なお、本発明の不揮発性記憶素子の構造
は、その製造方法の説明の中で示される。
【０１１３】第４の実施の形態で説明した図１５（ｂ）
の工程までは、ほぼ同じ工程を経てる。すなわち、図１
６（ａ）に示すように、埋込み導電膜３５の側壁に第１
短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを形成す
る。そして、シリコン基板１表面に第１拡散層２２，２
２ａ、第２拡散層２３を形成する。
の工程までは、ほぼ同じ工程を経てる。すなわち、図１
６（ａ）に示すように、埋込み導電膜３５の側壁に第１
短冊状導電膜３５ａ、第２短冊状導電膜３５ｂを形成す
る。そして、シリコン基板１表面に第１拡散層２２，２
２ａ、第２拡散層２３を形成する。
【０１１４】次に、上記埋込み導電膜３５、第１短冊状
導電膜３５ａ、第２短冊状導電膜３５ｂをマスクにし
て、図１６（ｂ）に示すように、第３絶縁膜２６，第２
絶縁膜２５，第１絶縁膜２４を順次にドライエッチング
して除去する。
導電膜３５ａ、第２短冊状導電膜３５ｂをマスクにし
て、図１６（ｂ）に示すように、第３絶縁膜２６，第２
絶縁膜２５，第１絶縁膜２４を順次にドライエッチング
して除去する。
【０１１５】次に、ラジカル酸素あるいは酸素の活性種
の雰囲気で熱酸化を行う。ここで、酸素の活性種とは酸
素が励起状態になっているもので、酸素のイオン、酸素
の中性ラジカルである。このような酸素の活性種は、酸
素をプラズマ励起する、水素と酸素とを減圧下で反応さ
せる、オゾンを熱分解させる等で形成できる。
の雰囲気で熱酸化を行う。ここで、酸素の活性種とは酸
素が励起状態になっているもので、酸素のイオン、酸素
の中性ラジカルである。このような酸素の活性種は、酸
素をプラズマ励起する、水素と酸素とを減圧下で反応さ
せる、オゾンを熱分解させる等で形成できる。
【０１１６】上記熱酸化を酸素ラジカル雰囲気で行う
と、シリコン窒化膜から成る第２絶縁膜２５の側壁も容
易に酸化され、その領域にシリコン酸化膜が形成される
ようになる。このようにして、図１６（ｃ）に示すよう
に、シリコン窒化膜から成る第２絶縁膜２５は熱酸化さ
れ、この側壁に第４絶縁膜２７が形成される。また、同
様に埋込み導電膜３５、第１短冊状導電膜３５ａおよび
第２短冊状導電膜３５ｂ表面も熱酸化され側面酸化膜３
０が形成される。同時に、第１拡散層２２，２２ａおよ
び第２拡散層２３表面も熱酸化され酸化膜が形成され
る。
と、シリコン窒化膜から成る第２絶縁膜２５の側壁も容
易に酸化され、その領域にシリコン酸化膜が形成される
ようになる。このようにして、図１６（ｃ）に示すよう
に、シリコン窒化膜から成る第２絶縁膜２５は熱酸化さ
れ、この側壁に第４絶縁膜２７が形成される。また、同
様に埋込み導電膜３５、第１短冊状導電膜３５ａおよび
第２短冊状導電膜３５ｂ表面も熱酸化され側面酸化膜３
０が形成される。同時に、第１拡散層２２，２２ａおよ
び第２拡散層２３表面も熱酸化され酸化膜が形成され
る。
【０１１７】引き続いて、第４の実施の形態と同様にし
て、全面に膜厚３００ｎｍ程度のＨＴＯ膜をＣＶＤ法で
成膜し、上記埋込み導電膜３５、第１短冊状導電膜３５
ａ、第２短冊状導電膜３５ｂを研磨ストッパとして、上
記シリコン酸化膜をＣＭＰ法で研磨し不要部分を除去す
る。
て、全面に膜厚３００ｎｍ程度のＨＴＯ膜をＣＶＤ法で
成膜し、上記埋込み導電膜３５、第１短冊状導電膜３５
ａ、第２短冊状導電膜３５ｂを研磨ストッパとして、上
記シリコン酸化膜をＣＭＰ法で研磨し不要部分を除去す
る。
【０１１８】このようにして、図１６（ｄ）に示すよう
に、第１拡散層２２，２２ａ、第２拡散層２３上部に膜
厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。
このＨＴＯ膜は段差被覆性に優れるために、上記短冊状
導電膜間を完全に埋め込むようになる。更には、上記Ｈ
ＴＯ膜の絶縁性と品質は非常に高いものとなる。更に、
図１６（ｄ）に示すように、第２の導電層として、膜厚
が２００ｎｍ程度のタングステンシリサイド膜を全面に
堆積させ、公知のリソグラフィ技術とドライエッチング
技術とで加工し、ワード線３１を形成する。このワード
線３１の形成工程において、埋込み導電膜、３５第１短
冊状導電膜３５ａ、第２短冊状導電膜３５ｂも加工しゲ
ート電極２９、第１ゲート電極端部２９ａ、第２ゲート
電極端部２９ｂを形成する。
に、第１拡散層２２，２２ａ、第２拡散層２３上部に膜
厚が２００ｎｍ程度の拡散層上絶縁膜３９を形成する。
このＨＴＯ膜は段差被覆性に優れるために、上記短冊状
導電膜間を完全に埋め込むようになる。更には、上記Ｈ
ＴＯ膜の絶縁性と品質は非常に高いものとなる。更に、
図１６（ｄ）に示すように、第２の導電層として、膜厚
が２００ｎｍ程度のタングステンシリサイド膜を全面に
堆積させ、公知のリソグラフィ技術とドライエッチング
技術とで加工し、ワード線３１を形成する。このワード
線３１の形成工程において、埋込み導電膜、３５第１短
冊状導電膜３５ａ、第２短冊状導電膜３５ｂも加工しゲ
ート電極２９、第１ゲート電極端部２９ａ、第２ゲート
電極端部２９ｂを形成する。
【０１１９】このようにして、図１６（ｄ）に示すよう
に、シリコン基板１上に第１拡散層２２，２２ａ、第２
拡散層２３等でもってメモリセルのビット線が形成さ
れ、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、お
よび、その側壁を第４絶縁膜２７で封じられた第３絶縁
膜４でもって情報電荷の書き込み・消去の領域が形成さ
れる。そして、ワード線３１が配設され、本発明におけ
るメモリセルの基本構造ができあがる。
に、シリコン基板１上に第１拡散層２２，２２ａ、第２
拡散層２３等でもってメモリセルのビット線が形成さ
れ、ＯＮＯ構造となる第１絶縁膜２、第２絶縁膜３、お
よび、その側壁を第４絶縁膜２７で封じられた第３絶縁
膜４でもって情報電荷の書き込み・消去の領域が形成さ
れる。そして、ワード線３１が配設され、本発明におけ
るメモリセルの基本構造ができあがる。
【０１２０】この場合には、第４の実施の形態よりもメ
モリセルの情報電荷の保持特性が向上する。これは、第
２絶縁膜２５の側壁部が完全に第４絶縁膜２７で封じら
れるからである。
モリセルの情報電荷の保持特性が向上する。これは、第
２絶縁膜２５の側壁部が完全に第４絶縁膜２７で封じら
れるからである。
【０１２１】次に、本発明の第６の実施の形態について
図１７乃至図２１に基づいて説明する。図１７乃至図１
９は本発明のフラッシュメモリセルに適用した不揮発性
記憶素子の製造工程順の断面図であり、図２０と図２１
は製造工程順の平面図である。第１乃至第５の実施の形
態では、情報電荷の捕獲領域は、ＭＯＮＯＳ型トランジ
スタの第１および第２拡散層側に設けていた。これに対
して、第６の実施の形態では上記情報電荷の捕獲領域は
ＭＯＮＯＳ型トランジスタの片方の拡散層側に設ける。
なお、本発明の不揮発性記憶素子の構造は、その製造
方法の説明の中で示される。
図１７乃至図２１に基づいて説明する。図１７乃至図１
９は本発明のフラッシュメモリセルに適用した不揮発性
記憶素子の製造工程順の断面図であり、図２０と図２１
は製造工程順の平面図である。第１乃至第５の実施の形
態では、情報電荷の捕獲領域は、ＭＯＮＯＳ型トランジ
スタの第１および第２拡散層側に設けていた。これに対
して、第６の実施の形態では上記情報電荷の捕獲領域は
ＭＯＮＯＳ型トランジスタの片方の拡散層側に設ける。
なお、本発明の不揮発性記憶素子の構造は、その製造
方法の説明の中で示される。
【０１２２】図１７（ａ）に示すように、シリコン基板
４１の熱酸化で第１絶縁膜４２を形成し、ＣＶＤ法でシ
リコン窒化膜を成膜し第２絶縁膜４３を形成し、更に第
２絶縁膜４５のラジカル酸素を含む熱酸化で第３絶縁膜
４４を形成する。このようにした後、第３絶縁膜４４上
に膜厚２０ｎｍの無定型のシリコン層４５を形成する。
このようにして後、シリコン窒化膜を成膜しパターニン
グして短冊形状のダミー絶縁膜４６を形成する。
４１の熱酸化で第１絶縁膜４２を形成し、ＣＶＤ法でシ
リコン窒化膜を成膜し第２絶縁膜４３を形成し、更に第
２絶縁膜４５のラジカル酸素を含む熱酸化で第３絶縁膜
４４を形成する。このようにした後、第３絶縁膜４４上
に膜厚２０ｎｍの無定型のシリコン層４５を形成する。
このようにして後、シリコン窒化膜を成膜しパターニン
グして短冊形状のダミー絶縁膜４６を形成する。
【０１２３】次に、図１７（ｂ）に示すように、多結晶
シリコン膜の成膜とエッチバックとで上記ダミー絶縁膜
４６の側壁に第１サイドウォール導電膜４７を形成する
と共に、上記シリコン層４５をドライエッチングしパタ
ーニングする。ここで、第１サイドウォール導電膜４７
の幅寸法は５０ｎｍ程度にする。
シリコン膜の成膜とエッチバックとで上記ダミー絶縁膜
４６の側壁に第１サイドウォール導電膜４７を形成する
と共に、上記シリコン層４５をドライエッチングしパタ
ーニングする。ここで、第１サイドウォール導電膜４７
の幅寸法は５０ｎｍ程度にする。
【０１２４】次に、図１７（ｃ）に示すように、ダミー
絶縁膜４６と第１サイドウォール導電膜４７をマスクに
して、第３絶縁膜４４、第２絶縁膜４３および第１絶縁
膜４２をエッチングする。
絶縁膜４６と第１サイドウォール導電膜４７をマスクに
して、第３絶縁膜４４、第２絶縁膜４３および第１絶縁
膜４２をエッチングする。
【０１２５】次に、ラジカル酸素あるいは酸素の活性種
の雰囲気で熱酸化を行う。上記熱酸化を酸素ラジカル雰
囲気で行うと、シリコン窒化膜から成る第２絶縁膜４３
の側壁も容易に酸化され、その領域にシリコン酸化膜が
形成されるようになる。このようにして、図１７（ｄ）
に示すように、シリコン窒化膜から成る第２絶縁膜４３
は熱酸化され、この側壁に第４絶縁膜４８が形成され
る。
の雰囲気で熱酸化を行う。上記熱酸化を酸素ラジカル雰
囲気で行うと、シリコン窒化膜から成る第２絶縁膜４３
の側壁も容易に酸化され、その領域にシリコン酸化膜が
形成されるようになる。このようにして、図１７（ｄ）
に示すように、シリコン窒化膜から成る第２絶縁膜４３
は熱酸化され、この側壁に第４絶縁膜４８が形成され
る。
【０１２６】また、同様にシリコン窒化膜であるダミー
絶縁膜４６表面および第１サイドウォール導電膜４７表
面も熱酸化され側面酸化膜が形成される。同時に、シリ
コン基板１表面も熱酸化されゲート絶縁膜４９が形成さ
れる。ここで、ゲート絶縁膜４９の膜厚は５ｎｍ程度で
あり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積
層絶縁膜の実効的膜厚より薄くなる。
絶縁膜４６表面および第１サイドウォール導電膜４７表
面も熱酸化され側面酸化膜が形成される。同時に、シリ
コン基板１表面も熱酸化されゲート絶縁膜４９が形成さ
れる。ここで、ゲート絶縁膜４９の膜厚は５ｎｍ程度で
あり、第１絶縁膜４、第２絶縁膜５、第３絶縁膜６の積
層絶縁膜の実効的膜厚より薄くなる。
【０１２７】次に、再度、多結晶シリコン膜の成膜とエ
ッチバックを行い、図１８（ａ）に示すように、第１サ
イドウォール導電膜４７の側壁に第２サイドウォール導
電膜５０を形成するここで、第２サイドウォール導電膜
５０の幅寸法は１００ｎｍ程度にする。
ッチバックを行い、図１８（ａ）に示すように、第１サ
イドウォール導電膜４７の側壁に第２サイドウォール導
電膜５０を形成するここで、第２サイドウォール導電膜
５０の幅寸法は１００ｎｍ程度にする。
【０１２８】このようにした後、図１８（ｂ）に示すよ
うに、上記側面酸化膜およびダミー絶縁膜４６をエッチ
ング除去しシリコン層４５を露出させる。そして、図１
８（ｃ）に示すように、第１サイドウォール導電膜４７
および第２サイドウォール導電膜５０をマスクにして上
記シリコン層４５をエッチングし、ＯＮＯ構造の積層す
る絶縁膜を露出させる。
うに、上記側面酸化膜およびダミー絶縁膜４６をエッチ
ング除去しシリコン層４５を露出させる。そして、図１
８（ｃ）に示すように、第１サイドウォール導電膜４７
および第２サイドウォール導電膜５０をマスクにして上
記シリコン層４５をエッチングし、ＯＮＯ構造の積層す
る絶縁膜を露出させる。
【０１２９】次に、図１９（ａ）に示すように、上記第
１サイドウォール導電膜４７および第２サイドウォール
導電膜５０をマスクにしてヒ素のイオン注入を行い熱処
理を施す。このようにして、シリコン基板４１表面に第
１拡散層５１、第２拡散層５２を形成する。
１サイドウォール導電膜４７および第２サイドウォール
導電膜５０をマスクにしてヒ素のイオン注入を行い熱処
理を施す。このようにして、シリコン基板４１表面に第
１拡散層５１、第２拡散層５２を形成する。
【０１３０】次に、ＣＶＤ法で全面に膜厚３００ｎｍ程
度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜
４７および第２サイドウォール導電膜５０を研磨ストッ
パとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を
除去する。このようにして、第１拡散層５１、第２拡散
層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５
３を形成する。このＨＴＯ膜は段差被覆性に優れるため
に、上記第１サイドウォール導電膜４７間および第２サ
イドウォール導電膜５０間を完全に埋め込むようにな
る。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高い
ものとなる。
度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜
４７および第２サイドウォール導電膜５０を研磨ストッ
パとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を
除去する。このようにして、第１拡散層５１、第２拡散
層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５
３を形成する。このＨＴＯ膜は段差被覆性に優れるため
に、上記第１サイドウォール導電膜４７間および第２サ
イドウォール導電膜５０間を完全に埋め込むようにな
る。更には、上記ＨＴＯ膜の絶縁性と品質は非常に高い
ものとなる。
【０１３１】次に、図１９（ｂ）に示すように、第２の
導電層として、膜厚が２００ｎｍ程度のタングステンシ
リサイド膜を全面に堆積させ、公知のリソグラフィ技術
とドライエッチング技術とで加工し、ワード線５４を形
成する。このワード線５４の形成工程において、上記第
１サイドウォール導電膜４７および第２サイドウォール
導電膜５０も加工しゲート電極５５、ゲート電極端部５
６を形成する。ここで、ゲート電極５５およびゲート電
極端部５６はワード線５４に接続されている。このよう
にして、本発明のフラッシュメモリセルに適用した不揮
発性記憶素子ができあがる。
導電層として、膜厚が２００ｎｍ程度のタングステンシ
リサイド膜を全面に堆積させ、公知のリソグラフィ技術
とドライエッチング技術とで加工し、ワード線５４を形
成する。このワード線５４の形成工程において、上記第
１サイドウォール導電膜４７および第２サイドウォール
導電膜５０も加工しゲート電極５５、ゲート電極端部５
６を形成する。ここで、ゲート電極５５およびゲート電
極端部５６はワード線５４に接続されている。このよう
にして、本発明のフラッシュメモリセルに適用した不揮
発性記憶素子ができあがる。
【０１３２】次に、上記メモリセルに適用する不揮発性
記憶素子の製造方法をその平面図で概略説明する。
記憶素子の製造方法をその平面図で概略説明する。
【０１３３】図２０（ａ）に示すように、素子分離領域
５７を形成した後、図１７（ａ）で説明したように、第
１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４とシリ
コン層４５を形成する。そして、ダミー絶縁膜４６を形
成する。
５７を形成した後、図１７（ａ）で説明したように、第
１絶縁膜４２、第２絶縁膜４３、第３絶縁膜４４とシリ
コン層４５を形成する。そして、ダミー絶縁膜４６を形
成する。
【０１３４】次に、図２０（ｂ）の工程で、ダミー絶縁
膜４６の側壁部に第１サイドウォール導電膜４７および
第２サイドウォール導電膜５０を形成する。この工程が
図１８（ａ）の工程に対応する。
膜４６の側壁部に第１サイドウォール導電膜４７および
第２サイドウォール導電膜５０を形成する。この工程が
図１８（ａ）の工程に対応する。
【０１３５】次に、図２０（ｃ）に示すように、上記ダ
ミー絶縁膜４６およびシリコン層４５をエッチング除去
し、第１サイドウォール導電膜４７および第２サイドウ
ォール導電膜５０を残す。この工程が図１８（ｃ）の工
程に対応する。
ミー絶縁膜４６およびシリコン層４５をエッチング除去
し、第１サイドウォール導電膜４７および第２サイドウ
ォール導電膜５０を残す。この工程が図１８（ｃ）の工
程に対応する。
【０１３６】次に、図２０（ｄ）に示すように、全面に
ヒ素のイオン注入と熱処理を行い、第１拡散層５１、第
２拡散層５２を形成する。この工程が図１９（ａ）の工
程に対応する。
ヒ素のイオン注入と熱処理を行い、第１拡散層５１、第
２拡散層５２を形成する。この工程が図１９（ａ）の工
程に対応する。
【０１３７】次に、図２１（ａ）に示すように、第１サ
イドウォール導電膜４７間および第２サイドウォール導
電膜５０間に拡散層上絶縁膜５３を充填する。そして、
膜厚が２００ｎｍ程度のタングステンシリサイド膜を全
面に堆積させ、公知のリソグラフィ技術とドライエッチ
ング技術とで加工し、図２１（ｂ）に示すようにワード
線５４を配設する。更に、図２１（ｃ）に示すように、
ワード線５４をマスクにしたドライエッチングで上記第
１サイドウォール導電膜４７および第２サイドウォール
導電膜５０をパターニングする。このようにして、ゲー
ト電極５５、ゲート電極端部５６を形成する。
イドウォール導電膜４７間および第２サイドウォール導
電膜５０間に拡散層上絶縁膜５３を充填する。そして、
膜厚が２００ｎｍ程度のタングステンシリサイド膜を全
面に堆積させ、公知のリソグラフィ技術とドライエッチ
ング技術とで加工し、図２１（ｂ）に示すようにワード
線５４を配設する。更に、図２１（ｃ）に示すように、
ワード線５４をマスクにしたドライエッチングで上記第
１サイドウォール導電膜４７および第２サイドウォール
導電膜５０をパターニングする。このようにして、ゲー
ト電極５５、ゲート電極端部５６を形成する。
【０１３８】最後に、全面に層間絶縁膜を成膜し、所定
の領域にスルーホールを形成して、図２１（ｄ）に示す
ように、ビット線５８および接地線５９を配設する。
の領域にスルーホールを形成して、図２１（ｄ）に示す
ように、ビット線５８および接地線５９を配設する。
【０１３９】この場合には、メモリセルの情報電荷の捕
獲領域は１箇所になり、１ビット／１セル構成になる。
この場合でも、その保持特性は大幅に向上する。そし
て、拡散層上絶縁膜５３により、ワード線とビット線間
の寄生容量が低減し、フラッシュメモリの動作が全体的
に高速になる。
獲領域は１箇所になり、１ビット／１セル構成になる。
この場合でも、その保持特性は大幅に向上する。そし
て、拡散層上絶縁膜５３により、ワード線とビット線間
の寄生容量が低減し、フラッシュメモリの動作が全体的
に高速になる。
【０１４０】次に、本発明の第７の実施の形態を図２２
に基づいて説明する。図２２も、第６の実施の形態で説
明したのと同様なフラッシュメモリセルに適用した不揮
発性記憶素子の製造工程順の断面図である。ここで、第
６の実施の形態との違いは、第１拡散層５１、第２拡散
層５２上のＯＮＯ構造の積層絶縁膜を除去し、第２絶縁
膜４３の両端をシリコン酸化膜で封じる点にある。以
下、第６の実施の形態と同様のものは同一符号で示す。
なお、本発明の不揮発性記憶素子の構造は、その製造方
法の説明の中で示される。
に基づいて説明する。図２２も、第６の実施の形態で説
明したのと同様なフラッシュメモリセルに適用した不揮
発性記憶素子の製造工程順の断面図である。ここで、第
６の実施の形態との違いは、第１拡散層５１、第２拡散
層５２上のＯＮＯ構造の積層絶縁膜を除去し、第２絶縁
膜４３の両端をシリコン酸化膜で封じる点にある。以
下、第６の実施の形態と同様のものは同一符号で示す。
なお、本発明の不揮発性記憶素子の構造は、その製造方
法の説明の中で示される。
【０１４１】図２２（ａ）および（ｂ）に示す工程まで
は、第６の実施の形態で説明した図１８（ｃ）までの工
程とほぼ同じである。すなわち、第１サイドウォール導
電膜４７および第２サイドウォール導電膜５０をマスク
にしたエッチングでシリコン層４５を露出させる。更
に、第１サイドウォール導電膜４７および第２サイドウ
ォール導電膜５０をマスクにして上記シリコン層４５を
エッチングし、積層する第１絶縁膜４２、第２絶縁膜４
３、第３絶縁膜４４を露出させる。
は、第６の実施の形態で説明した図１８（ｃ）までの工
程とほぼ同じである。すなわち、第１サイドウォール導
電膜４７および第２サイドウォール導電膜５０をマスク
にしたエッチングでシリコン層４５を露出させる。更
に、第１サイドウォール導電膜４７および第２サイドウ
ォール導電膜５０をマスクにして上記シリコン層４５を
エッチングし、積層する第１絶縁膜４２、第２絶縁膜４
３、第３絶縁膜４４を露出させる。
【０１４２】そして、図２２（ｃ）に示すように、上記
第１サイドウォール導電膜４７および第２サイドウォー
ル導電膜５０をマスクにしてヒ素のイオン注入を行い熱
処理を施す。このようにして、シリコン基板４１表面に
第１拡散層５１、第２拡散層５２を形成する。次に、上
記第１サイドウォール導電膜４７および第２サイドウォ
ール導電膜５０をマスクにしたエッチングで、上記第１
拡散層５１および第２拡散層５２上に積層する第１絶縁
膜４２、第２絶縁膜４３、第３絶縁膜４４を除去する。
このようにして、第２絶縁膜４３の端部を露出させる。
第１サイドウォール導電膜４７および第２サイドウォー
ル導電膜５０をマスクにしてヒ素のイオン注入を行い熱
処理を施す。このようにして、シリコン基板４１表面に
第１拡散層５１、第２拡散層５２を形成する。次に、上
記第１サイドウォール導電膜４７および第２サイドウォ
ール導電膜５０をマスクにしたエッチングで、上記第１
拡散層５１および第２拡散層５２上に積層する第１絶縁
膜４２、第２絶縁膜４３、第３絶縁膜４４を除去する。
このようにして、第２絶縁膜４３の端部を露出させる。
【０１４３】次に、ＣＶＤ法で全面に膜厚３００ｎｍ程
度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜
４７および第２サイドウォール導電膜５０を研磨ストッ
パとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を
除去する。このようにして、第１拡散層５１、第２拡散
層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５
３を形成する。この拡散層上絶縁膜５３により上記第２
絶縁膜４３の端部は完全にシリコン酸化膜で封じられる
ことになる。
度のＨＴＯ膜を成膜し、上記第１サイドウォール導電膜
４７および第２サイドウォール導電膜５０を研磨ストッ
パとして、上記ＨＴＯ膜をＣＭＰ法で研磨し不要部分を
除去する。このようにして、第１拡散層５１、第２拡散
層５２上部に膜厚が２００ｎｍ程度の拡散層上絶縁膜５
３を形成する。この拡散層上絶縁膜５３により上記第２
絶縁膜４３の端部は完全にシリコン酸化膜で封じられる
ことになる。
【０１４４】そして、図２２（ｄ）に示すように、第２
の導電層として、膜厚が２００ｎｍ程度のタングステン
シリサイド膜を全面に堆積させ、公知のリソグラフィ技
術とドライエッチング技術とで加工し、ワード線５４を
形成する。このワード線５４の形成工程において、上記
第１サイドウォール導電膜４７および第２サイドウォー
ル導電膜５０も加工しゲート電極５５、ゲート電極端部
５６を形成する。ここで、ゲート電極５５およびゲート
電極端部５６はワード線５４に接続されている。このよ
うにして、本発明のフラッシュメモリセルに適用した不
揮発性記憶素子ができあがる。
の導電層として、膜厚が２００ｎｍ程度のタングステン
シリサイド膜を全面に堆積させ、公知のリソグラフィ技
術とドライエッチング技術とで加工し、ワード線５４を
形成する。このワード線５４の形成工程において、上記
第１サイドウォール導電膜４７および第２サイドウォー
ル導電膜５０も加工しゲート電極５５、ゲート電極端部
５６を形成する。ここで、ゲート電極５５およびゲート
電極端部５６はワード線５４に接続されている。このよ
うにして、本発明のフラッシュメモリセルに適用した不
揮発性記憶素子ができあがる。
【０１４５】この場合でも、メモリセルの情報電荷の捕
獲領域は１箇所になり、１ビット／１セル構成になる。
そして、その保持特性は大幅に向上し、ワード線とビッ
ト線間の寄生容量が低減してフラッシュメモリの動作が
全体的に高速になる。
獲領域は１箇所になり、１ビット／１セル構成になる。
そして、その保持特性は大幅に向上し、ワード線とビッ
ト線間の寄生容量が低減してフラッシュメモリの動作が
全体的に高速になる。
【０１４６】上述した実施の形態では、ＭＯＮＯＳ型ト
ランジスタを構成する第１絶縁膜、第３絶縁膜をシリコ
ン酸化膜で形成し、第２絶縁膜をシリコン窒化膜で形成
する場合について説明した。本発明は、このような構成
に限定されるものではなく、第２絶縁膜としてタンタル
酸化膜、ハフニウム酸化膜のような金属酸化膜を用いて
もよい。更には、第２絶縁膜としてシリコン酸化膜の表
面を熱窒化した改質層を用いてもよい。
ランジスタを構成する第１絶縁膜、第３絶縁膜をシリコ
ン酸化膜で形成し、第２絶縁膜をシリコン窒化膜で形成
する場合について説明した。本発明は、このような構成
に限定されるものではなく、第２絶縁膜としてタンタル
酸化膜、ハフニウム酸化膜のような金属酸化膜を用いて
もよい。更には、第２絶縁膜としてシリコン酸化膜の表
面を熱窒化した改質層を用いてもよい。
【０１４７】上述した実施の形態の場合では、不揮発性
半導体記憶装置の情報電荷は層状の第２絶縁膜の捕獲領
域に捕獲されて保持される。本発明を更に発展させる
と、情報電荷が上記層状でなく孤立絶縁体（孤立物質
体）である例えば半球状あるいはドット状に孤立する絶
縁体に捕獲され保持されるようにできる。例えば、孤立
絶縁体は径が３ｎｍ程度（１０ｎｍ以下）の半球状のシ
リコン窒化物である。この半球状のシリコン窒化物は、
ジクロールシラン（ＳｉＨ２ ｃｌ２ ）とＮＨ３を反
応ガスとする減圧ＣＶＤ法で生成できる。この反応ガス
であると、シリコン窒化膜の成膜初期において核形成が
起こる。この核が適当な大きさになるところで上記成膜
を終えると、上述したような半球状のシリコン窒化物を
生成する。
半導体記憶装置の情報電荷は層状の第２絶縁膜の捕獲領
域に捕獲されて保持される。本発明を更に発展させる
と、情報電荷が上記層状でなく孤立絶縁体（孤立物質
体）である例えば半球状あるいはドット状に孤立する絶
縁体に捕獲され保持されるようにできる。例えば、孤立
絶縁体は径が３ｎｍ程度（１０ｎｍ以下）の半球状のシ
リコン窒化物である。この半球状のシリコン窒化物は、
ジクロールシラン（ＳｉＨ２ ｃｌ２ ）とＮＨ３を反
応ガスとする減圧ＣＶＤ法で生成できる。この反応ガス
であると、シリコン窒化膜の成膜初期において核形成が
起こる。この核が適当な大きさになるところで上記成膜
を終えると、上述したような半球状のシリコン窒化物を
生成する。
【０１４８】更には、上記情報電荷の捕獲領域として
は、不連続に孤立する、すなわち、半球状あるいはドッ
ト状に形成される、シリコン、シリコンゲルマニウムあ
るいは高融点金属から成る孤立物質体あってもよい。
は、不連続に孤立する、すなわち、半球状あるいはドッ
ト状に形成される、シリコン、シリコンゲルマニウムあ
るいは高融点金属から成る孤立物質体あってもよい。
【０１４９】上記の場合には、情報電荷の書き込み領域
（捕獲領域）は、孤立物質体内に在るトラップ中心ある
いは孤立物質体の周囲のシリコン酸化膜との界面領域に
なる。そして、捕獲領域は高い絶縁性を有するシリコン
酸化膜で分離された状態になる。このために、孤立物質
体に書き込まれた電子はその領域に閉じこめられ、情報
電荷の保持特性が更に向上する。このような孤立物質体
は、不連続に孤立して形成される物質体であり、それぞ
れの物質体は絶縁性の高い別の絶縁材料で互いに分離で
きるような姿態であればよい。このような孤立物質体と
しては、半球状あるいはドット状の他に島状、柱状の構
造になるものであってもよい。
（捕獲領域）は、孤立物質体内に在るトラップ中心ある
いは孤立物質体の周囲のシリコン酸化膜との界面領域に
なる。そして、捕獲領域は高い絶縁性を有するシリコン
酸化膜で分離された状態になる。このために、孤立物質
体に書き込まれた電子はその領域に閉じこめられ、情報
電荷の保持特性が更に向上する。このような孤立物質体
は、不連続に孤立して形成される物質体であり、それぞ
れの物質体は絶縁性の高い別の絶縁材料で互いに分離で
きるような姿態であればよい。このような孤立物質体と
しては、半球状あるいはドット状の他に島状、柱状の構
造になるものであってもよい。
【０１５０】上述した実施の形態においては、ＯＮＯ構
造の積層の絶縁膜上にシリコン層を形成すると、シリコ
ン層は製造工程の中で、上記ＯＮＯ構造の積層の絶縁膜
を損傷等から保護する機能を有する。そして、本発明に
おいて信頼性の高い不揮発性記憶素子を形成することが
容易になる。
造の積層の絶縁膜上にシリコン層を形成すると、シリコ
ン層は製造工程の中で、上記ＯＮＯ構造の積層の絶縁膜
を損傷等から保護する機能を有する。そして、本発明に
おいて信頼性の高い不揮発性記憶素子を形成することが
容易になる。
【０１５１】また、上述した実施の形態において、ゲー
ト電極材料として、多結晶シリコン膜の代わりにシリコ
ンゲルマニウム膜を用いてもよい。
ト電極材料として、多結晶シリコン膜の代わりにシリコ
ンゲルマニウム膜を用いてもよい。
【０１５２】本発明は、上記の実施の形態に限定され
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
ず、本発明の技術思想の範囲内において、実施の形態が
適宜変更され得る。
【０１５３】
【発明の効果】本発明の不揮発性記憶素子をフラッシュ
メモリに適用すると、その情報保持の特性が大幅に向上
する。そして、その動作、特に蓄積情報の読み出し動作
の高速化および低電圧化が促進され、フラッシュメモリ
での情報電荷の書き込み動作／消去動作は更に高速にな
る。このようにして、フラッシュメモリの大容量化、高
機能化、多機能化が容易になる。また、本発明によりメ
モリセルを構成するワード線あるいはビット線の低抵抗
化が容易になり、メモリセル領域での伝送遅延が大幅に
低減する。
メモリに適用すると、その情報保持の特性が大幅に向上
する。そして、その動作、特に蓄積情報の読み出し動作
の高速化および低電圧化が促進され、フラッシュメモリ
での情報電荷の書き込み動作／消去動作は更に高速にな
る。このようにして、フラッシュメモリの大容量化、高
機能化、多機能化が容易になる。また、本発明によりメ
モリセルを構成するワード線あるいはビット線の低抵抗
化が容易になり、メモリセル領域での伝送遅延が大幅に
低減する。
【０１５４】更には、本発明をフラッシュメモリに適用
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
すると、その製品の量産製造が非常に容易になりその製
造コストが大幅に低減する。
【０１５５】そして、上記のようなフラッシュメモリの
特性の大幅な向上はこのデバイスの用途を拡大し、新た
な用途領域をも開拓する。
特性の大幅な向上はこのデバイスの用途を拡大し、新た
な用途領域をも開拓する。
【図１】本発明の第１の実施の形態を説明するための不
揮発性記憶素子の断面図である。
揮発性記憶素子の断面図である。
【図２】本発明の不揮発性記憶素子の動作を説明するた
めの断面図である。
めの断面図である。
【図３】本発明の第１の実施の形態を説明するための不
揮発性記憶素子の製造工程順の断面図である。
揮発性記憶素子の製造工程順の断面図である。
【図４】上記工程の続きを説明するための不揮発性記憶
素子の製造工程順の断面図である。
素子の製造工程順の断面図である。
【図５】上記の続きの製造工程順の断面図である。
【図６】本発明の第１の実施の形態を説明するための不
揮発性記憶素子の別の製造工程順の断面図である。
揮発性記憶素子の別の製造工程順の断面図である。
【図７】上記の続きの製造工程順の断面図である。
【図８】上記の続きの製造工程順の断面図である。
【図９】本発明の第２の実施の形態を説明するための不
揮発性記憶素子の断面図である。
揮発性記憶素子の断面図である。
【図１０】本発明の第２の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１１】本発明の第３の実施の形態を説明するための
不揮発性記憶素子の断面図である。
不揮発性記憶素子の断面図である。
【図１２】本発明の第３の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１３】上記の続きの製造工程順の断面図である。
【図１４】本発明の第３の実施の形態を説明するための
不揮発性記憶素子の製造工程順の平面図である。
不揮発性記憶素子の製造工程順の平面図である。
【図１５】本発明の第４の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１６】本発明の第５の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１７】本発明の第６の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図１８】上記の続きの製造工程順の断面図である。
【図１９】上記の続きの製造工程順の断面図である。
【図２０】本発明の第６の実施の形態を説明するための
不揮発性記憶素子の製造工程順の平面図である。
不揮発性記憶素子の製造工程順の平面図である。
【図２１】上記の続きの製造工程順の平面図である。
【図２２】本発明の第７の実施の形態を説明するための
不揮発性記憶素子の製造工程順の断面図である。
不揮発性記憶素子の製造工程順の断面図である。
【図２３】第１の従来例を説明するための不揮発性記憶
素子の断面図である。
素子の断面図である。
【図２４】第１の従来例の不揮発性記憶素子の動作を説
明するための断面図である。
明するための断面図である。
【図２５】第１の従来例の不揮発性記憶素子の動作を説
明するための断面図である。
明するための断面図である。
【図２６】第１の従来例の課題を説明するための断面図
である。
である。
【図２７】第２の従来例を説明するための不揮発性記憶
素子の断面図である。
素子の断面図である。
１，２１，４１ シリコン基板
２，２２，２２ａ，５１ 第１拡散層
３，２３，２３ａ．５２ 第２拡散層
４，４ａ，２４，４２ 第１絶縁膜
５，５ａ，２５，４３ 第２絶縁膜
６，６ａ，２６，４４ 第３絶縁膜
７，７ａ，２７，４８ 第４絶縁膜
８，２８，４９ ゲート絶縁膜
９，２９，５５ ゲート電極
９ａ，２９ａ 第１ゲート電極端部
９ｂ，２９ｂ 第２ゲート電極端部
９ｃ 第３ゲート電極端部
９ｄ 第４ゲート電極端部
１０ 捕獲領域
１１，３２ 溝用絶縁膜
１２，３３ レジストマスク
１３，３４ 溝
１４，３０ 側面酸化膜
１５，３５ 埋込み導電膜
１６，１６ａ，１６ｂ 多結晶シリコン層
１７ 第１エクステンション領域
１８ 第２エクステンション領域
３１，５４ ワード線
３５ａ 第１短冊状導電膜
３５ｂ 第２短冊状導電膜
３６ 導電体膜
３７ イオン
３８ ウェル層
３９，５３ 拡散層上絶縁膜
４６ ダミー絶縁膜
４７ 第１サイドウォール導電膜
５０ 第２サイドウォール導電膜
５６ ゲート電極端部
５７ 素子分離領域
５８ ビット線
５９ 接地線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP17 EP18 EP24 EP28 EP49
EP63 EP68 ER02 ER09 ER11
ER22 ER30 GA01 GA05 JA05
JA35 JA39 JA53 JA60 KA08
PR06 PR09 PR12 PR40 ZA21
5F101 BA45 BA54 BB03 BB08 BC11
BD07 BD10 BE02 BE05 BE07
BF05 BH03
Claims (20)
- 【請求項１】 半導体基板表面に第１の拡散層と第２の
拡散層とがゲート電極を挟んで形成されその間がチャネ
ル領域とされ、前記チャネル領域であって前記第１の拡
散層あるいは第２の拡散層に隣接する領域に第１の絶縁
層、第２の絶縁層、第３の絶縁層の順に積層した積層絶
縁膜が形成され、前記チャネル領域であって前記積層絶
縁膜の形成されていない領域に第４の絶縁層が形成さ
れ、前記第２の絶縁層の側壁に第５の絶縁層が形成さ
れ、前記積層絶縁膜および第４の絶縁層が前記ゲート電
極で被覆されていることを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 前記第４の絶縁層の単位面積当たりの容
量値は前記積層絶縁膜の単位面積当たりの容量値より大
きいことを特徴とする請求項１記載の不揮発性半導体記
憶装置。 - 【請求項３】 前記積層絶縁膜は、シリコン酸化膜（第
３の絶縁層）／シリコン窒化膜（第２の絶縁層）／シリ
コン酸化膜（第１の絶縁層）で構成され、前記第５の絶
縁層はシリコン酸化膜で構成されることを特徴とする請
求項１または請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】 前記ゲート電極の断面がＴ字形状に形成
されていることを特徴とする請求項１、請求項２または
請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記ゲート電極の端部は前記積層絶縁膜
を挟んで前記第１の拡散層あるいは第２の拡散層とオー
バラップしていることを特徴とする請求項１から請求項
４のうち１つの請求項に記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記ゲート電極において、前記ゲート電
極の中心部と端部とでその材質が異なることを特徴とす
る請求項１から請求項５のうち１つの請求項に記載の不
揮発性半導体記憶装置。 - 【請求項７】 請求項１から請求項６のいずれかに記載
の不揮発性半導体記憶装置でもってメモリセルが構成さ
れ、該メモリセルのワード線は前記ゲート電極に被着し
ており、前記第１の拡散層あるいは第２の拡散層で前記
メモリセルのビット線が形成されていることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項８】 半導体基板表面に第１の絶縁層、第２の
絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜を
形成し前記第３の絶縁層上に溝用絶縁膜を形成する工程
と、 前記溝用絶縁膜の所定の領域に溝を形成し該溝部に在る
前記積層絶縁膜を除去して半導体基板表面を露出させる
工程と、 前記露出した半導体基板表面および露出した前記第２の
絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の
絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそ
れぞれ形成する工程と、 前記熱酸化後、前記溝を充填する第１の導電膜を成膜す
る工程と、 前記第１の導電膜を化学機械研磨あるいはエッチングし
不要部を除去して前記溝部にゲート電極を形成する工程
と、 前記溝用絶縁膜を除去した後、前記ゲート電極および前
記第３の絶縁層に被着する第２の導電膜を形成する工程
と、 前記第２の導電膜をエッチバックし前記ゲート電極の側
壁部に前記第２の導電膜から成るサイドウォール導電膜
を形成する工程と、 前記ゲート電極および前記サイドウォール導電膜をマス
クにしたイオン注入により前記半導体基板表面に不純物
を導入し第１の拡散層と第２の拡散層を形成する工程
と、を含むことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項９】 前記第１の導電膜は高融点金属のポリサ
イド膜であり、前記第２の導電膜は不純物含有の多結晶
シリコン膜であることを特徴とする請求項８記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項１０】 半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜
を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工
程と、 前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形
成し該溝部に在る前記積層絶縁膜を除去して半導体基板
表面を露出させる工程と、 前記露出した半導体基板表面および露出した前記第２の
絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の
絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそ
れぞれ形成する工程と、 前記熱酸化後、前記溝を充填する第１の導電膜を成膜す
る工程と、 前記第１の導電膜を化学機械研磨あるいはエッチングし
不要部を除去して前記溝部にゲート電極を埋め込んで形
成する工程と、 前記溝用絶縁膜を除去した後、前記ゲート電極および積
層絶縁膜に被着する第２の導電膜を形成する工程と、 前記ゲート電極をマスクにしたイオン注入により前記半
導体基板表面に不純物を導入し第１の拡散層と第２の拡
散層を形成する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記ゲート電極を加工する工程と、を含むことを特徴とす
る不揮発性半導体記憶装置の製造方法。 - 【請求項１１】 半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜
を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工
程と、 前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形
成し該溝部に在る前記積層絶縁膜を除去して半導体基板
表面を露出させる工程と、 前記露出した半導体基板表面および露出した前記第２の
絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の
絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそ
れぞれ形成する工程と、 前記熱酸化後、前記溝を充填する第１の導電膜を成膜す
る工程と、 前記第１の導電膜を化学機械研磨あるいはエッチングし
不要部を除去して前記溝部にゲート電極を埋め込んで形
成する工程と、 前記溝用絶縁膜を除去した後、前記短冊状パターンのゲ
ート電極の側壁部にサイドウォール導電膜を形成する工
程と、 前記ゲート電極および前記サイドウォール導電膜をマス
クにしたイオン注入により前記半導体基板表面に不純物
を導入し第１の拡散層と第２の拡散層を形成する工程
と、 前記ゲート電極、積層絶縁膜あるいは該積層絶縁膜上に
形成する拡散層上絶縁膜に被着する第２の導電膜を形成
する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記ゲート電極と前記サイドウォール導電膜を加工する工
程と、を含むことを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項１２】 半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜
を形成し前記第３の絶縁層上に溝用絶縁膜を形成する工
程と、 前記溝用絶縁膜の所定の領域に短冊状パターンの溝を形
成し該溝部に在る前記積層絶縁膜を除去して半導体基板
表面を露出させる工程と、 前記露出した半導体基板表面および露出した前記第２の
絶縁層の側壁を熱酸化し、前記半導体基板表面に第４の
絶縁層を、前記第２の絶縁層の側壁に第５の絶縁層をそ
れぞれ形成する工程と、 前記熱酸化後、前記溝を充填する第１の導電膜を成膜す
る工程と、 前記第１の導電膜を化学機械研磨あるいはエッチングし
不要部を除去して前記溝部にゲート電極を埋め込んで形
成する工程と、 前記溝用絶縁膜を除去した後、前記短冊状パターンのゲ
ート電極の側壁部にサイドウォール導電膜を形成する工
程と、 前記ゲート電極および前記サイドウォール導電膜をマス
クにしたイオン注入により前記半導体基板表面に不純物
を導入し第１の拡散層と第２の拡散層を形成する工程
と、 前記ゲート電極および前記サイドウォール導電膜をマス
クにしたエッチングで所定領域の積層絶縁膜を除去して
前記第１の拡散層と第２の拡散層を露出させる工程と、 前記所定領域の露出した前記第１の拡散層と第２の拡散
層表面および前記エッチングで露出する前記第２の絶縁
層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の
絶縁層を形成する工程と、 前記ゲート電極、前記サイドウォール導電膜、前記第１
の拡散層と第２の拡散層上の拡散層上絶縁膜に被着する
第２の導電膜を形成する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記ゲート電極と前記サイドウォール導電膜を加工する工
程と、を含むことを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項１３】 半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜
を形成し前記第３の絶縁層上に所定のパターンを有する
ダミー用絶縁膜を形成する工程と、 前記ダミー用絶縁膜の側壁に第１のサイドウォール導電
膜を形成した後、前記ダミー用絶縁膜および前記第１の
サイドウォール導電膜をマスクにしたエッチングで前記
積層絶縁膜を除去して半導体基板表面を露出させる工程
と、 前記露出した半導体基板表面およびエッチングで露出す
る前記第２の絶縁層の側壁を熱酸化し、前記半導体基板
表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５
の絶縁層をそれぞれ形成する工程と、 前記第４の絶縁層上であって前記第１のサイドウォール
導電膜の側壁に第２のサイドウォール導電膜を形成する
工程と、 前記ダミー用絶縁膜を除去した後、前記第１のサイドウ
ォール導電膜および前記第２のサイドウォール導電膜を
マスクにしたイオン注入により前記半導体基板表面に不
純物を導入し第１の拡散層と第２の拡散層を形成する工
程と、 前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を
形成する工程と、 前記第１のサイドウォール導電膜、前記第２のサイドウ
ォール導電膜および前記拡散層上絶縁膜に被着する第２
の導電膜を形成する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記第１のサイドウォール導電膜および第２のサイドウォ
ール導電膜を加工する工程と、を含むことを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 半導体基板表面に第１の絶縁層、第２
の絶縁層、第３の絶縁層をこの順に積層して積層絶縁膜
を形成し前記第３の絶縁層上に所定のパターンを有する
ダミー用絶縁膜を形成する工程と、 前記ダミー用絶縁膜の側壁に第１のサイドウォール導電
膜を形成した後、前記ダミー用絶縁膜および前記第１の
サイドウォール導電膜をマスクにしたエッチングで前記
積層絶縁膜を除去して半導体基板表面を露出させる工程
と、 前記露出した半導体基板表面およびエッチングで露出す
る前記第２の絶縁層の側壁を熱酸化し、前記半導体基板
表面に第４の絶縁層を、前記第２の絶縁層の側壁に第５
の絶縁層をそれぞれ形成する工程と、 前記第４の絶縁層上であって前記第１のサイドウォール
導電膜の側壁に第２のサイドウォール導電膜を形成する
工程と、 前記ダミー用絶縁膜を除去した後、前記第１のサイドウ
ォール導電膜および前記第２のサイドウォール導電膜を
マスクにしたイオン注入により前記半導体基板表面に不
純物を導入し第１の拡散層と第２の拡散層を形成する工
程と、 前記第１のサイドウォール導電膜および前記第２のサイ
ドウォール導電膜をマスクにしたエッチングで所定領域
の積層絶縁膜を除去して前記第１の拡散層と第２の拡散
層を露出させる工程と、 前記所定領域の露出した前記第１の拡散層と第２の拡散
層表面および前記エッチングで露出する前記第２の絶縁
層の側壁を熱酸化し、前記第２の絶縁層の側壁に第５の
絶縁層を形成する工程と、 前記ダミー用絶縁膜を除去した領域に拡散層上絶縁膜を
形成する工程と、 前記第１のサイドウォール導電膜、前記第２のサイドウ
ォール導電膜および前記拡散層上絶縁膜に被着する第２
の導電膜を形成する工程と、 前記第２の導電膜を加工し配線層を形成すると同時に前
記第１のサイドウォール導電膜および第２のサイドウォ
ール導電膜を加工する工程と、を含むことを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項１５】 前記第１の導電膜は不純物含有の多結
晶シリコン膜であり前記第２の導電膜は高融点金属のポ
リサイド膜であることを特徴とする請求項１０、請求項
１１または請求項１２記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項１６】 前記第３の絶縁層と前記溝用絶縁膜あ
るいは前記ダミー用絶縁膜との間に不純物含有のシリコ
ン層を形成することを特徴とする請求項８から請求項１
５のうち１つの請求項に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項１７】 前記積層絶縁膜は、シリコン酸化膜
（第３の絶縁層）／シリコン窒化膜（第２の絶縁層）／
シリコン酸化膜（第１の絶縁層）で構成され、前記第５
の絶縁層はシリコン酸化膜で構成されることを特徴とす
る請求項８から請求項１６のうち１つの請求項に記載の
不揮発性半導体記憶装置の製造方法。 - 【請求項１８】 前記第５の絶縁層は、前記第２の絶縁
層を活性酸素の雰囲気で熱酸化して形成することを特徴
とする請求項８から請求項１７のうち１つの請求項に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項１９】 半導体基板表面に第１の拡散層と第２
の拡散層とがゲート電極を挟んで形成されその間がチャ
ネル領域とされ、前記チャネル領域であって前記第１の
拡散層あるいは第２の拡散層に隣接する領域上に順に第
１の絶縁層、孤立物質体、第３の絶縁層が形成され、前
記チャネル領域であって前記第１の絶縁層、孤立物質
体、第３の絶縁層の形成されていない領域に第４の絶縁
層が形成され、前記第１の絶縁層、孤立物質体、第３の
絶縁層および第４の絶縁層が前記ゲート電極で被覆され
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２０】 前記第１の絶縁層、第３の絶縁層はシ
リコン酸化膜で構成され、前記孤立物質体は窒化シリコ
ン、シリコン、シリコンゲルマニウムあるいは高融点金
属で構成されることを特徴とする請求項１９記載の不揮
発性半導体記憶装置。
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