JP2004179387A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】不揮発性半導体記憶装置の高信頼化、微細化を図る。
【解決手段】シリコン基板２０１に形成されたｐ型ウェル２０２中のソース・ドレイン拡散層２０６、２０６’、シリコン酸化膜２０８と２１１との間に位置する電荷を蓄積するためのシリコンナイトライドドット２１０、制御ゲート２１２、補助ゲート２０４ａ及び２０４ａ’を有するメモリセルを形成し、ドレイン（２０６’）側のシリコンナイトライドドット（Ａ部）もしくはソース（２０６）側のシリコンナイトライドドットに電子を蓄積することにより書き込みを行う。このように電荷蓄積部であるシリコンナイトライドをドット状としたので、チャネル方向の電荷移動が抑制され、ソース端とドレイン端部の電荷が混じりあうことを防止でき、電荷保持特性が向上する。また、ゲート長を短くしても、電荷保持特性を確保できる。
【選択図】 図３９

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びその製造方法に係り、特に高集積化、高信頼化を実現する方法に関するものである。
【０００２】
【従来の技術】
フラッシュメモリに代表される不揮発性半導体記憶装置は携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソーナルコンピュータやデジタルスチルカメラ、デジタルビデオカメラ等の小型携帯情報機器のファイルとして急速に需要が拡大している。
【０００３】
その市場の拡大にはビット当りのメモリセル面積縮小によるコスト低減が必須であり、これを実現するため、１つのメモリセルに２ビット分のデータを記憶する技術が各種提案されている。
【０００４】
そのうちの１つとして、例えば、特許文献１及び特許文献２に開示されたような、シリコンナイトライド膜中の離散トラップに電荷を蓄積する技術がある。
【０００５】
この種のメモリセルは、例えば図８５に示すように、シリコン基板１０１中のｐ型ウェル１０２、ウェル中のソース・ドレイン拡散層１０３、１０３’、電荷蓄積膜であるシリコンナイトライド膜１１１、制御ゲート１０９、及びｐ型ウェル１０２とシリコンナイトライド膜１１１を分離するシリコン酸化膜１０５、制御ゲート１０９とシリコンナイトライド膜１１１を分離するシリコン酸化膜１０８から構成されている。制御ゲート１０９は行方向に接続されワード線を構成している。ソース・ドレイン拡散層１０３、１０３’は隣接するメモリセルの拡散層を共用する。１０４は、分離領域である。
【０００６】
本メモリセルは、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート絶縁膜を、シリコン酸化膜（ＳｉＯ２）／シリコンナイトライド膜（ＳｉＮ）／シリコン酸化膜（ＳｉＯ２）とした、いわゆるＯＮＯ膜としていることから、ＭＯＮＯＳ型の不揮発性半導体記憶装置と呼ばれている。
【０００７】
上記特許文献１や２においては、１つのメモリセルに２ビットを記憶するため、書込みにチャネルホットエレクトロン注入を用い、電圧印加条件により、ソース１０３及びドレイン１０３’の両端部上のシリコンナイトライド膜１１１中トラップに電子を注入する。
【０００８】
まず、ドレイン１０３’の端部上のシリコン窒化膜に電子を注入する際は、図８６に示すように、ワード線（制御ゲート）１０９、ドレイン１０３’にそれぞれ独立した正の電圧を印加し、ｐ型ウェル１０２、ソース１０３は０Ｖとする。これによりドレイン端部のチャネルでホットエレクトロンが発生し、その上部にあるシリコンナイトライド膜１１１（図８６のＡ部）に電子が注入、蓄積される。
【０００９】
一方、ソース１０３の端部上のシリコンナイトライド膜（図８７のＢ部）に電子を注入、蓄積する際は、図８７のように、ワード線１０９、ソース１０３にそれぞれ独立した正の電圧を印加し、ｐ型ウェル１０２、ドレイン１０３’は０Ｖとする。
【００１０】
読出しの際は、蓄積された電子を感度よく検出するため、図８８及び図８９に示すように、書込みの場合とソース・ドレイン拡散層バイアスを逆にして行う。
【００１１】
なお、後述するように捕獲電荷量を確保するための不揮発性記憶装置についての開示が、例えば特許文献３にある。
【００１２】
【特許文献１】
ＵＳＰ６，０１１，７２５号公報
【００１３】
【特許文献２】
ＵＳＰ５，９６６，６０３号公報
【００１４】
【特許文献３】
特開平５−７５１３３号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、上記した不揮発性半導体記憶装置は信頼性と微細化の観点から次のような課題を有していた。
【００１６】
まず、上記不揮発性半導体記憶装置では、シリコンナイトライド膜中に離散的に存在するトラップのある一部分に局所的に電子を蓄積しているが、我々の研究の結果、トラップ間を分離するシリコンナイトライド膜のバリアハイトがシリコン酸化膜に比べて小さいため、電源をオフにして放置状態とした際に、ソースあるいはドレイン端上部に蓄積された電子がチャネル方向に移動してしきい値が低下する電荷保持特性の劣化（リテンション不良）が生じることが明らかとなった。
【００１７】
また、微細化に伴いチャネル長が短くなると、ソースあるいはドレイン端上部に蓄積した電子が対向する他方のソースあるいはドレイン端部上まで移動し、形成された２ビットの情報が判別できなくなるという問題を生じた。
【００１８】
以上、ＭＯＮＯＳ型の不揮発性半導体記憶装置の高信頼化、微細化に関する課題を解決するための新たな不揮発性半導体記憶装置及びその製造方法の開発が望まれていた。
【００１９】
本発明の目的は、不揮発性半導体記憶装置の高信頼化を図ることにある。
【００２０】
本発明の別の目的は、不揮発性半導体記憶装置の微細化を図ることである。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００２２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本発明の不揮発性半導体記憶装置は、（ａ）半導体基板上に形成された第１絶縁膜と、（ｂ）前記第１絶縁膜上に形成されたシリコンナイトライドドットと、（ｃ）前記シリコンナイトライドドット上に形成された第２絶縁膜と、（ｄ）前記第２絶縁膜上に形成された導電性膜と、（ｅ）前記半導体基板中に形成された第１及び第２半導体領域と、（ｆ）前記第１及び第２半導体領域間に位置するチャネル領域と、を有し、（ｇ）前記チャネル領域から、前記チャネル領域の前記第１半導体領域側の第１端部上の前記シリコンナイトライドドットもしくは前記チャネル領域の前記第２半導体領域側の第２端部上の前記シリコンナイトライドドットに、電荷を注入することにより書き込みを行うものである。
【００２４】
また、本発明の不揮発性半導体記憶装置の製造方法は、（ａ）半導体基板中に第１及び第２半導体領域をそれぞれが離間するよう形成する工程と、（ｂ）前記第１及び第２半導体領域上に第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上にシリコンドットを析出させる工程と、（ｄ）前記シリコンドットを窒化することによりシリコンナイトライドドットを形成する工程と、（ｅ）前記シリコンナイトライドドット上に第２絶縁膜を形成する工程と、（ｆ）前記第２絶縁膜上に導電性膜を形成する工程と、を有するものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１〜図１６を用いて、本発明の実施の形態１を説明する。図１は本実施の形態の不揮発性半導体記憶装置のメモリセルを行列状に配置したメモリセルアレイの平面図であり、図２は図１のＡ−Ａ’断面図、図３は図１のＢ−Ｂ’断面図、図４は図１のＣ−Ｃ’断面図、図５〜図８はメモリセルの書込みと読出しの動作条件を示す断面図、図９〜図１６はメモリセルの製造工程を示した基板の要部断面図である。
【００２７】
図１〜図４に示すように、本メモリセルはシリコン基板１０１に形成されたｐ型（第１導電型）ウェル１０２中のｎ型（第２導電型）ソース・ドレイン拡散層（半導体領域）１０３、１０３’、電荷を蓄積するシリコンナイトライド（ＳｉＮ）ドット１０７、制御ゲート１０９から構成される。
【００２８】
各メモリセルの制御ゲート１０９は行方向（Ｘ方向）に接続され、ワード線を形成している。
【００２９】
シリコンナイトライドドット１０７とｐ型ウェル１０２は第１の絶縁膜であるシリコン酸化膜１０５に、シリコンナイトライドドット１０７と制御ゲート１０９は第２の絶縁膜であるシリコン酸化膜１０８によりそれぞれ分離されている。シリコン酸化膜１０８はシリコンナイトライドドット１０７間を分離する機能も有している。
【００３０】
ソース・ドレイン拡散層１０３及び１０３’はワード線１０９に垂直（Ｙ方向）に配置され、列方向のメモリセルのソース・ドレインを接続するローカルソース線及びローカルデータ線として存在する。すなわち本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たないいわゆるコンタクトレス型のアレイから構成される。この拡散層１０３、１０３’に垂直な方向にチャネルが形成される。図１のＭは、メモリセル領域を示す。
【００３１】
本実施の形態が図８５〜図８９を参照しながら説明した不揮発性半導体記憶装置と大きく異なる点は、電荷を蓄積するシリコンナイトライドを、連続膜からナノメータオーダーのドット状としたことである。１個のナイトライドドット内には複数の電子トラップが存在するが、ナイトライドドット間はバリアハイトの高いシリコン酸化膜で分離されている。この結果、放置時のチャネル方向の電荷移動が抑制され、電荷保持特性が向上する。
【００３２】
ここで、ドットとは、シリコンナイトライドを主成分とする粒状の塊である。また、ドット膜は、このようなドットが平面状に複数配置された不連続な膜である。また、各ドットは、粒状の塊の単位で、他のドットから分離され、各ドットは、当該ドットを構成する主成分よりバリアハイトの高い膜、例えばシリコン酸化膜で覆われている。従って、不連続な膜であっても、膜中に孔を多数有し、孔の外周を伝って電荷が移動可能な膜では、その効果が低減される。また、各ドットが積層している場合には、上層と下層のドット間の分離が困難であり、電荷移動のルートが生じやすい。また、各ドットを積層し、また、これらの間を他の絶縁膜で分離する場合には、ドットを含む絶縁膜が厚膜化し、メモリセルの微細化への対応が困難となる。従って、ドット膜は、各ドットが単層（一列）で平面状に広がった膜であることが望ましい。
【００３３】
本メモリセルの書込みと読出し動作を図５〜図８を用いて説明する。
【００３４】
１つのメモリセルに２ビットを記憶する方法は、図８５〜図８９を参照しながら説明した不揮発性半導体記憶装置の場合と概ね同一である。
【００３５】
まず、ドレイン１０３’の端部上のシリコンナイトライドドットに電子を注入する際は、図５に示すように、ワード線１０９、ドレイン１０３’にそれぞれ独立した正の電圧を印加し、ｐ型ウェル１０２、ソース１０３は０Ｖとする。これによりドレイン端部のチャネルでホットエレクトロンが発生し、その上部にあるシリコンナイトライドドット１０７（図５のＡ部）に電子が注入、蓄積される。
【００３６】
一方、ソース１０３の端部上のシリコンナイトライドドットに電子を注入、蓄積する際は、図６のように、ワード線１０９、ソース１０３にそれぞれ独立した正の電圧を印加し、ｐ型ウェル１０２、ドレイン１０３’は０Ｖとし、Ｂ部に電子を注入、蓄積する。
【００３７】
読出しは、蓄積された電子を感度よく検出するため、図７及び図８に示すように、書込みの場合とソース・ドレイン拡散層バイアスを逆にして行う。Ｖｒは、読み出し電圧である。
【００３８】
消去に関しては、図５のＡ部に電子が蓄積されている場合は、例えば、ドレイン１０３’に正の電圧を、ワード線１０９に負の電圧を印加し、ｐ型ウェル１０２、ソース１０３は０Ｖとし、ドレイン端部で発生したホールをＡ部に注入することにより行なう。図６のようにＢ部に電子が蓄積されている場合は、例えば、ソース１０３に正の電圧を、ワード線１０９に負の電圧を印加し、ｐ型ウェル１０２、ドレイン１０３’は０Ｖとし、ソース端部で発生したホールをＢ部に注入することにより行なう。
【００３９】
次に、図９〜図１６を用いて本メモリセルの製造方法を示す。
【００４０】
まず、面方位（１００）のｐ型Ｓｉ（シリコン）基板１０１に、イオン打込み法によりｐ型ウェル１０２を形成する（図９）。次にヒ素等のｎ型不純物のイオン打込みにより、メモリセルのソース・ドレインとなる拡散層領域１０３、１０３’を形成する（図１０）。その後、熱酸化法により、上記した拡散層領域１０３、１０３’を選択的に酸化し、シリコン酸化膜よりなる分離領域１０４を形成する（図１１）。その後、熱酸化法によりシリコンナイトライドドットとウェルを分離するための第１の絶縁膜であるシリコン酸化膜１０５を形成する（図１２）。次に、減圧化学気相成長（ＬＰＣＶＤ）法により、まず直径約１０ｎｍのシリコンナノドット１０６を形成する（図１３）。例えば、温度５５０〜６５０℃（より好ましくは５８０〜６４０℃、更に好ましくは６００〜６１０℃）、原料ガスの流量１０〜１００ｓｃｃｍ（より好ましくは４０〜６０ｓｃｃｍ）、圧力１０〜１００Ｐａ（より好ましくは２０〜３０Ｐａ）下でＳｉを気相成長することにより、例えば直径約１０ｎｍのシリコンナノドット１０６をほぼ単層状に形成することができる。また、ドットは、直径３０ｎｍ程度以下とし、ドット同士が繋がらない程度まで成長させる。前記条件により連続膜になることがなく、また、安定的にドット膜を形成することができる。
【００４１】
次いで、シリコンナノドット１０６をプラズマ窒化（プラズマ雰囲気下で窒化）してシリコンナイトライドドット１０７とする（図１４）。本方法により形成したシリコンナイトライドドットはその構造がＳｉＸＮ１−Ｘ（０＜Ｘ＜１）であり、シリコン（Ｓｉ）と窒素（Ｎ）の組成比は、概ねＸ＝０．４３である。また、本方法により形成したシリコンナイトライドドットは、シリコンドットに対するプラズマ窒化反応がドット表面よりドット中央部に向かって進むため、ドット表面側の窒素濃度がドット中央部に比べ大となっている。
【００４２】
プラズマ窒化の原料ガスとしてはアンモニア（ＮＨ３）や窒素（Ｎ２）が用いられる。また、処理条件としては、例えば、温度２００〜６００℃（より好ましくは４００〜５００℃）、原料ガスの流量５０〜１００ｓｃｃｍ、圧力１０〜７００Ｐａ（より好ましくは４０〜８０Ｐａ）のプラズマ雰囲気下で窒化を行うことができる。また、プラズマ雰囲気下で窒化を行うことにより、例えば熱窒化する場合と比較して、低温でシリコンナノドットをシリコンナイトライドドットに変換することができる。
【００４３】
なお、シリコンナイトライドドットの形成については、例えばジクロロシランあるいはモノシランとアンモニアを原料ガスに用い、ＬＰＣＶＤ法を用いて直接堆積する方法が考えられるが、この方法ではシリコンナイトライドが連続膜になりやすく、ドットを安定して形成することは困難であった。
【００４４】
また、電荷のトラップ層としてシリコン酸窒化ドットを用いてもよい。例えば、シリコンナノドットを酸化した後、プラズマ窒化する。もしくは、酸素を含有する窒素雰囲気下でプラズマ処理する等によりシリコン酸窒化ドットを形成することが可能である。なお、シリコンナイトライドとシリコン酸化膜とのバリアハイト差は、シリコン酸窒化膜とシリコン酸化膜とのバリアハイト差より大きいため、電荷のトラップ層としてシリコンナイトライドドットを用いた方が電荷の移動防止効果が高い。
【００４５】
また、電荷のトラップ層としてシリコンドット等の導電性のドットを用いることも考え得るが、この場合、ドットとその上下の絶縁膜との間に容量結合が生じるため動作電圧が大きくなる。従って、絶縁性のドットを用いた方が駆動電圧の低電圧化を図ることができる。
【００４６】
次いで、前記シリコンナイトライドドットを形成後、同ドットと制御ゲートを分離するための第２の絶縁膜であるシリコン酸化膜１０８をＬＰＣＶＤ法により形成する（図１５）。
【００４７】
第１及び第２の絶縁膜をシリコン酸化膜としてシリコンナイトライドドットをシリコン酸化膜により完全に分離することにより、シリコンナイトライドドット内に蓄積された電子は１個のドット内に存在するトラップ間を移動することは容易であるが、ドット間の移動には高いエネルギーが必要となる。これはシリコンナイトライド膜に比べシリコン酸化膜のほうがバリアハイトが大きいためである。このようにシリコンナイトライドドットをシリコン酸化膜中に埋込んだ構造とすることにより、ドット内に蓄積された電子のチャネル方向の移動が抑制可能となる。
【００４８】
なお、例えば特開平５−７５１３３号公報に、シリコンリッチなシリコン酸化膜中に析出したシリコンを窒化し、これに電荷を蓄積する方法が論じられている。しかしながら、シリコンリッチなシリコン酸化膜（ＳｉＸＯ２：Ｘ＞１）は膜中のトラップが多く、このトラップを介したチャネル方向の電荷移動が大きいという問題があり、電荷保持特性の確保は困難であると考えられる。また、トラップを単層とし難く、また、積層するトラップ間の絶縁性を確保することが困難であると考えられる。また、トラップ及びその上下に位置する絶縁膜の膜厚が大きくなり易く、メモリセルの微細化に対応し難いと考えられる。なお、本実施の形態のシリコンナイトライドドットを覆うシリコン酸化膜は、ＳｉＸＯ２：Ｘ≦１と考えられる。
【００４９】
その後、制御ゲートとなる導電性膜、例えばポリシリコンとタングステンシリサイドの積層膜、いわゆるポリサイド膜１０９、及びシリコン酸化膜１１０を堆積し、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線とする（図１６）。その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線１０９、ソース・ドレイン拡散層１０３、１０３’、ｐ型ウェル１０２に至るコンタクト孔を形成し、次に金属膜を堆積しこれを加工して金属配線とし、不揮発性半導体記憶装置のメモリセルを完成する。
【００５０】
図１７は本実施の形態により形成された不揮発性半導体記憶装置のメモリセルの電荷保持特性を測定した結果である（グラフａ）。縦軸は、しきい値電圧（Ｖ）、横軸は、時間である。同図には比較のため、従来技術により形成したメモリセル（例えば図８５〜図８９を参照しながら説明した不揮発性半導体記憶装置）の特性も合せて示した（グラフｂ）。電荷蓄積領域となるシリコンナイトライドを連続膜からドット状とすることにより、チャネル方向の電荷移動によるしきい値の低下が抑制された結果、電荷保持特性が向上した。
【００５１】
また、本実施の形態により形成されたメモリセルは従来構造に比べ、より短いゲート長であっても、長時間放置後、図５〜図８に示したソース端Ｂ部、ドレイン端Ａ部の書込みを判別することが可能であった。これはチャネル方向の電荷移動が抑制された結果、短いゲート長でもソース端、ドレイン端部の電荷が混じりあうことがなくなったためである。
【００５２】
このように本実施の形態によれば、不揮発性半導体記憶装置の信頼度が向上できるという効果がある。またメモリセルの微細化が図れるという効果がある。
【００５３】
（実施の形態２）
次に図１８〜図３４を用いて本発明の実施の形態２を説明する。
【００５４】
図１８は本実施の形態の不揮発性半導体記憶装置のメモリセルアレイの平面図であり、図１９は図１８のＡ−Ａ’断面図、図２０は図１８のＢ−Ｂ’断面図、図２１は図１８のＣ−Ｃ’断面図、図２２及び図２３はメモリセルの書込みと読出しの動作条件を示す断面図、図２４〜図３４はメモリセルの製造工程を示す基板の要部断面図である。
【００５５】
図１８〜図２１に示すように、本メモリセルはシリコン基板２０１に形成されたｐ型（第１導電型）ウェル２０２中のソース・ドレイン（第２導電型）拡散層２０６、２０６’、電荷を蓄積するシリコンナイトライドドット２１０、第１のゲートである制御ゲート２１２、第２のゲートである補助（アシスト）ゲート２０４ａから構成される。各メモリセルの制御ゲート２１２は行方向に接続され、ワード線を形成している。
【００５６】
シリコンナイトライドドット２１０とｐ型ウェル２０２は第１の絶縁膜であるシリコン酸化膜２０８に、シリコンナイトライドドット２１０と制御ゲート２１２は第２の絶縁膜であるシリコン酸化膜２１１によりそれぞれ分離されている。シリコン酸化膜２１１はシリコンナイトライドドット２１０間を分離する機能も有している。
【００５７】
ソース・ドレイン拡散層２０６及び２０６’はワード線２１２に垂直に配置され、列方向のメモリセルのソース・ドレインを接続するローカルソース線及びローカルデータ線として存在する。すなわち本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たないいわゆるコンタクトレス型のアレイから構成される。この拡散層２０６、２０６’に垂直な方向にチャネルが形成される。図１８のＭは、メモリセル領域を示す。
【００５８】
本実施の形態においては、ソース・ドレインを形成する一対の拡散層２０６、２０６’の一方のみが補助ゲート２０４ａとオーバーラップするように存在する。
【００５９】
次に、書込み及び読出し動作を図２２及び図２３を用いて説明する。本実施の形態では、図２２に示すように、ソース側の補助ゲートに隣接したチャネル上のシリコンナイトライドドット（図２２のＡ部）にのみ電子を注入、蓄積することが可能である。この場合、ワード線２１２に正の大きな電圧、例えば８Ｖ程度を、また、補助ゲート２０４ａには１．１Ｖ程度の低い電圧を、また、ドレイン２０６’には４．５Ｖ程度を印加する。ソース２０６及びｐ型ウェル２０２は０Ｖに保持する。これにより補助ゲート２０４ａ下のチャネル部のうち、ソース２０６とは反対側の端部でチャネル水平方向電界が増大し、ホットエレクトロンが発生して補助ゲートに隣接するシリコンナイトライドドット（図２２のＡ部）に電子が注入される。つまり本補助ゲート２０４ａはその下部に存在するチャネルを制御するゲートとして機能する。
【００６０】
本メモリセルによれば、補助ゲートを設けたので、例えば図８５〜図８９を参照しながら説明した不揮発性半導体記憶装置に比べホットエレクトロンの発生及び注入効率が増大し、チャネル電流の小さな領域での書込みが可能となる。従って、従来と同程度の電流供給能力をもつ内部電源で、キロバイトオーダー以上の多数個のメモリセルの並列書込みが可能となる。
【００６１】
読出しの際は、例えば図２３のように、ワード線２１２、ソース２０６、補助ゲート２０４ａにそれぞれ独立した正の電圧を印加し、ｐ型ウェル２０２、ドレイン２０６’は０Ｖとする。Ｖｒは、読み出し電圧である。
【００６２】
消去の際は、例えば、ワード線２１２に負の電圧を印加し、ｐ型ウェル２０２、ソース・ドレイン２０６、２０６’、補助ゲート２０４ａ、２０４ａ’は０Ｖとして、シリコンナイトライドドット中に蓄積された電子をウェルに放出する。
【００６３】
次に、図２４〜図３４を用いて本メモリセルの製造方法を示す。
【００６４】
まず、シリコン基板２０１上にｐ型ウェル２０２を形成する（図２４）。続いて公知の熱酸化法により補助ゲートとウェルを分離するゲート酸化膜２０３を形成し、その後、補助ゲートとなる導電性膜、例えばリン等の不純物をドーピングしたポリシリコン膜２０４、及びシリコン酸化膜２０５を順次堆積する（図２５）。
【００６５】
次に、公知のリソグラフィとドライエッチング技術により上記シリコン酸化膜２０５及びポリシリコン膜２０４をパターニングする。その結果、シリコン酸化膜及びポリシリコン膜はそれぞれ２０５ａ、２０４ａ、２０４ａ’となる（図２６）。
【００６６】
その後、斜めイオン打込み法によりヒ素等のｎ型不純物イオンを打込み、メモリセルのソース・ドレインとなる拡散層２０６、２０６’を形成する（図２７）。次に、ＣＶＤ法によりシリコン酸化膜２０７を堆積し（図２８）、これを異方性エッチングして補助ゲート側壁にのみ残す（図２９）。その結果、シリコン酸化膜２０７は２０７ａ（サイドウォール）となる。
【００６７】
その後、熱酸化法によりシリコンナイトライドドットとウェルを分離するためのシリコン酸化膜２０８を形成する（図３０）。
【００６８】
次に、減圧化学気相成長法（ＬＰＣＶＤ）法により、まずシリコンナノドット２０９を形成し（図３１）、これをプラズマ窒化してシリコンナイトライドドット２１０とする（図３２）。なお、シリコンナノドット及びその窒化処理については、実施の形態１で説明したので、ここではその詳細な説明を省略する。
【００６９】
その後、シリコンナイトライドドットと制御ゲートを分離するためのシリコン酸化膜２１１を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する（図３３）。
【００７０】
このように本実施の形態によれば、シリコンナイトライドドットの下層の絶縁膜を熱酸化膜とし、その上層の酸化膜をＣＶＤ法で形成したので、１）下層の絶縁膜のトラップを少なくし、かかる絶縁膜を介する電荷の移動を低減することができる。２）また、下層の絶縁膜をＣＶＤ膜（堆積膜）とした場合、シリコン酸化膜２０７ａの側壁にさらに絶縁膜が堆積することとなり、補助ゲート間、即ち、シリコンナイトライドドットの形成領域が小さくなる。その結果、電荷のトラップ領域が少なくなり、蓄積電荷量が小さくなる。これに対し、熱酸化法を用いれば、補助ゲート間隔を確保でき、蓄積電荷量を大きくできる。３）また、シリコン酸化膜２０７ａの側壁にさらに絶縁膜が堆積すると、補助ゲートによるチャネル電界の増大が緩和され、ホットエレクトロンの発生及び注入効率が低下する。これに対し、熱酸化法を用いれば、ホットエレクトロンの発生及び注入効率を向上させることができる。
【００７１】
その後、制御ゲートとなるポリシリコンとタングステンシリサイドの積層膜、いわゆるポリサイド膜２１２とシリコン酸化膜２１３を堆積し、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線とする（図３４）。
【００７２】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線２１２、補助ゲート２０４ａ、２０４ａ’、ソース・ドレイン拡散層２０６、２０６’、ｐ型ウェル２０２に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して金属配線とし、不揮発性半導体記憶装置のメモリセルを完成する。
【００７３】
本メモリセルにおいても、実施の形態１と同様、電荷を蓄積するシリコンナイトライドを連続膜とした場合に比べ電荷保持特性が向上した。
【００７４】
このように本実施の形態によれば、不揮発性半導体記憶装置の信頼性が向上できるという効果がある。
【００７５】
特に、補助ゲートを有するメモリセルにおいては、１ビット書き込みであっても、補助ゲートに隣接したチャネル上のシリコンナイトライドドット（図２２のＡ部）にのみ電子を蓄積、即ち局所的に電子を蓄積し、かかる箇所に蓄積電子が存在することを前提に読み出し動作が行われるため、蓄積電子の移動を効果的に防止する必要がある。
【００７６】
（実施の形態３）
次に図３５〜図５３を用いて本発明の実施の形態３を説明する。実施の形態２との違いは、補助ゲートとソース・ドレイン拡散層の配置を工夫することにより、実施の形態１と同様、１つのメモリセルの２箇所に電荷の蓄積を行った点である。
【００７７】
図３５は本実施の形態の不揮発性半導体記憶装置のメモリセルアレイの平面図であり、図３６は図３５のＡ−Ａ’断面図、図３７は図３５のＢ−Ｂ’断面図、図３８は図３５のＣ−Ｃ’断面図、図３９〜図４２はメモリセルの書込みと読出しの動作条件を示す断面図、図４３〜図５３はメモリセルの製造工程を示す基板の要部断面図である。
【００７８】
図３５〜図３８に示すように、本メモリセルはシリコン基板２０１に形成されたｐ型（第１導電型）ウェル２０２中のソース・ドレイン（第２導電型）拡散層２０６、２０６’、電荷を蓄積するシリコンナイトライドドット２１０、第１のゲート電極である制御ゲート２１２、第２のゲート電極である補助ゲート２０４ａ、第３のゲートである補助ゲート２０４ａ’から構成される。各メモリセルの制御ゲート２１２は行方向に接続され、ワード線を形成している。
【００７９】
シリコンナイトライドドット２１０とｐ型ウェル２０２はシリコン酸化膜２０８により、シリコンナイトライドドット２１０と制御ゲート２１２はシリコン酸化膜２１１によりそれぞれ分離されている。シリコン酸化膜２１１はシリコンナイトライドドット２１０間を分離する機能も有している。
【００８０】
ソース・ドレイン拡散層２０６及び２０６’はワード線２１２に垂直に配置され、列方向のメモリセルのソース・ドレインを接続するローカルソース線及びローカルデータ線として存在する。すなわち本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たないいわゆるコンタクトレス型のアレイから構成される。この拡散層２０６、２０６’に垂直な方向にチャネルが形成される。
【００８１】
本実施の形態においては、実施の形態２とは異なり、ソース・ドレイン拡散層２０６、２０６’は補助ゲート（２０４ａ、２０４ａ’）のパターンのスペース部１本おきに配置される。図３５のＭは、メモリセル領域を示す。
【００８２】
次に、書込み及び読出し動作を図３９〜図４２を用いて説明する。まずドレイン２０６’側のシリコンナイトライドドット（図３９のＡ部）に電子を蓄積する場合は、ワード線２１２に正の大きな電圧、例えば８Ｖ程度を、また、ソース２０６とオーバーラップする補助ゲート２０４ａには１．１Ｖ程度の低い電圧を、また、ドレイン２０６’には４．５Ｖ程度を印加する。
【００８３】
この際、ドレイン２０６’とオーバーラップする補助ゲート２０４ａ’はその下のチャネルが十分反転するような高い電圧、例えば６．５Ｖを印加する。またソース２０６及びｐ型ウェル２０２は０Ｖに保持する。これによりソース側の補助ゲート２０４ａ下のチャネル部のうち、ソース２０６とは反対側の端部でチャネル水平方向電界が増大し、ホットエレクトロンが発生して補助ゲートに隣接するシリコンナイトライドドット（図３９のＡ部）に電子が注入される。
【００８４】
これに対し、ソース２０６側のシリコンナイトライドドット（図４１のＢ部）に電子を蓄積する場合は、ワード線２１２に正の大きな電圧、例えば８Ｖ程度を、補助ゲート２０４ａ’に１．１Ｖ程度の低い電圧を、また、ソース２０６に例えば４．５Ｖを印加する。この際、補助ゲート２０４ａは６．５Ｖ程度、ドレイン２０６’及びｐ型ウェル２０２は０Ｖに保持する。
【００８５】
読出しの際は、両補助ゲートはその下のチャネルが十分に反転するよう３．５Ｖを印加し、電荷が蓄積している部分から遠い方の拡散層に例えば２Ｖを印加する。これにより蓄積された電子を感度よく検出することが可能である。Ｖｒは、読み出し電圧である（図４０、図４２）。
【００８６】
消去の際は、例えば、ワード線２１２に負の電圧を印加し、ｐ型ウェル２０２、ソース・ドレイン拡散層２０６、２０６’、補助ゲート２０４ａ、２０４ａ’は０Ｖとして、シリコンナイトライドドット中に蓄積された電子をウェルに放出する。
【００８７】
次に、図４３〜図５３を用いて本メモリセルの製造方法を示す。
【００８８】
まず、シリコン基板２０１上にｐ型ウェル２０２を形成する（図４３）。続いて公知の熱酸化法により補助ゲートとウェルを分離するゲート酸化膜２０３を形成し、その後、補助ゲートとなるリン等の不純物をドーピングしたポリシリコン膜２０４及びシリコン酸化膜２０５を順次堆積する（図４４）。
【００８９】
次に公知のリソグラフィとドライエッチング技術により上記シリコン酸化膜２０５及びポリシリコン膜２０４をパターニングする。その結果、シリコン酸化膜及びポリシリコン膜はそれぞれ２０５ａ、２０４ａ、２０４ａ’となる（図４５）。
【００９０】
その後、実施の形態２とは異なり、垂直のイオン打込み法によりヒ素等のｎ型不純物イオンを打込み、メモリセルのソース・ドレインとなる拡散層２０６、２０６’を形成する。この際、レジストマスクを用い、補助ゲートスペース１本おきに拡散層が形成されるようにする（図４６）。
【００９１】
次に、ＣＶＤ法によりシリコン酸化膜２０７を堆積し（図４７）、これを異方性エッチングして補助ゲート側壁にのみ残す（図４８）。その結果、シリコン酸化膜２０７は２０７ａとなる。
【００９２】
その後、例えばＣＶＤ法によりシリコンナイトライドドットとウェルを分離するためのシリコン酸化膜２０８を形成する（図４９）。次に、減圧化学気相成長法（ＬＰＣＶＤ）法により、まずシリコンナノドット２０９を形成し（図５０）、これをプラズマ窒化してシリコンナイトライドドット２１０とする（図５１）。次いで、シリコンナイトライドドットと制御ゲートを分離するためのシリコン酸化膜２１１を例えばＣＶＤ法で形成する（図５２）。
【００９３】
なお、シリコンナノドット及びその窒化処理については、実施の形態１で説明したので、ここではその詳細な説明を省略する。また、実施の形態２で詳細に説明したように、シリコンナイトライドドットの下層の絶縁膜を熱酸化膜とし、その上層の酸化膜を堆積膜とすることにより、１）下層の絶縁膜のトラップを少なくでき、２）電荷のトラップ領域を確保でき、さらに、３）チャネル電界を増大できる等の効果を奏する。
【００９４】
その後、制御ゲートとなるポリシリコンとタングステンシリサイドの積層膜、いわゆるポリサイド膜２１２とシリコン酸化膜２１３を堆積し、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線とする（図５３）。
【００９５】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線２１２、補助ゲート２０４ａ、２０４ａ’ソース・ドレイン拡散層２０６、２０６’、ｐ型ウェル２０２に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して金属配線とし、不揮発性半導体記憶装置のメモリセルを完成する。
【００９６】
本メモリセルにおいても、実施の形態１及び２と同様、電荷を蓄積するシリコンナイトライドを連続膜とした場合に比べ電荷保持特性が向上した。
【００９７】
また、補助ゲート間のスペースを狭め、シリコンナイトライドドットにより形成されるチャネルの長さを縮小しても、長時間放置後、図３９〜図４２のＡ、Ｂ部に蓄積された電荷の状態を判別すること、すなわち２ビット分のデータの記憶が可能であった。
【００９８】
このように本実施の形態によれば、不揮発性半導体記憶装置の信頼度が向上できるという効果がある。またメモリセル面積の微細化が図れるという効果がある。
【００９９】
（実施の形態４）
次に図５４〜図７２を用いて本発明の実施の形態４を説明する。実施の形態３との違いは、補助ゲート間に位置するシリコンナイトライドドット形成領域の両端に電荷の蓄積を行うのではなく、補助ゲートの両端のシリコンナイトライドドットに電荷を蓄積する。
【０１００】
図５４は本実施の形態の不揮発性半導体記憶装置のメモリセルアレイの平面図であり、図５５は図５４のＡ−Ａ’断面図、図５６は図５４のＢ−Ｂ’断面図、図５７は図５４のＣ−Ｃ’断面図、図５８〜図６１はメモリセルの書込みと読出しの動作条件を示す断面図、図６２〜図７２はメモリセルの製造工程を示す基板の要部断面図である。
【０１０１】
図５４〜図５７に示すように、本メモリセルはシリコン基板２０１に形成されたｐ型（第１導電型）ウェル２０２中のソース・ドレイン（第２導電型）拡散層１２０６、１２０６’、電荷を蓄積するシリコンナイトライドドット２１０、第１のゲート電極である制御ゲート２１２、第２のゲート電極である補助ゲート２０４ａ、第３及び第４のゲートである補助ゲート２０４ａ’、２０４ａ’’から構成される。各メモリセルの制御ゲート２１２は行方向に接続され、ワード線を形成している。
【０１０２】
シリコンナイトライドドット２１０とｐ型ウェル２０２はシリコン酸化膜２０８に、シリコンナイトライドドット２１０と制御ゲート２１２はシリコン酸化膜２１１によりそれぞれ分離されている。シリコン酸化膜２１１はシリコンナイトライドドット２１０間を分離する機能も有している。
【０１０３】
ソース・ドレイン拡散層１２０６及び１２０６’はワード線２１２に垂直に配置され、列方向のメモリセルのソース・ドレインを接続するローカルソース線及びローカルデータ線として存在する。すなわち本不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たないいわゆるコンタクトレス型のアレイから構成される。この拡散層１２０６、１２０６’に垂直な方向にチャネルが形成される。
【０１０４】
本実施の形態においては、実施の形態３とは異なり、ソース・ドレイン拡散層１２０６、１２０６’は補助ゲートのパターン下に１本おきに配置される。図５４のＭは、メモリセル領域を示す。
【０１０５】
次に、書込み及び読出し動作を図５８〜図６１を用いて説明する。まず補助ゲート２０４ａのドレイン１２０６’側の端部のシリコンナイトライドドット（図５８のＡ部）に電子を蓄積する場合は、ワード線２１２に正の大きな電圧、例えば８Ｖ程度を、また、補助ゲート２０４ａには、その下部のチャネルが弱く反転する程度の電圧、例えば１．１Ｖを印加する。また、ドレイン１２０６’には４．５Ｖ程度の電位を印加する。またソース１２０６及びｐ型ウェル２０２は０Ｖに保持する。
【０１０６】
これにより補助ゲート２０４ａ下のチャネル部のうち、ソース１２０６とは反対側の端部でチャネル水平方向電界が増大し、ホットエレクトロンが発生して補助ゲートに隣接するシリコンナイトライドドット（図５８のＡ部）に電子が注入される。
【０１０７】
これに対し、ソース１２０６側のシリコンナイトライドドット（図６０のＢ部）に電子を蓄積する場合は、ワード線２１２に正の大きな電圧、例えば８Ｖ程度を、また、補助ゲート２０４ａには、その下部のチャネルが弱く反転する程度の電圧、例えば１．１Ｖを印加する。また、ソース１２０６に例えば４．５Ｖ程度の電圧を印加する。またドレイン１２０６’及びｐ型ウェル２０２は０Ｖに保持する。
【０１０８】
読出しの際は、補助ゲート２０４ａはその下のチャネルが十分に反転するよう３．５Ｖを印加し、電荷が蓄積している部分から遠い方の拡散層に例えば２Ｖを印加する。これにより蓄積された電子を感度よく検出することが可能である。Ｖｒは、読み出し電圧である（図５９、図６１）。
【０１０９】
消去の際は、例えば、ワード線２１２に負の電圧を印加し、ｐ型ウェル２０２、ソース・ドレイン拡散層１２０６、１２０６’および補助ゲート２０４ａは０Ｖとして、シリコンナイトライドドット中に蓄積された電子をウェルに放出する。
【０１１０】
次に、図６２〜図７２を用いて本メモリセルの製造方法を示す。
【０１１１】
まず、シリコン基板２０１上にｐ型ウェル２０２を形成する（図６２）。次にヒ素等のｎ型不純物のイオン打込みにより、メモリセルのソース・ドレインとなる拡散層領域１２０６、１２０６’を形成する（図６３）。
【０１１２】
この場合、実施の形態３とは異なり、補助ゲートを形成する前に、メモリセルのソース・ドレインとなる拡散層１２０６、１２０６’を形成する。なお、この後、拡散層１２０６、１２０６’の上部及びこれらの間に補助ゲートが配置される。
【０１１３】
続いて公知の熱酸化法により補助ゲートとウェルを分離するゲート酸化膜２０３を形成し、その後、補助ゲートとなるリン等の不純物をドーピングしたポリシリコン膜２０４及びシリコン酸化膜２０５を順次堆積する（図６４）。
【０１１４】
次に公知のリソグラフィとドライエッチング技術により上記シリコン酸化膜２０５及びポリシリコン膜２０４をパターニングする。その結果、シリコン酸化膜及びポリシリコン膜はそれぞれ２０５ａ、２０４ａ、２０４ａ’、２０４ａ’’となる（図６５）。
【０１１５】
次に、ＣＶＤ法によりシリコン酸化膜２０７を堆積し（図６６）、これを異方性エッチングして補助ゲート側壁にのみ残す（図６７）。その結果、シリコン酸化膜２０７は２０７ａとなる。
【０１１６】
その後、熱酸化法によりシリコンナイトライドドットとウェルを分離するためのシリコン酸化膜２０８を形成する（図６８）。次に、減圧化学気相成長法（ＬＰＣＶＤ）法により、まずシリコンナノドット２０９を形成し（図６９）、これをプラズマ窒化してシリコンナイトライドドット２１０とする（図７０）。次いで、シリコンナイトライドドットと制御ゲートを分離するためのシリコン酸化膜２１１を例えばＣＶＤ法で形成する（図７１）。
【０１１７】
なお、シリコンナノドット及びその窒化処理については、実施の形態１で説明したので、ここではその詳細な説明を省略する。また、実施の形態２で詳細に説明したように、シリコンナイトライドドットの下層の絶縁膜を熱酸化膜とし、その上層の酸化膜を堆積膜とすることにより、１）下層の絶縁膜のトラップを少なくでき、２）電荷のトラップ領域を確保でき、さらに、３）チャネル電界を増大できる等の効果を奏する。
【０１１８】
その後、制御ゲートとなるポリシリコンとタングステンシリサイドの積層膜、いわゆるポリサイド膜２１２とシリコン酸化膜２１３を堆積し、これを公知のリソグラフィとドライエッチング技術によりパターニングしてワード線とする（図７２）。
【０１１９】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線２１２、補助ゲート２０４ａ、２０４ａ’等、ソース・ドレイン拡散層１２０６、１２０６’、ｐ型ウェル２０２に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して金属配線とし、不揮発性半導体記憶装置のメモリセルを完成する。
【０１２０】
本メモリセルにおいても、実施の形態１及び２と同様、電荷を蓄積するシリコンナイトライドを連続膜とした場合に比べ電荷保持特性が向上した。
【０１２１】
また、補助ゲート間のスペースを狭め、シリコンナイトライドドットにより形成されるチャネルの長さを縮小しても、長時間放置後、図５８〜図６１のＡ、Ｂ部に蓄積された電荷の状態を判別すること、すなわち２ビット分のデータの記憶が可能であった。
【０１２２】
このように本実施の形態によれば、不揮発性半導体記憶装置の信頼度が向上できるという効果がある。またメモリセル面積の微細化が図れるという効果がある。
【０１２３】
（実施の形態５）
本実施の形態では、図７３〜図８４を用いて、本発明をスプリットゲート型のメモリセルに適用した場合の結果を説明する。
【０１２４】
図８４に示すように、本メモリセルは、シリコン基板３０１に形成されたｐ型（第１導電型）ウェル３０２中の第２導電型ソース・ドレイン拡散層３１０、３１１、電荷を蓄積するシリコンナイトライドドット３０５、第１のゲートであるメモリゲート３０７ａ、第２のゲートである制御ゲート３０９ａにより構成される。
【０１２５】
シリコンナイトライドドット３０５とｐ型ウェル３０２は第１の絶縁膜であるシリコン酸化膜３０３に、シリコンナイトライドドット３０５とメモリゲート３０７ａは第２の絶縁膜であるシリコン酸化膜３０６によりそれぞれ分離されている。
【０１２６】
制御ゲート３０９ａの一部はシリコン基板上のチャネル部分に、また残りの部分はメモリゲート３０７ａに乗り上げる形でオーバーラップしている。ソース３１１は制御ゲート３０９ａと、またドレイン３１０はシリコンナイトライドドット３０５とオーバーラップしている。
【０１２７】
このように本メモリセルは制御ゲート３０９ａによって制御されるトランジスタとシリコンナイトライドドット３０５により制御されるトランジスタが直列に接続された、いわゆるスプリットゲート型のメモリセルである。
【０１２８】
書込みの際は、制御ゲート３０９ａに約２Ｖ、メモリゲートに約８Ｖ、ドレイン３１０に６Ｖを印加し、ｐ型ウェル３０２及びソース３１１は０Ｖに保持する。これによりソース側のシリコンナイトライドドット３０５下のチャネルでホットエレクトロンが発生し、ナイトライドドットに電子が注入、蓄積される。
【０１２９】
消去の際は、例えば、ドレイン３１０に正の電圧を、メモリゲート３０７ａに負の電圧を印加し、ｐ型ウェル３０２、ソース３１１は０Ｖとし、ドレイン端部で発生したホールをシリコンナイトライドドット３０５に注入する。
【０１３０】
本実施の形態においてもＯＮＯ膜を用いた場合と異なり、電荷の蓄積部となるシリコンナイトライドを連続膜からドット状としたことで、チャネル方向の電荷移動により生じる電荷保持不良を抑制することが可能となる。
【０１３１】
特に、スプリット型のゲートを有するメモリセルにおいては、１ビット書き込みであっても、局所的に電子を蓄積し、かかる箇所に蓄積電子が存在することを前提に読み出し動作が行われるため、蓄積電子の移動を効果的に防止する必要がある。
【０１３２】
次に、図７３〜図８４を用いて本メモリセルの製造方法を示す。
【０１３３】
まず、シリコン基板３０１上にｐ型ウェル３０２を形成する（図７３）。次に公知の熱酸化法によりシリコンナイトライドドットとウェルを分離するシリコン酸化膜３０３を形成する（図７４）。
【０１３４】
次に、減圧化学気相成長法（ＬＰＣＶＤ）法により、まずシリコンナノドット３０４を形成し（図７５）、これをプラズマ窒化してシリコンナイトライドドット３０５とする（図７６）。その後、シリコンナイトライドドットと制御ゲートを分離するためのシリコン酸化膜３０６を例えばＣＶＤ法で形成する（図７７）。
【０１３５】
続いてメモリゲートとなるリン等の不純物をドーピングしたポリシリコン膜３０７を堆積する（図７８）。次に公知のリソグラフィとドライエッチング技術により上記ポリシリコン膜３０７をパターニングする。これにより、ポリシリコン膜は３０７ａとなる（図７９）。
【０１３６】
次に公知の熱酸化法により、シリコン基板上にメモリゲートと基板を分離する熱酸化膜３０８を形成する。この際、メモリゲート３０７ａの側壁及び上部には基板上よりも厚い熱酸化膜３０８ａが形成され、メモリゲートと制御ゲートの分離が可能となる（図８０）。
【０１３７】
続いて制御ゲートとなるリン等の不純物をドーピングしたポリシリコン膜とタングステンシリサイド膜の積層膜、いわゆるポリサイド膜３０９を堆積する（図８１）。次に公知のリソグラフィとドライエッチング技術により上記ポリサイド膜３０９をパターニングする。これにより、ポリサイド膜３０９は３０９ａとなる（図８２）。
【０１３８】
その後、イオン打込み法によりメモリセルのドレイン領域３１０及びソース領域３１１を形成する（図８３）。その後、層間絶縁膜３１２を形成した後、制御ゲート３０９ａ、メモリゲート３０７ａ、ソース領域３１１、ドレイン領域３１０、ｐ型ウェル３０２に至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングしてプラグＰ１及び配線３１３とし、メモリセルを完成する（図８４）。
【０１３９】
本メモリセルにおいても、実施の形態１及び２と同様、電荷を蓄積するシリコンナイトライドを連続膜とした場合に比べ電荷保持特性が向上した。
【０１４０】
本実施の形態によれば、不揮発性半導体記憶装置の信頼度が向上できるという効果がある。
【０１４１】
なお、上記した実施の形態１〜５において、シリコンナイトライドドットに蓄積される電子の量を例えば４状態とすることにより、いわゆる多値記憶を行うことも可能である。この場合、実施の形態１、３及び４においては、２箇所の記憶場所と多値記憶の組合せにより、１つのメモリセルに４ビット分のデータを記憶することが可能となる。
【０１４２】
また、上記した実施の形態１〜５においては、２層の絶縁膜に単層のシリコンナイトライドドットを形成したが、上層の絶縁膜上にさらにシリコンナイトライドドットを形成し、その上部に絶縁膜を堆積することを繰り返すことによりドット膜を積層してもよい。絶縁膜の形成とドット膜の形成を繰り返すことにより、ドット（電荷蓄積部）が多くなり、電荷の蓄積容量が大きくなる。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４４】
例えば、本発明は、不揮発性半導体記憶素子を有するメモリセルアレイ部を備えたワンチップマイクロコンピュータ（半導体装置）に適用してもよい。
【０１４５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４６】
不揮発性半導体記憶装置の信頼度を向上することが可能である。
【０１４７】
不揮発性半導体記憶装置の微細化が図れる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である不揮発性半導体記憶装置のメモリセルの要部平面図である。
【図２】本発明の実施の形態１である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図３】本発明の実施の形態１である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図４】本発明の実施の形態１である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図５】本発明の実施の形態１である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図６】本発明の実施の形態１である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図７】本発明の実施の形態１である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図８】本発明の実施の形態１である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図９】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１０】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１１】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１２】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１３】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１４】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１５】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１６】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図１７】本発明の実施の形態１である不揮発性半導体記憶装置の電荷保持特性を示す図である。
【図１８】本発明の実施の形態２である不揮発性半導体記憶装置のメモリセルの要部平面図である。
【図１９】本発明の実施の形態２である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図２０】本発明の実施の形態２である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図２１】本発明の実施の形態２である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図２２】本発明の実施の形態２である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図２３】本発明の実施の形態２である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図２４】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図２５】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図２６】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図２７】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図２８】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図２９】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図３０】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図３１】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図３２】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図３３】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図３４】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図３５】本発明の実施の形態３である不揮発性半導体記憶装置のメモリセルの要部平面図である。
【図３６】本発明の実施の形態３である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図３７】本発明の実施の形態３である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図３８】本発明の実施の形態３である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図３９】本発明の実施の形態３である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図４０】本発明の実施の形態３である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図４１】本発明の実施の形態３である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図４２】本発明の実施の形態３である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図４３】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図４４】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図４５】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図４６】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図４７】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図４８】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図４９】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図５０】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図５１】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図５２】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図５３】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図５４】本発明の実施の形態４である不揮発性半導体記憶装置のメモリセルの要部平面図である。
【図５５】本発明の実施の形態４である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図５６】本発明の実施の形態４である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図５７】本発明の実施の形態４である不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図５８】本発明の実施の形態４である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図５９】本発明の実施の形態４である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図６０】本発明の実施の形態４である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図６１】本発明の実施の形態４である不揮発性半導体記憶装置の動作を説明するための断面図である。
【図６２】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図６３】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図６４】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図６５】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図６６】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図６７】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図６８】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図６９】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７０】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７１】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７２】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７３】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７４】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７５】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７６】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７７】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７８】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図７９】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図８０】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図８１】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図８２】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図８３】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図８４】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法を説明するための基板の要部断面図である。
【図８５】本発明の実施の形態の効果を説明するための不揮発性半導体記憶装置のメモリセルの要部断面図である。
【図８６】本発明の実施の形態の効果を説明するための不揮発性半導体記憶装置の動作を説明するための断面図である。
【図８７】本発明の実施の形態の効果を説明するための不揮発性半導体記憶装置の動作を説明するための断面図である。
【図８８】本発明の実施の形態の効果を説明するための不揮発性半導体記憶装置の動作を説明するための断面図である。
【図８９】本発明の実施の形態の効果を説明するための不揮発性半導体記憶装置の動作を説明するための断面図である。
【符号の説明】
１０１ シリコン基板
１０２ ｐ型ウェル
１０３、１０３’ ソース・ドレイン拡散層
１０４ 分離領域
１０５ シリコン酸化膜
１０６ シリコンドット
１０７ シリコンナイトライドドット
１０８ シリコン酸化膜
１０９ 制御ゲート（ワード線、ポリサイド膜）
１１０ シリコン酸化膜
１１１ シリコンナイトライド膜
２０１ シリコン基板
２０２ ｐ型ウェル
２０３ ゲート酸化膜
２０４ ポリシリコン膜
２０４ａ、２０４ａ’、２０４ａ’’ 補助ゲート
２０５、２０５ａ シリコン酸化膜
２０６、２０６’ ソース・ドレイン拡散層
１２０６、１２０６’ ソース・ドレイン拡散層
２０７ シリコン酸化膜
２０７ａ サイドウォール
２０８ シリコン酸化膜
２０９ シリコンドット
２１０ シリコンナイトライドドット
２１１ シリコン酸化膜
２１２ 制御ゲート（ワード線、ポリサイド膜）
２１３ シリコン酸化膜
３０１ シリコン基板
３０２ ｐ型ウェル
３０３ シリコン酸化膜
３０４ シリコンナノドット
３０５ シリコンナイトライドドット
３０６ シリコン酸化膜
３０７ ポリシリコン膜
３０７ａ メモリゲート
３０８、３０８ａ 熱酸化膜（シリコン酸化膜）
３０９ ポリサイド膜
３０９ａ 制御ゲート（ワード線）
３１０、３１１ ソース・ドレイン拡散層
３１２ 層間絶縁膜
３１３ 配線
Ａ、Ｂ 電荷蓄積領域
Ｐ１ プラグ
Ｖｒ 読み出し電圧

Claims (41)

  1. （ａ）半導体基板上に形成された第１絶縁膜と、
    （ｂ）前記第１絶縁膜上に形成されたシリコンナイトライドドットと、
    （ｃ）前記シリコンナイトライドドット上に形成された第２絶縁膜と、
    （ｄ）前記第２絶縁膜上に形成された導電性膜と、
    （ｅ）前記半導体基板中に形成された第１及び第２半導体領域と、
    （ｆ）前記第１及び第２半導体領域間に位置するチャネル領域と、を有し、
    （ｇ）前記チャネル領域から、前記チャネル領域の前記第１半導体領域側の第１端部上の前記シリコンナイトライドドットもしくは前記チャネル領域の前記第２半導体領域側の第２端部上の前記シリコンナイトライドドットに、電荷を注入することにより書き込みを行うこと特徴とする不揮発性半導体記憶装置。
  2. 前記第１及び第２半導体領域は、第１方向に延在し、
    前記導電性膜は、前記第１方向と直交する第２方向に延在することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１及び第２絶縁膜は、シリコンナイトライドよりバリアハイトが大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記第１及び第２絶縁膜は、シリコン酸化膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記第１端部上の前記シリコンナイトライドドットへの前記電荷の注入は、前記第２半導体領域から前記第１半導体領域の方向に電子を流すことにより行い、
    前記第２端部上の前記シリコンナイトライドドットへの前記電荷の注入は、前記第１半導体領域から前記第２半導体領域の方向に電子を流すことにより行い、
    前記第１端部上の前記シリコンナイトライドドットに注入された前記電荷を、前記第１半導体領域から前記第２半導体領域に電子を流すことにより判定し、
    前記第２端部上の前記シリコンナイトライドドットに注入された前記電荷を、前記第２半導体領域から前記第１半導体領域に電子を流すことにより判定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  6. 前記シリコンナイトライドドットは、ＳｉＸＮ１−Ｘ（０＜Ｘ＜１）であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  7. 前記ＳｉＸＮ１−ＸのＸは概ね０．４３であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
  8. 前記シリコンナイトライドドットは、その表面部の窒素濃度が、その中央部の窒素濃度より大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  9. 前記シリコンナイトライドドットは、前記第１絶縁膜上に単層で存在することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  10. （ａ）半導体基板中に形成された第１及び第２半導体領域と、
    （ｂ）前記第１及び第２半導体領域間に位置するチャネル領域と、
    （ｃ）前記半導体基板上に形成され、前記チャネル領域上から前記第１半導体領域上まで延在する第１シリコン酸化膜と、
    （ｄ）前記第１シリコン酸化膜上に形成されたシリコンナイトライドドットと、
    （ｅ）前記シリコンナイトライドドット上に形成された第２シリコン酸化膜と、
    （ｆ）前記第２シリコン酸化膜上に形成された第１導電性膜と、
    （ｇ）前記半導体基板上に形成され、前記チャネル領域上から前記第２半導体領域上まで延在する絶縁膜と、
    （ｈ）前記絶縁膜上に形成された第２導電性膜と、を有し、
    （ｉ）前記チャネル領域から、前記シリコンナイトライドドットの前記チャネル領域の前記第２半導体領域側の端部に、電荷を注入することにより書き込みを行うこと特徴とする不揮発性半導体記憶装置。
  11. 前記第１及び第２半導体領域は、第１方向に延在し、
    前記第１導電性膜は、前記第１方向と直交する第２方向に延在し、
    前記第２導電性膜は、前記第１方向に延在することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  12. 前記第１及び第２シリコン酸化膜は、ＳｉＸＯ２であり、Ｘ≦１であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  13. 前記第１シリコン酸化膜は、熱酸化膜であり、前記第２シリコン酸化膜は、堆積膜であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  14. 前記シリコンナイトライドドットへの前記電荷の注入は、前記第２半導体領域から前記第１半導体領域の方向に電子を流すことにより行い、
    前記シリコンナイトライドドットに注入された前記電荷を、前記第１半導体領域から前記第２半導体領域に電子を流すことにより判定することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  15. 前記シリコンナイトライドドットは、ＳｉＸＮ１−Ｘ（０＜Ｘ＜１）であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  16. 前記ＳｉＸＮ１−ＸのＸは概ね０．４３であることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
  17. 前記シリコンナイトライドドットは、その表面部の窒素濃度が、その中央部の窒素濃度より大きいことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  18. 前記シリコンナイトライドドットは、前記第１シリコン酸化膜上に単層で存在することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  19. 前記第１及び第２半導体領域、前記第１導電性膜及び第２導電性膜は、同一の方向に延在し、
    前記第２導電性膜は、前記第１導電性膜上に乗り上げるよう延在していることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  20. （ａ）半導体基板中に形成された第１及び第２半導体領域と、
    （ｂ）前記第１及び第２半導体領域間に位置するチャネル領域と、
    （ｃ）前記半導体基板上に形成され、前記チャネル領域上から前記第１半導体領域上まで延在する第１絶縁膜と、
    （ｄ）前記第１絶縁膜上に形成された第１導電性膜と、
    （ｅ）前記半導体基板上に形成され、前記チャネル領域上から前記第２半導体領域上まで延在する第２絶縁膜と、
    （ｆ）前記第２絶縁膜上に形成された第２導電性膜と、
    （ｇ）前記第１及び第２導電性膜間の半導体基板上に形成された第３絶縁膜と、
    （ｈ）前記第３絶縁膜上に形成されたシリコンナイトライドドットと、
    （ｉ）前記シリコンナイトライドドット上に形成された第４絶縁膜と、
    （ｊ）前記第４絶縁膜上に形成された第３導電性膜と、を有し、
    （ｋ）前記チャネル領域から、前記第１導電性膜側の第１端部上の前記シリコンナイトライドドットもしくは前記第２導電性膜側の第２端部上の前記シリコンナイトライドドットに、電荷を注入することにより書き込みを行うこと特徴とする不揮発性半導体記憶装置。
  21. 前記第１及び第２半導体領域は、第１方向に延在し、
    前記第１及び第２導電性膜は、前記第１方向に延在し、
    前記第３導電性膜は、前記第１方向と直交する第２方向に延在することを特徴とする請求項２０記載の不揮発性半導体記憶装置。
  22. 前記第３及び第４絶縁膜は、シリコンナイトライドよりバリアハイトが大きいことを特徴とする請求項２０記載の不揮発性半導体記憶装置。
  23. 前記第３及び第４絶縁膜は、シリコン酸化膜であることを特徴とする請求項２０記載の不揮発性半導体記憶装置。
  24. 前記第１端部上の前記シリコンナイトライドドットへの前記電荷の注入は、前記第１半導体領域から前記第２半導体領域の方向に電子を流すことにより行い、
    前記第２端部上の前記シリコンナイトライドドットへの前記電荷の注入は、前記第２半導体領域から前記第１半導体領域の方向に電子を流すことにより行い、前記第１端部上の前記シリコンナイトライドドットに注入された前記電荷を、前記第２半導体領域から前記第１半導体領域に電子を流すことにより判定し、
    前記第２端部上の前記シリコンナイトライドドットに注入された前記電荷を、前記第１半導体領域から前記第２半導体領域に電子を流すことにより判定することを特徴とする請求項２０記載の不揮発性半導体記憶装置。
  25. 前記シリコンナイトライドドットは、ＳｉＸＮ１−Ｘ（０＜Ｘ＜１）であることを特徴とする請求項２０記載の不揮発性半導体記憶装置。
  26. 前記ＳｉＸＮ１−ＸのＸは概ね０．４３であることを特徴とする請求項２５記載の不揮発性半導体記憶装置。
  27. 前記シリコンナイトライドドットは、その表面部の窒素濃度が、その中央部の窒素濃度より大きいことを特徴とする請求項２０記載の不揮発性半導体記憶装置。
  28. 前記シリコンナイトライドドットは、前記第３絶縁膜上に単層で存在することを特徴とする請求項２０記載の不揮発性半導体記憶装置。
  29. （ａ）半導体基板中に形成された第１及び第２半導体領域と、
    （ｂ）前記第１及び第２半導体領域間に位置するチャネル領域と、
    （ｃ）前記チャネル領域上の前記半導体基板上に形成された第１絶縁膜と、
    （ｄ）前記第１絶縁膜上に形成された第１導電性膜と、
    （ｅ）前記第１導電性膜の両側の前記半導体基板上に形成された第２絶縁膜と、
    （ｆ）前記第２絶縁膜上に形成されたシリコンナイトライドドットと、
    （ｇ）前記シリコンナイトライドドット上に形成された第３絶縁膜と、
    （ｈ）前記第３絶縁膜上に形成された第２導電性膜と、を有し、
    （ｉ）前記第１導電性膜の両側にそれぞれ隣接する前記シリコンナイトライドドットに、電荷を注入することにより書き込みを行うこと特徴とする不揮発性半導体記憶装置。
  30. （ａ）半導体基板中に第１及び第２半導体領域をそれぞれが離間するよう形成する工程と、
    （ｂ）前記第１及び第２半導体領域上に第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上にシリコンドットを析出させる工程と、
    （ｄ）前記シリコンドットを窒化することによりシリコンナイトライドドットを形成する工程と、
    （ｅ）前記シリコンナイトライドドット上に第２絶縁膜を形成する工程と、
    （ｆ）前記第２絶縁膜上に導電性膜を形成する工程と、
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  31. 前記（ｄ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項３０記載の不揮発性半導体記憶装置の製造方法。
  32. （ａ）半導体基板上に第１絶縁膜を介して第１導電性膜を形成する工程と、
    （ｂ）前記第１導電性膜の第１側壁下に斜めインプラ法を用いて半導体領域を形成する工程と、
    （ｃ）前記第１導電性膜の前記第１側壁に対向する第２側壁側の前記半導体基板上に第２絶縁膜を形成する工程と、
    （ｄ）前記第２絶縁膜上にシリコンドットを析出させる工程と、
    （ｅ）前記シリコンドットを窒化することによりシリコンナイトライドドットを形成する工程と、
    （ｆ）前記シリコンナイトライドドット上に第３絶縁膜を形成する工程と、
    （ｇ）前記第３絶縁膜上に第２導電性膜を形成する工程と、
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  33. 前記（ｅ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項３２記載の不揮発性半導体記憶装置の製造方法。
  34. 前記（ｃ）工程は、熱酸化により第１シリコン酸化膜を形成する工程であり、
    前記（ｆ）工程は、化学気相成長法で第２シリコン酸化膜を形成する工程であることを特徴とする請求項３２記載の不揮発性半導体記憶装置の製造方法。
  35. （ａ）半導体基板上に第１絶縁膜を介して複数のライン状の第１導電性膜を形成する工程と、
    （ｂ）前記第１導電性膜間の前記半導体基板上に第２絶縁膜を形成する工程と、
    （ｃ）前記第２絶縁膜上にシリコンドットを析出させる工程と、
    （ｄ）前記シリコンドットを窒化することによりシリコンナイトライドドットを形成する工程と、
    （ｅ）前記シリコンナイトライドドット上に第３絶縁膜を形成する工程と、
    （ｆ）前記第３絶縁膜上に第２導電性膜を形成する工程と、
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  36. 前記（ｄ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項３５記載の不揮発性半導体記憶装置の製造方法。
  37. 前記（ｂ）工程は、熱酸化により第１シリコン酸化膜を形成する工程であり、
    前記（ｅ）工程は、化学気相成長法で第２シリコン酸化膜を形成する工程であることを特徴とする請求項３５記載の不揮発性半導体記憶装置の製造方法。
  38. 前記（ａ）工程の後に、前記第１導電性膜間の前記半導体基板中であって、前記第１導電性膜間の１つ置きに半導体領域を形成することを特徴とする請求項３５記載の不揮発性半導体記憶装置の製造方法。
  39. 前記（ａ）工程の前に、前記第１導電性膜の下部の前記半導体基板中であって、前記複数のライン状の前記第１導電性膜の１つ置きに半導体領域を形成することを特徴とする請求項３５記載の不揮発性半導体記憶装置の製造方法。
  40. （ａ）半導体基板上に第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜上にシリコンドットを析出させる工程と、
    （ｃ）前記シリコンドットを窒化することによりシリコンナイトライドドットを形成する工程と、
    （ｄ）前記シリコンナイトライドドット上に第２絶縁膜を形成する工程と、
    （ｅ）前記第２絶縁膜上に第１導電性膜を形成する工程と、
    （ｆ）前記第２絶縁膜の端部の前記半導体基板上に第３絶縁膜を形成する工程と、
    （ｇ）前記第３絶縁膜上から前記第１導電性膜の上部の第４絶縁膜上まで延在する第２導電性膜を形成する工程と、
    （ｈ）前記第１及び第２導電性膜の両端部の前記半導体基板中に半導体領域を形成する工程と、
    を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  41. 前記（ｃ）工程は、プラズマ雰囲気下で行われることを特徴とする請求項４０記載の不揮発性半導体記憶装置の製造方法。
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