KR100846507B1 - 알루미늄이 도핑된 전하트랩층을 구비한 비휘발성 메모리소자 및 그 제조방법 - Google Patents
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Abstract
알루미늄이 도핑된 전하트랩층을 구비한 비휘발성 메모리 소자 및 그 제조방법이 개시된다. 개시된 비휘발성 메모리 소자는: 표면에 이격된 소스영역 및 드레인영역이 형성된 기판; 상기 기판 상에서, 상기 소스 및 드레인과 접촉되게 형성된 터널막; 상기 터널막 상에서 전하를 트랩하는 실리콘 나노도트들과 상기 나노도트들을 덮는 실리콘 산화물층을 구비하는 전하트랩층; 상기 전하트랩층 상에 형성된 블로킹막; 및 상기 블로킹막 상에 형성된 게이트전극;을 구비하며, 상기 전하트랩층은 Al 이 도핑된 것을 특징으로 한다.
Description
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2 내지 도 6은 본 발명에 따른 메모리 소자의 제조방법을 단계별로 보여주는 단면도들이다.
도 7은 도 1의 메모리 소자의 일부 영역의 투사전자현미경(TEM) 사진이다.
도 8a 및 도 8b는 도 7의 위치별 원소분석을 보여주는 그래프이다.
도 9는 본 발명에 따른 비휘발성 메모리 소자의 리텐션 특성을 보여주는 그래프이다.
도 10은 하프늄 옥사이드(HfO2)를 블로킹막으로 사용하며 전하트랩층은 부분적으로 산화된 비정질 실리콘층을 포함하는 메모리 소자의 리텐션 특성을 보여주는 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
10: 비휘발성 메모리 소자 20,60: 기판
22: 드레인 영역 24: 소스 영역
30,70: 터널링막 40,88: 전하트랩층
50,90: 블로킹막 52,92: 게이트전극
82: 실리콘 나노도트 84: 실리콘 산화물층
86: 부분적으로 산화된 비정질 실리콘층
S1:게이트 적층물
본 발명은 알루미늄이 도핑된 전하트랩층을 구비한 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
실리콘 나노 도트(dot)를 전하 저장층으로 사용하는 비휘발성 메모리 소자의 경우, 리텐션(retention) 특성이 불량한 문제가 있을 수 있다.
또한, 종래의 나노 도트를 사용하는 비휘발성 메모리 소자에서는 상기 나노 도트를 형성하기 위해서 실리콘 리치 산화막(silicon rich oxide)을 고온 어닐링(annealing)하여 실리콘 도트(dot)를 형성한다.
그러나 실리콘 리치 산화막을 고온 어닐링하는 경우, 실리콘 확산(Si diffusion)에 의해 터널링막이 열화될 수 있다.
본 발명의 목적은 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 리텐션 특성이 향상된 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은, 리텐션 특성이 개선되며, 터널링막의 열화를 방지한 비휘발성 메모리 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 Al이 도핑된 전하트랩층을 구비한 비휘발성 메모리 소자는:
표면에 이격된 소스영역 및 드레인영역이 형성된 기판;
상기 기판 상에서, 상기 소스 및 드레인과 접촉되게 형성된 터널막;
상기 터널막 상에서 전하를 트랩하는 실리콘 나노도트들과 상기 나노도트들을 덮는 실리콘 산화물층을 구비하는 전하트랩층;
상기 전하트랩층 상에 형성된 블로킹막; 및
상기 블로킹막 상에 형성된 게이트전극;을 구비하며,
상기 전하트랩층은 Al 이 도핑된 것을 특징으로 한다.
본 발명에 따르면, 상기 Al은 상기 전하트랩층에 0.1 ~ 10 원자 %로 도핑되는 것이 바람직하다.
본 발명에 따르면, 상기 전하트랩층은 2~10 nm 두께로 형성될 수 있다.
또한, 상기 블로킹막은 알루미나로 형성되는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여, 본 발명의 Al이 도핑된 전하트랩층을 구비한 비휘발성 메모리 소자의 제조방법은:
터널링막 상에 형성된 전하트랩층 및 블로킹막을 포함하는 게이트 적층물을구비한 메모리 소자의 제조 방법에 있어서,
상기 전하트랩층은,
상기 터널링막 상에 비정질 실리콘막을 형성하는 제1단계;
상기 비정질 실리콘막을 부분적으로 산화시켜 실리콘 나노도트들과 상기 실리콘 나노도트들을 덮는 실리콘 산화물층을 구비한 전하트랩층을 형성하는 제2단계; 및
상기 전하트랩층에 Al을 도핑하는 제3단계;를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 상기 Al은 0.1~10 원자 % 도핑될 수 있다.
본 발명에 따르면, 상기 제1단계는,
상기 비정질 실리콘막을 1~5 nm 두께로 증착한다.
또한, 상기 제2단계는,
상기 비정질 실리콘막을 90%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 800~900℃에서 2∼3분 정도 어닐링할 수 있다.
본 발명의 일 국면에 따르면, 상기 제3단계는;
상기 부분적으로 산화된 비정질 실리콘막 상에 알루미나를 증착하여 상기 블로킹막을 형성하는 단계; 및
상기 기판을 1000~1200 ℃에서 1∼5분 어닐링하는 단계;를 구비한다.
본 발명의 다른 국면에 따르면, 상기 제3단계는;
상기 부분적으로 산화된 비정질 실리콘막에 상기 Al을 이온 주입하여 Al이 도핑된 전하트랩층을 형성한다.
본 발명의 또 다른 국면에 따르면, 상기 제3단계는;
상기 부분적으로 산화된 비정질 실리콘막 상에 Al을 증착하는 단계; 및
상기 기판을 어닐링하여 상기 Al을 상기 부분적으로 산화된 비정질 실리콘막에 도핑하는 단계;를 구비한다.
본 발명의 또 다른 국면에 따르면, 상기 제1단계는;
비정질 실리콘과 함께 Al을 증착하며,
상기 제3단계는 상기 기판을 1000~1200 ℃에서 1~5분 어닐링하는 단계이다.
이하, 본 발명의 실시예에 의한 알루미늄이 도핑된 전하트랩층을 구비한 비휘발성 메모리 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자(10)의 단면도이다.
도 1을 참조하면, p형 실리콘 기판(20)의 표면에 n형 불순물로 도핑된 소스영역(22) 및 드레인 영역(24)이 형성되어 있다. 기판(20) 상에서 소스 영역(22) 및 드레인 영역(24) 사이에는 이들 소스 영역(22) 및 드레인 영역(24)과 접촉된 터널링막(30)이 형성되어 있다. 상기 터널링막(30) 상에는 전하트랩층(40), 블로킹막(50), 게이트 전극(52)이 순차적으로 형성되어 있다.
상기 터널링막(30)은 실리콘 산화막일 수 있다.
상기 전하트랩층(40)은 실리콘 나노도트들(42)과 실리콘 나노도트들(42)을 내부에 포함하는 실리콘 산화물층(44)과, 상기 나노도트들(42) 및 실리콘 산화물층(44)에 도핑된 알루미늄(Al)으로 이루어져 있다. 전하트랩층(40)은 대략 2~10 nm 두께의 비정질 실리콘이 부분적으로 산화된 층이며, 대략 0.1~10 원자 %의 Al이 도핑된 층이다. Al은 전하트랩층(40)의 리텐션 특성을 향상시킬 수 있다. Al이 10 원자 % 이상 도핑된 경우, 전하트랩층(40)은 도전층의 특성을 가질 수 있으며, 따라서 전하를 트랩하는 리텐션 특성이 불량해질 수 있다. Al이 0.1 원자 % 이하 도핑된 경우, 전하트랩층(40)의 리텐션 특성에 기여하지 않을 수 있다.
상기 블로킹막(50)은 20~30 nm 두께의 알루미나(Al2O3)로 형성될 수 있다. 이 알루미나는 상기 Al 도핑의 소스물질로 작용될 수 있다. 블로킹막(50)은 캐리어를 트랩하는 과정에서 캐리어들이 게이트 전극(52)으로 이동되는 것을 방지한다.
도 2 내지 도 6은 본 발명에 따른 메모리 소자의 제조방법을 단계별로 보여주는 단면도들이다.
도 2을 참조하면, 기판(60) 상에 터널링막(70) 및 비정질 실리콘막(80)을 순차적으로 형성한다. 기판(60)은 p형 실리콘 기판일 수 있다. 상기 터널링막(70)은 상기 기판(60)의 표면을 산화하여 형성된 실리콘 산화막(SiO2)일 수 있다.
비정질 실리콘막(80)은 1nm∼5nm, 바람직하게는 2~3 nm의 두께로 형성할 수 있다. 비정질 실리콘막(80)은 원자층 증착(Atomic Layer Deposition) 방법 또는 이온 빔 증착(Ion Beam Deposition) 방법 등으로 형성할 수 있다.
비정질 실리콘막(80)을 형성한 후, 비정질 실리콘막(80)을 비교적 저온에서 불완전하게 산화시킨다. 예를 들면, 90%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 800 ~ 900℃에서, 2~3분 어닐링한다. 이에 따라 비정질 실리콘막은 도 3에서 보듯이 일부 산화되어 실리콘 산화층(84)을 형성하며, 일부는 비정질 실리콘으로서 나노 도트들(82)로 존재한다. 즉, 부분적으로 산화된 비정질 실리콘층(86)이 된다. 부분적으로 산화된 비정질 실리콘층(86)의 두께는 상기 비정질 실리콘층(80)의 두께에 의해서 달라질 수 있으며, 바람직하게는 2~10 nm 두께로 형성될 수 있다.
도 4를 참조하면, 실리콘 산화층(84)에 Al을 도핑하기 위해서 실리콘 산화층(84) 상에 블로킹막인 알루미나층(90)을 20~30 nm 두께로 증착한다.
이어서, 상기 기판(60)을 비교적 고온인 1000~1200 ℃에서 1~5분 어닐링하면, 알루미나층(90)으로부터 일부 알루미늄(Al)이 실리콘 산화층(84)로 이동하며, 따라서 부분적으로 산화된 비정질 실리콘층(86)을 Al 도핑한다. 전하트랩층(88)은 실리콘 산화층(84)과 실리콘 산화층(84)에 형성된 실리콘 나노도트들(82)과, 실리콘 산화층(84) 및 실리콘 나노도트들(82)에 도핑된 알루미늄으로 이루어진다. 상기 Al 도핑은 대략 0.1~10 원자 %로 형성되는 것이 바람직하다. 상기 알루미나층(90)은 Al 도핑량을 조절하기 용이하도록 Al이 리치(rich)한 알루미나로 이루어질 수 있다.
도 5를 참조하면, 블로킹막(90) 상에 전극층(92)을 형성하고, 전극층(92) 상에 도 6의 게이트 적층물(S1)이 형성될 영역을 한정하는 감광막 패턴(94)을 형성한다. 전극층(52)은, 예를 들면 금속층 혹은 금속 실리사이드층일 수 있다. 계속해서, 감광막 패턴(94)을 식각 마스크로 사용하여 전극층(92)부터 터널링막(70)까지, 기판(60) 상에 적층된 적층물들(70, 88, 90, 92)을 순차적으로 식각한다. 그리고 감광막 패턴(54)을 제거한다. 그 결과, 도 6에 도시한 바와 같이 감광막 패턴(54)에 대응되는 기판(60)의 주어진 영역 상에 터널링막(70), 전하트랩층(88), 블로킹막(90) 및 전극층(92)을 포함하는 게이트 적층물(S1)이 형성된다.
이어서, 게이트 적층물(S1)을 마스크로 하여 기판(60)에 도전성 불순물을 이온주입하여 소오스 영역(62)과 드레인 영역(64)을 형성한다. 이렇게 해서 게이트 적층물(S1)에 전하트랩층(88)이 형성된 휘발성 메모리 소자가 제조된다. 상기 도전성 불순물은 n형 불순물로서 기판(60)에 주입된 불순물과 반대되는 타입이다.
도 7은 도 1의 메모리 소자(10)의 Al이 도핑된 부분산화된 비정질 실리콘층을 포함하는 일부 영역의 투사전자현미경(TEM) 사진이며, 도 8a 및 도 8b는 도 7의 위치별 원소분석을 보여주는 그래프이다.
도 7, 도 8a 및 도 8b를 함께 참조하면, 포지션 1과 포지션 2에서는 Si 피크가 검출되었으며, 이는 포지션 1은 실리콘 기판이며, 포지션 2는 SiO2 인 것을 보여준다. 또한 포지션 7에서는 Al 피크가 검출되었으며, 이는 포지션 7이 알루미나인 것을 보여준다. 한편, 포지션 4 및 포지션 5에서는 Al 및 Si 피크가 함께 검출되었으며, 이는 포지션 4 및 포지션 5가 실리콘 산화물 영역이면서 동시에 Al 이 도핑된 영역임을 보여준다. 포지션 5에서는 포지션 4에서 보다 Al 피크가 더 높으며 이는 포지션 5에서 포지션 4 보다 많은 Al 이 도핑된 것을 보여준다.
도 9는 본 발명에 따른 비휘발성 메모리 소자의 리텐션 특성을 보여주는 그래프이며, 도 10은 하프늄 옥사이드(HfO2)를 블로킹막으로 사용하며 전하트랩층은 부분적으로 산화된 비정질 실리콘층을 포함하는 메모리 소자의 리텐션 특성을 보여주는 그래프이다. 리텐션 특성을 측정하기 위해서 200 ℃에서, 게이트 전극에 20V와 -20 V를 각각 인가하여 전자 및 정공을 전하트랩층에 트랩한 후, 경과시간에 따른 플랩밴드전압(flat band voltage)를 측정하였다.
본 발명에 따른 메모리 소자에서는 도 10의 메모리 소자에 비해서 시간경과에 따라 플랫밴드전압의 변화가 적으며, 따라서 리텐션 특성이 향상된 것을 알 수 있다.
상술한 바와 같이, 본 발명에 의한 알루미늄이 도핑된 전하트랩층을 구비한 비휘발성 메모리 소자는 리텐션 특성이 양호하므로 비휘발성 메모리 소자에 유용하게 적용할 수 있다.
또한, 본 발명의 메모리 소자의 제조방법에 따르면, 불완전 산화조건에서 어닐링하므로 확산되는 실리콘에 기인한 터널링막의 손상이 없게 된다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
Claims (12)
- 표면에 이격된 소스 및 드레인이 형성된 기판;상기 기판 상에서, 상기 소스 및 드레인과 접촉되게 형성된 터널막;상기 터널막 상에서 전하를 트랩하는 실리콘 나노도트들과 상기 나노도트들을 덮는 실리콘 산화물층을 구비하는 전하트랩층;상기 전하트랩층 상에 형성된 블로킹막;상기 블로킹막 상에 형성된 게이트전극;을 구비하며,상기 전하트랩층은 Al 이 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 Al은 상기 전하트랩층에 0.1 ~ 10 원자 %로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 전하트랩층은 2~10 nm 두께로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 블로킹막은 알루미나로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
- 터널링막 상에 형성된 전하트랩층 및 블로킹막을 포함하는 게이트 적층물을구비한 메모리 소자의 제조 방법에 있어서,상기 전하트랩층은,상기 터널링막 상에 비정질 실리콘막을 형성하는 제1단계;상기 비정질 실리콘막을 부분적으로 산화시켜 실리콘 나노도트들과 상기 실리콘 나노도트들을 덮는 실리콘 산화물층을 구비한 전하트랩층을 형성하는 제2단계; 및상기 전하트랩층에 Al을 도핑하는 제3단계;를 구비하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 Al을 0.1~10 원자 % 도핑하는 것을 메모리 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 제1단계는,상기 비정질 실리콘막을 1~5 nm 두께로 증착하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 제2단계는,상기 비정질 실리콘막을 90%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 800~900℃에서 2∼3분 정도 어닐링하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 제3단계는;상기 부분적으로 산화된 비정질 실리콘막 상에 알루미나를 증착하여 상기 블로킹막을 형성하는 단계; 및상기 기판을 1000~1200 ℃에서 1∼5분 어닐링하는 단계;를 구비하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 제3단계는;상기 부분적으로 산화된 비정질 실리콘막에 상기 Al을 이온 주입하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 제3단계는;상기 부분적으로 산화된 비정질 실리콘막 상에 Al을 증착하는 단계; 및상기 기판을 어닐링하여 상기 Al을 상기 부분적으로 산화된 비정질 실리콘막에 도핑하는 단계;를 구비하는 것을 특징으로 하는 메모리 소자의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 제1단계는;비정질 실리콘과 함께 Al을 증착하며,상기 제3단계는 상기 기판을 1000~1200 ℃에서 1~5분 어닐링하는 것을 특징으로하는 메모리 소자의 제조 방법.
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