KR20050080864A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
전하를 트래핑하는 전하트래핑층의 길이를 정확하게 제어할 수 있는 비휘발성 메모리 소자 및 그 제조방법이 제공된다. 이 비휘발성 메모리 소자는 반도체 기판 상에 형성된 게이트절연막 및 게이트절연막 상에 형성된 주요게이트와, 주요게이트 측면에 형성된 측벽게이트와, 측벽게이트의 저면과 반도체 기판 사이에 형성된 전하트래핑층과, 측벽게이트 및 전하트래핑층과 오버랩되어 반도체 기판 내에 형성된 소오스/드레인 영역을 포함한다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 상세하게는 주요게이트 측면에 위치한 도전성 측벽게이트를 이용하여 전하트래핑층의 길이 조절이 가능한 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로 휘발성(volatile) 또는 비휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 비휘발성 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 자주 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 비휘발성 메모리 소자들이 폭넓게 사용된다.
일반적으로 비휘발성 메모리 소자의 셀 트랜지스터들은 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널 영역 위에서 순차적으로 적층되는 게이트 절연막, 플로팅 게이트 전극, 게이트간 절연막 및 컨트롤 게이트 전극을 포함한다. 반면에 SONOS 구조를 갖는 비휘발성 메모리 소자는, 내부에 채널 영역이 형성되는 실리콘 기판, 터널링층을 형성하는 산화막, 전하가 포획되는 전하트래핑층(Charge Trapping Layer)으로 사용되는 질화막, 차폐층으로 사용되는 산화막, 및 컨트롤 게이트 전극으로 사용되는 실리콘막을 갖는다.
도 1은 종래의 SONOS 구조를 갖는 비휘발성 메모리 소자(100)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(10) 위에 ONO막(Oxide nitride oxide)(60)이 배치된다. 이 ONO막(60)은, 터널링층(tunneling layer)으로서의 제1 실리콘 산화막(62)과, 전하 트랩층(charge trapping layer)으로서의 실리콘 질화막(64)과, 그리고 차폐층(blocking layer)으로서의 제2 실리콘 산화막(66)이 순차적으로 적층된 구조를 갖는다. ONO막(110) 옆의 반도체 기판(10) 위에는 게이트 절연막(40)이 배치된다. 그리고 ONO막(60) 및 게이트 절연막(40) 위에는 컨트롤 게이트 전극(50)이 배치된다.
이 ONO막(60)과 게이트 절연막(40) 옆의 반도체 기판(10) 내에는 소오스 영역(20) 또는 드레인 영역(30)으로 사용되는 고농도의 불순물 영역들을 갖는다.
이와 같은 비휘발성 메모리 소자(100)를 프로그램(program)하기 위해서는, 컨트롤 게이트 전극(50)에 양의 바이어스를 인가하고, 소오스 영역(20) 또는 드레인 영역(30)으로 사용되는 불순물 영역에 적절한 바이어스를 인가한다. 그러면, 반도체 기판(10)으로부터의 열 전자들(Hot electrons)이 실리콘 질화막(64)의 전하 트랩 영역 안으로 트랩되며, 이에 따라 셀의 문턱 전압이 변경된다. 상기 비휘발성 메모리 소자를 소거(erase)하기 위해서는, 컨트롤 게이트 전극(50)에 음의 바이어스를 인가하고, 소오스 영역(20) 또는 드레인 영역(30)으로 사용되는 불순물 영역에 적절한 바이어스를 인가한다. 그러면 반도체 기판(10)으로부터의 홀들(holes)도 실리콘 질화막(64)의 전하 트랩 영역으로 트랩되어, 이미 전하 트랩 영역 내에 있는 여분의 전자들과 재결합하며, 이에 따라 셀의 문턱 전압이 변경된다.
종래의 비휘발성 메모리 소자를 제조하기 위해서는, 먼저 반도체 기판(10) 위에 ONO막(60)을 형성한다. 그리고 ONO막(60) 옆의 반도체 기판(10) 위에 게이트 절연막(40)을 형성한다. 다음에 전면에 컨트롤 게이트 전극(50)을 형성한다.
도 1에 도시된 종래의 비휘발성 메모리 소자(100)를 제조할 때, 제1 실리콘 산화막(62), 실리콘 질화막(64) 및 제2 실리콘 산화막(66)으로 이루어진 ONO막(60)은 사진, 식각공정을 통하여 패터닝(patterning)을 하게 되는데, ONO막(60)의 길이(L1)를 정확하게 제어하는 것이 어렵다. 특히, 소자의 크기가 작아짐에 따라, ONO막(60)의 길이(L1)를 70nm 이하로 패터닝을 하기 위해서는 별도의 사진공정장비가 추가되어야 하는데, 이는 제조단가의 상승뿐만 아니라, 기술적 구현의 어려움을 수반한다.
그리고, ONO막(60) 형성 후 후속하는 컨트롤 게이트 전극(50) 형성공정에서 컨트롤 게이트 전극(50)과 그 하부에 배치된 ONO막(60)과의 정밀한 얼라인(Align)을 유지하기 어려운 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 전하트래핑층의 크기 조절이 제어가능한 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전하트래핑층의 크기 조절이 제어가능한 비휘발성 메모리 소자의 제조방법을 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판 상에 형성된 게이트절연막 및 상기 게이트절연막 상에 형성된 주요게이트와, 상기 주요게이트 측면에 형성된 측벽게이트와, 상기 측벽게이트의 저면과 상기 반도체 기판 사이에 형성된 전하트래핑층과, 상기 측벽게이트 및 전하트래핑층과 오버랩되어 상기 반도체 기판 내에 형성된 소오스/드레인 영역을 포함한다.
여기서, 상기 반도체 기판과 전하트래핑층 사이에 개재된 제1 산화막과, 상기 측벽게이트와 전하트래핑층 사이에 개재된 제2 산화막을 더 포함하는 것이 바람직하다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법은 반도체 기판의 활성영역 상에 게이트절연막과 상기 게이트절연막 상에 주요게이트를 형성하는 단계와, 상기 반도체 기판 전면에 전하트래핑층을 형성하는 단계와, 상기 주요게이트 측면에 측벽게이트를 형성하는 단계와, 상기 측벽게이트를 식각마스크로 하여 상기 주요게이트 상부 및 상기 측벽게이트 외측에 형성된 상기 전하트래핑층을 식각하는 단계와, 상기 주요게이트와 상기 측벽게이트에 의해 노출된 상기 반도체 기판 내에 상기 전하트래핑층과 일부 오버랩되게 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 전하트래핑층을 형성하기 전에 상기 반도체 기판 전면에 제1 산화막을 형성하는 단계와, 상기 전하트래핑층을 형성한 후에 상기 반도체 기판 전면에 제2 산화막을 형성하는 단계를 더 포함하는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하는 단면도들이다.
도 2에 도시된 바와 같이, 반도체 기판(110) 상에 정의된 활성화 영역에 SiO2, SiON, SiN, Si3N4, ZrO2 중 선택된 하나의 물질 또는 이들의 조합으로 이루어진 물질을 증착하여 게이트절연막(120)을 형성하는데, 이러한 게이트절연막(120)은 바람직하게는 10∼100Å의 두께를 가지도록 형성된다. 이러한 게이트절연막(120)은 그 두께가 감소함에 따라 유전상수(k) 값이 높은 물질이 요구되는데, HfO2 , Ta2O5
, Al2O3 , 란탄(La) 산화물 등의 물질을 사용될 수 있다. 게이트절연막(120)은 열산화(Thermal oxidation)공정 등에 의해 형성될 수 있다.
본원에서 사용되는 반도체 기판(110)은 p형 실리콘 기판 또는 n형 실리콘 기판일 수 있으나, 본 발명에 대한 설명의 편의를 위하여 반도체 기판(110)을 p형 실리콘 기판으로 한정하여 설명한다.
이어서, 상기 게이트절연막(120)이 형성된 반도체 기판(110)의 활성 영역에 폴리실리콘(poly-Si)이나 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge) 또는 폴리실리콘의 실리사이드(silicide) 중에서 선택된 하나의 물질 또는 이들의 조합으로 이루어진 물질을 사용하여 주요게이트형성용 막을 활성화 영역의 전면에 증착한다. 이러한 주요게이트형성용 막은 예를 들어 화학기상증착(CVD) 공정에 의해 약 1500Å 정도의 두께로 증착한다. 사진공정과 건식식각(Dry etching) 공정을 진행하여 주요게이트형성용 막을 패터닝(patterning)하여 도 2에 도시된 바와 같은 게이트절연막(120)과 주요게이트(130)를 형성한다.
여기서, 주요게이트(130)는 불순물을 포함한다. 이러한 불순물을 주요게이트(130)에 포함시키는 방법은 주요게이트(130)를 형성하기 위한 화학기상증착 공정시에 불순물을 함께 증착하거나, 또는 화학기상증착 공정에 의해 주요게이트(130)를 증착한 후 이온주입(Ion implantation)에 의해 불순물을 주요게이트(130) 내에 주입하는 방법 등이 있다.
도 3에 도시된 바와 같이, 주요게이트(130)가 형성된 반도체 기판(110) 전면에 제1 산화막(142)을 형성한다. 제1 산화막(142)은 열산화(Thermal oxidation) 공정 또는 화학기상증착 공정을 통하여 약 30 내지 40 Å 두께로 형성한다.
이러한 제1 산화막(142) 상에 화학기상증착 공정을 통하여 전하트래핑층(144)을 약 40 내지 60 Å 두께로 증착한다.
여기서, 본 발명의 일 실시예에 있어서 도 3에 도시된 바와 같이 전하트래핑층(144)을 하나의 물질로 표현하였으나, 본 발명은 이에 한정되지 아니한다. 즉, 전하트래핑층(144)은 실리콘(Si) 질화물, 알루미늄(Al) 산화물, 지르코늄(Zr) 산화물, 하프늄(Hf) 산화물, 란탄(La) 산화물 또는 이들의 조합으로 이루어진 물질을 사용할 수 있다. 또한, 전하트래핑층(144)은 BN, SiC, SiN, 실리콘 산화물 중에서 선택된 하나의 물질 또는 이들의 조합으로 이루어진 물질을 사용하여 형성할 수 있다. 또한, 전하트래핑층(144)은 하나 이상의 실리콘 산화막과 하나 이상의 실리콘 질화막이 교대로 배치되게 형성할 수 있다. 즉, 예를 들어 전하트래핑층(144)은 실리콘 질화막/실리콘 산화막/실리콘 질화막 또는 실리콘 질화막/실리콘 산화막/실리콘 질화막/실리콘 산화막/실리콘 질화막 등과 같은 구조를 가질 수 있다. 이때, 각 실리콘 산화막과 실리콘 질화막은 약 5 내지 10 Å의 두께를 가지며, 이는 원자층증착장치(Atomic layer deposition, ALD)를 통하여 구현될 수 있다.
이러한 전하트래핑층(144) 상에 제2 산화막(146)을 열산화 공정 또는 화학기상증착 공정을 통하여 약 70 내지 120 Å 두께로 증착한다.
그 후 도 4를 참조하여, 주요게이트(130)의 측면에 도전성 재질의 측벽게이트(150)를 형성한다. 이를 위하여 우선, 전술한 구성을 가지는 반도체 기판(110) 상의 반도체 구성체 전면에 화학기상증착공정을 통하여 폴리 실리콘(Poly silicon)을 증착한다. 이 폴리 실리콘은 불순물을 포함하는데, 상기 화학기상증착 공정과 함께 불순물을 도핑(Doping)할 수 있고 또는 폴리 실리콘을 증착한 후에 이온주입 공정을 통하여 불순물을 도핑할 수 있다. 이후, 반도체 기판(110)에 스페이스 에치(Space etch) 또는 에치백(Etch back)을 수행하여 측벽게이트(150)를 형성한다. 이때 주요게이트(130)의 측면에 위치한 측벽게이트(150)를 제외한 폴리 실리콘은 모두 이방성 식각에 의하여 식각된다.
도 5에 도시된 바와 같이, 주요게이트(130)의 상부 및 측벽게이트(150)의 외측에 형성된 제1 산화막(142), 전하트래핑층(144) 및 제2 산화막(146)을 식각한다.
이 때, 주요게이트(130)의 측면에 형성된 측벽게이트(150)를 식각마스크로 사용하여 측벽게이트(150)의 측부와 하부에 형성된 제1 산화막(142), 전하트래핑층(144) 및 제2 산화막(146)을 제외한 다른 제1 산화막(142), 전하트래핑층(144) 및 제2 산화막(146)을 식각한다.
따라서, 측벽게이트(150) 하부에 있는 제1 산화막(142), 전하트래핑층(144) 및 제2 산화막(146)의 길이(L2)는 측벽게이트(150)의 두께(t)에 의해 결정된다. 일반적으로 주요게이트(130)의 양 측면에 형성된 측벽게이트(150)의 두께(t)는 제어가능하다. 즉, 측벽게이트(150)를 형성하기 위해 반도체 기판(110) 전면에 증착한 폴리 실리콘의 두께와 측벽게이트(150)를 형성하기 위한 에치백 공정시간을 제어함으로써 측벽게이트(150)의 두께(t)를 조절할 수 있다. 또한, 이 경우 측벽게이트(150)의 두께(t)는 거의 일정하게 구현될 수 있으므로, 측벽게이트(150) 하부에 있는 제1 산화막(142), 전하트래핑층(144) 및 제2 산화막(146)의 길이(L2)도 일정하게 구현될 수 있다.
본 발명의 일 실시예에 있어서는, 주요게이트(130)의 양 측면에 측벽게이트(150)을 형성하였으나, 본 발명은 이에 한정되지 아니한다. 즉, 식각마스크를 이용하여 주요게이트(130)의 어느 일 측면에만 측벽게이트(150)를 형성할 수 있다.
도 6에 도시된 바와 같이, 측벽게이트(150)가 형성된 반도체 기판(110) 전면에 인(P) 또는 비소(As)와 같은 n형 불순물의 이온주입을 실시하여 소오스(160)/드레인 영역(165)을 형성한다.
이후, 도 7에 도시된 바와 같이 비휘발성 메모리 소자에 배선을 연결하기 위해 층간절연막(Inter layer dielectrics)(170)을 증착한 후 사진공정 및 식각공정을 실시하여 주요게이트(130) 상부와 측벽게이트(150)의 상부가 노출되도록 한다.
그리고 주요게이트(130) 상부와 측벽게이트(150)의 상부의 접합부분에 코발트(Co), 니켈(Ni), 티탄(Ti) 등을 사용하여 금속-실리사이드(metal-silicide)(미도시)를 형성한 후, 금속배선(180)과 연결한다. 즉, 주요게이트(130)의 상부와 측벽게이트(150) 상부가 금속배선(180)에 의해 전기적으로 연결되도록 한다.
이하, 도 7에 따라 본 발명에 따른 비휘발성 메모리 소자의 구조 및 그 동작 방법을 설명한다.
반도체 기판(110) 상에는 게이트절연막(120) 및 주요게이트(130)가 차례로 적층된 게이트 패턴이 배치된다. 이러한 게이트 패턴 양 옆의 반도체기판(110) 내에는 소오스/드레인 영역(160, 165)이 배치된다.
주요게이트(130)의 측면에는 측벽게이트(150)가 배치된다. 측벽게이트(150)와 주요게이트(130) 사이 및 측벽게이트(150)와 반도체 기판(110) 사이에는 제1 산화막(142), 전하트래핑층(144) 및 제2 산화막(146)이 차례대로 개재되어 있다. 이때, 통상적으로 제1 산화막(142), 전하트래핑층(144) 및 제2 산화막(146)은 각각 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이다.
반도체 기판(110)은 제1 도전형, 예를 들면 p형 불순물을 포함하고, 소오스(160)/드레인 영역(165)은 제2 도전형, 예를 들면 n형 불순물을 포함한다.
이때, 소오스(160)/드레인 영역(165)은 반도체 기판(110)보다 높은 농도의 불순물을 포함한다.
이하, 프로그램(program) 및 이레이즈(erase) 동작에 대해 설명한다. 설명의 편의를 위해, 비휘발성 메모리 소자는 NMOS인 것 경우로 제한하여 논의한다.
도 7을 참조하면, 주요게이트(130)와 측벽게이트(150)에 인가되는 전압이 높아짐에 따라, 채널영역에는 반전(Inversion)영역 및 디플리션(Depletion)영역이 형성된다. 드레인 영역(165)에 인가되는 전압이 높아짐에 따라, 반전영역은 드레인 영역(165)까지 이어지지 못하고 핀치 오프(pinch-off)된다. 이에 따라, 드레인 영역(165)과 반전영역 사이에는 디플리션영역이 개재된다. 이때, 소오스 영역(160)에는 접지 전압이 인가된다.
이 경우, 높은 전압의 드레인 영역(165)과 반전영역 사이에서는 드레인 영역(165) 주위에 배치된 전하트래핑층(144)로 전자가 주입되는 핫 캐리어 인젝션(hot carrier injection)이 발생할 수 있다. 이러한 핫 캐리어 인젝션에 의해 주입된 전자는 전하트래핑층(144)에 트랩핑 영역(trapping region)을 형성한다.
트랩핑 영역은 독출(reading) 동작 시 채널의 전위를 변화시키기 때문에, 이러한 핫 캐리어 인젝션은 비휘발성 메모리 소자를 프로그램시키는 동작에 이용될 수 있다.
다시 도 7을 참조하면, 드레인 영역(165)에 양의 전압을 인가하고, 주요게이트(130)와 측벽게이트(150)에는 음의 전압을 인가하고, 소오스 영역(160) 및 반도체 기판(110)에는 접지 전압을 인가한다. 이 경우, 드레인 영역(165)에 인가되는 전압에 의해, 드레인 영역(165) 주변의 반도체 기판(110)에는 디플리션 영역이 형성된다.
이러한 전압 조건은 제1 산화막(142)의 포텐셜 장벽을 넘어서기에 충분한 에너지를 갖는 핫 홀(hot hole)을 형성할 수 있다. 핫 홀은 제1 산화막(142)의 포텐셜 장벽을 넘어 전하트래핑층(144) 내의 트랩핑 영역에 있는 전자와 결합한다. 이에 따라, 핫 홀은 전하트래핑층(144)에 형성된 트랩핑 영역을 제거하는 비휘발성 메모리 소자의 이레이즈 동작에 이용될 수 있다.
위에서 언급한 내용에 대해, 소오스 영역(160)과 드레인 영역(165)의 전압을 서로 바꾸어 주면 소오스 영역(160) 주위에 배치된 전하트래핑층(144)에 전자를 트랩핑할 수 있다. 따라서, 하나의 비휘발성 메모리 소자에 대해 1 비트(bit) 또는 2 비트의 정보를 기억할 수 있다.
도 8은 도 7의 비휘발성 메모리 소자의 수평방향 전기장(Lateral electric field)을 시뮬레이션한 결과이다. 도 8은 비휘발성 메모리 소자의 주요게이트(130) 및 측벽게이트(150)에 5 V, 소오스 영역에 0 V, 드레인 영역에 6 V, 그리고 반도체 기판(110)에 0 V의 전압을 인가한 것을 조건으로 한다.
도 8에서 A는 소오스 영역(160), B는 소오스 영역(160) 주위에 배치된 전하트래핑층(144) 하부의 채널영역, C는 주요게이트(130) 하부의 채널영역, D는 드레인 영역(165) 주위에 배치된 전하트래핑층(144) 하부의 채널영역 그리고 E는 드레인 영역(165)을 나타낸다. 도 8에 도시된 바와 같이, 게이트(130, 150)와 드레인 영역(165)에 높은 전압을 인가할 경우, 드레인 영역(165) 주위의 전하트래핑층(144) 하부의 채널영역에 강한 전기장이 형성되어 핫 캐리어 인젝션이 발생한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 소자 및 그 제조방법은, 비휘발성 메모리 소자의 프로그램 및 이레이즈 동작에 있에서 전하를 트랩핑하는 전하트래핑층의 길이를 정확하게 제어할 수 있다.
도 1은 종래의 SONOS 구조를 갖는 비휘발성 메모리 소자를 나타내는 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하는 단면도들이다.
도 8은 도 7의 비휘발성 메모리 소자의 수평방향 전기장을 시뮬레이션한 결과이다.
<도면의 주요 부분에 관한 부호의 설명>
10: 반도체 기판 20: 소오스 영역
30: 드레인 영역 40: 게이트 절연막
50: 컨트롤 게이트 전극 60: ONO막
62: 제1 실리콘 산화막 64: 실리콘 질화막
66: 제2 실리콘 산화막 110: 반도체 기판
120: 게이트절연막 130: 주요게이트
142: 제1 산화막 144: 전하트래핑층
146: 제2 산화막 150: 측벽게이트
160: 소오스 영역 165: 드레인 영역
170: 층간절연막 180: 금속배선
Claims (14)
- 반도체 기판 상에 형성된 게이트절연막 및 상기 게이트절연막 상에 형성된 주요게이트;상기 주요게이트 측면에 형성된 측벽게이트;상기 측벽게이트의 저면과 상기 반도체 기판 사이에 형성된 전하트래핑층;상기 측벽게이트 및 전하트래핑층과 오버랩되어 상기 반도체 기판 내에 형성된 소오스/드레인 영역을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 반도체 기판과 전하트래핑층 사이에 개재된 제1 산화막; 및상기 측벽게이트와 전하트래핑층 사이에 개재된 제2 산화막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2항에 있어서,상기 제1 산화막의 두께는 약 30 내지 40 Å이고, 상기 전하트래핑층의 두께는 약 40 내지 60 Å이고, 상기 제2 산화막의 두께는 약 70 내지 120 Å인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서,상기 전하트래핑층은 실리콘(Si) 질화물, 알루미늄(Al) 산화물, 지르코늄(Zr) 산화물, 하프늄(Hf) 산화물, 란탄(La) 산화물 또는 이들의 조합으로 이루어진 물질인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3항에 있어서,상기 전하트래핑층은 하나 이상의 실리콘 산화막과 하나 이상의 실리콘 질화막이 교대로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2항에 있어서,상기 주요게이트 상부와 상기 측벽게이트 상부가 금속배선에 의해 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2항에 있어서,상기 측벽게이트는 상기 주요게이트의 측면 중 어느 하나에만 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판의 활성영역 상에 게이트절연막과 상기 게이트절연막 상에 주요게이트를 형성하는 단계;상기 반도체 기판 전면에 전하트래핑층을 형성하는 단계;상기 주요게이트 측면에 측벽게이트를 형성하는 단계;상기 측벽게이트를 식각마스크로 하여 상기 주요게이트 상부 및 상기 측벽게이트 외측에 형성된 상기 전하트래핑층을 식각하는 단계;상기 주요게이트와 상기 측벽게이트에 의해 노출된 상기 반도체 기판 내에 상기 전하트래핑층과 일부 오버랩되게 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 8항에 있어서,상기 전하트래핑층을 형성하기 전에, 상기 반도체 기판 전면에 제1 산화막을 형성하는 단계; 및상기 전하트래핑층을 형성한 후에, 상기 반도체 기판 전면에 제2 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 9항에 있어서,상기 제1 산화막의 두께는 약 30 내지 40 Å이고, 상기 전하트래핑층의 두께는 약 40 내지 60 Å이고, 상기 제2 산화막의 두께는 약 70 내지 120 Å인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 10항에 있어서,상기 전하트래핑층은 실리콘(Si) 질화물, 알루미늄(Al) 산화물, 지르코늄(Zr) 산화물, 하프늄(Hf) 산화물, 란탄(La) 산화물 또는 이들의 조합으로 이루어진 물질인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 10항에 있어서,상기 전하트래핑층은 하나 이상의 실리콘 산화막과 하나 이상의 실리콘 질화막이 교대로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 9항에 있어서, 상기 소오스/드레인 영역을 형성한 후,상기 주요게이트 상부와 상기 측벽게이트 상부에 금속배선을 형성하여, 상기 주요게이트와 상기 측벽게이트를 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 9항에 있어서,상기 측벽게이트를 형성하는 단계는 상기 주요게이트의 측면 중 어느 하나에만 상기 측벽게이트를 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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|---|---|---|---|---|
| KR100771923B1 (ko) * | 2005-09-12 | 2007-11-01 | 삼성전자주식회사 | 소노스 타입의 비휘발성 메모리 장치 및 그 제조 방법 |
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