KR20070119944A - 실리콘 나노 결정 형성 방법 및 이 방법이 적용된 메모리소자의 제조 방법 - Google Patents

실리콘 나노 결정 형성 방법 및 이 방법이 적용된 메모리소자의 제조 방법 Download PDF

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Abstract

실리콘 나노 결정 형성 방법 및 이 방법이 적용된 메모리 소자의 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 베이스 막 상에 비정질막을 형성하는 단계 및 상기 비정질막을 불완전 산화시켜 나노 결정을 포함하는 산화막으로 변화시키는 단계를 포함하는 것을 특징으로 하는 나노 결정 형성방법을 제공하고, 트랩층을 이 방법으로 형성한 메모리 소자의 제조 방법도 제공한다.

Description

실리콘 나노 결정 형성 방법 및 이 방법이 적용된 메모리 소자의 제조 방법{Method of forming silicon nano crystals and method of manufacturing memory device using the same}
도 1 및 도 2는 본 발명의 실시예에 의한 실리콘 나노 결정 형성방법을 나타낸 단면도들이다.
도 3 내지 도 6은 본 발명의 실시예에 의한 실리콘 나노 결정 형성방법이 적용된 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 7은 게이트 적층물에 본 발명의 실시예에 의한 실리콘 나노 결정 형성방법으로 형성된 나노 결정을 포함하는 메모리 소자의 동작 특성을 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
20, 40:기판 22, 26, 46:산화막
24, 44:비정질막 28, 48:나노 결정
42:터널링막 50:차단막
52:전극층 54:감광막 패턴
60:소오스 영역 70:드레인 영역
S1:게이트 적층물
1. 발명의 분야
본 발명은 반도체 소자에 사용되는 물질층 형성방법 및 이 방법이 적용된 반도체 소자의 제조 방법에 관한 것으로써, 보다 자세하게는 실리콘 나노 결정 형성방법 및 이 방법을 이용한 메모리 소자의 제조 방법에 관한 것이다.
2. 관련 기술의 설명
기존의 실리콘 나노 결정 제조 방법으로는 실리콘 리치 산화막(silicon rich oxide)을 고온 어닐링(annealing)하여 실리콘 도트(dot)를 형성하거나 CVD를 이용한 직접 성장(direct growth) 또는 실리콘 이온주입(implantation) 방법 등이 사용되고 있다.
그러나 실리콘 리치 산화막을 고온 어닐링하는 경우, 실리콘 확산(Si diffusion)에 의해 터널링 산화막이 열화될 가능성이 있다. 그리고 CVD의 경우 균일한 사이즈의 실리콘 도트를 형성하기 어렵고, 도트의 밀도 조절이 어려우며, 도트가 반구형(hemisphere)으로 형성되어 리텐션(retention)을 감소시키는 경향이 있다. 또한, 이온 주입 방법의 경우, 산화막에 손상을 줄 우려가 있고, 도핑 프로화일(doping profile)을 조절하기 어렵다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하 기 위한 것으로서, 산화막에 손상을 주지 않으면서 나노 도트 곧 나노 결정의 크기와 분포를 균일하게 할 수 있는 실리콘 나노 결정 형성방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 방법이 적용된 메모리소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 베이스 막 상에 비정질막을 형성하는 단계; 및 상기 비정질막을 불완전 산화시켜 나노 결정을 포함하는 산화막으로 변화시키는 단계를 포함하는 것을 특징으로 하는 나노 결정 형성방법을 제공한다.
상기 비정질막은 2∼3nm의 실리콘막으로 형성할 수 있고, 상기 베이스 막은 순차적으로 적층된 기판과 실리콘 산화막을 포함할 수 있다.
상기 비정질막의 불완전 산화를 위해, 상기 비정질막을 90%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 900℃에서 2∼3분 정도 어닐할 수 있다.
상기 비정질막은 원자층 증착 방법 또는 이온 빔 증착 방법으로 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 터널링막 상에 형성된 트랩층을 포함하는 게이트 적층물이 구비된 메모리 소자의 제조 방법에 있어서, 상기 트랩층은 상기 터널링막 상에 비정질막을 형성하는 단계 및 상기 비정질막을 불완전 산화시켜 나노 결정을 포함하는 산화막으로 변화시키는 단계를 포함하여 형성 하는 것을 특징으로 하는 메모리 소자의 제조방법을 제공한다.
이러한 메모리 제조 방법에서, 상기 비정질막은 2∼3nm의 실리콘막으로 형성할 수 있고, 상기 비정질막의 불완전 산화를 위해 상기 비정질막을 90%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 900℃에서 2∼3분 정도 어닐할 수 있다. 또한, 상기 비정질막은 원자층 증착 방법 또는 이온 빔 증착 방법으로 형성할 수 있다.
이러한 본 발명을 이용하면, 산화막(터널링막)에 손상이 없고, 크기와 분포가 균일한 나노 결정을 얻을 수 있다. 그리고 이러한 나노 결정을 트랩층으로 갖는 메모리 소자의 경우, 멀티 비트 데이터를 저장할 수 있고, 메모리 윈도우도 6V 정도로 넓일 수 있다.
이하, 본 발명의 실시예에 의한 실리콘 나노 결정 형성방법 및 이 방법을 이용한 메모리 소자의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 실리콘 나노 결정 형성방법에 대해 설명한다.
도 1을 참조하면, 기판(20) 상에 산화막(22)을 형성하고, 산화막(22) 상에 나노 결정을 형성하기 위한 비정질막(24)을 형성한다. 기판(20)은 반도체 기판, 예를 들면 p-형 기판으로 형성할 수 있다. 산화막(22)은, 예를 들면 실리콘 산화막(SiO2)으로 형성할 수 있다. 그리고 비정질막(24)은, 예를 들면 비정질 실리콘막으로 형성할 수 있는데, 이때 비정질막(24)은 1.5nm∼2.5nm, 바람직하게는 2nm의 두께로 형성할 수 있다. 이러한 비정질막(24)은 원자층 증착(Atomic Layer Deposition) 방법 또는 이온 빔 증착(Ion Beam Deposition) 방법으로 형성할 수 있다. 비정질막(24)을 형성한 후, 비정질막(24)을 불완전 산화조건으로 어닐한다. 예를 들면, 90%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 900℃에서 2∼3분 정도 어닐 공정을 진행한다.
이와 같은 어닐 공정에서 비정질막(24)은 결정질막으로 되고, 상기 결정질막의 그레인 경계를 따라 상기 결정질막의 산화가 우선적으로 진행되면서 상기 그레인 경계 안쪽으로 서서히 산화가 진행된다. 그러나 상기 어닐 공정의 조건으로 인해서 상기 산화는 상기 결정질막의 그레인 중심 영역까지는 미치지 않는다.
이렇게 해서 도 1의 비정질막(24)은 도 2에 도시한 바와 같이 복수의 나노 결정(28), 곧 나노 도트를 포함하는 산화막(26)으로 변화된다. 비정질막(24)은 비정질 실리콘막으로 형성될 수 있는 바, 나노 결정(28)은 실리콘 결정일 수 있고, 산화막(26)은 실리콘 산화막일 수 있다. 상기 어닐 공정은 비정질막(24)을 산화시키는 공정인 바, 그 과정에서 실리콘이 산화막(22)으로 확산되지 않는다. 그러므로 상기 어닐 공정에서 산화막(22)이 열화될 염려는 없다. 또한, 상기 어닐 공정 조건을 조절하여, 예를 들면 가스 분위기, 시간 및 온도 중 적어도 하나를 조절하거나 비정질막(24)의 두께를 조절하여 나노 결정(28)의 사이즈와 분포 밀도를 균일하게 할 수 있다. 또한, 도 2에서 볼 수 있듯이, 나노 결정(28)은 산화막(26)으로 둘러싸인 원형으로 형성되는 바, 나노 결정(28)이 메모리 소자에서 트랩 수단으로 사용될 경우, 메모리 소자의 리텐션 특성이 개선될 수 있다.
도 3 내지 도 6은 상술한 나노 결정 형성방법이 적용된 메모리 소자의 제조 방법을 보여준다.
도 3을 참조하면, 기판(40) 상에 터널링막(42), 비정질막(44)을 순차적으로 형성한다. 기판(40)은 p형 반도체 기판일 수 있다. 터널링막(42) 및 비정질막(44)은 도 1의 산화막(22) 및 비정질막(24)일 수 있다. 비정질막(44)을 형성한 후, 비정질막(44)을 불완전 산화 조건에서 어닐한다. 이때, 어닐은 도 1 및 도 2의 설명에서 언급한 어닐 공정일 수 있다. 상기 어닐에 의해 비정질막(44)은 도 4에 도시한 바와 같이 산화막(46)으로 변화되고, 산화막(46) 내에 균일한 사이즈를 갖는 나노 결정(48)이 균일한 분포 밀도로 형성된다. 나노 결정(48)은 실리콘 나노 결정일 수 있다.
다음, 도 5를 참조하면, 나노 결정(48)을 포함하는 산화막(46) 상에 차단막(50)과 전극층(52)을 순차적으로 적층하고, 전극층(52) 상에 도 6의 게이트 적층물(S1)이 형성될 영역을 한정하는 감광막 패턴(54)을 형성한다. 차단막(50)은 나노 결정(48)에 전자 등과 같은 캐리어를 트랩하는 과정에서 전자들이 전극층(52)으로 이동되는 것을 방지한다. 이러한 차단막(50)은, 예를 들면 하프늄 산화막(HfOx)으로 형성할 수 있는데, 이 경우 차단막(50)은, 예를 들면 20nm 정도의 두께로 형성할 수 있다. 차단막(50)은 산화막이 아닌 절연막으로 형성할 수도 있다. 전극층(52)은, 예를 들면 금속층 혹은 금속 실리사이드층일 수 있다. 계속해서, 감광막 패턴(54)을 식각 마스크로 사용하여 전극층(52)부터 터널링막(42)까지, 곧 기판(40)이 노출될 때까지 기판(40) 상에 적층된 적층물들(42, 46, 50, 52)을 순차적 으로 식각한다. 그리고 감광막 패턴(54)을 제거한다. 이 결과, 도 6에 도시한 바와 같이 감광막 패턴(54)에 대응되는 기판(40)의 주어진 영역 상에 터널링막(42), 나노 결정(48)을 포함하는 산화막(46), 차단막(50) 및 전극층(52)을 포함하는 게이트 적층물(S1)이 형성된다. 다음, 이러한 게이트 적층물(S1)을 마스크로 하여 기판(40)에 도전성 불순물을 이온주입하여 소오스 영역(60)과 드레인 영역(70)을 형성한다. 이렇게 해서 게이트 적층물(S1)에 트랩 수단, 곧 나노 결정(48)을 갖는 불휘발성 메모리 소자가 형성된다. 상기 도전성 불순물은 n형 불순물로써 기판(40)에 주입된 불순물과 반대되는 타입이다.
도 7은 상술한 본 발명의 메모리 소자의 쓰기 및 소거 동작 특성을 보여준다.
도 7에 나타낸 동작 특성은 도 6에 도시한 메모리 소자에서 터널링막(42)/나노 결정(48)을 포함하는 산화막(46)/차단막(50)이 각각 5nm의 실리콘 산화막/실리콘 나노 결정을 포함하는 3.5nm의 실리콘 산화막/20nm의 하프늄 산화막일 때, 측정한 것이다.
도 7에서 제1 내지 제4 그래프(G1-G4)는 쓰기 동작 특성을 나타내고, 제5 내지 제8 그래프(G5-G8)는 소거 동작 특성을 나타낸다. 제1 내지 제4 그래프(G1-G4)는 각각 쓰기 전압이 12V, 14V, 16V 및 18V일 때, 인가시간에 따른 플랫 밴드 전압의 변화를 보여준다. 그리고 제5 내지 제8 그래프(G5-G8)는 각각 소거 전압이 -12V, -14V, -16V 및 -18V일 때, 인가시간에 따른 플랫 밴드 전압의 변화를 보여준다.
제1 내지 제4 그래프(G1-G4)를 보면, 쓰기 전압 인가시간이 증가하면서 플랫 밴드 전압이 증가하고, 쓰기 전압이 다를 경우, 플랫 밴드 전압이 다른 것을 알 수 있다. 이는 곧 본 발명의 메모리 소자는 쓰기 전압을 서로 다른 값으로 인가함으로써, 각 쓰기 전압에 대해 메모리 소자는 서로 다른 상태를 가짐을 의미한다. 예컨대, 도 7의 경우처럼 본 발명의 메모리 소자에 값이 서로 다른 4개의 쓰기 전압을 인가될 때, 본 발명의 메모리 소자가 갖는 4개의 상태는 모두 다르게 된다. 상기 4개의 서로 다른 상태는 각각 데이터 00, 01, 10 및 11이 기록된 상태로 간주할 수 있는 바, 2비트 데이터가 기록된 것으로 간주할 수 있다.
제5 내지 제8 그래프(G5-G8)를 보면, 소거 전압 시간이 증가할 수록 플랫 밴드 전압이 작아짐을 알 수 있고, 각 소거 전압에 따라 플랫 밴드 전압이 다름을 알 수 있다. 제5 내지 제8 그래프(G5-G8)는 각각 제1 내지 제4 그래프(G1-G4)에 대응된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상술한 불완전 산화 조건으로 상술한 것외에 다른 조건을 찾을 수 있을 것이다. 또한, 비정질막(24)을 ALD나 IBD 방법이 아닌 다른 증착 방법으로 형성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 나노 결정 형상방법은 비정질 실리콘막을 불완전 산화조건에서 어닐하는 공정인 바, 확산되는 실리콘에 기인한 산화막(터널링막)의 손상이 없고, 크기와 분포가 균일한 나노 결정을 얻을 수 있다. 그리고 이러한 나노 결정을 트랩층으로 갖는 메모리 소자의 경우, 쓰기 전압에 따라 플랫 밴드 전압이 명확히 구분되는 바, 멀티 비트 데이터를 저장할 수 있고, 메모리 윈도우도 6V 정도(-3.5V∼2.5V)로 넓일 수 있다.

Claims (8)

  1. 베이스 막 상에 비정질막을 형성하는 단계; 및
    상기 비정질막을 불완전 산화시켜 나노 결정을 포함하는 산화막으로 변화시키는 단계를 포함하는 것을 특징으로 하는 나노 결정 형성방법.
  2. 제 1 항에 있어서, 상기 비정질막은 2∼3nm의 실리콘막으로 형성하는 것을 특징으로 하는 나노 결정 형성방법.
  3. 제 1 항에 있어서, 상기 비정질막의 불완전 산화를 위해, 상기 비정질막을 9 0%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 900℃에서 2∼3분 정도 어닐하는 것을 특징으로 하는 나노 결정 형성방법.
  4. 제 1 항에 있어서, 상기 비정질막은 원자층 증착 방법 또는 이온 빔 증착 방법으로 형성하는 것을 특징으로 하는 나노 결정 형성방법.
  5. 터널링막 상에 형성된 트랩층을 포함하는 게이트 적층물이 구비된 메모리 소자의 제조 방법에 있어서,
    상기 트랩층은,
    상기 터널링막 상에 비정질막을 형성하는 단계; 및
    상기 비정질막을 불완전 산화시켜 나노 결정을 포함하는 산화막으로 변화시키는 단계를 포함하여 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 비정질막은 2∼3nm의 실리콘막으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서, 상기 비정질막의 불완전 산화를 위해, 상기 비정질막을 9 0%의 질소(N2)와 10%의 산소(O2)를 포함하는 가스 분위기에서 900℃에서 2∼3분 정도 어닐하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  8. 제 5 항에 있어서, 상기 비정질막은 원자층 증착 방법 또는 이온 빔 증착 방법으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
KR1020060054531A 2006-06-16 2006-06-16 실리콘 나노 결정 형성 방법 및 이 방법이 적용된 메모리소자의 제조 방법 KR20070119944A (ko)

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