JP4617574B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体とゲート電極との間に積層された複数の誘電体膜内に、ボトム誘電体膜と電荷蓄積能力を有した電荷蓄積膜とを含む不揮発性半導体記憶装置、および、その製造方法に関する。特定的に、本発明は、電荷蓄積膜の堆積時にインキュベーション時間の低減が可能な不揮発性半導体記憶装置と、その製造方法とに関する。
【０００２】
【従来の技術】
電気的に書き込みおよび消去が可能な不揮発性半導体メモリ素子は、電荷を蓄積する電荷蓄積手段が単一の導電層からなるＦＧ(Floating Gate) 型のほかに、電荷蓄積手段として電荷トラップを利用したものが存在する。後者の代表例としては、電荷トラップを多く含む材料の電荷蓄積膜に電荷を注入し蓄積させる、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型およびＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor) 型の半導体メモリ素子が知られている。ＭＯＮＯＳ型およびＭＮＯＳ型の半導体メモリ素子では、電荷蓄積膜である窒化珪素膜あるいは酸化窒化珪素(silicon oxynitride)膜（以下、両者を総称して、窒化膜という）に電荷が注入され、蓄積される。
【０００３】
図６に、ＭＯＮＯＳ型半導体メモリトランジスタの断面図を示す。
この半導体メモリトランジスタでは、半導体基板ＳＵＢ内の表面領域に、半導体基板ＳＵＢと逆導電型を有した２つの不純物領域（ソース・ドレイン領域Ｓ／Ｄ）が離れて形成されている。２つのソース・ドレイン領域Ｓ／Ｄ間の基板領域が、このメモリトランジスタのチャネル形成領域となる。
【０００４】
不揮発性メモリトランジスタでは、蓄積された電荷が容易に基板側に抜けること、および意図しない電荷が容易に基板側から電荷蓄積膜に注入されることを防止する必要がある。そのため、上記したチャネル形成領域上にポテンシャル障壁を形成するのに必要な薄いボトム誘電体膜ＢＴＭが形成されている。通常、ボトム誘電体膜ＢＴＭは、二酸化珪素膜、窒化珪素膜、またはそれらの積層膜を用いる。ボトム誘電体膜ＢＴＭはシリコン基板ＳＵＢの熱酸化(thermal oxidation)あるいはＣＶＤ(Chemical Vapor Deposition) などの周知の技術によって形成される。
電荷蓄積膜ＣＨＳとして機能する上記した窒化膜は、ボトム誘電体膜上にＣＶＤなどの周知の技術によって形成される。このときプラズマＣＶＤ、とくにＬＰ−ＣＶＤ(Low-Pressure Chemical Vapor Deposition)が良く用いられる。
また、ＭＯＮＯＳ型半導体メモリ素子では、電荷蓄積膜ＣＨＳとゲート電極ＧＥとのポテンシャル障壁として機能するトップ誘電体膜ＴＯＰが電荷蓄積膜ＣＨＳ上に形成されている。トップ誘電体膜ＴＯＰは、窒化膜表面を熱酸化する方法などの周知の技術によって形成される。
なお、特に図示しないが、ＭＮＯＳ型では窒化膜を厚くすることで窒化膜上部が電荷蓄積に寄与できなくし、その結果、トップ誘電体膜を不要としている。
【０００５】
【発明が解決しようとする課題】
誘電体上に窒化珪素をＣＶＤによって形成する際、窒化珪素膜の形成開始とともに膜厚が増加するのではなく、膜形成を開始してから暫くは膜が殆ど成長せずに、ある程度時間が経つと膜成長の速度が急に増加するという現象が見られる。この膜形成を開始してから実際に有効な膜成長が始まるまでの時間はインキュベーション時間(incubation time) と呼ばれ、とくに下地が二酸化珪素の場合に顕著である。
【０００６】
図７のグラフは、従来のＭＯＮＯＳ型メモリトランジスタにおける電荷蓄積膜形成時の膜厚推移を示す。
従来のＭＯＮＯＳ型メモリトランジスタの製造においては、電荷蓄積膜の形成時に、ボトム誘電体膜上に窒化珪素をＣＶＤするので、このインキュベーション時間が長かった。
【０００７】
インキュベーション時間の発生は、以下のように説明することができる。窒化珪素の成長初期過程において、まず、窒化珪素成長のための核が下地表面上に散在して出来始める。時間とともに、その核を中心に窒化珪素がアイランド状に成長する。そして、この窒化珪素の核同士がつながり下地表面が窒化珪素で覆われると、以後は、窒化珪素の膜厚が顕著に増加し始める。
【０００８】
インキュベーション時間内では窒化珪素の核が成長しているので、形成された窒化珪素膜（電荷蓄積膜ＣＨＳ）は、成膜初期の核生成の影響を受け膜表面に凹凸ができやすい。電荷蓄積膜ＣＨＳの凹凸が顕著だと動作時に局部的に電界集中が起こりやすいため、メモリ素子の電気的特性、たとえばデータ書き換え時のエンディランス特性に悪影響を与える。
また、インキュベーション時間は下地の表面状態（たとえば洗浄度または組成）の影響を受け、長くなったり短くなったりする。このため、電荷蓄積膜ＣＨＳの精密な膜厚制御が困難となり、これに起因した素子の構造上および特性上のバラツキが大きくなってしまう。
【０００９】
インキュベーション時間を減らすために、従来、ボトム誘電体膜ＢＴＭとして用いる二酸化珪素膜の表面をＲＴＮ(Rapid Thermal Nitridation) または短時間熱酸化窒化(rapid thermal oxynitridation)していた。ＲＴＮでは、たとえば、炉内温度を１０００℃に保った状態で、炉内にアンモニアＮＨ3 のガスを流して炉内圧力を６Ｔｏｒｒとし、このアンモニア雰囲気中に半導体メモリ素子の表面を数１０分間曝し、二酸化珪素膜の表面を窒化する。このとき、ボトム誘電体膜ＢＴＭの表面にＳｉ−Ｎボンドが生成される。そのため、つぎの電荷蓄積膜ＣＨＳの形成時に、窒化珪素をＣＶＤする下地表面と窒化珪素との格子整合性が良くなり、インキュベーション時間が大幅に低減する。その結果、電荷蓄積膜ＣＨＳの表面の平坦性が改善され、膜厚の制御性が向上する。
【００１０】
ところが、このＲＴＮを用いた方法では、二酸化珪素膜中に窒素以外に水素も導入され、膜中のＳｉ−Ｈボンド密度が増大する。Ｓｉ−Ｈボンドから水素が抜ける過程で珪素のダングリングボンド(dangling bond) が生成される。したがって、ＲＴＮによるＳｉ−Ｈボンド密度の増大に起因して、二酸化珪素膜に電子または正孔がトラップされやすくなる。これによって、エンディランス特性における書き換え可能な回数が１桁程度少なくなるという不利益が発生する。
【００１１】
一方、二酸化珪素膜中に窒素原子を導入する方法として、上記したアンモニア雰囲気内での熱処理のほかに、水素を含まない窒素酸化物、たとえば一酸化窒素（nitrogen monoxide ；ＮＯ），二窒化酸素（dinitrogen oxide；Ｎ2 Ｏ）または二酸化窒素（nitrogen dioxide；ＮＯ2 ）のガス雰囲気での熱処理が知られている。しかし、アンモニアを用いた熱処理と比較すると、これらの熱処理によって二酸化珪素膜中に含ませることができる窒素の量が少なく、インキュベーション時間の低減効果が小さい。
【００１２】
本発明の目的は、メモリ素子特性の低下を防止しながら電荷蓄積膜形成時のインキュベーション時間を低減して素子の構造上および特性上のバラツキを抑制することが可能な不揮発性半導体記憶装置の製造方法と、不揮発性半導体記憶装置とを提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板のチャネルが形成される領域の上にボトム誘電体膜を形成し、上記ボトム誘電体膜の上に、窒化珪素または酸化窒化珪素の第１の膜と窒化珪素の第２の膜を含み電荷蓄積能力を有する電荷蓄積膜を形成する、複数の誘電体膜の形成工程と、上記複数の誘電体膜の上にゲート電極となる導電膜を形成する工程と、上記導電膜と上記複数の誘電体膜をパターニングしてゲート電極の積層体を形成し、形成した積層体の両側の上記半導体基板の領域にソース・ドレイン領域を形成する工程とを有し、上記電荷蓄積膜の形成工程内に以下の諸工程、すなわち、上記ボトム誘電体膜の表面を、上記第１の膜が窒化珪素膜の場合は珪素と窒素をそれぞれ含む２種のガスに順次暴露し、上記第１の膜が酸化窒化珪素の場合は、さらに酸素を含むガスを加えた３種のガスに順次暴露し、当該一連の暴露を所定のサイクル数繰り返して原子層堆積を行うことで上記第１の膜を成膜する工程と、珪素と窒素の両方を含む混合ガスに導入ガスを切り換え、所定の厚さに達するまで窒化珪素膜を気相堆積により堆積することで上記第２の膜を成膜する工程と、を含む。
【００１４】
上記電荷蓄積膜の形成では原子層堆積と他の堆積とを組み合わせた方法により上記電荷蓄積膜を形成する。
より詳細に、上記電荷蓄積膜の形成工程内に以下の諸工程、すなわち、ボトム誘電体膜の形成まで終えた不揮発性半導体記憶装置の表面を、上記誘電体を組成する複数の元素の何れかを含む複数のガスに順次暴露し、当該一連の暴露を所定のサイクル数繰り返して原子層堆積を行い、上記ガスを、上記複数の元素を全て含む混合ガスに切り換え、上記誘電体が所定の厚さに達するまで必要な誘電材料を化学的気相堆積により堆積する。
【００１５】
原子層堆積を用いて形成した上記電荷蓄積膜上にトップ誘電体膜を形成し、トップ誘電体膜上にゲート電極を形成する。いわゆるＭＯＮＯＳ型の不揮発性半導体記憶装置である。
あるいは、原子層堆積を用いて形成した上記電荷蓄積膜上にゲート電極を形成する。いわゆるＭＮＯＳ型の不揮発性半導体記憶装置である。
【００１８】
本発明に係る不揮発性半導体記憶装置は、半導体基板のチャネルが形成される領域の上に積層された電荷蓄積能力を有する複数の誘電体膜と、複数の誘電体膜上のゲート電極と、ゲート電極の両側の半導体基板の領域に形成された２つのソース・ドレイン領域とを有し、上記複数の誘電体膜が、上記半導体基板の上記領域の上に形成されたボトム誘電体膜と、上記ボトム誘電体膜の上に、珪素を含む堆積層と窒素を含む堆積層、または、珪素を含む堆積層と窒素を含む堆積層と酸素を含む堆積層が繰り返し積層された原子層堆積バッファ膜と、原子層堆積バッファ膜上に、珪素と窒素の両方を含む混合ガスに曝すことによって形成された窒化珪素の気相堆積膜とを含む。
【００１９】
本発明に係る不揮発性半導体記憶装置および製造方法では、少なくとも電荷蓄積膜の形成の初期段階に原子層堆積を用いることから、電荷蓄積膜の形成時に下地のボトム誘電体膜と電荷蓄積膜との格子整合性が良く、インキュベーション時間が短い。その結果、電荷蓄積膜の表面の凹凸が小さく、電荷蓄積膜厚の制御性が向上する。しかも、従来のインキュベーション時間低減方法、すなわち水素を含むガスを用いた短時間高温窒化処理を用いた場合のボトム誘電体膜に含まれる珪素−水素結合の密度に比べ、本発明に係る不揮発性半導体記憶装置のボトム誘電体膜に含まれる珪素−水素結合の密度は小さい。したがって、インキュベーション時間の低減と、珪素−水素結合の密度の低減が同時に達成される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を、記憶素子としてチャネル導電型がｎ型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、ｐ型のメモリトランジスタは、以下の説明で不純物導電型を逆にすることで実現される。
【００２１】
第１実施形態
図１は、第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
図１において、ｐ型シリコンウエハなどの半導体基板またはｐ型ウエル（以下、基板ＳＵＢという）内の表面側に、ｎ型不純物が添加されたソースまたはドレインとなる２つの不純物領域（以下、ソース・ドレイン領域という）Ｓ／Ｄが離れて配置されている。２つのソース・ドレイン領域Ｓ／Ｄ間でゲート電極ＧＥが交差する基板部分が、当該メモリトランジスタのチャネル形成領域となる。
【００２２】
チャネル形成領域上にゲート誘電体膜ＧＤが形成され、ゲート誘電体膜ＧＤ上にメモリトランジスタのゲート電極ＧＥが積層されている。ゲート電極ＧＥは、一般に、ｐ型またはｎ型の不純物が高濃度に添加されて導電化されたドープド多結晶珪素あるいはドープド非晶質珪素、または、ドープド多結晶珪素あるいはドープド非晶質珪素と高融点金属シリサイドとの積層膜からなる。
【００２３】
ゲート誘電体膜ＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。
ボトム誘電体膜ＢＴＭは二酸化珪素、二酸化珪素を窒化してできた窒化酸化珪素(silicon nitrided oxide)、または窒化珪素を酸化してできた酸化窒化珪素(silicon oxynitride)などからなる。ボトム誘電体膜ＢＴＭは、通常、ＦＰ(Frenkel-Poole) 型の電気伝導特性を示す。あるいは、ボトム誘電体膜ＢＴＭをＦＮ(Fowler-Nordheim) 型の電気伝導特性を示す誘電体膜としてもよい。ボトム誘電体膜ＢＴＭは、必要な特性を満たし、かつポテンシャルバリアたり得る厚さの範囲、たとえば２．０ｎｍから６．０ｎｍの範囲内で所定の膜厚を有する。
【００２４】
電荷蓄積膜ＣＨＳは電荷蓄積能力を有した誘電体膜である。本実施形態における電荷蓄積膜ＣＨＳは、ボトム誘電体膜ＢＴＭ上の第１の膜ＣＨＳ１と、第１の膜ＣＨＳ１上の第２の膜ＣＨＳ２とからなる。第２の膜ＣＨＳ２が、電荷を主に蓄積する膜である。第１の膜ＣＨＳ１は、第２の膜ＣＨＳ２形成時のインキュベーション時間を低減するために介在している。
このような目的の第１の膜ＣＨＳ１は、本発明で“原子層堆積バッファ膜”と称され、原子層堆積（ＡＬＤ：Atomic Layer Deposition ）により形成される。第１の膜ＣＨＳ１の厚さは、約０．４ｎｍから数ｎｍ程度である。
【００２５】
第２の膜ＣＨＳ２は、通常のプラズマＣＶＤ法、とくに好ましくは低圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中に電荷トラップが多く含まれている。第２の膜ＣＨＳ２を、ＪＶＤ(Jet Vapor Deposition)法により形成してもよい。第１および第２の膜ＣＨＳ１，ＣＨＳ２は、同じ材料が好ましく、窒化珪素または酸化窒化珪素からなる。電荷蓄積膜ＣＨＳのトータルの厚さは、たとえば、３．０ｎｍ〜８．０ｎｍ程度である。
【００２６】
トップ誘電体膜ＴＯＰは、電荷蓄積膜ＣＨＳとの界面近傍に深い電荷トラップを高密度に形成する必要があり、このため、たとえば成膜後の電荷蓄積膜ＣＨＳを熱酸化して形成する。トップ誘電体膜ＴＯＰをＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成した酸化珪素膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理により電荷トラップが形成される。トップ誘電体膜ＴＯＰについては、少なくとも、ゲート電極ＧＥからのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図る必要がある。トップ誘電体膜ＴＯＰは、この要請により最小膜厚が決められる。
【００２７】
以下、このような構成のメモリトランジスタの製造方法を説明する。ここでは、第１の膜ＣＨＳ１として窒化珪素膜をＡＬＤにより形成する場合を主に説明する。
【００２８】
用意したシリコンウエハ（基板ＳＵＢ）に対し、必要に応じて、素子（あるいはセル）間で誘電体分離層を形成する。また、しきい電圧調整用のイオン注入等を必要に応じて行う。
つぎに、露出している基板ＳＵＢの表面を、過酸化水素水をベースとした洗浄液を用いて十分に洗浄した後、酸素を含む雰囲気中で熱処理する。たとえば、窒素で希釈されたドライ酸素を酸化／拡散炉内に所定流量流し、炉内温度８５０℃で約２分間の熱処理を行う。これにより、シリコンウエハの表面に約３ｎｍの二酸化珪素膜（ボトム誘電体膜ＢＴＭ）が形成される。
【００２９】
シリコンウエハをＣＶＤ装置に移送した後、原子層堆積（ＡＬＤ）を行う。
たとえば、ＣＶＤ装置の反応炉内の温度を３７５℃とし、テトラクロルシラン(tetrachlorosilane) ＳｉＣｌ4 （以下、ＴＣＳという）のガスを炉内に導入し、炉内圧力を２００Ｔｏｒｒに制御する。炉内の温度および圧力が安定したら、ＴＣＳのガス雰囲気にシリコンウエハを所定時間、たとえば数十秒から百数十秒ほど暴露する。
続いて、炉内温度を５５０℃に上昇させ、アンモニアＮＨ3 のガスを炉内に導入し、炉内圧力を５００Ｔｏｒｒに制御する。炉内の温度および圧力が安定したら、アンモニアのガス雰囲気にシリコンウエハを所定時間、たとえば百数十秒ほど暴露する。
図２に示すように、このＴＣＳガスの暴露とアンモニアガスの暴露とを１サイクルとし、これを１サイクルから数サイクルの範囲で決まったサイクル数だけ繰り返す。このサイクル数は、ＡＬＤ膜の所望の厚さにより決まる。
【００３０】
この結果、ボトム誘電体膜ＢＴＭ上に、１分子の厚さ（約０．４ｎｍ）から数分子の厚さで窒化珪素が堆積される。このＡＬＤにより形成された窒化珪素膜（図１では、ＡＬＤ−ＳｉＮと表記）は、分子の層を単位として形成されるため、その表面の凹凸が小さく表面状態が良好である。
【００３１】
上記したＡＬＤでは、ＴＣＳの代わりに、他のＳｉを含むガスを用いてもよい。ここで、Ｓｉを含む他のガスとして、シランＳｉＨ4 ，ジクロルシラン(dichlorosilane)ＳｉＨ2 Ｃｌ2 （以下、ＤＣＳという），ヘキサクロルジシラン(hexachlorodisilane)Ｓｉ2 Ｃｌ6 ，四フッ化珪素(silicon tetrafluoide)ＳｉＦ4を例示することができる。
また、アンモニアの代わりに、他の窒素を含むガスを用いてもよい。ここで、窒素を含む他のガスとして、窒素Ｎ2 ，酸化窒素（ＮＯ，Ｎ2 Ｏ，ＮＯ2 ）を例示することができる。
【００３２】
第１の膜ＣＨＳ１を酸化窒化珪素膜とする場合には、アンモニアの暴露、ＤＣＳの暴露に、二窒化酸素Ｎ2 Ｏの暴露を加え、この異なるガスによる３回の暴露を１サイクルとしてＡＬＤを行う。
【００３３】
ＡＬＤによる第１の膜ＣＨＳ１の形成後は、周知の技術である通常のＣＶＤにより、第１の膜ＣＨＳ１上に、さらに窒化珪素膜（第２の膜ＣＨＳ２）を形成する。たとえば、炉内温度を６５０℃とし、アンモニアとＤＣＳの混合ガスを炉内に導入し、炉内圧力を約０．２Ｔｏｒｒに制御する。温度と圧力が安定したら、シリコンウエハを約４０分間この混合ガスに曝す。これにより、約６ｎｍの窒化珪素膜が第１の膜ＣＨＳ１上に形成される。
このとき、ＤＣＳの代わりに、シラン，ＴＣＳまたはヘキサクロルジシランなどのＳｉを含む他のガスを用いてもよい。また、窒化珪素膜を形成する方法は、ＬＰ−ＣＶＤ法に限らず、他のプラズマＣＶＤ法、あるいはＪＶＤ法であってもよい。
【００３４】
なお、第２の膜ＣＨＳ２の形成時に、ＣＶＤの条件を変化させて電荷トラップ密度をチャネル形成領域から遠い箇所で高くすると望ましい。電荷蓄積膜ＣＨＳの膜厚方向における電荷トラップ分布の重心を基板から遠ざけると、電荷トラップに電荷が一旦捕獲された後に基板側に戻る確率が減り、その分、電荷保持特性が向上する。
【００３５】
このようなＣＶＤは、アンモニアの流量比を変えることで実現できる。最初はＤＣＳの流量に対するアンモニアの流量比が相対的に大きな条件でＣＶＤし、その後、この流量比が相対的に小さくなる条件に切り替えて残りのＣＶＤを行う。これにより、第２の膜ＣＨＳ２内で、チャネル形成領域に近い領域ではＳｉ−Ｈボンドの密度が低く抑えられ、チャネル形成領域から遠い領域にＳｉ−Ｈボンドが高密度で分布するようになる。Ｓｉ−Ｈボンドは水素が置換される過程で珪素のダングリングボンドを形成する。このため、Ｓｉ−Ｈボンドの密度が高いほど、電荷トラップの密度も高くなりやすい。上記方法では、ＣＶＤの途中でアンモニアの流量比を上げることで、チャネル形成領域から遠い領域の電荷トラップ密度を高め、その結果、電荷保持特性が向上する。
【００３６】
同様な効果は、珪素含有ガスの種類を変えることでも得られる。
たとえば、最初はアンモニアとＴＣＳの混合ガスでＣＶＤし、その後、ＴＣＳをＤＣＳに切り替えて残りのＣＶＤを行う。ＴＣＳを用いたＣＶＤによる窒化珪素膜は、ＤＣＳを用いたＣＶＤによる窒化珪素膜に比べてＳｉ−Ｈボンド密度が数割少ない。したがって、ＣＶＤの途中でＴＣＳをＤＣＳに切り替える、この方法によっても、チャネル形成領域から遠い領域の電荷トラップ密度を高め、その結果、電荷保持特性を向上させることが可能となる。
【００３７】
第１の膜ＣＨＳ１を酸化窒化珪素膜とした場合には、この第２の膜ＣＨＳ２も酸化窒化珪素とするのが望ましい。このとき、たとえば炉内温度を７５０℃とし、アンモニア，ＤＣＳおよび二窒化酸素の混合ガスを炉内に導入し、所定圧力に制御した後に、所定の時間ＣＶＤし、約６ｎｍの酸化窒化珪素膜を形成する。
上記したと同様な方法によって、酸化窒化珪素の堆積中にＣＶＤの条件を変更し、電荷トラップ密度の重心を膜厚方向に変化させることができる。
【００３８】
このようにして形成した電荷蓄積膜ＣＨＳ上に、たとえばＬＰ−ＣＶＤ法により、トップ誘電膜ＴＯＰを形成する。
たとえば、炉内温度を７８０℃とし、ＤＣＳと二窒化酸素Ｎ2 Ｏとの混合ガスを炉内に導入し、炉内圧力を約０．５Ｔｏｒｒに制御する。温度と圧力が安定したら、シリコンウエハを約４０分間この混合ガスに曝す。これにより、ＨＴＯ（High Temperature chemical vapor deposited Oxide)膜と一般に言われる酸化珪素膜が約５ｎｍの厚さで第２の膜ＣＨＳ２上に形成される。
このとき、ＤＣＳの代わりに、前記したＳｉを含む他のガスを用いてもよい。また、高温のＬＰ−ＣＶＤの代わりに、第２の膜ＣＨＳ２の表面の熱酸化によってトップ誘電膜ＴＯＰを形成してもよい。熱酸化法を採用した場合、第２の膜ＣＨＳ２を構成する窒化珪素膜を、たとえば８ｎｍまで予め厚く形成しておく。８ｎｍの窒化珪素膜の表面を酸素を含む雰囲気中で熱処理する。これにより、約３ｎｍのトップ誘電膜ＴＯＰが形成され、同時に、その下の窒化珪素膜の膜厚が減って所望の膜厚となる。
【００３９】
トップ誘電膜ＴＯＰをＣＶＤで形成する場合、上記した電荷蓄積膜を構成する第１の膜ＣＨＳ１，電荷蓄積膜を構成する第２の膜ＣＨＳ２，およびトップ誘電膜ＴＯＰの３つの膜形成工程は、３工程全てを同一のＣＶＤ装置で連続して形成することが望ましい。膜同士の界面が大気に触れないからである。
ただし、良好な界面が得られる場合、あるいは膜形成時の前処理を行うことを前提とするならば、それぞれ別の装置で形成してもよい。また、２つの工程を同一装置内で連続して形成し、残る１工程は他の装置で形成してもよい。
トップ誘電膜ＴＯＰを熱酸化で形成する場合、第１および第２の膜ＣＨＳ１，ＣＨＳ２を同一装置内で連続して形成してもよく、別の装置でも形成してもよい。
いずれにしても、ＡＬＤを行うＣＶＤ装置に対し、試料をガスに曝す時間の制御性を高くすることが要求される。
【００４０】
ゲート電極ＧＥとなる高濃度不純物が添加された多結晶珪素または非晶質珪素を、トップ誘電体膜ＴＯＰ上にＣＶＤする。たとえば多結晶珪素を形成する場合、Ｓｉを含むガスを用いたＣＶＤ法、または、多結晶珪素をターゲットとしたスパッタリング法を用いる。ここでは、基板温度６５０℃としたＣＶＤにより多結晶珪素を堆積し、必要に応じて、多結晶珪素上に、金属、高融点金属、または、その金属シリサイドを含む合金などからなる低抵抗化層を形成する。低抵抗化層の材料としては、銅Ｃｕ，アルミニウムＡｌ，金Ａｕ，タングステンＷ，チタンＴｉ，タングステンシリサイドＷＳｉ2 ，タンタルシリサイドＴａＳｉ2 ，チタンナイトライドＴｉＮなどを用いる。このように形成されたゲート電極ＧＥの厚さは、５０ｎｍ〜２００ｎｍ程度である。
【００４１】
必要に応じてドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜あるいはレジストをマスクとして異方性エッチング、たとえばＲＩＥ(Reactive Ion Etching)を行う。これにより、ゲート電極ＧＥ，トップ誘電体膜ＴＯＰ，電荷蓄積膜ＣＨＳ，およびボトム誘電体膜ＢＴＭがパターンニングされる。
【００４２】
つぎに、ソース・ドレイン領域Ｓ／Ｄを形成する。ソース・ドレイン領域Ｓ／ＤをＬＤＤ構造とする場合、シリコンウエハにｎ型不純物を低濃度でイオン注入し、ｎ- 不純物領域（ＬＤＤ領域）を形成する。また、ＣＶＤにより二酸化珪素膜を全面に堆積し、これをエッチバックしてサイドウォールＳＷを形成する。サイドウォールＳＷ外側のシリコンにｎ型不純物を高濃度でイオン注入して、ソース・ドレイン領域Ｓ／Ｄの主体となる不純物領域を形成する。
その後、必要に応じて層間誘電体膜および配線層の形成を行って、当該メモリトランジスタを完成させる。
【００４３】
第１実施形態に係るメモリトランジスタは、ボトム誘電体膜ＢＴＭと、電荷蓄積膜ＣＨＳの主体を成す第２の膜ＣＨＳ２との間に、ＡＬＤで形成した第１の膜ＣＨＳ１を備えることから、第２の膜ＣＨＳ２形成時のインキュベーション時間が短い。したがって、電荷蓄積膜ＣＨＳの表面に凹凸ができにくく、動作時に電界のかかりかたが一様であり、その分、メモリ特性が良い。また、電荷蓄積膜ＣＨＳの膜厚制御性が高く、ウエハ内の異なるメモリトランジスタ間で特性の均一性が高い。
ＡＬＤ時にはアンモニア等の水素を含むガスを用いるが、ＡＬＤでは炉内温度が低いため、従来のＲＴＮ法と違って、ボトム誘電体膜ＢＴＭに水素が殆ど導入されない。このため、水素の導入によるボトム誘電体膜ＢＴＭの信頼性低下が有効に防止される。
【００４４】
第２実施形態
図３に、第２実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図を示す。
このメモリトランジスタは、電荷蓄積膜ＣＨＳが単層の誘電体膜からなり、その誘電体膜の全てをＡＬＤにより形成している。
このような電荷蓄積膜ＣＨＳの形成では、ＡＬＤによる窒化珪素の厚さが電荷蓄積膜ＣＨＳの膜厚（たとえば、６ｎｍ）に達するように、前記したＴＣＳの暴露とアンモニアの暴露の繰り返しサイクル数を第１実施形態より増加させる。各サイクルにおける温度および圧力の条件は第１実施形態と同様である。
【００４５】
他の構成、すなわち基板ＳＵＢ，ソース・ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，トップ誘電膜ＴＯＰおよびゲート電極ＧＥの材料，膜厚および形成方法は、第１実施形態と同様である。
第２実施形態においても、第１実施形態と同様な効果が得られる。
【００４６】
第３実施形態
図４に、第３実施形態に係るＭＮＯＳ型メモリトランジスタの断面図を示す。
第１実施形態のメモリトランジスタ（図１）と比較すると、このメモリトランジスタではトップ誘電膜ＴＯＰが省略されている。そのため、電荷蓄積膜ＣＨＳの膜厚は第１実施形態より厚く、たとえば１５ｎｍである。ここでは、電荷蓄積膜ＣＨＳをなす膜のうち第２の膜ＣＨＳ２を第１実施形態より厚くしている。
【００４７】
他の構成、すなわち基板ＳＵＢ，ソース・ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，電荷蓄積膜の下層側の膜である第１の膜ＣＨＳ１およびゲート電極ＧＥの材料，膜厚および形成方法は、第１実施形態と同様である。
第３実施形態においても、第１実施形態と同様な効果が得られる。
【００４８】
第４実施形態
図５に、第４実施形態に係るＭＮＯＳ型メモリトランジスタの断面図を示す。
このＭＮＯＳ型メモリトランジスタは、電荷蓄積膜ＣＨＳが単層の誘電体膜からなり、その誘電体膜の全てをＡＬＤにより形成している。
このような電荷蓄積膜ＣＨＳの形成では、ＡＬＤによる窒化珪素の厚さが電荷蓄積膜ＣＨＳの膜厚（たとえば、１５ｎｍ）に達するように、前記したＴＣＳの暴露とアンモニアの暴露の繰り返しサイクル数を第３実施形態より増加させる。各サイクルにおける温度および圧力の条件は第１実施形態と同様である。
【００４９】
他の構成、すなわち基板ＳＵＢ，ソース・ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭおよびゲート電極ＧＥの材料，膜厚および形成方法は、第１実施形態と同様である。
第４実施形態においても、第１実施形態と同様な効果が得られる。
【００５０】
【発明の効果】
本発明に係る不揮発性半導体記憶装置によれば、電荷蓄積膜を構成する誘電体のうち、少なくとも、ボトム誘電体膜との境界に接する誘電体を原子層堆積を用いて形成しており、そのため、電荷蓄積膜の形成時のインキュベーション時間が短い。このため、電荷蓄積膜の膜厚が均一に制御でき、電荷蓄積膜の表面のモフォロジーが良い。したがって、メモリ特性のバラツキが小さく、データ書き換え時のエンデュランス特性が向上した。
また、原子層堆積で水素を含むガスを用いる場合でも、原子層堆積は、通常の化学的気相堆積と比較すると処理温度がかなり低くてすむ。このため、インキュベーション時間低減のためにボトム誘電体膜形成後にＲＴＮ処理をした従来の不揮発性半導体記憶装置と比べると、ボトム誘電体膜に導入される水素の割合は桁違いに低い。したがって、ボトム誘電体膜の電荷トラップ密度が増大して信頼性が低下することが有効に防止される。
【図面の簡単な説明】
【図１】第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
【図２】第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ジクロルシランの暴露とアンモニアの暴露とからなる１サイクルの処理時の炉内温度変化を示すグラフである。
【図３】第２実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
【図４】第３実施形態に係るＭＮＯＳ型メモリトランジスタの断面図である。
【図５】第４実施形態に係るＭＮＯＳ型メモリトランジスタの断面図である。
【図６】従来のＭＯＮＯＳ型メモリトランジスタの断面図である。
【図７】インキュベーション時間の説明に用いた、従来のＭＯＮＯＳ型メモリトランジスタの製造における電荷蓄積膜形成時の膜厚変化を示すグラフである。
【符号の説明】
ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領域、ＧＤ…ゲート誘電体膜、ＢＴＭ…ボトム誘電体膜、ＣＨＳ…電荷蓄積膜、ＣＨＳ１…第１の膜（原子層堆積バッファ膜）、ＣＨＳ２…第２の膜、ＴＯＰ…トップ誘電体膜、ＧＥ…ゲート電極。
【発明の属する技術分野】
本発明は、半導体とゲート電極との間に積層された複数の誘電体膜内に、ボトム誘電体膜と電荷蓄積能力を有した電荷蓄積膜とを含む不揮発性半導体記憶装置、および、その製造方法に関する。特定的に、本発明は、電荷蓄積膜の堆積時にインキュベーション時間の低減が可能な不揮発性半導体記憶装置と、その製造方法とに関する。
【０００２】
【従来の技術】
電気的に書き込みおよび消去が可能な不揮発性半導体メモリ素子は、電荷を蓄積する電荷蓄積手段が単一の導電層からなるＦＧ(Floating Gate) 型のほかに、電荷蓄積手段として電荷トラップを利用したものが存在する。後者の代表例としては、電荷トラップを多く含む材料の電荷蓄積膜に電荷を注入し蓄積させる、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型およびＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor) 型の半導体メモリ素子が知られている。ＭＯＮＯＳ型およびＭＮＯＳ型の半導体メモリ素子では、電荷蓄積膜である窒化珪素膜あるいは酸化窒化珪素(silicon oxynitride)膜（以下、両者を総称して、窒化膜という）に電荷が注入され、蓄積される。
【０００３】
図６に、ＭＯＮＯＳ型半導体メモリトランジスタの断面図を示す。
この半導体メモリトランジスタでは、半導体基板ＳＵＢ内の表面領域に、半導体基板ＳＵＢと逆導電型を有した２つの不純物領域（ソース・ドレイン領域Ｓ／Ｄ）が離れて形成されている。２つのソース・ドレイン領域Ｓ／Ｄ間の基板領域が、このメモリトランジスタのチャネル形成領域となる。
【０００４】
不揮発性メモリトランジスタでは、蓄積された電荷が容易に基板側に抜けること、および意図しない電荷が容易に基板側から電荷蓄積膜に注入されることを防止する必要がある。そのため、上記したチャネル形成領域上にポテンシャル障壁を形成するのに必要な薄いボトム誘電体膜ＢＴＭが形成されている。通常、ボトム誘電体膜ＢＴＭは、二酸化珪素膜、窒化珪素膜、またはそれらの積層膜を用いる。ボトム誘電体膜ＢＴＭはシリコン基板ＳＵＢの熱酸化(thermal oxidation)あるいはＣＶＤ(Chemical Vapor Deposition) などの周知の技術によって形成される。
電荷蓄積膜ＣＨＳとして機能する上記した窒化膜は、ボトム誘電体膜上にＣＶＤなどの周知の技術によって形成される。このときプラズマＣＶＤ、とくにＬＰ−ＣＶＤ(Low-Pressure Chemical Vapor Deposition)が良く用いられる。
また、ＭＯＮＯＳ型半導体メモリ素子では、電荷蓄積膜ＣＨＳとゲート電極ＧＥとのポテンシャル障壁として機能するトップ誘電体膜ＴＯＰが電荷蓄積膜ＣＨＳ上に形成されている。トップ誘電体膜ＴＯＰは、窒化膜表面を熱酸化する方法などの周知の技術によって形成される。
なお、特に図示しないが、ＭＮＯＳ型では窒化膜を厚くすることで窒化膜上部が電荷蓄積に寄与できなくし、その結果、トップ誘電体膜を不要としている。
【０００５】
【発明が解決しようとする課題】
誘電体上に窒化珪素をＣＶＤによって形成する際、窒化珪素膜の形成開始とともに膜厚が増加するのではなく、膜形成を開始してから暫くは膜が殆ど成長せずに、ある程度時間が経つと膜成長の速度が急に増加するという現象が見られる。この膜形成を開始してから実際に有効な膜成長が始まるまでの時間はインキュベーション時間(incubation time) と呼ばれ、とくに下地が二酸化珪素の場合に顕著である。
【０００６】
図７のグラフは、従来のＭＯＮＯＳ型メモリトランジスタにおける電荷蓄積膜形成時の膜厚推移を示す。
従来のＭＯＮＯＳ型メモリトランジスタの製造においては、電荷蓄積膜の形成時に、ボトム誘電体膜上に窒化珪素をＣＶＤするので、このインキュベーション時間が長かった。
【０００７】
インキュベーション時間の発生は、以下のように説明することができる。窒化珪素の成長初期過程において、まず、窒化珪素成長のための核が下地表面上に散在して出来始める。時間とともに、その核を中心に窒化珪素がアイランド状に成長する。そして、この窒化珪素の核同士がつながり下地表面が窒化珪素で覆われると、以後は、窒化珪素の膜厚が顕著に増加し始める。
【０００８】
インキュベーション時間内では窒化珪素の核が成長しているので、形成された窒化珪素膜（電荷蓄積膜ＣＨＳ）は、成膜初期の核生成の影響を受け膜表面に凹凸ができやすい。電荷蓄積膜ＣＨＳの凹凸が顕著だと動作時に局部的に電界集中が起こりやすいため、メモリ素子の電気的特性、たとえばデータ書き換え時のエンディランス特性に悪影響を与える。
また、インキュベーション時間は下地の表面状態（たとえば洗浄度または組成）の影響を受け、長くなったり短くなったりする。このため、電荷蓄積膜ＣＨＳの精密な膜厚制御が困難となり、これに起因した素子の構造上および特性上のバラツキが大きくなってしまう。
【０００９】
インキュベーション時間を減らすために、従来、ボトム誘電体膜ＢＴＭとして用いる二酸化珪素膜の表面をＲＴＮ(Rapid Thermal Nitridation) または短時間熱酸化窒化(rapid thermal oxynitridation)していた。ＲＴＮでは、たとえば、炉内温度を１０００℃に保った状態で、炉内にアンモニアＮＨ3 のガスを流して炉内圧力を６Ｔｏｒｒとし、このアンモニア雰囲気中に半導体メモリ素子の表面を数１０分間曝し、二酸化珪素膜の表面を窒化する。このとき、ボトム誘電体膜ＢＴＭの表面にＳｉ−Ｎボンドが生成される。そのため、つぎの電荷蓄積膜ＣＨＳの形成時に、窒化珪素をＣＶＤする下地表面と窒化珪素との格子整合性が良くなり、インキュベーション時間が大幅に低減する。その結果、電荷蓄積膜ＣＨＳの表面の平坦性が改善され、膜厚の制御性が向上する。
【００１０】
ところが、このＲＴＮを用いた方法では、二酸化珪素膜中に窒素以外に水素も導入され、膜中のＳｉ−Ｈボンド密度が増大する。Ｓｉ−Ｈボンドから水素が抜ける過程で珪素のダングリングボンド(dangling bond) が生成される。したがって、ＲＴＮによるＳｉ−Ｈボンド密度の増大に起因して、二酸化珪素膜に電子または正孔がトラップされやすくなる。これによって、エンディランス特性における書き換え可能な回数が１桁程度少なくなるという不利益が発生する。
【００１１】
一方、二酸化珪素膜中に窒素原子を導入する方法として、上記したアンモニア雰囲気内での熱処理のほかに、水素を含まない窒素酸化物、たとえば一酸化窒素（nitrogen monoxide ；ＮＯ），二窒化酸素（dinitrogen oxide；Ｎ2 Ｏ）または二酸化窒素（nitrogen dioxide；ＮＯ2 ）のガス雰囲気での熱処理が知られている。しかし、アンモニアを用いた熱処理と比較すると、これらの熱処理によって二酸化珪素膜中に含ませることができる窒素の量が少なく、インキュベーション時間の低減効果が小さい。
【００１２】
本発明の目的は、メモリ素子特性の低下を防止しながら電荷蓄積膜形成時のインキュベーション時間を低減して素子の構造上および特性上のバラツキを抑制することが可能な不揮発性半導体記憶装置の製造方法と、不揮発性半導体記憶装置とを提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板のチャネルが形成される領域の上にボトム誘電体膜を形成し、上記ボトム誘電体膜の上に、窒化珪素または酸化窒化珪素の第１の膜と窒化珪素の第２の膜を含み電荷蓄積能力を有する電荷蓄積膜を形成する、複数の誘電体膜の形成工程と、上記複数の誘電体膜の上にゲート電極となる導電膜を形成する工程と、上記導電膜と上記複数の誘電体膜をパターニングしてゲート電極の積層体を形成し、形成した積層体の両側の上記半導体基板の領域にソース・ドレイン領域を形成する工程とを有し、上記電荷蓄積膜の形成工程内に以下の諸工程、すなわち、上記ボトム誘電体膜の表面を、上記第１の膜が窒化珪素膜の場合は珪素と窒素をそれぞれ含む２種のガスに順次暴露し、上記第１の膜が酸化窒化珪素の場合は、さらに酸素を含むガスを加えた３種のガスに順次暴露し、当該一連の暴露を所定のサイクル数繰り返して原子層堆積を行うことで上記第１の膜を成膜する工程と、珪素と窒素の両方を含む混合ガスに導入ガスを切り換え、所定の厚さに達するまで窒化珪素膜を気相堆積により堆積することで上記第２の膜を成膜する工程と、を含む。
【００１４】
上記電荷蓄積膜の形成では原子層堆積と他の堆積とを組み合わせた方法により上記電荷蓄積膜を形成する。
より詳細に、上記電荷蓄積膜の形成工程内に以下の諸工程、すなわち、ボトム誘電体膜の形成まで終えた不揮発性半導体記憶装置の表面を、上記誘電体を組成する複数の元素の何れかを含む複数のガスに順次暴露し、当該一連の暴露を所定のサイクル数繰り返して原子層堆積を行い、上記ガスを、上記複数の元素を全て含む混合ガスに切り換え、上記誘電体が所定の厚さに達するまで必要な誘電材料を化学的気相堆積により堆積する。
【００１５】
原子層堆積を用いて形成した上記電荷蓄積膜上にトップ誘電体膜を形成し、トップ誘電体膜上にゲート電極を形成する。いわゆるＭＯＮＯＳ型の不揮発性半導体記憶装置である。
あるいは、原子層堆積を用いて形成した上記電荷蓄積膜上にゲート電極を形成する。いわゆるＭＮＯＳ型の不揮発性半導体記憶装置である。
【００１８】
本発明に係る不揮発性半導体記憶装置は、半導体基板のチャネルが形成される領域の上に積層された電荷蓄積能力を有する複数の誘電体膜と、複数の誘電体膜上のゲート電極と、ゲート電極の両側の半導体基板の領域に形成された２つのソース・ドレイン領域とを有し、上記複数の誘電体膜が、上記半導体基板の上記領域の上に形成されたボトム誘電体膜と、上記ボトム誘電体膜の上に、珪素を含む堆積層と窒素を含む堆積層、または、珪素を含む堆積層と窒素を含む堆積層と酸素を含む堆積層が繰り返し積層された原子層堆積バッファ膜と、原子層堆積バッファ膜上に、珪素と窒素の両方を含む混合ガスに曝すことによって形成された窒化珪素の気相堆積膜とを含む。
【００１９】
本発明に係る不揮発性半導体記憶装置および製造方法では、少なくとも電荷蓄積膜の形成の初期段階に原子層堆積を用いることから、電荷蓄積膜の形成時に下地のボトム誘電体膜と電荷蓄積膜との格子整合性が良く、インキュベーション時間が短い。その結果、電荷蓄積膜の表面の凹凸が小さく、電荷蓄積膜厚の制御性が向上する。しかも、従来のインキュベーション時間低減方法、すなわち水素を含むガスを用いた短時間高温窒化処理を用いた場合のボトム誘電体膜に含まれる珪素−水素結合の密度に比べ、本発明に係る不揮発性半導体記憶装置のボトム誘電体膜に含まれる珪素−水素結合の密度は小さい。したがって、インキュベーション時間の低減と、珪素−水素結合の密度の低減が同時に達成される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を、記憶素子としてチャネル導電型がｎ型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、ｐ型のメモリトランジスタは、以下の説明で不純物導電型を逆にすることで実現される。
【００２１】
第１実施形態
図１は、第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
図１において、ｐ型シリコンウエハなどの半導体基板またはｐ型ウエル（以下、基板ＳＵＢという）内の表面側に、ｎ型不純物が添加されたソースまたはドレインとなる２つの不純物領域（以下、ソース・ドレイン領域という）Ｓ／Ｄが離れて配置されている。２つのソース・ドレイン領域Ｓ／Ｄ間でゲート電極ＧＥが交差する基板部分が、当該メモリトランジスタのチャネル形成領域となる。
【００２２】
チャネル形成領域上にゲート誘電体膜ＧＤが形成され、ゲート誘電体膜ＧＤ上にメモリトランジスタのゲート電極ＧＥが積層されている。ゲート電極ＧＥは、一般に、ｐ型またはｎ型の不純物が高濃度に添加されて導電化されたドープド多結晶珪素あるいはドープド非晶質珪素、または、ドープド多結晶珪素あるいはドープド非晶質珪素と高融点金属シリサイドとの積層膜からなる。
【００２３】
ゲート誘電体膜ＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。
ボトム誘電体膜ＢＴＭは二酸化珪素、二酸化珪素を窒化してできた窒化酸化珪素(silicon nitrided oxide)、または窒化珪素を酸化してできた酸化窒化珪素(silicon oxynitride)などからなる。ボトム誘電体膜ＢＴＭは、通常、ＦＰ(Frenkel-Poole) 型の電気伝導特性を示す。あるいは、ボトム誘電体膜ＢＴＭをＦＮ(Fowler-Nordheim) 型の電気伝導特性を示す誘電体膜としてもよい。ボトム誘電体膜ＢＴＭは、必要な特性を満たし、かつポテンシャルバリアたり得る厚さの範囲、たとえば２．０ｎｍから６．０ｎｍの範囲内で所定の膜厚を有する。
【００２４】
電荷蓄積膜ＣＨＳは電荷蓄積能力を有した誘電体膜である。本実施形態における電荷蓄積膜ＣＨＳは、ボトム誘電体膜ＢＴＭ上の第１の膜ＣＨＳ１と、第１の膜ＣＨＳ１上の第２の膜ＣＨＳ２とからなる。第２の膜ＣＨＳ２が、電荷を主に蓄積する膜である。第１の膜ＣＨＳ１は、第２の膜ＣＨＳ２形成時のインキュベーション時間を低減するために介在している。
このような目的の第１の膜ＣＨＳ１は、本発明で“原子層堆積バッファ膜”と称され、原子層堆積（ＡＬＤ：Atomic Layer Deposition ）により形成される。第１の膜ＣＨＳ１の厚さは、約０．４ｎｍから数ｎｍ程度である。
【００２５】
第２の膜ＣＨＳ２は、通常のプラズマＣＶＤ法、とくに好ましくは低圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中に電荷トラップが多く含まれている。第２の膜ＣＨＳ２を、ＪＶＤ(Jet Vapor Deposition)法により形成してもよい。第１および第２の膜ＣＨＳ１，ＣＨＳ２は、同じ材料が好ましく、窒化珪素または酸化窒化珪素からなる。電荷蓄積膜ＣＨＳのトータルの厚さは、たとえば、３．０ｎｍ〜８．０ｎｍ程度である。
【００２６】
トップ誘電体膜ＴＯＰは、電荷蓄積膜ＣＨＳとの界面近傍に深い電荷トラップを高密度に形成する必要があり、このため、たとえば成膜後の電荷蓄積膜ＣＨＳを熱酸化して形成する。トップ誘電体膜ＴＯＰをＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成した酸化珪素膜としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理により電荷トラップが形成される。トップ誘電体膜ＴＯＰについては、少なくとも、ゲート電極ＧＥからのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図る必要がある。トップ誘電体膜ＴＯＰは、この要請により最小膜厚が決められる。
【００２７】
以下、このような構成のメモリトランジスタの製造方法を説明する。ここでは、第１の膜ＣＨＳ１として窒化珪素膜をＡＬＤにより形成する場合を主に説明する。
【００２８】
用意したシリコンウエハ（基板ＳＵＢ）に対し、必要に応じて、素子（あるいはセル）間で誘電体分離層を形成する。また、しきい電圧調整用のイオン注入等を必要に応じて行う。
つぎに、露出している基板ＳＵＢの表面を、過酸化水素水をベースとした洗浄液を用いて十分に洗浄した後、酸素を含む雰囲気中で熱処理する。たとえば、窒素で希釈されたドライ酸素を酸化／拡散炉内に所定流量流し、炉内温度８５０℃で約２分間の熱処理を行う。これにより、シリコンウエハの表面に約３ｎｍの二酸化珪素膜（ボトム誘電体膜ＢＴＭ）が形成される。
【００２９】
シリコンウエハをＣＶＤ装置に移送した後、原子層堆積（ＡＬＤ）を行う。
たとえば、ＣＶＤ装置の反応炉内の温度を３７５℃とし、テトラクロルシラン(tetrachlorosilane) ＳｉＣｌ4 （以下、ＴＣＳという）のガスを炉内に導入し、炉内圧力を２００Ｔｏｒｒに制御する。炉内の温度および圧力が安定したら、ＴＣＳのガス雰囲気にシリコンウエハを所定時間、たとえば数十秒から百数十秒ほど暴露する。
続いて、炉内温度を５５０℃に上昇させ、アンモニアＮＨ3 のガスを炉内に導入し、炉内圧力を５００Ｔｏｒｒに制御する。炉内の温度および圧力が安定したら、アンモニアのガス雰囲気にシリコンウエハを所定時間、たとえば百数十秒ほど暴露する。
図２に示すように、このＴＣＳガスの暴露とアンモニアガスの暴露とを１サイクルとし、これを１サイクルから数サイクルの範囲で決まったサイクル数だけ繰り返す。このサイクル数は、ＡＬＤ膜の所望の厚さにより決まる。
【００３０】
この結果、ボトム誘電体膜ＢＴＭ上に、１分子の厚さ（約０．４ｎｍ）から数分子の厚さで窒化珪素が堆積される。このＡＬＤにより形成された窒化珪素膜（図１では、ＡＬＤ−ＳｉＮと表記）は、分子の層を単位として形成されるため、その表面の凹凸が小さく表面状態が良好である。
【００３１】
上記したＡＬＤでは、ＴＣＳの代わりに、他のＳｉを含むガスを用いてもよい。ここで、Ｓｉを含む他のガスとして、シランＳｉＨ4 ，ジクロルシラン(dichlorosilane)ＳｉＨ2 Ｃｌ2 （以下、ＤＣＳという），ヘキサクロルジシラン(hexachlorodisilane)Ｓｉ2 Ｃｌ6 ，四フッ化珪素(silicon tetrafluoide)ＳｉＦ4を例示することができる。
また、アンモニアの代わりに、他の窒素を含むガスを用いてもよい。ここで、窒素を含む他のガスとして、窒素Ｎ2 ，酸化窒素（ＮＯ，Ｎ2 Ｏ，ＮＯ2 ）を例示することができる。
【００３２】
第１の膜ＣＨＳ１を酸化窒化珪素膜とする場合には、アンモニアの暴露、ＤＣＳの暴露に、二窒化酸素Ｎ2 Ｏの暴露を加え、この異なるガスによる３回の暴露を１サイクルとしてＡＬＤを行う。
【００３３】
ＡＬＤによる第１の膜ＣＨＳ１の形成後は、周知の技術である通常のＣＶＤにより、第１の膜ＣＨＳ１上に、さらに窒化珪素膜（第２の膜ＣＨＳ２）を形成する。たとえば、炉内温度を６５０℃とし、アンモニアとＤＣＳの混合ガスを炉内に導入し、炉内圧力を約０．２Ｔｏｒｒに制御する。温度と圧力が安定したら、シリコンウエハを約４０分間この混合ガスに曝す。これにより、約６ｎｍの窒化珪素膜が第１の膜ＣＨＳ１上に形成される。
このとき、ＤＣＳの代わりに、シラン，ＴＣＳまたはヘキサクロルジシランなどのＳｉを含む他のガスを用いてもよい。また、窒化珪素膜を形成する方法は、ＬＰ−ＣＶＤ法に限らず、他のプラズマＣＶＤ法、あるいはＪＶＤ法であってもよい。
【００３４】
なお、第２の膜ＣＨＳ２の形成時に、ＣＶＤの条件を変化させて電荷トラップ密度をチャネル形成領域から遠い箇所で高くすると望ましい。電荷蓄積膜ＣＨＳの膜厚方向における電荷トラップ分布の重心を基板から遠ざけると、電荷トラップに電荷が一旦捕獲された後に基板側に戻る確率が減り、その分、電荷保持特性が向上する。
【００３５】
このようなＣＶＤは、アンモニアの流量比を変えることで実現できる。最初はＤＣＳの流量に対するアンモニアの流量比が相対的に大きな条件でＣＶＤし、その後、この流量比が相対的に小さくなる条件に切り替えて残りのＣＶＤを行う。これにより、第２の膜ＣＨＳ２内で、チャネル形成領域に近い領域ではＳｉ−Ｈボンドの密度が低く抑えられ、チャネル形成領域から遠い領域にＳｉ−Ｈボンドが高密度で分布するようになる。Ｓｉ−Ｈボンドは水素が置換される過程で珪素のダングリングボンドを形成する。このため、Ｓｉ−Ｈボンドの密度が高いほど、電荷トラップの密度も高くなりやすい。上記方法では、ＣＶＤの途中でアンモニアの流量比を上げることで、チャネル形成領域から遠い領域の電荷トラップ密度を高め、その結果、電荷保持特性が向上する。
【００３６】
同様な効果は、珪素含有ガスの種類を変えることでも得られる。
たとえば、最初はアンモニアとＴＣＳの混合ガスでＣＶＤし、その後、ＴＣＳをＤＣＳに切り替えて残りのＣＶＤを行う。ＴＣＳを用いたＣＶＤによる窒化珪素膜は、ＤＣＳを用いたＣＶＤによる窒化珪素膜に比べてＳｉ−Ｈボンド密度が数割少ない。したがって、ＣＶＤの途中でＴＣＳをＤＣＳに切り替える、この方法によっても、チャネル形成領域から遠い領域の電荷トラップ密度を高め、その結果、電荷保持特性を向上させることが可能となる。
【００３７】
第１の膜ＣＨＳ１を酸化窒化珪素膜とした場合には、この第２の膜ＣＨＳ２も酸化窒化珪素とするのが望ましい。このとき、たとえば炉内温度を７５０℃とし、アンモニア，ＤＣＳおよび二窒化酸素の混合ガスを炉内に導入し、所定圧力に制御した後に、所定の時間ＣＶＤし、約６ｎｍの酸化窒化珪素膜を形成する。
上記したと同様な方法によって、酸化窒化珪素の堆積中にＣＶＤの条件を変更し、電荷トラップ密度の重心を膜厚方向に変化させることができる。
【００３８】
このようにして形成した電荷蓄積膜ＣＨＳ上に、たとえばＬＰ−ＣＶＤ法により、トップ誘電膜ＴＯＰを形成する。
たとえば、炉内温度を７８０℃とし、ＤＣＳと二窒化酸素Ｎ2 Ｏとの混合ガスを炉内に導入し、炉内圧力を約０．５Ｔｏｒｒに制御する。温度と圧力が安定したら、シリコンウエハを約４０分間この混合ガスに曝す。これにより、ＨＴＯ（High Temperature chemical vapor deposited Oxide)膜と一般に言われる酸化珪素膜が約５ｎｍの厚さで第２の膜ＣＨＳ２上に形成される。
このとき、ＤＣＳの代わりに、前記したＳｉを含む他のガスを用いてもよい。また、高温のＬＰ−ＣＶＤの代わりに、第２の膜ＣＨＳ２の表面の熱酸化によってトップ誘電膜ＴＯＰを形成してもよい。熱酸化法を採用した場合、第２の膜ＣＨＳ２を構成する窒化珪素膜を、たとえば８ｎｍまで予め厚く形成しておく。８ｎｍの窒化珪素膜の表面を酸素を含む雰囲気中で熱処理する。これにより、約３ｎｍのトップ誘電膜ＴＯＰが形成され、同時に、その下の窒化珪素膜の膜厚が減って所望の膜厚となる。
【００３９】
トップ誘電膜ＴＯＰをＣＶＤで形成する場合、上記した電荷蓄積膜を構成する第１の膜ＣＨＳ１，電荷蓄積膜を構成する第２の膜ＣＨＳ２，およびトップ誘電膜ＴＯＰの３つの膜形成工程は、３工程全てを同一のＣＶＤ装置で連続して形成することが望ましい。膜同士の界面が大気に触れないからである。
ただし、良好な界面が得られる場合、あるいは膜形成時の前処理を行うことを前提とするならば、それぞれ別の装置で形成してもよい。また、２つの工程を同一装置内で連続して形成し、残る１工程は他の装置で形成してもよい。
トップ誘電膜ＴＯＰを熱酸化で形成する場合、第１および第２の膜ＣＨＳ１，ＣＨＳ２を同一装置内で連続して形成してもよく、別の装置でも形成してもよい。
いずれにしても、ＡＬＤを行うＣＶＤ装置に対し、試料をガスに曝す時間の制御性を高くすることが要求される。
【００４０】
ゲート電極ＧＥとなる高濃度不純物が添加された多結晶珪素または非晶質珪素を、トップ誘電体膜ＴＯＰ上にＣＶＤする。たとえば多結晶珪素を形成する場合、Ｓｉを含むガスを用いたＣＶＤ法、または、多結晶珪素をターゲットとしたスパッタリング法を用いる。ここでは、基板温度６５０℃としたＣＶＤにより多結晶珪素を堆積し、必要に応じて、多結晶珪素上に、金属、高融点金属、または、その金属シリサイドを含む合金などからなる低抵抗化層を形成する。低抵抗化層の材料としては、銅Ｃｕ，アルミニウムＡｌ，金Ａｕ，タングステンＷ，チタンＴｉ，タングステンシリサイドＷＳｉ2 ，タンタルシリサイドＴａＳｉ2 ，チタンナイトライドＴｉＮなどを用いる。このように形成されたゲート電極ＧＥの厚さは、５０ｎｍ〜２００ｎｍ程度である。
【００４１】
必要に応じてドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜あるいはレジストをマスクとして異方性エッチング、たとえばＲＩＥ(Reactive Ion Etching)を行う。これにより、ゲート電極ＧＥ，トップ誘電体膜ＴＯＰ，電荷蓄積膜ＣＨＳ，およびボトム誘電体膜ＢＴＭがパターンニングされる。
【００４２】
つぎに、ソース・ドレイン領域Ｓ／Ｄを形成する。ソース・ドレイン領域Ｓ／ＤをＬＤＤ構造とする場合、シリコンウエハにｎ型不純物を低濃度でイオン注入し、ｎ- 不純物領域（ＬＤＤ領域）を形成する。また、ＣＶＤにより二酸化珪素膜を全面に堆積し、これをエッチバックしてサイドウォールＳＷを形成する。サイドウォールＳＷ外側のシリコンにｎ型不純物を高濃度でイオン注入して、ソース・ドレイン領域Ｓ／Ｄの主体となる不純物領域を形成する。
その後、必要に応じて層間誘電体膜および配線層の形成を行って、当該メモリトランジスタを完成させる。
【００４３】
第１実施形態に係るメモリトランジスタは、ボトム誘電体膜ＢＴＭと、電荷蓄積膜ＣＨＳの主体を成す第２の膜ＣＨＳ２との間に、ＡＬＤで形成した第１の膜ＣＨＳ１を備えることから、第２の膜ＣＨＳ２形成時のインキュベーション時間が短い。したがって、電荷蓄積膜ＣＨＳの表面に凹凸ができにくく、動作時に電界のかかりかたが一様であり、その分、メモリ特性が良い。また、電荷蓄積膜ＣＨＳの膜厚制御性が高く、ウエハ内の異なるメモリトランジスタ間で特性の均一性が高い。
ＡＬＤ時にはアンモニア等の水素を含むガスを用いるが、ＡＬＤでは炉内温度が低いため、従来のＲＴＮ法と違って、ボトム誘電体膜ＢＴＭに水素が殆ど導入されない。このため、水素の導入によるボトム誘電体膜ＢＴＭの信頼性低下が有効に防止される。
【００４４】
第２実施形態
図３に、第２実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図を示す。
このメモリトランジスタは、電荷蓄積膜ＣＨＳが単層の誘電体膜からなり、その誘電体膜の全てをＡＬＤにより形成している。
このような電荷蓄積膜ＣＨＳの形成では、ＡＬＤによる窒化珪素の厚さが電荷蓄積膜ＣＨＳの膜厚（たとえば、６ｎｍ）に達するように、前記したＴＣＳの暴露とアンモニアの暴露の繰り返しサイクル数を第１実施形態より増加させる。各サイクルにおける温度および圧力の条件は第１実施形態と同様である。
【００４５】
他の構成、すなわち基板ＳＵＢ，ソース・ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，トップ誘電膜ＴＯＰおよびゲート電極ＧＥの材料，膜厚および形成方法は、第１実施形態と同様である。
第２実施形態においても、第１実施形態と同様な効果が得られる。
【００４６】
第３実施形態
図４に、第３実施形態に係るＭＮＯＳ型メモリトランジスタの断面図を示す。
第１実施形態のメモリトランジスタ（図１）と比較すると、このメモリトランジスタではトップ誘電膜ＴＯＰが省略されている。そのため、電荷蓄積膜ＣＨＳの膜厚は第１実施形態より厚く、たとえば１５ｎｍである。ここでは、電荷蓄積膜ＣＨＳをなす膜のうち第２の膜ＣＨＳ２を第１実施形態より厚くしている。
【００４７】
他の構成、すなわち基板ＳＵＢ，ソース・ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，電荷蓄積膜の下層側の膜である第１の膜ＣＨＳ１およびゲート電極ＧＥの材料，膜厚および形成方法は、第１実施形態と同様である。
第３実施形態においても、第１実施形態と同様な効果が得られる。
【００４８】
第４実施形態
図５に、第４実施形態に係るＭＮＯＳ型メモリトランジスタの断面図を示す。
このＭＮＯＳ型メモリトランジスタは、電荷蓄積膜ＣＨＳが単層の誘電体膜からなり、その誘電体膜の全てをＡＬＤにより形成している。
このような電荷蓄積膜ＣＨＳの形成では、ＡＬＤによる窒化珪素の厚さが電荷蓄積膜ＣＨＳの膜厚（たとえば、１５ｎｍ）に達するように、前記したＴＣＳの暴露とアンモニアの暴露の繰り返しサイクル数を第３実施形態より増加させる。各サイクルにおける温度および圧力の条件は第１実施形態と同様である。
【００４９】
他の構成、すなわち基板ＳＵＢ，ソース・ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭおよびゲート電極ＧＥの材料，膜厚および形成方法は、第１実施形態と同様である。
第４実施形態においても、第１実施形態と同様な効果が得られる。
【００５０】
【発明の効果】
本発明に係る不揮発性半導体記憶装置によれば、電荷蓄積膜を構成する誘電体のうち、少なくとも、ボトム誘電体膜との境界に接する誘電体を原子層堆積を用いて形成しており、そのため、電荷蓄積膜の形成時のインキュベーション時間が短い。このため、電荷蓄積膜の膜厚が均一に制御でき、電荷蓄積膜の表面のモフォロジーが良い。したがって、メモリ特性のバラツキが小さく、データ書き換え時のエンデュランス特性が向上した。
また、原子層堆積で水素を含むガスを用いる場合でも、原子層堆積は、通常の化学的気相堆積と比較すると処理温度がかなり低くてすむ。このため、インキュベーション時間低減のためにボトム誘電体膜形成後にＲＴＮ処理をした従来の不揮発性半導体記憶装置と比べると、ボトム誘電体膜に導入される水素の割合は桁違いに低い。したがって、ボトム誘電体膜の電荷トラップ密度が増大して信頼性が低下することが有効に防止される。
【図面の簡単な説明】
【図１】第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
【図２】第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ジクロルシランの暴露とアンモニアの暴露とからなる１サイクルの処理時の炉内温度変化を示すグラフである。
【図３】第２実施形態に係るＭＯＮＯＳ型メモリトランジスタの断面図である。
【図４】第３実施形態に係るＭＮＯＳ型メモリトランジスタの断面図である。
【図５】第４実施形態に係るＭＮＯＳ型メモリトランジスタの断面図である。
【図６】従来のＭＯＮＯＳ型メモリトランジスタの断面図である。
【図７】インキュベーション時間の説明に用いた、従来のＭＯＮＯＳ型メモリトランジスタの製造における電荷蓄積膜形成時の膜厚変化を示すグラフである。
【符号の説明】
ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領域、ＧＤ…ゲート誘電体膜、ＢＴＭ…ボトム誘電体膜、ＣＨＳ…電荷蓄積膜、ＣＨＳ１…第１の膜（原子層堆積バッファ膜）、ＣＨＳ２…第２の膜、ＴＯＰ…トップ誘電体膜、ＧＥ…ゲート電極。
Claims (7)
- 半導体基板のチャネルが形成される領域の上にボトム誘電体膜を形成し、上記ボトム誘電体膜の上に、窒化珪素または酸化窒化珪素の第１の膜と窒化珪素の第２の膜を含み電荷蓄積能力を有する電荷蓄積膜を形成する、複数の誘電体膜の形成工程と、
上記複数の誘電体膜の上にゲート電極となる導電膜を形成する工程と、
上記導電膜と上記複数の誘電体膜をパターニングしてゲート電極の積層体を形成し、形成した積層体の両側の上記半導体基板の領域にソース・ドレイン領域を形成する工程と
を有し、
上記電荷蓄積膜を形成する工程内に以下の諸工程、すなわち、
上記ボトム誘電体膜の表面を、上記第１の膜が窒化珪素膜の場合は珪素と窒素をそれぞれ含む２種のガスに順次暴露し、上記第１の膜が酸化窒化珪素の場合は、さらに酸素を含むガスを加えた３種のガスに順次暴露し、当該一連の暴露を所定のサイクル数繰り返して原子層堆積を行うことで上記第１の膜を成膜する工程と、
珪素と窒素の両方を含む混合ガスに導入ガスを切り換え、所定の厚さに達するまで窒化珪素膜を気相堆積により堆積することで上記第２の膜を成膜する工程と、
を含む不揮発性半導体記憶装置の製造方法。 - 上記第２の膜を成膜する際の上記気相堆積は、化学的気相堆積（ＣＶＤ）または噴射気相堆積（ＪＶＤ）である
請求項１に記載の不揮発性半導体記憶装置の製造方法。 - 上記電荷蓄積膜の上に、酸素を含む雰囲気中の加熱処理により酸化珪素のトップ誘電体膜を形成し、トップ誘電体膜の上に上記ゲート電極となる導電膜を形成する
請求項１または２記載の不揮発性半導体記憶装置の製造方法。 - 上記ボトム誘電体膜は、酸素を含む雰囲気で上記半導体基板の表面を熱処理して形成される二酸化珪素膜である
請求項１〜３の何れか記載の不揮発性半導体記憶装置の製造方法。 - 半導体基板のチャネルが形成される領域の上に積層された電荷蓄積能力を有する複数の誘電体膜と、複数の誘電体膜上のゲート電極と、ゲート電極の両側の半導体基板の領域に形成された２つのソース・ドレイン領域とを有し、
上記複数の誘電体膜が、
上記半導体基板の上記領域の上に形成されたボトム誘電体膜と、
上記ボトム誘電体膜の上に、珪素を含む堆積層と窒素を含む堆積層、または、珪素を含む堆積層と窒素を含む堆積層と酸素を含む堆積層が繰り返し積層された原子層堆積バッファ膜と、
原子層堆積バッファ膜上に、珪素と窒素の両方を含む混合ガスに曝すことによって形成された窒化珪素の気相堆積膜と
を含む不揮発性半導体記憶装置。 - 上記複数の誘電体膜は、上記電荷蓄積膜と上記ゲート電極との間に介在する酸化珪素のトップ誘電体膜を有する
請求項５記載の不揮発性半導体記憶装置。 - 上記ボトム誘電体膜は二酸化珪素膜である
請求項５または６記載の不揮発性半導体記憶装置。
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| KR100609942B1 (ko) * | 2004-01-09 | 2006-08-08 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 셀의 제조 방법 |
| KR100604846B1 (ko) | 2004-04-23 | 2006-07-31 | 삼성전자주식회사 | 다층의 유전체층을 포함하는 메모리 소자 및 그 제조 방법 |
| JP2006032596A (ja) * | 2004-07-15 | 2006-02-02 | Mitsui Eng & Shipbuild Co Ltd | ゲート絶縁膜の作製方法 |
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| KR100672829B1 (ko) * | 2005-08-31 | 2007-01-22 | 삼성전자주식회사 | 전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성메모리 장치의 제조방법 |
| WO2007064048A1 (ja) * | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体記憶装置、その駆動方法およびその製造方法 |
| JP2007165733A (ja) * | 2005-12-16 | 2007-06-28 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008235397A (ja) * | 2007-03-19 | 2008-10-02 | Elpida Memory Inc | 半導体装置の製造方法 |
| CN102522430B (zh) * | 2007-03-23 | 2014-10-22 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| CN101652843B (zh) * | 2007-03-26 | 2011-07-20 | 东京毅力科创株式会社 | 氮化硅膜的形成方法、非易失性半导体存储装置的制造方法、非易失性半导体存储装置和等离子体处理装置 |
| JP2010183069A (ja) * | 2009-01-07 | 2010-08-19 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
| JP5011355B2 (ja) * | 2009-07-30 | 2012-08-29 | 東京エレクトロン株式会社 | 成膜方法 |
| JP5325759B2 (ja) * | 2009-12-21 | 2013-10-23 | ラムバス・インコーポレーテッド | 半導体装置の製造方法 |
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| KR102085388B1 (ko) * | 2012-03-31 | 2020-03-05 | 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 | 복수의 산질화물 층들을 구비한 산화물-질화물-산화물 스택 |
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271437A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 絶縁膜の形成方法 |
| JPH01143221A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 絶縁薄膜の製造方法 |
| JPH01201965A (ja) * | 1988-02-08 | 1989-08-14 | Matsushita Electron Corp | 不揮発性記憶装置の製造方法 |
| JPH01204434A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 絶縁薄膜の製造方法 |
| JPH09129626A (ja) * | 1995-11-01 | 1997-05-16 | Sony Corp | 薄膜形成方法 |
| JPH1140682A (ja) * | 1997-07-18 | 1999-02-12 | Sony Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH1174485A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH1187341A (ja) * | 1997-09-12 | 1999-03-30 | Toshiba Corp | 成膜方法及び成膜装置 |
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271437A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 絶縁膜の形成方法 |
| JPH01143221A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 絶縁薄膜の製造方法 |
| JPH01201965A (ja) * | 1988-02-08 | 1989-08-14 | Matsushita Electron Corp | 不揮発性記憶装置の製造方法 |
| JPH01204434A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 絶縁薄膜の製造方法 |
| JPH09129626A (ja) * | 1995-11-01 | 1997-05-16 | Sony Corp | 薄膜形成方法 |
| JPH1174485A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH1140682A (ja) * | 1997-07-18 | 1999-02-12 | Sony Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH1187341A (ja) * | 1997-09-12 | 1999-03-30 | Toshiba Corp | 成膜方法及び成膜装置 |
| JP2002208646A (ja) * | 2001-01-10 | 2002-07-26 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
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