JP2002217317A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】メモリ素子特性の低下を防止しながら電荷蓄積
膜形成時のインキュベーション時間を低減して、素子の
構造上および特性上のバラツキを抑制する。 【解決手段】半導体ＳＵＢ上に積層された複数の誘電体
膜ＧＤと、複数の誘電体膜ＧＤ上のゲート電極ＧＥとを
有している。複数の誘電体膜ＧＤが、半導体ＳＵＢ上の
ボトム誘電体膜ＢＴＭと、電荷蓄積能力を有した電荷蓄
積膜ＣＨＳとを含む。電荷蓄積膜ＣＨＳを構成する誘電
体をボトム誘電体膜ＢＴＭ上に形成する工程において、
その誘電体のうち、少なくとも、ボトム誘電体膜ＢＴＭ
との境界に接する誘電体（第１の膜ＣＨＳ１）を原子層
堆積（ＡＬＤ）を用いて形成する。このように形成され
た電荷蓄積膜ＣＨＳは、その形成時に下地面との格子整
合性が改善され、インキュベーション時間が低減した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体とゲート電
極との間に積層された複数の誘電体膜内に、ボトム誘電
体膜と電荷蓄積能力を有した電荷蓄積膜とを含む不揮発
性半導体記憶装置、および、その製造方法に関する。特
定的に、本発明は、電荷蓄積膜の堆積時にインキュベー
ション時間の低減が可能な不揮発性半導体記憶装置と、
その製造方法とに関する。

【０００２】

【従来の技術】電気的に書き込みおよび消去が可能な不
揮発性半導体メモリ素子は、電荷を蓄積する電荷蓄積手
段が単一の導電層からなるＦＧ(Floating Gate) 型のほ
かに、電荷蓄積手段として電荷トラップを利用したもの
が存在する。後者の代表例としては、電荷トラップを多
く含む材料の電荷蓄積膜に電荷を注入し蓄積させる、Ｍ
ＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)
型およびＭＮＯＳ(Metal-Nitride-Oxide-Semiconducto
r) 型の半導体メモリ素子が知られている。ＭＯＮＯＳ
型およびＭＮＯＳ型の半導体メモリ素子では、電荷蓄積
膜である窒化珪素膜あるいは酸化窒化珪素(silicon oxy
nitride)膜（以下、両者を総称して、窒化膜という）に
電荷が注入され、蓄積される。

【０００３】図６に、ＭＯＮＯＳ型半導体メモリトラン
ジスタの断面図を示す。この半導体メモリトランジスタ
では、半導体基板ＳＵＢ内の表面領域に、半導体基板Ｓ
ＵＢと逆導電型を有した２つの不純物領域（ソース・ド
レイン領域Ｓ／Ｄ）が離れて形成されている。２つのソ
ース・ドレイン領域Ｓ／Ｄ間の基板領域が、このメモリ
トランジスタのチャネル形成領域となる。

【０００４】不揮発性メモリトランジスタでは、蓄積さ
れた電荷が容易に基板側に抜けること、および意図しな
い電荷が容易に基板側から電荷蓄積膜に注入されること
を防止する必要がある。そのため、上記したチャネル形
成領域上にポテンシャル障壁を形成するのに必要な薄い
ボトム誘電体膜ＢＴＭが形成されている。通常、ボトム
誘電体膜ＢＴＭは、二酸化珪素膜、窒化珪素膜、または
それらの積層膜を用いる。ボトム誘電体膜ＢＴＭはシリ
コン基板ＳＵＢの熱酸化(thermal oxidation)あるいは
ＣＶＤ(Chemical Vapor Deposition) などの周知の技術
によって形成される。電荷蓄積膜ＣＨＳとして機能する
上記した窒化膜は、ボトム誘電体膜上にＣＶＤなどの周
知の技術によって形成される。このときプラズマＣＶ
Ｄ、とくにＬＰ−ＣＶＤ(Low-Pressure Chemical Vapor
Deposition)が良く用いられる。また、ＭＯＮＯＳ型半
導体メモリ素子では、電荷蓄積膜ＣＨＳとゲート電極Ｇ
Ｅとのポテンシャル障壁として機能するトップ誘電体膜
ＴＯＰが電荷蓄積膜ＣＨＳ上に形成されている。トップ
誘電体膜ＴＯＰは、窒化膜表面を熱酸化する方法などの
周知の技術によって形成される。なお、特に図示しない
が、ＭＮＯＳ型では窒化膜を厚くすることで窒化膜上部
が電荷蓄積に寄与できなくし、その結果、トップ誘電体
膜を不要としている。

【０００５】

【発明が解決しようとする課題】誘電体上に窒化珪素を
ＣＶＤによって形成する際、窒化珪素膜の形成開始とと
もに膜厚が増加するのではなく、膜形成を開始してから
暫くは膜が殆ど成長せずに、ある程度時間が経つと膜成
長の速度が急に増加するという現象が見られる。この膜
形成を開始してから実際に有効な膜成長が始まるまでの
時間はインキュベーション時間(incubation time) と呼
ばれ、とくに下地が二酸化珪素の場合に顕著である。

【０００６】図７のグラフは、従来のＭＯＮＯＳ型メモ
リトランジスタにおける電荷蓄積膜形成時の膜厚推移を
示す。従来のＭＯＮＯＳ型メモリトランジスタの製造に
おいては、電荷蓄積膜の形成時に、ボトム誘電体膜上に
窒化珪素をＣＶＤするので、このインキュベーション時
間が長かった。

【０００７】インキュベーション時間の発生は、以下の
ように説明することができる。窒化珪素の成長初期過程
において、まず、窒化珪素成長のための核が下地表面上
に散在して出来始める。時間とともに、その核を中心に
窒化珪素がアイランド状に成長する。そして、この窒化
珪素の核同士がつながり下地表面が窒化珪素で覆われる
と、以後は、窒化珪素の膜厚が顕著に増加し始める。

【０００８】インキュベーション時間内では窒化珪素の
核が成長しているので、形成された窒化珪素膜（電荷蓄
積膜ＣＨＳ）は、成膜初期の核生成の影響を受け膜表面
に凹凸ができやすい。電荷蓄積膜ＣＨＳの凹凸が顕著だ
と動作時に局部的に電界集中が起こりやすいため、メモ
リ素子の電気的特性、たとえばデータ書き換え時のエン
ディランス特性に悪影響を与える。また、インキュベー
ション時間は下地の表面状態（たとえば洗浄度または組
成）の影響を受け、長くなったり短くなったりする。こ
のため、電荷蓄積膜ＣＨＳの精密な膜厚制御が困難とな
り、これに起因した素子の構造上および特性上のバラツ
キが大きくなってしまう。

【０００９】インキュベーション時間を減らすために、
従来、ボトム誘電体膜ＢＴＭとして用いる二酸化珪素膜
の表面をＲＴＮ(Rapid Thermal Nitridation) または短
時間熱酸化窒化(rapid thermal oxynitridation)してい
た。ＲＴＮでは、たとえば、炉内温度を１０００℃に保
った状態で、炉内にアンモニアＮＨ₃ のガスを流して炉
内圧力を６Ｔｏｒｒとし、このアンモニア雰囲気中に半
導体メモリ素子の表面を数１０分間曝し、二酸化珪素膜
の表面を窒化する。このとき、ボトム誘電体膜ＢＴＭの
表面にＳｉ−Ｎボンドが生成される。そのため、つぎの
電荷蓄積膜ＣＨＳの形成時に、窒化珪素をＣＶＤする下
地表面と窒化珪素との格子整合性が良くなり、インキュ
ベーション時間が大幅に低減する。その結果、電荷蓄積
膜ＣＨＳの表面の平坦性が改善され、膜厚の制御性が向
上する。

【００１０】ところが、このＲＴＮを用いた方法では、
二酸化珪素膜中に窒素以外に水素も導入され、膜中のＳ
ｉ−Ｈボンド密度が増大する。Ｓｉ−Ｈボンドから水素
が抜ける過程で珪素のダングリングボンド(dangling bo
nd) が生成される。したがって、ＲＴＮによるＳｉ−Ｈ
ボンド密度の増大に起因して、二酸化珪素膜に電子また
は正孔がトラップされやすくなる。これによって、エン
ディランス特性における書き換え可能な回数が１桁程度
少なくなるという不利益が発生する。

【００１１】一方、二酸化珪素膜中に窒素原子を導入す
る方法として、上記したアンモニア雰囲気内での熱処理
のほかに、水素を含まない窒素酸化物、たとえば一酸化
窒素（nitrogen monoxide ；ＮＯ），二窒化酸素（dini
trogen oxide；Ｎ₂ Ｏ）または二酸化窒素（nitrogen d
ioxide；ＮＯ₂ ）のガス雰囲気での熱処理が知られてい
る。しかし、アンモニアを用いた熱処理と比較すると、
これらの熱処理によって二酸化珪素膜中に含ませること
ができる窒素の量が少なく、インキュベーション時間の
低減効果が小さい。

【００１２】本発明の目的は、メモリ素子特性の低下を
防止しながら電荷蓄積膜形成時のインキュベーション時
間を低減して素子の構造上および特性上のバラツキを抑
制することが可能な不揮発性半導体記憶装置の製造方法
と、不揮発性半導体記憶装置とを提供することにある。

【００１３】

【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置の製造方法は、半導体上に積
層された複数の誘電体膜と、複数の誘電体膜上に形成さ
れたゲート電極とを有し、上記複数の誘電体膜が、半導
体上に形成されたボトム誘電体膜と、電荷蓄積能力を有
した電荷蓄積膜とを含む不揮発性半導体記憶装置の製造
方法であって、上記方法が、電荷蓄積膜を構成する誘電
体をボトム誘電体膜上に形成する工程を含み、上記工程
において形成する誘電体のうち、少なくとも、ボトム誘
電体膜との境界に接した領域の誘電体を原子層堆積を用
いて形成する。上記原子層堆積では、ボトム誘電体膜の
形成まで終えた不揮発性半導体記憶装置の表面を、上記
誘電体を組成する複数の元素の何れかを含む複数のガス
に順次曝す。

【００１４】上記電荷蓄積膜の全体を原子層堆積により
形成する。あるいは、原子層堆積と他の堆積とを組み合
わせた方法により上記電荷蓄積膜を形成する。後者の場
合、好適に、上記電荷蓄積膜の形成工程内に以下の諸工
程、すなわち、ボトム誘電体膜の形成まで終えた不揮発
性半導体記憶装置の表面を、上記誘電体を組成する複数
の元素の何れかを含む複数のガスに順次暴露し、当該一
連の暴露を所定のサイクル数繰り返して原子層堆積を行
い、上記ガスを、上記複数の元素を全て含む混合ガスに
切り換え、上記誘電体が所定の厚さに達するまで必要な
誘電材料を化学的気相堆積により堆積する。

【００１５】原子層堆積を用いて形成した上記電荷蓄積
膜上にトップ誘電体膜を形成し、トップ誘電体膜上にゲ
ート電極を形成する。いわゆるＭＯＮＯＳ型の不揮発性
半導体記憶装置である。あるいは、原子層堆積を用いて
形成した上記電荷蓄積膜上にゲート電極を形成する。い
わゆるＭＮＯＳ型の不揮発性半導体記憶装置である。

【００１６】本発明の第２の観点に係る不揮発性半導体
記憶装置の製造方法は、半導体上に積層された複数の誘
電体膜と、複数の誘電体膜上に形成されたゲート電極と
を有した不揮発性半導体記憶装置の製造方法であって、
上記方法が、複数の誘電体膜の形成時に窒化珪素膜を二
酸化珪素膜上に形成する工程を含み、上記工程において
形成する窒化珪素のうち、少なくとも、二酸化珪素膜と
の境界に接した領域の窒化珪素を原子層堆積を用いて形
成する。

【００１７】本発明の第３の観点に係る不揮発性半導体
記憶装置は、半導体上に積層された複数の誘電体膜と、
複数の誘電体膜上のゲート電極とを有し、上記複数の誘
電体膜が、半導体上のボトム誘電体膜と、ボトム誘電体
膜上に形成され電荷蓄積能力を有した原子層堆積膜とを
含む。

【００１８】本発明の第４の観点に係る不揮発性半導体
記憶装置は、半導体上に積層された複数の誘電体膜と、
複数の誘電体膜上のゲート電極とを有し、上記複数の誘
電体膜が、半導体上のボトム誘電体膜と、ボトム誘電体
膜上の原子層堆積バッファ膜と、原子層堆積バッファ膜
上に形成され電荷蓄積能力を有した電荷蓄積膜とを含
む。

【００１９】本発明に係る不揮発性半導体記憶装置およ
び製造方法では、少なくとも電荷蓄積膜の形成の初期段
階に原子層堆積を用いることから、電荷蓄積膜の形成時
に下地のボトム誘電体膜と電荷蓄積膜との格子整合性が
良く、インキュベーション時間が短い。その結果、電荷
蓄積膜の表面の凹凸が小さく、電荷蓄積膜厚の制御性が
向上する。しかも、従来のインキュベーション時間低減
方法、すなわち水素を含むガスを用いた短時間高温窒化
処理を用いた場合のボトム誘電体膜に含まれる珪素−水
素結合の密度に比べ、本発明に係る不揮発性半導体記憶
装置のボトム誘電体膜に含まれる珪素−水素結合の密度
は小さい。したがって、インキュベーション時間の低減
と、珪素−水素結合の密度の低減が同時に達成される。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を、記
憶素子としてチャネル導電型がｎ型のメモリトランジス
タを有する場合を例に図面を参照しながら説明する。な
お、ｐ型のメモリトランジスタは、以下の説明で不純物
導電型を逆にすることで実現される。

【００２１】第１実施形態 図１は、第１実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの断面図である。図１において、ｐ型シリコンウ
エハなどの半導体基板またはｐ型ウエル（以下、基板Ｓ
ＵＢという）内の表面側に、ｎ型不純物が添加されたソ
ースまたはドレインとなる２つの不純物領域（以下、ソ
ース・ドレイン領域という）Ｓ／Ｄが離れて配置されて
いる。２つのソース・ドレイン領域Ｓ／Ｄ間でゲート電
極ＧＥが交差する基板部分が、当該メモリトランジスタ
のチャネル形成領域となる。

【００２２】チャネル形成領域上にゲート誘電体膜ＧＤ
が形成され、ゲート誘電体膜ＧＤ上にメモリトランジス
タのゲート電極ＧＥが積層されている。ゲート電極ＧＥ
は、一般に、ｐ型またはｎ型の不純物が高濃度に添加さ
れて導電化されたドープド多結晶珪素あるいはドープド
非晶質珪素、または、ドープド多結晶珪素あるいはドー
プド非晶質珪素と高融点金属シリサイドとの積層膜から
なる。

【００２３】ゲート誘電体膜ＧＤは、下層から順に、ボ
トム誘電体膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ誘電体
膜ＴＯＰから構成されている。ボトム誘電体膜ＢＴＭは
二酸化珪素、二酸化珪素を窒化してできた窒化酸化珪素
(silicon nitrided oxide)、または窒化珪素を酸化して
できた酸化窒化珪素(silicon oxynitride)などからな
る。ボトム誘電体膜ＢＴＭは、通常、ＦＰ(Frenkel-Poo
le) 型の電気伝導特性を示す。あるいは、ボトム誘電体
膜ＢＴＭをＦＮ(Fowler-Nordheim) 型の電気伝導特性を
示す誘電体膜としてもよい。ボトム誘電体膜ＢＴＭは、
必要な特性を満たし、かつポテンシャルバリアたり得る
厚さの範囲、たとえば２．０ｎｍから６．０ｎｍの範囲
内で所定の膜厚を有する。

【００２４】電荷蓄積膜ＣＨＳは電荷蓄積能力を有した
誘電体膜である。本実施形態における電荷蓄積膜ＣＨＳ
は、ボトム誘電体膜ＢＴＭ上の第１の膜ＣＨＳ１と、第
１の膜ＣＨＳ１上の第２の膜ＣＨＳ２とからなる。第２
の膜ＣＨＳ２が、電荷を主に蓄積する膜である。第１の
膜ＣＨＳ１は、第２の膜ＣＨＳ２形成時のインキュベー
ション時間を低減するために介在している。このような
目的の第１の膜ＣＨＳ１は、本発明で“原子層堆積バッ
ファ膜”と称され、原子層堆積（ＡＬＤ：Atomic Layer
Deposition ）により形成される。第１の膜ＣＨＳ１の
厚さは、約０．４ｎｍから数ｎｍ程度である。

【００２５】第２の膜ＣＨＳ２は、通常のプラズマＣＶ
Ｄ法、とくに好ましくは低圧ＣＶＤ（ＬＰ−ＣＶＤ）に
より作製され、膜中に電荷トラップが多く含まれてい
る。第２の膜ＣＨＳ２を、ＪＶＤ(Jet Vapor Depositio
n)法により形成してもよい。第１および第２の膜ＣＨＳ
１，ＣＨＳ２は、同じ材料が好ましく、窒化珪素または
酸化窒化珪素からなる。電荷蓄積膜ＣＨＳのトータルの
厚さは、たとえば、３．０ｎｍ〜８．０ｎｍ程度であ
る。

【００２６】トップ誘電体膜ＴＯＰは、電荷蓄積膜ＣＨ
Ｓとの界面近傍に深い電荷トラップを高密度に形成する
必要があり、このため、たとえば成膜後の電荷蓄積膜Ｃ
ＨＳを熱酸化して形成する。トップ誘電体膜ＴＯＰをＨ
ＴＯ（High Temperature chemical vapor deposited Ox
ide)法により形成した酸化珪素膜としてもよい。トップ
誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によ
り電荷トラップが形成される。トップ誘電体膜ＴＯＰに
ついては、少なくとも、ゲート電極ＧＥからのホールの
注入を有効に阻止してデータ書換可能な回数の低下防止
を図る必要がある。トップ誘電体膜ＴＯＰは、この要請
により最小膜厚が決められる。

【００２７】以下、このような構成のメモリトランジス
タの製造方法を説明する。ここでは、第１の膜ＣＨＳ１
として窒化珪素膜をＡＬＤにより形成する場合を主に説
明する。

【００２８】用意したシリコンウエハ（基板ＳＵＢ）に
対し、必要に応じて、素子（あるいはセル）間で誘電体
分離層を形成する。また、しきい電圧調整用のイオン注
入等を必要に応じて行う。つぎに、露出している基板Ｓ
ＵＢの表面を、過酸化水素水をベースとした洗浄液を用
いて十分に洗浄した後、酸素を含む雰囲気中で熱処理す
る。たとえば、窒素で希釈されたドライ酸素を酸化／拡
散炉内に所定流量流し、炉内温度８５０℃で約２分間の
熱処理を行う。これにより、シリコンウエハの表面に約
３ｎｍの二酸化珪素膜（ボトム誘電体膜ＢＴＭ）が形成
される。

【００２９】シリコンウエハをＣＶＤ装置に移送した
後、原子層堆積（ＡＬＤ）を行う。たとえば、ＣＶＤ装
置の反応炉内の温度を３７５℃とし、テトラクロルシラ
ン(tetrachlorosilane) ＳｉＣｌ₄ （以下、ＴＣＳとい
う）のガスを炉内に導入し、炉内圧力を２００Ｔｏｒｒ
に制御する。炉内の温度および圧力が安定したら、ＴＣ
Ｓのガス雰囲気にシリコンウエハを所定時間、たとえば
数十秒から百数十秒ほど暴露する。続いて、炉内温度を
５５０℃に上昇させ、アンモニアＮＨ₃ のガスを炉内に
導入し、炉内圧力を５００Ｔｏｒｒに制御する。炉内の
温度および圧力が安定したら、アンモニアのガス雰囲気
にシリコンウエハを所定時間、たとえば百数十秒ほど暴
露する。図２に示すように、このＴＣＳガスの暴露とア
ンモニアガスの暴露とを１サイクルとし、これを１サイ
クルから数サイクルの範囲で決まったサイクル数だけ繰
り返す。このサイクル数は、ＡＬＤ膜の所望の厚さによ
り決まる。

【００３０】この結果、ボトム誘電体膜ＢＴＭ上に、１
分子の厚さ（約０．４ｎｍ）から数分子の厚さで窒化珪
素が堆積される。このＡＬＤにより形成された窒化珪素
膜（図１では、ＡＬＤ−ＳｉＮと表記）は、分子の層を
単位として形成されるため、その表面の凹凸が小さく表
面状態が良好である。

【００３１】上記したＡＬＤでは、ＴＣＳの代わりに、
他のＳｉを含むガスを用いてもよい。ここで、Ｓｉを含
む他のガスとして、シランＳｉＨ₄ ，ジクロルシラン(d
ichlorosilane)ＳｉＨ₂ Ｃｌ₂ （以下、ＤＣＳとい
う），ヘキサクロルジシラン(hexachlorodisilane)Ｓｉ
₂ Ｃｌ₆ ，四フッ化珪素(silicon tetrafluoide)ＳｉＦ
₄を例示することができる。また、アンモニアの代わり
に、他の窒素を含むガスを用いてもよい。ここで、窒素
を含む他のガスとして、窒素Ｎ₂ ，酸化窒素（ＮＯ，Ｎ
₂ Ｏ，ＮＯ₂ ）を例示することができる。

【００３２】第１の膜ＣＨＳ１を酸化窒化珪素膜とする
場合には、アンモニアの暴露、ＤＣＳの暴露に、二窒化
酸素Ｎ₂ Ｏの暴露を加え、この異なるガスによる３回の
暴露を１サイクルとしてＡＬＤを行う。

【００３３】ＡＬＤによる第１の膜ＣＨＳ１の形成後
は、周知の技術である通常のＣＶＤにより、第１の膜Ｃ
ＨＳ１上に、さらに窒化珪素膜（第２の膜ＣＨＳ２）を
形成する。たとえば、炉内温度を６５０℃とし、アンモ
ニアとＤＣＳの混合ガスを炉内に導入し、炉内圧力を約
０．２Ｔｏｒｒに制御する。温度と圧力が安定したら、
シリコンウエハを約４０分間この混合ガスに曝す。これ
により、約６ｎｍの窒化珪素膜が第１の膜ＣＨＳ１上に
形成される。このとき、ＤＣＳの代わりに、シラン，Ｔ
ＣＳまたはヘキサクロルジシランなどのＳｉを含む他の
ガスを用いてもよい。また、窒化珪素膜を形成する方法
は、ＬＰ−ＣＶＤ法に限らず、他のプラズマＣＶＤ法、
あるいはＪＶＤ法であってもよい。

【００３４】なお、第２の膜ＣＨＳ２の形成時に、ＣＶ
Ｄの条件を変化させて電荷トラップ密度をチャネル形成
領域から遠い箇所で高くすると望ましい。電荷蓄積膜Ｃ
ＨＳの膜厚方向における電荷トラップ分布の重心を基板
から遠ざけると、電荷トラップに電荷が一旦捕獲された
後に基板側に戻る確率が減り、その分、電荷保持特性が
向上する。

【００３５】このようなＣＶＤは、アンモニアの流量比
を変えることで実現できる。最初はＤＣＳの流量に対す
るアンモニアの流量比が相対的に大きな条件でＣＶＤ
し、その後、この流量比が相対的に小さくなる条件に切
り替えて残りのＣＶＤを行う。これにより、第２の膜Ｃ
ＨＳ２内で、チャネル形成領域に近い領域ではＳｉ−Ｈ
ボンドの密度が低く抑えられ、チャネル形成領域から遠
い領域にＳｉ−Ｈボンドが高密度で分布するようにな
る。Ｓｉ−Ｈボンドは水素が置換される過程で珪素のダ
ングリングボンドを形成する。このため、Ｓｉ−Ｈボン
ドの密度が高いほど、電荷トラップの密度も高くなりや
すい。上記方法では、ＣＶＤの途中でアンモニアの流量
比を上げることで、チャネル形成領域から遠い領域の電
荷トラップ密度を高め、その結果、電荷保持特性が向上
する。

【００３６】同様な効果は、珪素含有ガスの種類を変え
ることでも得られる。たとえば、最初はアンモニアとＴ
ＣＳの混合ガスでＣＶＤし、その後、ＴＣＳをＤＣＳに
切り替えて残りのＣＶＤを行う。ＴＣＳを用いたＣＶＤ
による窒化珪素膜は、ＤＣＳを用いたＣＶＤによる窒化
珪素膜に比べてＳｉ−Ｈボンド密度が数割少ない。した
がって、ＣＶＤの途中でＴＣＳをＤＣＳに切り替える、
この方法によっても、チャネル形成領域から遠い領域の
電荷トラップ密度を高め、その結果、電荷保持特性を向
上させることが可能となる。

【００３７】第１の膜ＣＨＳ１を酸化窒化珪素膜とした
場合には、この第２の膜ＣＨＳ２も酸化窒化珪素とする
のが望ましい。このとき、たとえば炉内温度を７５０℃
とし、アンモニア，ＤＣＳおよび二窒化酸素の混合ガス
を炉内に導入し、所定圧力に制御した後に、所定の時間
ＣＶＤし、約６ｎｍの酸化窒化珪素膜を形成する。上記
したと同様な方法によって、酸化窒化珪素の堆積中にＣ
ＶＤの条件を変更し、電荷トラップ密度の重心を膜厚方
向に変化させることができる。

【００３８】このようにして形成した電荷蓄積膜ＣＨＳ
上に、たとえばＬＰ−ＣＶＤ法により、トップ誘電膜Ｔ
ＯＰを形成する。たとえば、炉内温度を７８０℃とし、
ＤＣＳと二窒化酸素Ｎ₂ Ｏとの混合ガスを炉内に導入
し、炉内圧力を約０．５Ｔｏｒｒに制御する。温度と圧
力が安定したら、シリコンウエハを約４０分間この混合
ガスに曝す。これにより、ＨＴＯ（High Temperature c
hemical vapor deposited Oxide)膜と一般に言われる酸
化珪素膜が約５ｎｍの厚さで第２の膜ＣＨＳ２上に形成
される。このとき、ＤＣＳの代わりに、前記したＳｉを
含む他のガスを用いてもよい。また、高温のＬＰ−ＣＶ
Ｄの代わりに、第２の膜ＣＨＳ２の表面の熱酸化によっ
てトップ誘電膜ＴＯＰを形成してもよい。熱酸化法を採
用した場合、第２の膜ＣＨＳ２を構成する窒化珪素膜
を、たとえば８ｎｍまで予め厚く形成しておく。８ｎｍ
の窒化珪素膜の表面を酸素を含む雰囲気中で熱処理す
る。これにより、約３ｎｍのトップ誘電膜ＴＯＰが形成
され、同時に、その下の窒化珪素膜の膜厚が減って所望
の膜厚となる。

【００３９】トップ誘電膜ＴＯＰをＣＶＤで形成する場
合、上記した電荷蓄積膜を構成する第１の膜ＣＨＳ１，
電荷蓄積膜を構成する第２の膜ＣＨＳ２，およびトップ
誘電膜ＴＯＰの３つの膜形成工程は、３工程全てを同一
のＣＶＤ装置で連続して形成することが望ましい。膜同
士の界面が大気に触れないからである。ただし、良好な
界面が得られる場合、あるいは膜形成時の前処理を行う
ことを前提とするならば、それぞれ別の装置で形成して
もよい。また、２つの工程を同一装置内で連続して形成
し、残る１工程は他の装置で形成してもよい。トップ誘
電膜ＴＯＰを熱酸化で形成する場合、第１および第２の
膜ＣＨＳ１，ＣＨＳ２を同一装置内で連続して形成して
もよく、別の装置でも形成してもよい。いずれにして
も、ＡＬＤを行うＣＶＤ装置に対し、試料をガスに曝す
時間の制御性を高くすることが要求される。

【００４０】ゲート電極ＧＥとなる高濃度不純物が添加
された多結晶珪素または非晶質珪素を、トップ誘電体膜
ＴＯＰ上にＣＶＤする。たとえば多結晶珪素を形成する
場合、Ｓｉを含むガスを用いたＣＶＤ法、または、多結
晶珪素をターゲットとしたスパッタリング法を用いる。
ここでは、基板温度６５０℃としたＣＶＤにより多結晶
珪素を堆積し、必要に応じて、多結晶珪素上に、金属、
高融点金属、または、その金属シリサイドを含む合金な
どからなる低抵抗化層を形成する。低抵抗化層の材料と
しては、銅Ｃｕ，アルミニウムＡｌ，金Ａｕ，タングス
テンＷ，チタンＴｉ，タングステンシリサイドＷＳｉ
₂ ，タンタルシリサイドＴａＳｉ₂ ，チタンナイトライ
ドＴｉＮなどを用いる。このように形成されたゲート電
極ＧＥの厚さは、５０ｎｍ〜２００ｎｍ程度である。

【００４１】必要に応じてドライエッチング耐性の優れ
た誘電体膜のパターンを形成し、この誘電体膜あるいは
レジストをマスクとして異方性エッチング、たとえばＲ
ＩＥ(Reactive Ion Etching)を行う。これにより、ゲー
ト電極ＧＥ，トップ誘電体膜ＴＯＰ，電荷蓄積膜ＣＨ
Ｓ，およびボトム誘電体膜ＢＴＭがパターンニングされ
る。

【００４２】つぎに、ソース・ドレイン領域Ｓ／Ｄを形
成する。ソース・ドレイン領域Ｓ／ＤをＬＤＤ構造とす
る場合、シリコンウエハにｎ型不純物を低濃度でイオン
注入し、ｎ^- 不純物領域（ＬＤＤ領域）を形成する。ま
た、ＣＶＤにより二酸化珪素膜を全面に堆積し、これを
エッチバックしてサイドウォールＳＷを形成する。サイ
ドウォールＳＷ外側のシリコンにｎ型不純物を高濃度で
イオン注入して、ソース・ドレイン領域Ｓ／Ｄの主体と
なる不純物領域を形成する。その後、必要に応じて層間
誘電体膜および配線層の形成を行って、当該メモリトラ
ンジスタを完成させる。

【００４３】第１実施形態に係るメモリトランジスタ
は、ボトム誘電体膜ＢＴＭと、電荷蓄積膜ＣＨＳの主体
を成す第２の膜ＣＨＳ２との間に、ＡＬＤで形成した第
１の膜ＣＨＳ１を備えることから、第２の膜ＣＨＳ２形
成時のインキュベーション時間が短い。したがって、電
荷蓄積膜ＣＨＳの表面に凹凸ができにくく、動作時に電
界のかかりかたが一様であり、その分、メモリ特性が良
い。また、電荷蓄積膜ＣＨＳの膜厚制御性が高く、ウエ
ハ内の異なるメモリトランジスタ間で特性の均一性が高
い。ＡＬＤ時にはアンモニア等の水素を含むガスを用い
るが、ＡＬＤでは炉内温度が低いため、従来のＲＴＮ法
と違って、ボトム誘電体膜ＢＴＭに水素が殆ど導入され
ない。このため、水素の導入によるボトム誘電体膜ＢＴ
Ｍの信頼性低下が有効に防止される。

【００４４】第２実施形態 図３に、第２実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの断面図を示す。このメモリトランジスタは、電
荷蓄積膜ＣＨＳが単層の誘電体膜からなり、その誘電体
膜の全てをＡＬＤにより形成している。このような電荷
蓄積膜ＣＨＳの形成では、ＡＬＤによる窒化珪素の厚さ
が電荷蓄積膜ＣＨＳの膜厚（たとえば、６ｎｍ）に達す
るように、前記したＴＣＳの暴露とアンモニアの暴露の
繰り返しサイクル数を第１実施形態より増加させる。各
サイクルにおける温度および圧力の条件は第１実施形態
と同様である。

【００４５】他の構成、すなわち基板ＳＵＢ，ソース・
ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，トップ誘
電膜ＴＯＰおよびゲート電極ＧＥの材料，膜厚および形
成方法は、第１実施形態と同様である。第２実施形態に
おいても、第１実施形態と同様な効果が得られる。

【００４６】第３実施形態 図４に、第３実施形態に係るＭＮＯＳ型メモリトランジ
スタの断面図を示す。第１実施形態のメモリトランジス
タ（図１）と比較すると、このメモリトランジスタでは
トップ誘電膜ＴＯＰが省略されている。そのため、電荷
蓄積膜ＣＨＳの膜厚は第１実施形態より厚く、たとえば
１５ｎｍである。ここでは、電荷蓄積膜ＣＨＳをなす膜
のうち第２の膜ＣＨＳ２を第１実施形態より厚くしてい
る。

【００４７】他の構成、すなわち基板ＳＵＢ，ソース・
ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，電荷蓄積
膜の下層側の膜である第１の膜ＣＨＳ１およびゲート電
極ＧＥの材料，膜厚および形成方法は、第１実施形態と
同様である。第３実施形態においても、第１実施形態と
同様な効果が得られる。

【００４８】第４実施形態 図５に、第４実施形態に係るＭＮＯＳ型メモリトランジ
スタの断面図を示す。このＭＮＯＳ型メモリトランジス
タは、電荷蓄積膜ＣＨＳが単層の誘電体膜からなり、そ
の誘電体膜の全てをＡＬＤにより形成している。このよ
うな電荷蓄積膜ＣＨＳの形成では、ＡＬＤによる窒化珪
素の厚さが電荷蓄積膜ＣＨＳの膜厚（たとえば、１５ｎ
ｍ）に達するように、前記したＴＣＳの暴露とアンモニ
アの暴露の繰り返しサイクル数を第３実施形態より増加
させる。各サイクルにおける温度および圧力の条件は第
１実施形態と同様である。

【００４９】他の構成、すなわち基板ＳＵＢ，ソース・
ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭおよびゲー
ト電極ＧＥの材料，膜厚および形成方法は、第１実施形
態と同様である。第４実施形態においても、第１実施形
態と同様な効果が得られる。

【００５０】

【発明の効果】本発明に係る不揮発性半導体記憶装置に
よれば、電荷蓄積膜を構成する誘電体のうち、少なくと
も、ボトム誘電体膜との境界に接する誘電体を原子層堆
積を用いて形成しており、そのため、電荷蓄積膜の形成
時のインキュベーション時間が短い。このため、電荷蓄
積膜の膜厚が均一に制御でき、電荷蓄積膜の表面のモフ
ォロジーが良い。したがって、メモリ特性のバラツキが
小さく、データ書き換え時のエンデュランス特性が向上
した。また、原子層堆積で水素を含むガスを用いる場合
でも、原子層堆積は、通常の化学的気相堆積と比較する
と処理温度がかなり低くてすむ。このため、インキュベ
ーション時間低減のためにボトム誘電体膜形成後にＲＴ
Ｎ処理をした従来の不揮発性半導体記憶装置と比べる
と、ボトム誘電体膜に導入される水素の割合は桁違いに
低い。したがって、ボトム誘電体膜の電荷トラップ密度
が増大して信頼性が低下することが有効に防止される。

【図面の簡単な説明】

【図１】第１実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの断面図である。

【図２】第１実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの製造において、ジクロルシランの暴露とアンモ
ニアの暴露とからなる１サイクルの処理時の炉内温度変
化を示すグラフである。

【図３】第２実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの断面図である。

【図４】第３実施形態に係るＭＮＯＳ型メモリトランジ
スタの断面図である。

【図５】第４実施形態に係るＭＮＯＳ型メモリトランジ
スタの断面図である。

【図６】従来のＭＯＮＯＳ型メモリトランジスタの断面
図である。

【図７】インキュベーション時間の説明に用いた、従来
のＭＯＮＯＳ型メモリトランジスタの製造における電荷
蓄積膜形成時の膜厚変化を示すグラフである。

【符号の説明】

ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領
域、ＧＤ…ゲート誘電体膜、ＢＴＭ…ボトム誘電体膜、
ＣＨＳ…電荷蓄積膜、ＣＨＳ１…第１の膜（原子層堆積
バッファ膜）、ＣＨＳ２…第２の膜、ＴＯＰ…トップ誘
電体膜、ＧＥ…ゲート電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 27/115 (72)発明者 青笹 浩 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 野本 和正 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4K030 AA01 AA03 AA06 AA13 BA40 CA04 CA12 LA19 5F001 AA13 AA14 AB02 AD12 AG03 AG21 5F058 BA06 BD04 BD10 BF04 BF24 BF30 BF36 BJ01 5F083 EP18 EP22 EP43 EP44 EP45 ER22 JA05 JA19 JA33 JA35 JA37 JA39 JA40 LA08 PR21 5F101 BA45 BA46 BB02 BD02 BH02 BH05

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体上に積層された複数の誘電体膜と、
   複数の誘電体膜上に形成されたゲート電極とを有し、上
   記複数の誘電体膜が、半導体上に形成されたボトム誘電
   体膜と、電荷蓄積能力を有した電荷蓄積膜とを含む不揮
   発性半導体記憶装置の製造方法であって、 上記方法が、電荷蓄積膜を構成する誘電体をボトム誘電
   体膜上に形成する工程を含み、 上記工程において形成する誘電体のうち、少なくとも、
   ボトム誘電体膜との境界に接した領域の誘電体を原子層
   堆積を用いて形成する不揮発性半導体記憶装置の製造方
   法。
2. 【請求項２】上記原子層堆積では、ボトム誘電体膜の形
   成まで終えた不揮発性半導体記憶装置の表面を、上記誘
   電体を組成する複数の元素の何れかを含む複数のガスに
   順次曝す請求項１記載の不揮発性半導体記憶装置の製造
   方法。
3. 【請求項３】上記電荷蓄積膜の全体を原子層堆積により
   形成する請求項１記載の不揮発性半導体記憶装置の製造
   方法。
4. 【請求項４】原子層堆積と他の堆積とを組み合わせた方
   法により上記電荷蓄積膜を形成する請求項１記載の不揮
   発性半導体記憶装置の製造方法。
5. 【請求項５】上記電荷蓄積膜の形成工程内に以下の諸工
   程、すなわち、 ボトム誘電体膜の形成まで終えた不揮発性半導体記憶装
   置の表面を、上記誘電体を組成する複数の元素の何れか
   を含む複数のガスに順次暴露し、 当該一連の暴露を所定のサイクル数繰り返して原子層堆
   積を行い、 上記ガスを、上記複数の元素を全て含む混合ガスに切り
   換え、 上記誘電体が所定の厚さに達するまで必要な誘電材料を
   化学的気相堆積により堆積する各工程を含む請求項４記
   載の不揮発性半導体記憶装置の製造方法。
6. 【請求項６】原子層堆積を用いて形成した上記電荷蓄積
   膜上にトップ誘電体膜を形成し、 トップ誘電体膜上にゲート電極を形成する各工程をさら
   に含む請求項１記載の不揮発性半導体記憶装置の製造方
   法。
7. 【請求項７】原子層堆積を用いて形成した上記電荷蓄積
   膜上にゲート電極を形成する工程をさらに含む請求項１
   記載の不揮発性半導体記憶装置の製造方法。
8. 【請求項８】半導体上に積層された複数の誘電体膜と、
   複数の誘電体膜上に形成されたゲート電極とを有した不
   揮発性半導体記憶装置の製造方法であって、 上記方法が、複数の誘電体膜の形成時に窒化珪素膜を二
   酸化珪素膜上に形成する工程を含み、 上記工程において形成する窒化珪素のうち、少なくと
   も、二酸化珪素膜との境界に接した領域の窒化珪素を原
   子層堆積を用いて形成する不揮発性半導体記憶装置の製
   造方法。
9. 【請求項９】半導体上に積層された複数の誘電体膜と、 複数の誘電体膜上のゲート電極とを有し、 上記複数の誘電体膜が、 半導体上のボトム誘電体膜と、 ボトム誘電体膜上に形成され電荷蓄積能力を有した原子
   層堆積膜とを含む不揮発性半導体記憶装置。
10. 【請求項１０】半導体上に積層された複数の誘電体膜
    と、 複数の誘電体膜上のゲート電極とを有し、 上記複数の誘電体膜が、 半導体上のボトム誘電体膜と、 ボトム誘電体膜上の原子層堆積バッファ膜と、 原子層堆積バッファ膜上に形成され電荷蓄積能力を有し
    た電荷蓄積膜とを含む不揮発性半導体記憶装置。