JP2004235519A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置の特性を向上させる。
【解決手段】ゲート絶縁膜１０２および選択ゲート電極１０３を有する選択ＭＯＳ型トランジスタと、下層電位障壁膜１０４ａ、電荷保持膜１０４ｂおよび上層電位障壁膜１０４ｃよりなる容量絶縁膜と、メモリゲート電極１０５とを有するメモリＭＯＳ型トランジスタとで構成される不揮発性メモリにおいて、電荷保持膜１０４ｂにＳｉ酸窒化膜を用い、それによるＧｍの劣化を改善するため、上層電位障壁膜１０４ｃを省略もしくはその膜厚を１ｎｍ以下にして、消去ゲート電圧を下げる。また、電荷保持膜を、主たる電荷保持膜となるＳｉ酸窒化膜と、その上層または下層に位置するＳｉ窒化膜とで構成し、正孔だけに対する電位障壁を形成する。また、消去方法をホットホール消去とし、消去電圧を下げる。
【選択図】 図１
【解決手段】ゲート絶縁膜１０２および選択ゲート電極１０３を有する選択ＭＯＳ型トランジスタと、下層電位障壁膜１０４ａ、電荷保持膜１０４ｂおよび上層電位障壁膜１０４ｃよりなる容量絶縁膜と、メモリゲート電極１０５とを有するメモリＭＯＳ型トランジスタとで構成される不揮発性メモリにおいて、電荷保持膜１０４ｂにＳｉ酸窒化膜を用い、それによるＧｍの劣化を改善するため、上層電位障壁膜１０４ｃを省略もしくはその膜厚を１ｎｍ以下にして、消去ゲート電圧を下げる。また、電荷保持膜を、主たる電荷保持膜となるＳｉ酸窒化膜と、その上層または下層に位置するＳｉ窒化膜とで構成し、正孔だけに対する電位障壁を形成する。また、消去方法をホットホール消去とし、消去電圧を下げる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に係り、特に低電圧、高速プログラミングが可能な高信頼性の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
絶縁膜を記憶ノードとする不揮発性メモリ（不揮発性半導体記憶装置）の代表的な例としてＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリが挙げられる。ＭＮＯＳメモリは、導電性ゲート電極（Ｍ）、シリコン窒化膜（Ｎ、以下「Ｓｉ窒化膜」という）、シリコン酸化膜（Ｏ、以下「Ｓｉ酸化膜」という）および半導体基板（Ｓ）の積層構造からなり、ＭＯＮＯＳメモリは、導電性ゲート電極（Ｍ）、Ｓｉ酸化膜（Ｏ）、Ｓｉ窒化膜（Ｎ）、Ｓｉ酸化膜（Ｏ）および半導体基板（Ｓ）の積層構造からなる。両者ともに電荷保持機能を有するＳｉ窒化膜にキャリアを注入、放出することで情報を記憶する。
【０００３】
上記不揮発性メモリの構造やプログラム方法については、例えば、特許文献１（特開２００１−１０２４６６号公報（対応ＵＳＰ６，２５５，１６６号））、特許文献２（特開２００１−１４８４３４号公報）および特許文献３（ＵＳＰ５，９６９，３８３号公報）等に開示されている。
【０００４】
以下、特許文献１（特開２００１−１０２４６６号公報）および特許文献２（特開２００１−１４８４３４号公報）に開示されているタイプのメモリセルの構造と動作を図７を用いて簡単に説明する。
【０００５】
この不揮発性メモリは、記憶部を構成するメモリＭＯＳ型トランジスタと、そのメモリ部を選択して情報を読み出すための選択ＭＯＳ型トランジスタの２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタの拡散層（ソース領域）６０７Ｂはビット線に、選択ゲート電極６０３は制御ゲート配線に接続されている。一方、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）６０７Ａは共通線に、メモリゲート電極６０５はワード線に接続されている。
【０００６】
メモリＭＯＳ型トランジスタの容量絶縁膜６０４は３層膜で構成されており、例えばシリコン基板（以下、「Ｓｉ基板」という）６０１表面側から、Ｓｉ酸化膜（第１層膜）６０４ａ、Ｓｉ窒化膜（第２層膜）６０４ｂおよびＳｉ酸化膜（第３層膜）６０４ｃで構成されている。膜厚は、第１層膜６０４ａが３〜４ｎｍ程度、第２層膜６０４ｂが１０ｎｍ以下、第３層膜６０４ｃが２〜４ｎｍ程度である。
【０００７】
上記メモリＭＯＳ型トランジスタの第２層膜６０４ｂであるＳｉ窒化膜は、キャリア保持機能を有する電荷保持絶縁膜であり、Ｓｉ窒化膜中とその上下の界面に形成されたトラップ準位にキャリアを捕獲する。電荷保持膜としては、例えばＳｉ窒化膜、Ｓｉ酸窒化膜もしくは酸化タンタル等が用いられる。第１層膜６０４ａおよび第３層膜６０４ｃは電位障壁膜であり、例えばＳｉ酸化膜やＳｉ酸窒化膜が用いられる。
【０００８】
書込み動作は、選択ＭＯＳ型トランジスタの拡散層（ソース領域）６０７Ｂおよびそのゲート電極６０３に所定の電圧を印加して選択ＭＯＳ型トランジスタをオン状態にすると同時に、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）６０７Ａおよびそのゲート電極６０５に所定の電圧を印加する。この時、Ｓｉ基板表面のキャリアの一部がメモリＭＯＳ型トランジスタのゲート電界により容量絶縁膜６０４に注入される。注入されたキャリアは第１層膜であるＳｉ酸化膜６０４ａの電位障壁を超えて第２層膜であるＳｉ窒化膜６０４ｂに捕獲される。
【０００９】
消去動作は２つに大別される。１つはメモリＭＯＳ型トランジスタの電荷保持膜であるＳｉ窒化膜６０４ｂから、その下層の電位障壁膜であるＳｉ酸化膜６０４ａを介してＳｉ基板６０１側にキャリアを引き抜く方法、もう１つは第３層膜であるＳｉ酸化膜６０４ｃを介してメモリＭＯＳ型トランジスタのゲート電極６０５に引き抜く方法である。両方法ともにメモリＭＯＳ型トランジスタのゲート電極６０５に電圧を印加することでＳｉ窒化膜６０４ｂからキャリアを引き抜いて消去を行う。しかし、書込み動作と同じ極性（メモリゲート電極の印加電圧）を用いて消去できる後者の方法は、回路構成が容易でチップ面積も小さくできる利点がある。
【００１０】
読み出し動作は、選択ＭＯＳ型トランジスタをオン状態にした時、メモリＭＯＳ型トランジスタのしきい値電圧の状態により、所定の電流が流れるか否かに応じて記憶情報を読み出す。
【００１１】
次に、特許文献３（ＵＳＰ５，９６９，３８３号公報）に開示されているタイプのメモリセルの構造と動作を、図８を用いて簡単に説明する。
【００１２】
この不揮発性メモリも、記憶部を構成するメモリＭＯＳ型トランジスタと、そのメモリ部を選択して情報を読み出すための選択ＭＯＳ型トランジスタの２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタの拡散層（ソース領域）７０７Ｂはビット線に、選択ゲート電極７０３は制御ゲート配線に接続されている。一方、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）７０７Ａは共通線に、メモリゲート電極７０５はワード線に接続されている。
【００１３】
メモリＭＯＳ型トランジスタの容量絶縁膜７０４は３層膜で構成されており、例えばＳｉ基板７０１の表面側から、Ｓｉ酸化膜（第１層膜）７０４ａ、Ｓｉ窒化膜（第２層膜）７０４ｂおよびＳｉ酸化膜（第３層膜）７０４ｃで構成されている。膜厚は、第１層膜７０４ａが５〜１５ｎｍ、第２層膜７０４ｂが５〜１５ｎｍ、第３層膜７０４ｃが５〜１５ｎｍ程度である。７０９は、絶縁膜である。
【００１４】
書込み動作は、選択ＭＯＳ型トランジスタの拡散層（ソース領域）７０７Ｂおよびそのゲート電極７０３に所定の電圧を印加して選択ＭＯＳ型トランジスタをオン状態にすると同時に、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）７０７Ａおよびそのゲート電極７０５に所定の電圧を印加する。例えば、ソース領域７０７Ｂに０Ｖ、選択ＭＯＳ型トランジスタのゲート電極７０３に１〜２Ｖ、ドレイン領域７０７Ａに３〜５Ｖ、メモリＭＯＳ型トランジスタのゲート電極７０３に８〜１０Ｖの電圧を印加して容量絶縁膜の一部であるＳｉ窒化膜７０４ｂに電子を注入する。
【００１５】
消去動作は、メモリＭＯＳ型トランジスタのメモリゲート電極７０５に負バイアス、その拡散層７０７Ａに正バイアスを印加し、バンド間トンネリングを用いてホットホールを電荷保持膜に注入する方式で行う。例えば、ドレイン領域７０７Ａに５〜７Ｖ、メモリＭＯＳ型トランジスタのゲート電極７０５に−９〜−１１Ｖ、ソース領域７０７Ｂと選択ＭＯＳ型トランジスタのゲート電極７０３を０Ｖもしくはオープン状態として消去を行う。
【００１６】
読み出し動作は、選択ＭＯＳ型トランジスタをオン状態にした時、メモリＭＯＳ型トランジスタのしきい値電圧の状態により、所定の電流が流れるか否かに応じて記憶情報を読み出す。
【００１７】
【特許文献１】
特開２００１−１０２４６６号公報（対応ＵＳＰ６，２５５，１６６号）
【００１８】
【特許文献２】
特開２００１−１４８４３４号公報
【００１９】
【特許文献３】
ＵＳＰ５，９６９，３８３号公報
【００２０】
【発明が解決しようとする課題】
本発明者らは、不揮発性半導体記憶装置の研究・開発に従事しており、装置の高性能化に関する種々の検討を行っている。
【００２１】
例えば、書込みや消去の速度の高速化、書込みや消去に伴う電流駆動能力Ｇｍ劣化の抑制、及び電荷保持特性の向上等を図るための装置の構造、また、高速書込みや高速消去の方法等を検討している。
【００２２】
中でも、追って詳細に説明する本発明者らの検討の結果、電荷保持絶縁膜としてＳｉ酸窒化膜を用いることで書込みや消去が高速化し、また、電荷保持特性が向上することが判明した。
【００２３】
なお、特許文献１等には、キャリア捕獲機能を有する第２層として、例えば、シリコン酸化膜、酸化タンタル膜または第１、第３層より酸素含有率の少ないシリコン酸化窒化膜を用いることが記載されているが、Ｓｉ酸窒化膜の特性についての詳細な検討はなされていない。
【００２４】
また、さらに検討を進めた結果、電荷保持絶縁膜としてＳｉ酸窒化膜を用いた場合、上記特性の向上が図れる一方、電流駆動能力Ｇｍが劣化することが判明した。なお、この電流駆動能力Ｇｍの劣化についても追って詳細に説明する。
【００２５】
本発明の目的は、不揮発性半導体記憶装置の性能の向上を図ることにある。
【００２６】
特に、電荷保持特性の向上を図ることにある。また、電流駆動能力の劣化を防止することにある。また、動作速度の向上を図ることにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２９】
本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、（ｅ）前記第２絶縁膜は、前記半導体基板上の電位障壁膜と、その上部のシリコン酸窒化膜よりなり、前記シリコン酸窒化膜上には前記第２導電体が位置するものである。
【００３０】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、（ｅ）前記第２絶縁膜は、前記半導体基板上の電位障壁膜と、その上部の電荷保持膜よりなり、前記電荷保持膜は、シリコン酸窒化膜と、真空準位から当該膜の伝導体までのエネルギーと、当該膜のバンドギャップとの和が、前記シリコン酸窒化膜より小さい第３絶縁膜とを有し、前記シリコン酸窒化膜の電荷トラップ密度と膜厚の積は、前記第３絶縁膜の電荷トラップ密度と膜厚の積より大きいものである。
【００３１】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、（ｅ）前記第２絶縁膜は、前記半導体基板上の第１電位障壁膜、その上部のシリコン酸窒化膜およびその上部の第２電位障壁膜よりなり、（ｆ）前記シリコン酸窒化膜は、電荷保持機能を有し、前記シリコン酸窒化膜に蓄積された電子は、前記半導体基板側から正孔を注入することにより消去されるものである。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
本実施の形態を説明する前に、本発明者らがあらかじめ検討した事項について説明する。
【００３４】
まず、本発明者らは、メモリＭＯＳ型トランジスタの電荷保持膜の膜種をパラメータとして書込み／消去特性、読み出し特性および電荷保持特性の関係について検討した。
【００３５】
図９に本検討に用いたメモリセル（不揮発性半導体記憶装置、フラッシュメモリ）の構造の断面図を示す。基本的な素子構造は図７に示したメモリセルと同様であるが、選択ＭＯＳ型トランジスタの選択ゲート電極８０３がメモリＭＯＳ型トランジスタのメモリゲート電極８０５に乗り上げている点で異なっている。メモリＭＯＳ型トランジスタの容量絶縁膜８０４の構成は、Ｓｉ基板８０１側より下層電位障壁膜、電荷保持膜および上層電位障壁膜の３層構造となっている。
【００３６】
情報の書込みは、選択ＭＯＳ型トランジスタで発生させたチャネル部のホットエレクトロンをメモリＭＯＳ型トランジスタの容量絶縁膜８０４の一部である電荷保持膜へ、所定のしきい値になるまで注入する方式で行った。このような書込み方式は、ホットエレクトロン注入方式と呼ばれる。中でも、ソース側からホットエレクトロンを注入する場合には、ソースサイド・インジェクション方式と呼ばれる。
【００３７】
消去は、メモリＭＯＳ型トランジスタのゲート電極８０５へ、正の電圧を所定のしきい値になるまで印加する方式で行った。この場合、電荷保持膜中の電子は、メ
モリゲート電極へ引き抜かれる。
【００３８】
電荷保持特性は、（ステップ１）所定のしきい値になるまで書込みを行い、次いで、（ステップ２）メモリＭＯＳ型トランジスタのゲート電極に１．８Ｖの電圧を印加し、８５℃で１０万秒放置した後、（ステップ３）書込み直後と高温放置後のしきい値を比較する方法で評価した。
【００３９】
電荷保持膜の膜種として、Ｓｉ窒化膜、Ｓｉ酸窒化膜、酸化タンタル膜および酸化アルミニウム膜（アルミナ膜）について検討した。電荷保持膜の上下の電位障壁膜としては、Ｓｉ酸化膜を用いた。下層の電位障壁膜は、４ｎｍ、上層の電位障壁膜は１．８ｎｍとした。
【００４０】
書込み特性の評価では、電荷保持膜としてＳｉ窒化膜およびＳｉ酸窒化膜を用いた場合は、所定の時間内に書込みが終了した。これに対し、酸化タンタル膜、アルミナ膜を用いた場合には、所定の時間内に書込みが出来なかった。特に、酸化タンタル膜を用いた場合は、長時間書込みを行なっても、所定のしきい値までには到達しなかった。これは、酸化タンタル膜やアルミナ膜が、Ｓｉ窒化膜やＳｉ酸窒化膜に比べ電子のトラップ準位密度が小さいためと考えられる。しかしながら、アルミナ膜を用いた場合、消去特性や電荷保持特性は良好であるので、高速書込みを要求しない不揮発性メモリの電荷保持膜としてアルミナ膜を用いることは充分可能である。
【００４１】
一方、消去特性および電荷保持特性の評価において、電荷保持膜としてＳｉ酸窒化膜を用いた方が、Ｓｉ窒化膜を用いた場合に比べ、消去速度が高速化すること、および優れた電荷保持特性を示すことを新たに見出した。また、電荷保持膜をＳｉ酸窒化膜とＳｉ窒化膜の組み合わせで積層構造としても同様の効果が得られた。但し、Ｓｉ酸窒化膜の膜厚がＳｉ窒化膜よりも厚い場合、すなわちＳｉ酸窒化膜の電荷保持量がＳｉ窒化膜のそれに比べ大きい場合に限られた。
【００４２】
電荷保持膜としてＳｉ酸窒化膜を用いた方が、消去速度が高速化することは、Ｓｉ窒化膜とＳｉ酸窒化膜の電流―電圧特性から以下のように推察できる。
【００４３】
即ち、一般的にＳｉ窒化膜は、Ｐ−Ｆ型の伝導機構を、Ｓｉ酸窒化膜はＰ−Ｆ型とＦ−Ｎ型の中間的な伝導機構を示すと言われている。
【００４４】
従って、両者を電気的に等価な膜厚（物理膜厚は誘電率の小さいＳｉ酸窒化膜が薄い）で比較した場合、高電界側でのリーク電流はＳｉ酸窒化膜が、低電界側でのリーク電流はＳｉ窒化膜の方が大きくなる。
【００４５】
消去動作では電荷保持膜に高電界が印加されるため高電界側でリーク電流の大きいＳｉ酸窒化膜の方が消去速度が高速化すると考えられる。
【００４６】
逆に、電荷保持状態においては低電界側のリーク電流特性が支配的となる。従って、低電界側でリーク電流の少ないＳｉ酸窒化膜の方がＳｉ窒化膜に比べ電荷保持特性が向上すると考えられる。
【００４７】
また、電荷保持特性（しきい値電圧の変動）は、電荷保持膜に捕獲されたキャリアの膜厚方向の移動（Ｓｉ基板側やゲート電極側への移動）だけでなく、膜の横方向拡散の影響も反映される。
【００４８】
図１０に、書込み直後の電子分布と高温放置後の電子分布（電子密度）の比較を模式的に示す。横軸は電荷保持膜の端部から電荷保持膜の横方向（メモリＭＯＳ型トランジシタのソース領域方向）までの長さを示している。（ａ）は、電荷保持膜の書込み直後の電子分布を示し、（ｂ）は、高温保持後の電子分布を示す。（ｃ）は、Ｓｉ窒化膜を用いた場合の高温保持後の電子分布を示す。
【００４９】
Ｓｉ窒化膜やＳｉ酸窒化膜にトラップされた電子は、自己バイアスや温度の影響により、有限時間内で横方向にも拡散する。この電子の拡散は、電子を捕獲するトラップ準位のエネルギー（トラップ深さ）とその密度に依存すると考えられる。電子のトラップ準位エネルギーを比較した場合、Ｓｉ窒化膜とＳｉ酸窒化膜では顕著な差は見られないが、トラップ密度はＳｉ酸窒化膜の方が小さくなる。
【００５０】
また、Ｓｉ酸化膜中の酸素濃度の増加に従いトラップ密度は減少する傾向が見られる。このため、Ｓｉ酸窒化膜中に注入された電子は、膜厚方向のみならず、膜の横方向にも拡散が抑制されると考えられる。
【００５１】
以上、詳細に説明したように、電荷保持膜としてＳｉ酸窒化膜を用いた場合には、Ｓｉ窒化膜を用いた場合と比較し、書込み速度の向上、消去速度の向上および電荷保持特性の向上等の装置特性の向上が見られた。
【００５２】
しかしながら、Ｓｉ酸窒化膜を用いた場合の短所として、Ｓｉ窒化膜を用いた場合と比べ、書込み／消去動作を繰り返すことでＭＯＳトランジスタの電流駆動能力Ｇｍ（電流供給能力としての相互コンダクタンス）が低下することが明らかとなった。
【００５３】
電荷保持膜にＳｉ酸窒化膜を用いた素子のＧｍ低下要因を調べたところ、Ｇｍの低下は、電荷保持膜の下層の電位障壁膜（ボトムＳｉ酸化膜）の劣化、例えば、膜中のトラップサイトおよび界面準位密度増加等、が原因であることが分かった。また、ボトムＳｉ酸化膜の劣化は消去動作で発生していること、および消去動作時に電荷保持膜中で発生した正孔がボトムＳｉ酸化膜劣化の主原因である知見を得た。
【００５４】
そこで、本発明者らは、Ｓｉ酸窒化膜を用いた素子のＧｍを向上させるため以下に示す対策を講じた。
【００５５】
上述したように、Ｓｉ酸窒化膜を電荷保持膜とした不揮発性メモリトランジスタの書込み／消去動作に伴うＧｍの低下は、消去動作に伴うボトムＳｉ酸化膜（Ｓｉ基板に対する電位障壁膜）の膜質劣化が主原因である。
【００５６】
この消去動作に伴うボトム酸化膜の劣化を抑制するには、（１）電荷保持膜中の正孔発生率を下げる、（２）発生した正孔のＳｉ基板への到達率を下げる、等の方法が挙げられる。
【００５７】
最初に、メモリＭＯＳ型トランジスタのゲート電極へ電荷保持膜の電子を引き抜く消去方式の対策について説明する。電荷保持膜中の正孔発生率を下げる手段としては、消去電圧の低電圧化が最も有効である。消去電圧の低電圧化を図るには、メモリＭＯＳ型トランジスタの容量絶縁膜（電荷保持膜含む）の薄膜化が必須となる。
【００５８】
但し、各層の薄膜化に関しては以下の制限がある。Ｓｉ基板に接する下層の電位障壁膜は、電荷保持膜にトラップした電子がＳｉ基板側へトンネリングしない膜厚に設定する必要がある。Ｓｉ酸化膜に換算した膜厚では、約３ｎｍ程度が薄膜化の限界となる。
【００５９】
電荷保持膜の薄膜化は、書込み時間の増大を伴うため高速書込みの不揮発性メモリを実現する上では好ましくない。
【００６０】
以上の制限から、消去電圧の低電圧化を実現する上で最も有効な方法は、電荷保持膜の上層に位置する電位障壁膜の薄膜化である。具体的には、Ｓｉ酸化膜換算膜厚で１ｎｍ以下が望ましい。より望ましくは、上層の電位障壁膜を形成しないことである。厳密には、電荷保持膜表面には０．５ｎｍ程度の自然酸化膜が形成される。例えば、上層の電位障壁膜とその上部のメモリゲート電極を異なるチャンバ（処理室）で形成する際、半導体ウエハの搬送の際等に半導体ウエハが大気に触れる等し、電荷保持膜表面に自然酸化膜が形成される。
【００６１】
従って、上層の電位障壁膜を１ｎｍ以下の膜厚とすることが好ましく、さらに、上層の電位障壁膜を自然酸化膜の膜厚である０．５ｎｍ以下に抑えることが望ましい。さらには、上層の電位障壁膜を形成しないことが望ましい。自然酸化膜を形成を極力避けるためには、例えば、処理工程間における半導体ウエハと大気（酸素）の接触を避け、また、メモリゲート電極の形成前に自然酸化膜の除去を行う等の方法が考えられる。具体的には、ロードロック室、搬送室および複数の処理室を有する装置を用いれば、電荷保持膜形成後、大気に暴露することなくメモリゲート電極を連続形成することが可能であり、自然酸化膜を低減することができる。
【００６２】
次いで、本実施の形態の不揮発性半導体記憶装置の構造およびその駆動方法について詳細に説明する。
【００６３】
図１に、本発明の実施の形態１である不揮発性メモリセルの断面図を示す。実際には図の上層には配線が存在するが本図では省略する。
【００６４】
メモリセルは、Ｓｉ基板（半導体基板）上に設けたｐ型ウエル領域１０１、ソース領域１０７Ｂとなるｎ型拡散層（ｎ型半導体領域）、ドレイン領域１０７Ａとなるｎ型拡散層を有した２つのＭＯＳ型トランジスタから構成されている。
【００６５】
選択ＭＯＳ型トランジスタは、ゲート絶縁膜１０２となるＳｉ酸化膜、選択ゲート電極（導電体）１０３となるｎ型多結晶シリコン膜（以下、「Ｓｉ膜」という）から構成されている。
【００６６】
メモリＭＯＳ型トランジスタはｐ型ウエル領域１０１との下層電位障壁膜１０４ａとなるＳｉ酸化膜、電荷保持膜１０４ｂとなるＳｉ酸窒化膜、メモリゲート電極１０５との上層電位障壁膜１０４ｃとなるＳｉ酸化膜およびメモリゲート電極１０５となるｎ型多結晶Ｓｉ膜から構成されている。
【００６７】
なお、本実施の形態の一例として、メモリゲート電極１０５とＳｉ基板（ｐ型ウエル領域１０１）との間に形成された容量絶縁膜を、上層電位障壁膜１０４ｃを形成しない２層構造とするものが挙げられる。
【００６８】
２つのトランジスタのゲート電極１０３、１０５は、ギャップ絶縁膜１０６となるＳｉ酸化膜で電気的に分離されている。このギャップ絶縁膜１０６は、選択ＭＯＳ型トランシスタのゲート絶縁膜１０２とは別層で形成されている。
【００６９】
選択ＭＯＳ型トランジスタのゲート絶縁膜１０２およびメモリＭＯＳトランジスタのｐ型ウエル領域１０１に対する下層電位障壁膜１０４ａは、例えば、ｐ型ウエル領域１０１を酸化性雰囲気中で熱酸化して形成したＳｉ酸化膜であり、膜厚はそれぞれ３ｎｍおよび４ｎｍとした。ここでは、選択ＭＯＳ型トランジスタのゲート絶縁膜やメモリＭＯＳトランジスタの下層電位障壁膜１０４ａとして熱酸化膜を例示したが、熱酸化膜を一酸化窒素（ＮＯ）や亜酸化窒素（Ｎ２Ｏ）雰囲気等の窒化性雰囲気中で処理（窒化処理）したＳｉ酸窒化膜を用いることも可能である。
【００７０】
電荷保持膜１０４ｂであるＳｉ酸窒化膜は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）および亜酸化窒素（Ｎ２Ｏ）を原料ガスとする化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した。形成温度は７８０℃、全圧は６０Ｐａとした。膜中の酸素濃度は、アンモニアと亜酸化窒素の流量を調整することで２５％に設定した。
【００７１】
ここでは、Ｓｉ酸窒化膜の形成方法として、ジクロルシラン、アンモニア、亜酸化窒素を原料ガスとする熱ＣＶＤ法の例を示したが、本発明は原料ガスの種類で規定されるものではなく、Ｓｉの供給源（Ｓｉ化合物）としてモノシラン、ジシラン等の水素とシリコンの化合物、四塩化シリコンや六塩化シリコン等のハロゲンとシリコンの化合物、また、酸素や窒素の供給源（酸素化合物、窒素化合物）として、ヒドラジンや一酸化窒素などを用いること無論可能である。即ち、Ｓｉ酸窒化膜をシリコン化合物、酸素化合物および窒素化合物もしくはシリコン化合物および酸素と窒素を含有する化合物を原料とする化学気相成長法で形成することができる。また、また成膜方法においても、プラズマＣＶＤ法や触媒ＣＶＤ法等の他のＣＶＤ法を用いても良い。また、スパッタリング（物理的蒸着法、ＰＶＤ法）を用いてＳｉ酸窒化膜を形成してもよい。例えば、Ｓｉをターゲットとし、酸化性および窒化性の雰囲気中でスパッタリング行い、Ｓｉ酸窒化膜を形成する。
【００７２】
このように電荷保持膜１０４ｂであるＳｉ酸窒化膜は、堆積膜である。このＳｉ酸窒化膜をＳｉｘＯｙＮｚで表した場合、酸素や窒素の供給源の導入比を変えることにより酸素濃度；ｙと窒素濃度；ｚを変えることができる。
【００７３】
また、Ｓｉ酸窒化膜をＳｉｘＯｙＮｚで表した場合、膜中の酸素（Ｏ）が常に２個のＳｉと結合、窒素（Ｎ）が常に３個のＳｉと結合しているとすると（未結合手が無いと仮定すると）、ＳｉｘＯｙＮｚのｘ、ｙ、ｚは、４ｘ＝２ｙ＋３ｚを満たす。但し、ｘ＋ｙ＋ｚ＝１である。
【００７４】
例えば、窒素濃度は３１．４％以上（ｚ≧０．３１４）が好ましい。また、酸素濃度は５％以上３０％以下（０．０５≦ｙ≦０．３）が好ましい。
【００７５】
これと比較して、例えば、選択ＭＯＳ型トランジスタのゲート絶縁膜やメモリＭＯＳトランジスタの下層電位障壁膜１０４ａとして使用可能な酸窒化膜（熱酸化膜を窒化処理したもの）の窒素濃度は、多くて７％（ｚ＝０．０７）程度である。
【００７６】
メモリＭＯＳ型トランジスタのメモリゲート電極１０５に対する上層電位障壁膜１０４ｃは、例えば、Ｓｉ酸窒化膜を熱酸化し、その表面をＳｉ酸化膜とすることで形成する。
【００７７】
本実施の形態においては、上記Ｓｉ酸化膜１０４ｃの膜厚を０〜２．５ｎｍとして５つの試料を作製した。各試料のメモリＭＯＳ型トランジスタは、電荷保持膜１０４ｂであるＳｉ酸窒化膜の膜厚を調整することで、容量絶縁膜の電気的容量（Ｓｉ酸化膜換算膜厚）が一定となるように設定した。なお、本実施の形態のメモリＭＯＳ型トランジスタの容量絶縁膜の構成は、図１１に示した欄１と欄２に対応する。なお、図１１については、実施の形態２において詳細に説明する。
【００７８】
本実施の形態で示すＳｉ酸窒化膜１０４ｂの膜厚許容範囲は、膜厚上限が消去時間で膜厚下限が電荷保持特性で決定される。消去の面からは物理膜厚（実膜厚）で３０ｎｍ以下、電荷保持特性の面からは１０ｎｍ以上、より好ましくは２０ｎｍ以下１２ｎｍ以上の膜厚に設定するのが好ましい。
【００７９】
図２に図１に示したメモリセルの動作と電圧の印加方法の一例を示す。ここでは、電荷保持膜１０４ｂへの電荷注入を書込み（ｐｒｏｇｒａｍ）と定義する。書込み方式はソースサイド・インジェクションを用いたホットエレクトロン書込みであり、ソース領域１０７Ｂに印加する電圧（Ｖｓ）は５Ｖ、ドレイン領域１０７Ａに印加する電圧（Ｖｄ）は０Ｖ、メモリＭＯＳ型トランジスタのゲート電極１０５に印加する電圧（Ｖｍｇ）は１０Ｖ、選択ＭＯＳ型トランジスタのゲート電極１０３へ印加する電圧（Ｖｓｇ）は、そのトランジスタのしきい値（Ｖｔ）と概ね同じとする。ホットエレクトロンの発生領域は、２つのトランジスタのゲート電極１０３、１０５が絶縁された領域下のチャネル部である。書込みはメモリＭＯＳ型トランジスタのしきい値が４Ｖになるように設定した。なお、Ｖｗｅｌｌは、ｐ型ウエル領域１０１に印加する電圧である。
【００８０】
消去は、メモリＭＯＳ型トランジスタのゲート電極１０５に正の電圧を印加することにより、メモリゲート電極１０５側へ電子を引き抜くことにより行った。本実施の形態では所定の時間内に、トランジスタのしきい値が−１Ｖになるように、各試料のメモリＭＯＳ型トランジスタのゲート印加電圧（Ｖｍｇ）を調整した。なお、図２に示した電圧条件および書込み／消去のしきい値の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。このように消去方法を書込み動作と同じ極性（メモリゲート電極の印加電圧）を用いた消去とすることで、回路構成が容易となりチップ面積も小さくできる。
【００８１】
図３に、上層電位障壁膜（Ｓｉ酸化膜）１０４ｃの膜厚（ｎｍ）と消去ゲート電圧（Ｖ）およびＧｍ比（％）の関係を示した。Ｇｍ比は、書込み／消去動作を１０００回繰り返した後のＧｍを初期のＧｍで規格化した値であり、小さくなるほど劣化することを示す。メモリゲート電極１０５に対する上層電位障壁膜１０４ｃの膜厚を薄くするに従い消去ゲート電圧は下がりＧｍ比は向上した。特に、上層電位障壁膜１０４ｃの膜厚を１ｎｍより薄くするとＧｍ劣化は著しく改善された。例えば、膜厚１ｎｍにおいてＧｍ比は８７％程度となり、また、膜厚０．５ｎｍにおいては、Ｇｍ比は９５％程度となった。さらに、上層電位障壁膜１０４ｃを形成しない場合には、Ｇｍ比は９７％程度となった。また、電荷保持特性は、全ての試料で良好な結果を示した。
【００８２】
本実施の形態では、メモリＭＯＳ型トランジスタの上部に選択ＭＯＳ型トランジスタのゲート電極１０３が乗り上げる構造の一例を示したが、選択ＭＯＳ型トランジスタの上部にメモリＭＯＳ型トランジスタのゲート電極１０３を乗り上げる、逆の構造（図７参照）を用いても同様の効果が得られる。また、書込み速度は低下するが、電荷保持膜としてＳｉ酸窒化膜に比べトラップ密度が小さいアルミナ膜を用いてもＧｍ比の向上の効果が得られる。
【００８３】
なお、本実施の形態では、単結晶Ｓｉ基板上に形成した不揮発性メモリに関して記載したが、本発明は単結晶Ｓｉ基板に限るものではない。例えば、Ｓｉ基板上にＳｉＧｅ（シリコンゲルマニウム）を成長させたいわゆる歪み基板、単結晶Ｓｉを有するＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いることも可能である。また、ガラス基板上に薄膜ＴＦＴ（高温多結晶Ｓｉ−ＴＦＴ、低温多結晶Ｓｉ−ＴＦＴ）と本発明の不揮発性メモリを混載させることも無論可能である。但し、低温多結晶Ｓｉ−ＴＦＴデバイスは、プロセス温度の制限（例えば５５０℃以下）があるため、容量絶縁膜やゲート電極の形成には、プラズマＣＶＤ法、スパッタ法を用いる必要がある。特に容量絶縁膜の形成は、低温（例えば５５０℃以下）でも良質の絶縁膜が選られる電子サイクロトロン共鳴（ＥＣＲ）スパッタ法が好ましい。
【００８４】
（実施の形態２）
実施の形態１においては、電荷保持膜としてＳｉ酸窒化膜を用いる場合について詳細に説明したが、この電荷保持膜を、Ｓｉ酸窒化膜とＳｉ窒化膜等の組み合わせとしても良い。前述したとおりこの場合も消去速度の高速化や電荷保持特性の向上を図ることができる。
【００８５】
ここで、電荷保持膜を積層膜とした場合の「主たる電荷保持膜」と「電位障壁膜」を以下のように定義する。まず、主たる電荷保持膜とは、注入された電子のトラップ密度と膜厚の積が最も大きい膜、すなわち捕獲電子量の最も大きい膜と定義する。電荷保持機能を有する複数の積層絶縁膜を電荷保持膜とした場合の例を以下に示す。例えばＡ膜、Ｂ膜およびＣ膜の電子トラップ密度をそれぞれＮＡ、ＮＢおよびＮＣ、また、Ａ膜、Ｂ膜およびＣ膜の膜厚をそれぞれＴＡ、ＴＢ、ＴＣとした場合、「ＮＡ×ＴＡ＜ＮＢ×ＴＢ＜ＮＣ×ＴＣ」の関係であれば、主たる電荷保持膜はＣ膜と定義する。
【００８６】
Ｓｉ窒化膜の電子トラップ密度は形成方法により多少異なるが、例えばジクロルシランとアンモニアを原料ガスとする減圧化学気相成長法（ＬＰ−ＣＶＤ法）で形成した場合、電子トラップ密度は、４×１０１８／ｃｍ３〜７×１０１８／ｃｍ３（以下、「×１０１８」を「ｅ１８」と表す）程度となる。また、ジクロルシラン、アンモニア、亜酸化窒素を原料ガスとするＬＰ−ＣＶＤ法で形成したＳｉ酸窒化膜においても、その酸素濃度を調整することで、電子トラップ密度をＳｉ酸化膜（ＳｉＯ２）からＳｉ窒化膜（Ｓｉ３Ｎ４）の範囲で制御することが出来る。但し、電子トラップ密度が小さいと、書込み時間が長くなるため、現実的には５ｅ１７／ｃｍ３以上の電子トラップ密度を有する電荷保持膜を用いることが好ましい。
【００８７】
次に、電位障壁膜の定義について説明する。電位障壁膜は、上式で定義した電荷保持膜に捕獲された電子からみた場合、ゲート電極側に対して僅かでも電位障壁があれば電位障壁膜と定義する。ここでは、電界を印加しない状態で、真空準位から絶縁膜Ａの伝導帯（コンダクションバンド）までのエネルギ（Ｅａ（ａ））が、真空準位から絶縁膜Ｂの伝導帯までのエネルギ（Ｅａ（ｂ））より小さければ、絶縁膜Ａに対して絶縁膜Ｂは電位障壁となるとする。即ち、電位障壁となるか否かは、真空準位から当該膜の伝導体までのエネルギーの大小によって定まるものとする。
【００８８】
例えば、ボトムＳｉ酸化膜、Ｓｉ酸窒化膜およびＳｉ窒化膜が基板側から順に積層されている場合、主たる電荷保持膜が、電子トラップ密度と膜厚の積による定義からＳｉ酸窒化膜であれば、その上層のＳｉ窒化膜はＳｉ酸窒化膜に対しキャリア障壁が低いので電位障壁膜とはならない（後述する図１３参照）。また、一般的にＥａ（ＳｉＯ２）は約１ｅＶ、Ｅａ（ＳｉＮ）は約２ｅＶになる。従って、Ｅａ（ＳｉＯＮ）は、１ｅＶ〜２ｅＶ（１ｅＶ＜Ｅａ（ＳｉＯＮ）＜２ｅＶ）となる。
【００８９】
例えば、真空準位からＳｉ基板のコンダクションバンドまでのエネルギ（電子親和力；κ）は４．１〜４．１５ｅＶであり、Ｓｉ基板とＳｉＯ２のコンダクションバンドの差（バリアハイト；φｂ１）は、約３．１ｅＶである。従って、Ｅａ（ＳｉＯ２）は、前記電子親和力とバリアハイトの差（Ｓｉ（κ）−φｂ１＝４．１ｅＶ−３．１ｅＶ＝１ｅＶ）となり、約１ｅＶとなる。
【００９０】
一方、Ｓｉ基板とＳｉＮのコンダクションバンドの差（バリアハイト；φｂ２）は、約２ｅＶで、Ｅａ（ＳｉＮ）は、（Ｓｉ（κ）−φｂ２＝４．１ｅＶ−２ｅＶ＝２．１ｅＶ）となり、約２．１ｅＶとなる。なお、Ｓｉのバンドギャップは１．１２ｅＶである。
【００９１】
また、ボトムＳｉ酸化膜、Ｓｉ窒化膜およびＳｉ酸窒化膜が基板側から順に積層されている場合、主たる電荷保持膜が最上層のＳｉ酸窒化膜であれば、ゲート電極側に対する電位障壁膜は存在しない。
【００９２】
図１１に容量絶縁膜として複数の絶縁膜の組み合わせを用いた場合の、主たる電荷保持膜と電位障壁膜の関係の一例を示した。図中の「ＳｉＯ２」はＳｉ酸化膜、「ＳｉＮ」はＳｉ窒化膜、「ＳｉＯＮ」はＳｉ酸窒化膜に対応する。
【００９３】
例えば、実施の形態１で説明したメモリセル構造は、図１１の欄１および欄２に対応し、欄２に示すように、電位障壁膜の欄に記載したＳｉＯ２を１ｎｍ以下にすることで消去電圧の低電圧化が可能となる。ここでは、上層電位障壁膜としてＳｉ酸化膜の例を示したが、Ｓｉ酸化膜換算膜厚で１ｎｍ以下であれば、Ｓｉ酸化膜に限らずアルミナ膜の適用も可能である。しかし、更なる低電圧化を図るためには、欄１に示すように電位障壁膜を形成しないことが好ましい。
【００９４】
図１１の欄３および欄４は、それぞれ前述したボトムＳｉ酸化膜、Ｓｉ酸窒化膜およびＳｉ窒化膜の積層の場合、ボトムＳｉ酸化膜、Ｓｉ窒化膜およびＳｉ酸窒化膜の積層の場合であり、双方ともゲート電極側に対する電位障壁膜は存在しない。
【００９５】
なお、電荷保持膜に複数のＳｉ酸窒化膜を用いる場合、電荷保持膜に対する酸素濃度の違いで電位障壁膜となるか否かが決定する。図１１の欄５の（ａ）に示すように、ボトムＳｉ酸化膜、第１Ｓｉ酸窒化膜（ＳｉＯＮ（１））および第２Ｓｉ酸窒化膜（ＳｉＯＮ（２））の積層の場合、例えば、電荷保持膜のＳｉＯＮ（１）の酸素濃度を１５％とした場合、ＳｉＯＮ（２）の酸素濃度が１５％未満である場合は、かかる膜は電位障壁膜とならないが、酸素濃度が１５％を超えていれば電位障壁膜となる。
【００９６】
このように、当該膜の酸素濃度が電荷保持膜となるＳｉ酸窒化膜の酸素濃度より小さい場合は、電位障壁膜とならないが、逆に、当該膜の酸素濃度が電荷保持膜となるＳｉ酸窒化膜の酸素濃度より大きい場合は、電位障壁膜となる。但し、実施の形態１で説明したように、主たる電荷保持膜とゲート電極との間に電位障壁膜が存在しても、その膜厚がＳｉ酸化膜換算膜厚で１ｎｍ以下に設定することによりＧｍ劣化を改善することができる。
【００９７】
このように電荷保持膜となるＳｉ酸窒化膜の上層や下層にＳｉ窒化膜もしくは酸素濃度の小さいＳｉ酸窒化膜を形成することにより、消去時にＳｉ基板へ注入される正孔の量を抑制することができる。以下、この点について説明する。
【００９８】
まず、図１２を用いて消去時に正孔が発生するメカニズムの概要から説明する。図１２は、消去時における、メモリＭＯＳ型トランジスタのＳｉ基板、電位障壁膜、電荷保持膜およびゲート電極のバンド構造を模式的に示した図である。正孔の発生は、図中１）〜４）の工程を経てＳｉ基板に到達すると考えられる。第１は、メモリゲート電極近傍の電荷保持膜のトラップ準位に捕獲されていた電子が、メモリゲート電極にトンネリングする１）の工程、第２は、空席となったトラップ準位に電荷保持膜の価電子帯から電子が移る２）の工程、第３は、価電子帯に発生した正孔が、電界によりＳｉ基板側に移動する３）の工程、第４は、電荷保持膜の価電子帯から下層電位障壁膜をトンネリングする４）の工程である。このように、正孔が下層電位障壁膜をトンネリングし、Ｓｉ基板中に流れると、Ｓｉ基板中に界面準位を形成し、読み出し電流が低下する。その結果、電流駆動能力Ｇｍが劣化する。
【００９９】
実施の形態１で説明した上層電位障壁膜の省略もしくは薄膜化によれば消去ゲート電圧の低電圧化が図れ、図中１）、３）および４）の確率が下がる。その結果、正孔の発生が抑制され、Ｇｍ劣化も改善される。
【０１００】
一方、異なるバンドギャップを有する２層以上の電荷保持膜を積層構造にし、消去動作時に正孔だけに対する電位障壁を形成する方法もＧｍ劣化の改善に有効な手段となる。
【０１０１】
図１３、図１４および図１５は、Ｓｉ窒化膜とＳｉ酸窒化膜を積層構造とした時のバンド構造を模式的に示した図である。図１３は図１１の欄３に、図１４は、図１１の欄４に、図１５は図１１の欄６に対応する。いずれの場合も、Ｓｉ窒化膜とＳｉ酸窒化膜のバンドギャップ差によりＳｉ窒化膜部に正孔が溜まり、正孔が下層電位障壁膜をトンネリングすることを抑制することができる。言い換えれば、消去電圧状態における正孔だけに対する電位障壁が形成される。
【０１０２】
正孔に対する電位障壁となるか否かの定義を、真空準位から当該膜の伝導体までのエネルギーと、当該膜のバンドギャップとの和の大小によって定める。電界を印加しない状態で、真空準位から絶縁膜Ａの伝導帯（コンダクティブバンド）までのエネルギ（Ｅａ（ａ））と絶縁膜Ａのバンドギャップ（ＢＧ（ａ））との和が、真空準位から絶縁膜Ｂの伝導帯までのエネルギ（Ｅａ（ｂ））と絶縁膜Ｂのバンドギャップ（ＢＧ（ｂ））との和より小さければ、絶縁膜Ａは正孔の電位障壁となるとする。例えば、図１３に示すＳｉＯＮの真空準位から伝導帯（コンダクティブバンド）までのエネルギは、Ｅａ（ＳｉＯＮ）であり、バンドギャップは、ＢＧ（ＳｉＯＮ）である。製造方法によりその数値が若干異なるが、ＳｉＯ２のバンドギャップ（ＢＧ（ＳｉＯ２））は、８ｅＶ以下、ＳｉＮのバンドギャップ（ＢＧ（ＳｉＮ））は、４．４〜４．６ｅＶ程度である。
【０１０３】
図１３〜図１５には、Ｓｉ窒化膜の例を示したが、図１１の欄５（ａ）および欄７（ａ）に示すように、電荷保持膜となるＳｉ酸窒化膜に比べて酸素濃度の小さい（窒素濃度の大きい）Ｓｉ酸窒化膜を用いてもよい。
【０１０４】
このように、消去動作時に電荷保持膜、ないし電極近傍で発生する正孔に対して電位障壁となるバンドギャップの異なる絶縁膜を組み合わせることで、正孔がトラップされ、Ｓｉ基板側に到達する正孔が抑制される。その結果、Ｇｍ劣化も改善される。
【０１０５】
即ち、主たる電荷保持膜がＳｉ酸窒化膜である場合には、その上層、下層もしくはその中間に、Ｓｉ窒化膜や、主たる電荷保持膜より酸素濃度の小さい（窒素濃度の大きい）Ｓｉ酸窒化膜を設けることで、Ｇｍ劣化が改善される。
【０１０６】
このような正孔をトラップする膜は、主たる電荷保持膜の中間に配置するよりはその上層もしくは下層に配置する方が好ましい。これは、主たる電荷保持膜に捕獲された電子をゲート電極側に消去する際に、かかる膜が電子に対する溝（シンク）となり、消去時間が増加するためである。
【０１０７】
また、本発明者の検討では、正孔をトラップする膜を電荷保持膜の下層に配置した方が上層に配置するよりＧｍ劣化が改善され、電荷保持膜の上層よりは下層に置くことが好ましい。これは、トラップされた正孔に対してはＳｉ基板側の電位障壁層が最も大きい電位障壁となり、Ｓｉ基板へ到達する正孔の確率が減少するためである。
【０１０８】
次いで、本実施の形態の不揮発性半導体記憶装置の構造について詳細に説明する。図１を参照しながら説明した実施の形態１と同じタイプのメモリセルを形成し、実施の形態１の場合と同様の評価を行った。本メモリセルは、選択ＭＯＳ型トランジスタおよびメモリＭＯＳ型トランジスタを有する不揮発性メモリであり、実施の形態１のメモリセル（図１）と異なる点は、メモリＭＯＳ型トランジスタの容量絶縁膜の膜構成である。その他の部位の材質や形成方法は実施の形態１と同様であるためその説明を省略する。また、動作方法も実施の形態１と同様であるためその説明を省略する。
【０１０９】
図４は、メモリＭＯＳ型トランジスタの容量絶縁膜の構造を示した断面図である。図４の左図は、Ｓｉ基板側よりＳｉ酸化膜２０４ａ、Ｓｉ窒化膜２０４ｂ、Ｓｉ酸窒化膜２０４ｃおよびメモリゲート電極２０５が積層された状態を示し、各絶縁膜の膜厚はそれぞれ４ｎｍ、４ｎｍおよび１８ｎｍである。
【０１１０】
Ｓｉ窒化膜２０４ｂはジクロルシランとアンモニアを原料ガスとするＬＰ−ＣＶＤ法で形成した。本実施の形態で用いたＳｉ窒化膜２０４ｂの電子トラップ密度は５ｅ１８／ｃｍ３であった。
【０１１１】
また、Ｓｉ酸窒化膜２０４ｃは実施の形態１のＳｉ酸窒化膜１０４ｂと同様に形成することができ、本実施の形態では、酸素濃度を調整して電子トラップ密度を２ｅ１８／ｃｍ３とした。なお、Ｓｉ酸窒化膜についての好適な膜厚範囲や酸素濃度範囲は、実施の形態１と同様である。
【０１１２】
従って、本構造の電荷保持膜は電子トラップ密度と膜厚の積が値の大きいＳｉ酸窒化膜２０４ｃとなる。消去動作時のバンド構造は、図１４に示した構造となり、Ｓｉ酸窒化膜２０４ｃにトラップされた電子に対しては電位障壁膜は存在しない。
【０１１３】
一方、メモリゲート電極２０５近傍で発生した正孔に対しては、下層Ｓｉ酸化膜２０４ａとＳｉ窒化膜２０４ｂの界面に存在する電位障壁が大きいため、正孔のトンネル確率は小さくなる。以上の２つの効果により、Ｇｍ劣化は大幅に改善される。
【０１１４】
ここでは、メモリＭＯＳ型トランジスタの容量絶縁膜を、Ｓｉ酸化膜２０４ａ、Ｓｉ窒化膜２０４ｂおよびＳｉ酸窒化膜２０４ｃの積層構造としたが、Ｓｉ窒化膜２０４ｂの部分をＳｉ酸窒化膜としてもよい。即ち、Ｓｉ酸化膜２０４ａ、Ｓｉ酸窒化膜（１）２０４ｂおよびＳｉ酸窒化膜（２）２０４ｃの積層構造としてもよい。但し、図４の左図に示す場合と同様の効果を得るためには、Ｓｉ酸窒化膜（１）２０４ｂの酸素濃度をＳｉ酸窒化膜（２）２０４ｃより小さくし、さらに、Ｓｉ酸窒化膜（１）とＳｉ酸窒化膜（２）の膜厚と電子トラップ密度をそれぞれＴ１、Ｎ１、Ｔ２、Ｎ２とした場合、「Ｔ１＜（Ｎ２×Ｔ２）／Ｎ１」の条件を満たす必要がある。
【０１１５】
図４の中央図は、Ｓｉ基板側よりＳｉ酸化膜３０４ａ、Ｓｉ酸窒化膜３０４ｂ、Ｓｉ窒化膜３０４ｃおよびメモリゲート電極３０５が積層された状態を示し、各絶縁膜の膜厚はそれぞれ４ｎｍ、１８ｎｍおよび４ｎｍである。
Ｓｉ酸窒化膜３０４ｂおよびＳｉ窒化膜３０４ｃの形成方法および電子トラップ密度は、それぞれＳｉ酸窒化膜２０４ｃおよびＳｉ窒化膜２０４ｂと同様である。
【０１１６】
従って、本構造の電荷保持膜は電子トラップ密度と膜厚の積が値の大きいＳｉ酸窒化膜３０４ｂとなる。消去動作時のバンド構造は、図１３の上図に示した構造となり、Ｓｉ酸窒化膜３０４ｂにトラップされた電子に対してＳｉ窒化膜３０４ｃは電位障壁膜とならないため低電圧消去が可能となる。一方、メモリゲート電極３０５近傍で発生した正孔には、Ｓｉ窒化膜３０４ｃとＳｉ酸窒化膜３０４ｂの界面が電位障壁になるため、Ｓｉ基板側に移動する確率が小さくなる。以上の２つの効果によりＧｍ劣化は大幅に改善される。
【０１１７】
ここでは、メモリＭＯＳ型トランジスタの容量絶縁膜を、Ｓｉ酸化膜３０４ａ、Ｓｉ酸窒化膜３０４ｂおよびＳｉ窒化膜３０４ｃの積層構造としたが、Ｓｉ窒化膜３０４ｃの部分をＳｉ酸窒化膜としてもよい。即ち、Ｓｉ酸化膜３０４ａ、Ｓｉ酸窒化膜（１）３０４ｂおよびＳｉ酸窒化膜（２）３０４ｃの積層構造としてもよい。但し、図４の中央図に示す場合と同様の効果を得るためには、Ｓｉ酸窒化膜（２）３０４ｃの酸素濃度をＳｉ酸窒化膜（１）３０４ｂより小さくし、さらに、Ｓｉ酸窒化膜（１）とＳｉ酸窒化膜（２）の膜厚と電子トラップ密度をそれぞれＴ１、Ｎ１、Ｔ２、Ｎ２とした場合、「Ｔ２＜（Ｎ１×Ｔ１）／Ｎ２」の条件を満たす必要がある。
【０１１８】
図４の右図は、Ｓｉ基板側よりＳｉ酸化膜４０４ａ、Ｓｉ窒化膜４０４ｂ、Ｓｉ酸窒化膜４０４ｃ、Ｓｉ窒化膜４０４ｄおよびメモリゲート電極４０５が積層された状態を示し、各絶縁膜の膜厚はそれぞれ４ｎｍ、３ｎｍ、１７ｎｍおよび３ｎｍである。Ｓｉ酸窒化膜４０４ｃおよびＳｉ窒化膜４０４ｂ、４０４ｄの形成方法および電子トラップ密度は、それぞれＳｉ酸窒化膜２０４ｃおよびＳｉ窒化膜２０４ｂと同様である。
【０１１９】
従って、本構造の電荷保持膜は電子トラップ密度と膜厚の積が最も大きいＳｉ酸窒化膜４０４ｃとなる。消去動作時のバンド構造は、図１５に示した構造となり、Ｓｉ酸窒化膜４０４ｃにトラップされた電子に対して上層のＳｉ窒化膜４０４ｄは電位障壁膜とならないため低電圧消去が可能となる。一方、メモリゲート電極４０５近傍で発生した正孔には、Ｓｉ窒化膜４０４ｄとＳｉ酸窒化膜４０４ｃとの界面、およびＳｉ窒化膜４０４ｄとＳｉ酸化膜４０４ａの界面が電位障壁になるため、Ｓｉ基板側に移動する確率は非常に小さくなる。以上の２つの効果によりＧｍ劣化は大幅に改善される。
【０１２０】
ここでは、メモリＭＯＳ型トランジスタの容量絶縁膜を、Ｓｉ酸化膜４０４ａ、Ｓｉ窒化膜４０４ｂ、Ｓｉ酸窒化膜４０４ｃおよびＳｉ窒化膜４０４ｄの積層構造としたが、Ｓｉ酸窒化膜４０４ｃの上下層のＳｉ窒化膜４０４ｂおよび４０４ｄをＳｉ酸窒化膜としてもよい。即ち、Ｓｉ酸化膜４０４ａ、Ｓｉ酸窒化膜（１）４０４ｂ、Ｓｉ酸窒化膜（２）４０４ｃおよびＳｉ酸窒化膜（３）４０４ｄの積層構造としてもよい。但し、図４の左図に示す場合と同様の効果を得るためには、Ｓｉ酸窒化膜（２）３０４ｃの酸素濃度をＳｉ酸窒化膜（１）４０４ｂおよびＳｉ酸窒化膜（３）４０４ｄより大きくし、さらに、Ｓｉ酸窒化膜（１）、Ｓｉ酸窒化膜（２）およびＳｉ酸窒化膜（３）の膜厚と電子トラップ密度をそれぞれＴ１、Ｎ１、Ｔ２、Ｎ２、Ｔ３、Ｎ３とした場合、「Ｔ１＜（Ｎ２×Ｔ２）／Ｎ１」および「Ｔ３＜（Ｎ２×Ｔ２）／Ｎ３」の条件を満たす必要がある。
【０１２１】
なお、上記膜の積層例の他、図１１の欄７に示すように、図４の左図のＳｉ窒化膜２０４ｂをＳｉ酸窒化膜とＳｉ窒化膜の積層膜とし（欄７の（ｂ）参照）、また、図４の中央図のＳｉ窒化膜３０４ｃをＳｉ酸窒化膜とＳｉ窒化膜の積層膜としてもよい（欄７の（ａ）参照）。
【０１２２】
なお、本実施の形態においても、単結晶Ｓｉ基板上に形成した不揮発性メモリに関して記載したが、本発明は単結晶Ｓｉ基板に限るものではない。例えば、歪み基板やＳＯＩ基板を用いてもよく、また、ガラス基板を用いた薄膜ＴＦＴ（高温多結晶Ｓｉ−ＴＦＴ、低温多結晶Ｓｉ−ＴＦＴ）デバイスにも適用できる。
【０１２３】
（実施の形態３）
実施の形態１においては、電荷蓄積膜としてシリコン酸窒化膜を用いた場合に生じるＧｍの劣化を上層の電位障壁膜の省略や薄膜化により改善したが、消去方法をホットホール注入とすることによりＧｍ劣化を低減してもよい。
【０１２４】
即ち、実施の形態１においては、電荷保持膜の電子をメモリゲート電極へ引き抜く消去方式について記述したが、もう１つの低電圧消去法としてホットホール消去が挙げられる。ホットホール消去は、メモリＭＯＳ型トランジスタのメモリゲート電極に負バイアス、その拡散層に正バイアスを印加し、バンド間トンネリングを用いてホットホールを電荷保持膜に注入する方式である。ホットホール消去によれば、メモリＭＯＳ型トランジスタのメモリゲート電極に正電圧を印加してキャリアを引き抜く方式に比べ、消去電圧を小さく出来る利点がある。このため、Ｓｉ酸窒化膜を電荷保持膜として用いても、消去時のＧｍ劣化を抑制することが可能となる。
【０１２５】
次いで、本実施の形態の不揮発性半導体記憶装置の構造およびその駆動方法について詳細に説明する。
【０１２６】
図５に本実施の形態の不揮発性メモリセルの断面図を示す。実際には図の上層には配線が存在するが本図では省略する。
【０１２７】
メモリセルはＳｉ基板上に設けたｐ型ウエル領域５０１、ソース領域５０７Ｂとなるｎ型拡散層、ドレイン領域５０７Ａとなるｎ型拡散層を有した２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタは、ゲート絶縁膜５０２となるＳｉ酸化膜、選択ゲート電極５０３となるｎ型多結晶Ｓｉ膜およびその上部に形成した絶縁膜５０４から構成されている。メモリＭＯＳ型トランジスタはｐ型ウエル領域５０１との下層電位障壁膜５０４ａとなるＳｉ酸化膜、電荷保持膜５０４ｂとなるＳｉ酸窒化膜、メモリゲート電極５０５との電位障壁膜５０４ｃとなるＳｉ酸化膜およびメモリゲート電極５０５となるｎ型多結晶Ｓｉ膜から構成されている。
【０１２８】
２つのトランジスタのゲート電極５０３、５０５は、ギャップ絶縁膜５０６となるＳｉ酸化膜で電気的に分離されており、このギャップ絶縁膜５０６はメモリＭＯＳ型トランシスタの下層電位障壁膜５０４ａや選択ＭＯＳ型トランジスタのゲート絶縁膜５０２とは別層で形成されている。選択ＭＯＳ型トランジスタのゲート絶縁膜５０２およびメモリＭＯＳ型トランジスタのｐ型ウエル領域５０１に対する下層電位障壁膜５０４ａは、例えばｐ型ウエル領域５０１を酸化性雰囲気中で熱酸化して形成したＳｉ酸化膜であり、膜厚はそれぞれ３ｎｍおよび７ｎｍである。
【０１２９】
電荷保持膜５０４ｂであるＳｉ酸窒化膜は、実施の形態１のＳｉ酸窒化膜１０４ｂと同様に形成することができるが、本実施の形態では、膜中酸素濃度をパラメータとして、０％（Ｓｉ窒化膜）〜３０％の間で変化させて検討した。Ｓｉ酸窒化膜は膜中の酸素濃度により誘電率が変化するため、全ての試料は物理膜厚を調整することで、Ｓｉ酸化膜に換算した膜厚で統一した。本実施の形態におけるＳｉ酸窒化膜の膜厚許容範囲は、上限が消去速度、下限は書込み速度で決定される。消去速度の面からは１５ｎｍ以下、書込み速度の面からは５ｎｍ以上、より好ましくは１３ｎｍ以下、７ｎｍ以上である。
【０１３０】
メモリゲート電極５０５に対する上層電位障壁膜５０４ｃは、Ｓｉ酸化膜であり、例えばジクロルシランと亜酸化窒素を原料ガスとするＬＰ−ＣＶＤ法で６ｎｍ程度のＳｉ酸化膜を堆積した後、９００℃の水蒸気雰囲気中で１０分間の熱処理を行うことにより形成する。メモリゲート電極５０５は、ＬＰ−ＣＶＤ法でｎ型多結晶Ｓｉ膜を形成した後、異方性ドライエッチングによりパターン段差の側壁部にだけｎ型多結晶Ｓｉ膜を残存させることにより形成する。
【０１３１】
本実施の形態ではメモリゲート電極５０５をサイドウォール形状としたが、これは電荷保持膜５０４ｂの電子の注入領域とホットホール注入領域の距離を短くして、消去効率を向上させるためである。従って、図１に示した構造のメモリセル等を用いても、ホットホール消去は可能である。
【０１３２】
図６に、図５に示したメモリセルの動作と電圧の掛け方の一例を示す。ここでは、電荷保持膜５０４ｂへの電荷注入を書込み（ｐｒｏｇｒａｍ）と定義する。書込み方式は、ソースサイド・インジェクションを用いたホットエレクトロン書込みである。例えば、ソース領域５０７Ｂに印加する電圧（Ｖｓ）は５Ｖ、ドレイン領域５０７Ａに印加する電圧（Ｖｄ）は０Ｖ、メモリＭＯＳ型トランジスタのゲート電極５０５に印加する電圧（Ｖｍｇ）は１０Ｖ、選択ＭＯＳ型トランジスタのゲート電極１０３へ印加する電圧（Ｖｓｇ）は、そのトランジスタのしきい値（Ｖｔ）と概ね同じとする。ホットエレクトロンの発生領域は、２つのトランジスタのゲート電極５０３、５０５が絶縁された領域下のチャネル部である。書込みはトランジスタのしきい値が５Ｖになるように設定した。
【０１３３】
消去は、バンド間トンネリングを用いたホットホール注入消去である。メモリＭＯＳ型トランジスタのゲート電極５０５に印加する電圧は（Ｖｍｇ）は−６Ｖ、ドレイン領域５０７Ａに印加する電圧（Ｖｄ）は５〜７Ｖ、その他の電圧は０Ｖとして、トランジスタのしきい値が−１Ｖになるまで消去を行った。なお、図６に示した電圧条件および書込み／消去のしきい値の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
【０１３４】
作製した試料の書込み／消去特性は、電荷保持膜５０４ｂの酸素濃度が大きい試料ほど書込み時間は長く、消去時間は短くなったが、いずれの場合も所定の時間内で書込み／消去は終了した。また、酸素濃度が３０％を越えると所定の時間内に書込みが出来なかった。従って、書込み速度の観点からは、Ｓｉ酸窒化膜の酸素濃度は３０％以下の範囲で使用すことが望ましい。また、電荷保持特性の観点から酸素濃度は５％以上とすることが望ましい。
【０１３５】
また、書込み／消去の１０００回繰り返しによるＧｍ劣化率を評価した結果、Ｓｉ酸窒化膜特有のＧｍ劣化率の増加は観測されずＳｉ窒化膜と同等の値を示した。
【０１３６】
一方、電荷保持特性においては、Ｓｉ窒化膜に比べＳｉ酸窒化膜の方が良好な特性を示した。また、Ｓｉ酸窒化膜で比較した場合、酸素濃度が大きい試料ほど良好な電荷保持特性が得られた。電荷保持特性の評価は、書込み直後と高温放置後のしきい値を比較する方法で評価した。具体的にはメモリＭＯＳ型トランジスタのゲート電極に１．５Ｖの電圧を印加し、１４５℃で１０万秒放置した後のしきい値の差で比較した。なお、電荷保持特性の電圧条件、放置温度、放置時間の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
【０１３７】
以上詳細に説明したように、前記実施の形態１〜３によれば、電荷保持絶縁膜を用いた分散記憶型不揮発性メモリの電荷保持特性の向上と、書込み／消去の繰り返し動作による相互コンダクタンスの劣化の改善を両立できる。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３９】
また、本発明の不揮発性メモリは、マイクロコンピュータに用いるなど、種々の装置に搭載可能である。
【０１４０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４１】
不揮発性半導体記憶装置の性能の向上を図ることができる。
【０１４２】
特に、電荷保持特性の向上を図ることができる。また、電流駆動能力の劣化を防止することができる。また、動作速度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である不揮発性メモリの要部断面図である。
【図２】本発明の実施の形態１の不揮発性メモリの電圧印加条件を示す図表である。
【図３】本発明の実施の形態１の効果を示すためのグラフである。
【図４】本発明の実施の形態２である不揮発性メモリの容量絶縁膜部の要部断面図である。
【図５】本発明の実施の形態３である不揮発性メモリの要部断面図である。
【図６】本発明の実施の形態３の不揮発性メモリの電圧印加条件を示す図表である。
【図７】本発明の不揮発性メモリと対比するための不揮発性メモリの要部断面図である。
【図８】本発明の不揮発性メモリと対比するための不揮発性メモリの要部断面図である。
【図９】本発明者らが事前に検討した不揮発性メモリの要部断面図である。
【図１０】電荷保持膜中の横方向の電子分布を模式的に示すグラフである。
【図１１】実施の形態１〜３に示した不揮発性メモリの容量絶縁膜の構成例を示す図表である。
【図１２】正孔発生のモデルを示すバンド構造図である。
【図１３】本発明の実施の形態２の不揮発性メモリの容量絶縁膜部の状態を示すバンド構造図である。
【図１４】本発明の実施の形態２の不揮発性メモリの容量絶縁膜部の状態を示すバンド構造図である。
【図１５】本発明の実施の形態２の不揮発性メモリの容量絶縁膜部の状態を示すバンド構造図である。
【符号の説明】
１０１ ｐ型ウエル領域（Ｓｉ基板）
１０２ ゲート絶縁膜
１０３ ゲート電極（選択ゲート電極）
１０４ａ 下層電位障壁膜（Ｓｉ酸化膜）
１０４ｂ Ｓｉ酸窒化膜（電荷保持膜）
１０４ｃ 上層電位障壁膜（Ｓｉ酸化膜）
１０５ ゲート電極（メモリゲート電極）
１０６ ギャップ絶縁膜
１０７Ａ ドレイン領域
１０７Ｂ ソース領域
２０４ａ Ｓｉ酸化膜（下層電位障壁膜）
２０４ｂ Ｓｉ窒化膜
２０４ｃ Ｓｉ酸窒化膜
２０５ メモリゲート電極
３０４ａ Ｓｉ酸化膜
３０４ｂ Ｓｉ酸窒化膜
３０４ｃ Ｓｉ窒化膜
３０５ メモリゲート電極
４０４ａ Ｓｉ酸化膜
４０４ｂ Ｓｉ窒化膜
４０４ｃ Ｓｉ酸窒化膜
４０４ｄ Ｓｉ窒化膜
４０５ メモリゲート電極
５０１ ｐ型ウエル領域（Ｓｉ基板）
５０２ ゲート絶縁膜
５０３ ゲート電極（選択ゲート電極）
５０４ 絶縁膜
５０４ａ 下層電位障壁膜
５０４ｂ 電荷保持膜
５０４ｃ 上層電位障壁膜
５０５ ゲート電極（メモリゲート電極）
５０６ ギャップ絶縁膜
５０７Ａ ドレイン領域
５０７Ｂ ソース領域
６０１ Ｓｉ基板（ｐ型ウエル領域）
６０２ ゲート絶縁膜
６０３ ゲート電極（選択ゲート電極）
６０４ 容量絶縁膜
６０４ａ Ｓｉ酸化膜（第１層膜）
６０４ｂ Ｓｉ窒化膜（第２層膜）
６０４ｃ Ｓｉ酸化膜（第３層膜）
６０５ ゲート電極（メモリゲート電極）
６０７Ａ 拡散層（ドレイン領域）
６０７Ｂ 拡散層（ソース領域）
７０１ Ｓｉ基板（ｐ型ウエル領域）
７０２ ゲート絶縁膜
７０３ ゲート電極（選択ゲート電極）
７０４ 容量絶縁膜
７０４ａ 第１層膜
７０４ｂ Ｓｉ窒化膜（第２層膜）
７０４ｃ 第３層膜
７０５ ゲート電極
７０６ ギャップ絶縁膜
７０７Ａ 拡散層（ドレイン領域）
７０７Ｂ 拡散層（ソース領域）
７０９ 絶縁膜
８０１ Ｓｉ基板（ｐ型ウエル領域）
８０２ ゲート絶縁膜
８０３ 選択ゲート電極
８０４ 容量絶縁膜
８０５ ゲート電極（メモリゲート電極）
８０６ ギャップ絶縁膜
８０７Ａ 拡散層（ドレイン領域）
８０７Ｂ 拡散層（ソース領域）
Ｇｍ 電流駆動能力
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に係り、特に低電圧、高速プログラミングが可能な高信頼性の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
絶縁膜を記憶ノードとする不揮発性メモリ（不揮発性半導体記憶装置）の代表的な例としてＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリが挙げられる。ＭＮＯＳメモリは、導電性ゲート電極（Ｍ）、シリコン窒化膜（Ｎ、以下「Ｓｉ窒化膜」という）、シリコン酸化膜（Ｏ、以下「Ｓｉ酸化膜」という）および半導体基板（Ｓ）の積層構造からなり、ＭＯＮＯＳメモリは、導電性ゲート電極（Ｍ）、Ｓｉ酸化膜（Ｏ）、Ｓｉ窒化膜（Ｎ）、Ｓｉ酸化膜（Ｏ）および半導体基板（Ｓ）の積層構造からなる。両者ともに電荷保持機能を有するＳｉ窒化膜にキャリアを注入、放出することで情報を記憶する。
【０００３】
上記不揮発性メモリの構造やプログラム方法については、例えば、特許文献１（特開２００１−１０２４６６号公報（対応ＵＳＰ６，２５５，１６６号））、特許文献２（特開２００１−１４８４３４号公報）および特許文献３（ＵＳＰ５，９６９，３８３号公報）等に開示されている。
【０００４】
以下、特許文献１（特開２００１−１０２４６６号公報）および特許文献２（特開２００１−１４８４３４号公報）に開示されているタイプのメモリセルの構造と動作を図７を用いて簡単に説明する。
【０００５】
この不揮発性メモリは、記憶部を構成するメモリＭＯＳ型トランジスタと、そのメモリ部を選択して情報を読み出すための選択ＭＯＳ型トランジスタの２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタの拡散層（ソース領域）６０７Ｂはビット線に、選択ゲート電極６０３は制御ゲート配線に接続されている。一方、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）６０７Ａは共通線に、メモリゲート電極６０５はワード線に接続されている。
【０００６】
メモリＭＯＳ型トランジスタの容量絶縁膜６０４は３層膜で構成されており、例えばシリコン基板（以下、「Ｓｉ基板」という）６０１表面側から、Ｓｉ酸化膜（第１層膜）６０４ａ、Ｓｉ窒化膜（第２層膜）６０４ｂおよびＳｉ酸化膜（第３層膜）６０４ｃで構成されている。膜厚は、第１層膜６０４ａが３〜４ｎｍ程度、第２層膜６０４ｂが１０ｎｍ以下、第３層膜６０４ｃが２〜４ｎｍ程度である。
【０００７】
上記メモリＭＯＳ型トランジスタの第２層膜６０４ｂであるＳｉ窒化膜は、キャリア保持機能を有する電荷保持絶縁膜であり、Ｓｉ窒化膜中とその上下の界面に形成されたトラップ準位にキャリアを捕獲する。電荷保持膜としては、例えばＳｉ窒化膜、Ｓｉ酸窒化膜もしくは酸化タンタル等が用いられる。第１層膜６０４ａおよび第３層膜６０４ｃは電位障壁膜であり、例えばＳｉ酸化膜やＳｉ酸窒化膜が用いられる。
【０００８】
書込み動作は、選択ＭＯＳ型トランジスタの拡散層（ソース領域）６０７Ｂおよびそのゲート電極６０３に所定の電圧を印加して選択ＭＯＳ型トランジスタをオン状態にすると同時に、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）６０７Ａおよびそのゲート電極６０５に所定の電圧を印加する。この時、Ｓｉ基板表面のキャリアの一部がメモリＭＯＳ型トランジスタのゲート電界により容量絶縁膜６０４に注入される。注入されたキャリアは第１層膜であるＳｉ酸化膜６０４ａの電位障壁を超えて第２層膜であるＳｉ窒化膜６０４ｂに捕獲される。
【０００９】
消去動作は２つに大別される。１つはメモリＭＯＳ型トランジスタの電荷保持膜であるＳｉ窒化膜６０４ｂから、その下層の電位障壁膜であるＳｉ酸化膜６０４ａを介してＳｉ基板６０１側にキャリアを引き抜く方法、もう１つは第３層膜であるＳｉ酸化膜６０４ｃを介してメモリＭＯＳ型トランジスタのゲート電極６０５に引き抜く方法である。両方法ともにメモリＭＯＳ型トランジスタのゲート電極６０５に電圧を印加することでＳｉ窒化膜６０４ｂからキャリアを引き抜いて消去を行う。しかし、書込み動作と同じ極性（メモリゲート電極の印加電圧）を用いて消去できる後者の方法は、回路構成が容易でチップ面積も小さくできる利点がある。
【００１０】
読み出し動作は、選択ＭＯＳ型トランジスタをオン状態にした時、メモリＭＯＳ型トランジスタのしきい値電圧の状態により、所定の電流が流れるか否かに応じて記憶情報を読み出す。
【００１１】
次に、特許文献３（ＵＳＰ５，９６９，３８３号公報）に開示されているタイプのメモリセルの構造と動作を、図８を用いて簡単に説明する。
【００１２】
この不揮発性メモリも、記憶部を構成するメモリＭＯＳ型トランジスタと、そのメモリ部を選択して情報を読み出すための選択ＭＯＳ型トランジスタの２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタの拡散層（ソース領域）７０７Ｂはビット線に、選択ゲート電極７０３は制御ゲート配線に接続されている。一方、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）７０７Ａは共通線に、メモリゲート電極７０５はワード線に接続されている。
【００１３】
メモリＭＯＳ型トランジスタの容量絶縁膜７０４は３層膜で構成されており、例えばＳｉ基板７０１の表面側から、Ｓｉ酸化膜（第１層膜）７０４ａ、Ｓｉ窒化膜（第２層膜）７０４ｂおよびＳｉ酸化膜（第３層膜）７０４ｃで構成されている。膜厚は、第１層膜７０４ａが５〜１５ｎｍ、第２層膜７０４ｂが５〜１５ｎｍ、第３層膜７０４ｃが５〜１５ｎｍ程度である。７０９は、絶縁膜である。
【００１４】
書込み動作は、選択ＭＯＳ型トランジスタの拡散層（ソース領域）７０７Ｂおよびそのゲート電極７０３に所定の電圧を印加して選択ＭＯＳ型トランジスタをオン状態にすると同時に、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）７０７Ａおよびそのゲート電極７０５に所定の電圧を印加する。例えば、ソース領域７０７Ｂに０Ｖ、選択ＭＯＳ型トランジスタのゲート電極７０３に１〜２Ｖ、ドレイン領域７０７Ａに３〜５Ｖ、メモリＭＯＳ型トランジスタのゲート電極７０３に８〜１０Ｖの電圧を印加して容量絶縁膜の一部であるＳｉ窒化膜７０４ｂに電子を注入する。
【００１５】
消去動作は、メモリＭＯＳ型トランジスタのメモリゲート電極７０５に負バイアス、その拡散層７０７Ａに正バイアスを印加し、バンド間トンネリングを用いてホットホールを電荷保持膜に注入する方式で行う。例えば、ドレイン領域７０７Ａに５〜７Ｖ、メモリＭＯＳ型トランジスタのゲート電極７０５に−９〜−１１Ｖ、ソース領域７０７Ｂと選択ＭＯＳ型トランジスタのゲート電極７０３を０Ｖもしくはオープン状態として消去を行う。
【００１６】
読み出し動作は、選択ＭＯＳ型トランジスタをオン状態にした時、メモリＭＯＳ型トランジスタのしきい値電圧の状態により、所定の電流が流れるか否かに応じて記憶情報を読み出す。
【００１７】
【特許文献１】
特開２００１−１０２４６６号公報（対応ＵＳＰ６，２５５，１６６号）
【００１８】
【特許文献２】
特開２００１−１４８４３４号公報
【００１９】
【特許文献３】
ＵＳＰ５，９６９，３８３号公報
【００２０】
【発明が解決しようとする課題】
本発明者らは、不揮発性半導体記憶装置の研究・開発に従事しており、装置の高性能化に関する種々の検討を行っている。
【００２１】
例えば、書込みや消去の速度の高速化、書込みや消去に伴う電流駆動能力Ｇｍ劣化の抑制、及び電荷保持特性の向上等を図るための装置の構造、また、高速書込みや高速消去の方法等を検討している。
【００２２】
中でも、追って詳細に説明する本発明者らの検討の結果、電荷保持絶縁膜としてＳｉ酸窒化膜を用いることで書込みや消去が高速化し、また、電荷保持特性が向上することが判明した。
【００２３】
なお、特許文献１等には、キャリア捕獲機能を有する第２層として、例えば、シリコン酸化膜、酸化タンタル膜または第１、第３層より酸素含有率の少ないシリコン酸化窒化膜を用いることが記載されているが、Ｓｉ酸窒化膜の特性についての詳細な検討はなされていない。
【００２４】
また、さらに検討を進めた結果、電荷保持絶縁膜としてＳｉ酸窒化膜を用いた場合、上記特性の向上が図れる一方、電流駆動能力Ｇｍが劣化することが判明した。なお、この電流駆動能力Ｇｍの劣化についても追って詳細に説明する。
【００２５】
本発明の目的は、不揮発性半導体記憶装置の性能の向上を図ることにある。
【００２６】
特に、電荷保持特性の向上を図ることにある。また、電流駆動能力の劣化を防止することにある。また、動作速度の向上を図ることにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２９】
本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、（ｅ）前記第２絶縁膜は、前記半導体基板上の電位障壁膜と、その上部のシリコン酸窒化膜よりなり、前記シリコン酸窒化膜上には前記第２導電体が位置するものである。
【００３０】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、（ｅ）前記第２絶縁膜は、前記半導体基板上の電位障壁膜と、その上部の電荷保持膜よりなり、前記電荷保持膜は、シリコン酸窒化膜と、真空準位から当該膜の伝導体までのエネルギーと、当該膜のバンドギャップとの和が、前記シリコン酸窒化膜より小さい第３絶縁膜とを有し、前記シリコン酸窒化膜の電荷トラップ密度と膜厚の積は、前記第３絶縁膜の電荷トラップ密度と膜厚の積より大きいものである。
【００３１】
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、（ｅ）前記第２絶縁膜は、前記半導体基板上の第１電位障壁膜、その上部のシリコン酸窒化膜およびその上部の第２電位障壁膜よりなり、（ｆ）前記シリコン酸窒化膜は、電荷保持機能を有し、前記シリコン酸窒化膜に蓄積された電子は、前記半導体基板側から正孔を注入することにより消去されるものである。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
本実施の形態を説明する前に、本発明者らがあらかじめ検討した事項について説明する。
【００３４】
まず、本発明者らは、メモリＭＯＳ型トランジスタの電荷保持膜の膜種をパラメータとして書込み／消去特性、読み出し特性および電荷保持特性の関係について検討した。
【００３５】
図９に本検討に用いたメモリセル（不揮発性半導体記憶装置、フラッシュメモリ）の構造の断面図を示す。基本的な素子構造は図７に示したメモリセルと同様であるが、選択ＭＯＳ型トランジスタの選択ゲート電極８０３がメモリＭＯＳ型トランジスタのメモリゲート電極８０５に乗り上げている点で異なっている。メモリＭＯＳ型トランジスタの容量絶縁膜８０４の構成は、Ｓｉ基板８０１側より下層電位障壁膜、電荷保持膜および上層電位障壁膜の３層構造となっている。
【００３６】
情報の書込みは、選択ＭＯＳ型トランジスタで発生させたチャネル部のホットエレクトロンをメモリＭＯＳ型トランジスタの容量絶縁膜８０４の一部である電荷保持膜へ、所定のしきい値になるまで注入する方式で行った。このような書込み方式は、ホットエレクトロン注入方式と呼ばれる。中でも、ソース側からホットエレクトロンを注入する場合には、ソースサイド・インジェクション方式と呼ばれる。
【００３７】
消去は、メモリＭＯＳ型トランジスタのゲート電極８０５へ、正の電圧を所定のしきい値になるまで印加する方式で行った。この場合、電荷保持膜中の電子は、メ
モリゲート電極へ引き抜かれる。
【００３８】
電荷保持特性は、（ステップ１）所定のしきい値になるまで書込みを行い、次いで、（ステップ２）メモリＭＯＳ型トランジスタのゲート電極に１．８Ｖの電圧を印加し、８５℃で１０万秒放置した後、（ステップ３）書込み直後と高温放置後のしきい値を比較する方法で評価した。
【００３９】
電荷保持膜の膜種として、Ｓｉ窒化膜、Ｓｉ酸窒化膜、酸化タンタル膜および酸化アルミニウム膜（アルミナ膜）について検討した。電荷保持膜の上下の電位障壁膜としては、Ｓｉ酸化膜を用いた。下層の電位障壁膜は、４ｎｍ、上層の電位障壁膜は１．８ｎｍとした。
【００４０】
書込み特性の評価では、電荷保持膜としてＳｉ窒化膜およびＳｉ酸窒化膜を用いた場合は、所定の時間内に書込みが終了した。これに対し、酸化タンタル膜、アルミナ膜を用いた場合には、所定の時間内に書込みが出来なかった。特に、酸化タンタル膜を用いた場合は、長時間書込みを行なっても、所定のしきい値までには到達しなかった。これは、酸化タンタル膜やアルミナ膜が、Ｓｉ窒化膜やＳｉ酸窒化膜に比べ電子のトラップ準位密度が小さいためと考えられる。しかしながら、アルミナ膜を用いた場合、消去特性や電荷保持特性は良好であるので、高速書込みを要求しない不揮発性メモリの電荷保持膜としてアルミナ膜を用いることは充分可能である。
【００４１】
一方、消去特性および電荷保持特性の評価において、電荷保持膜としてＳｉ酸窒化膜を用いた方が、Ｓｉ窒化膜を用いた場合に比べ、消去速度が高速化すること、および優れた電荷保持特性を示すことを新たに見出した。また、電荷保持膜をＳｉ酸窒化膜とＳｉ窒化膜の組み合わせで積層構造としても同様の効果が得られた。但し、Ｓｉ酸窒化膜の膜厚がＳｉ窒化膜よりも厚い場合、すなわちＳｉ酸窒化膜の電荷保持量がＳｉ窒化膜のそれに比べ大きい場合に限られた。
【００４２】
電荷保持膜としてＳｉ酸窒化膜を用いた方が、消去速度が高速化することは、Ｓｉ窒化膜とＳｉ酸窒化膜の電流―電圧特性から以下のように推察できる。
【００４３】
即ち、一般的にＳｉ窒化膜は、Ｐ−Ｆ型の伝導機構を、Ｓｉ酸窒化膜はＰ−Ｆ型とＦ−Ｎ型の中間的な伝導機構を示すと言われている。
【００４４】
従って、両者を電気的に等価な膜厚（物理膜厚は誘電率の小さいＳｉ酸窒化膜が薄い）で比較した場合、高電界側でのリーク電流はＳｉ酸窒化膜が、低電界側でのリーク電流はＳｉ窒化膜の方が大きくなる。
【００４５】
消去動作では電荷保持膜に高電界が印加されるため高電界側でリーク電流の大きいＳｉ酸窒化膜の方が消去速度が高速化すると考えられる。
【００４６】
逆に、電荷保持状態においては低電界側のリーク電流特性が支配的となる。従って、低電界側でリーク電流の少ないＳｉ酸窒化膜の方がＳｉ窒化膜に比べ電荷保持特性が向上すると考えられる。
【００４７】
また、電荷保持特性（しきい値電圧の変動）は、電荷保持膜に捕獲されたキャリアの膜厚方向の移動（Ｓｉ基板側やゲート電極側への移動）だけでなく、膜の横方向拡散の影響も反映される。
【００４８】
図１０に、書込み直後の電子分布と高温放置後の電子分布（電子密度）の比較を模式的に示す。横軸は電荷保持膜の端部から電荷保持膜の横方向（メモリＭＯＳ型トランジシタのソース領域方向）までの長さを示している。（ａ）は、電荷保持膜の書込み直後の電子分布を示し、（ｂ）は、高温保持後の電子分布を示す。（ｃ）は、Ｓｉ窒化膜を用いた場合の高温保持後の電子分布を示す。
【００４９】
Ｓｉ窒化膜やＳｉ酸窒化膜にトラップされた電子は、自己バイアスや温度の影響により、有限時間内で横方向にも拡散する。この電子の拡散は、電子を捕獲するトラップ準位のエネルギー（トラップ深さ）とその密度に依存すると考えられる。電子のトラップ準位エネルギーを比較した場合、Ｓｉ窒化膜とＳｉ酸窒化膜では顕著な差は見られないが、トラップ密度はＳｉ酸窒化膜の方が小さくなる。
【００５０】
また、Ｓｉ酸化膜中の酸素濃度の増加に従いトラップ密度は減少する傾向が見られる。このため、Ｓｉ酸窒化膜中に注入された電子は、膜厚方向のみならず、膜の横方向にも拡散が抑制されると考えられる。
【００５１】
以上、詳細に説明したように、電荷保持膜としてＳｉ酸窒化膜を用いた場合には、Ｓｉ窒化膜を用いた場合と比較し、書込み速度の向上、消去速度の向上および電荷保持特性の向上等の装置特性の向上が見られた。
【００５２】
しかしながら、Ｓｉ酸窒化膜を用いた場合の短所として、Ｓｉ窒化膜を用いた場合と比べ、書込み／消去動作を繰り返すことでＭＯＳトランジスタの電流駆動能力Ｇｍ（電流供給能力としての相互コンダクタンス）が低下することが明らかとなった。
【００５３】
電荷保持膜にＳｉ酸窒化膜を用いた素子のＧｍ低下要因を調べたところ、Ｇｍの低下は、電荷保持膜の下層の電位障壁膜（ボトムＳｉ酸化膜）の劣化、例えば、膜中のトラップサイトおよび界面準位密度増加等、が原因であることが分かった。また、ボトムＳｉ酸化膜の劣化は消去動作で発生していること、および消去動作時に電荷保持膜中で発生した正孔がボトムＳｉ酸化膜劣化の主原因である知見を得た。
【００５４】
そこで、本発明者らは、Ｓｉ酸窒化膜を用いた素子のＧｍを向上させるため以下に示す対策を講じた。
【００５５】
上述したように、Ｓｉ酸窒化膜を電荷保持膜とした不揮発性メモリトランジスタの書込み／消去動作に伴うＧｍの低下は、消去動作に伴うボトムＳｉ酸化膜（Ｓｉ基板に対する電位障壁膜）の膜質劣化が主原因である。
【００５６】
この消去動作に伴うボトム酸化膜の劣化を抑制するには、（１）電荷保持膜中の正孔発生率を下げる、（２）発生した正孔のＳｉ基板への到達率を下げる、等の方法が挙げられる。
【００５７】
最初に、メモリＭＯＳ型トランジスタのゲート電極へ電荷保持膜の電子を引き抜く消去方式の対策について説明する。電荷保持膜中の正孔発生率を下げる手段としては、消去電圧の低電圧化が最も有効である。消去電圧の低電圧化を図るには、メモリＭＯＳ型トランジスタの容量絶縁膜（電荷保持膜含む）の薄膜化が必須となる。
【００５８】
但し、各層の薄膜化に関しては以下の制限がある。Ｓｉ基板に接する下層の電位障壁膜は、電荷保持膜にトラップした電子がＳｉ基板側へトンネリングしない膜厚に設定する必要がある。Ｓｉ酸化膜に換算した膜厚では、約３ｎｍ程度が薄膜化の限界となる。
【００５９】
電荷保持膜の薄膜化は、書込み時間の増大を伴うため高速書込みの不揮発性メモリを実現する上では好ましくない。
【００６０】
以上の制限から、消去電圧の低電圧化を実現する上で最も有効な方法は、電荷保持膜の上層に位置する電位障壁膜の薄膜化である。具体的には、Ｓｉ酸化膜換算膜厚で１ｎｍ以下が望ましい。より望ましくは、上層の電位障壁膜を形成しないことである。厳密には、電荷保持膜表面には０．５ｎｍ程度の自然酸化膜が形成される。例えば、上層の電位障壁膜とその上部のメモリゲート電極を異なるチャンバ（処理室）で形成する際、半導体ウエハの搬送の際等に半導体ウエハが大気に触れる等し、電荷保持膜表面に自然酸化膜が形成される。
【００６１】
従って、上層の電位障壁膜を１ｎｍ以下の膜厚とすることが好ましく、さらに、上層の電位障壁膜を自然酸化膜の膜厚である０．５ｎｍ以下に抑えることが望ましい。さらには、上層の電位障壁膜を形成しないことが望ましい。自然酸化膜を形成を極力避けるためには、例えば、処理工程間における半導体ウエハと大気（酸素）の接触を避け、また、メモリゲート電極の形成前に自然酸化膜の除去を行う等の方法が考えられる。具体的には、ロードロック室、搬送室および複数の処理室を有する装置を用いれば、電荷保持膜形成後、大気に暴露することなくメモリゲート電極を連続形成することが可能であり、自然酸化膜を低減することができる。
【００６２】
次いで、本実施の形態の不揮発性半導体記憶装置の構造およびその駆動方法について詳細に説明する。
【００６３】
図１に、本発明の実施の形態１である不揮発性メモリセルの断面図を示す。実際には図の上層には配線が存在するが本図では省略する。
【００６４】
メモリセルは、Ｓｉ基板（半導体基板）上に設けたｐ型ウエル領域１０１、ソース領域１０７Ｂとなるｎ型拡散層（ｎ型半導体領域）、ドレイン領域１０７Ａとなるｎ型拡散層を有した２つのＭＯＳ型トランジスタから構成されている。
【００６５】
選択ＭＯＳ型トランジスタは、ゲート絶縁膜１０２となるＳｉ酸化膜、選択ゲート電極（導電体）１０３となるｎ型多結晶シリコン膜（以下、「Ｓｉ膜」という）から構成されている。
【００６６】
メモリＭＯＳ型トランジスタはｐ型ウエル領域１０１との下層電位障壁膜１０４ａとなるＳｉ酸化膜、電荷保持膜１０４ｂとなるＳｉ酸窒化膜、メモリゲート電極１０５との上層電位障壁膜１０４ｃとなるＳｉ酸化膜およびメモリゲート電極１０５となるｎ型多結晶Ｓｉ膜から構成されている。
【００６７】
なお、本実施の形態の一例として、メモリゲート電極１０５とＳｉ基板（ｐ型ウエル領域１０１）との間に形成された容量絶縁膜を、上層電位障壁膜１０４ｃを形成しない２層構造とするものが挙げられる。
【００６８】
２つのトランジスタのゲート電極１０３、１０５は、ギャップ絶縁膜１０６となるＳｉ酸化膜で電気的に分離されている。このギャップ絶縁膜１０６は、選択ＭＯＳ型トランシスタのゲート絶縁膜１０２とは別層で形成されている。
【００６９】
選択ＭＯＳ型トランジスタのゲート絶縁膜１０２およびメモリＭＯＳトランジスタのｐ型ウエル領域１０１に対する下層電位障壁膜１０４ａは、例えば、ｐ型ウエル領域１０１を酸化性雰囲気中で熱酸化して形成したＳｉ酸化膜であり、膜厚はそれぞれ３ｎｍおよび４ｎｍとした。ここでは、選択ＭＯＳ型トランジスタのゲート絶縁膜やメモリＭＯＳトランジスタの下層電位障壁膜１０４ａとして熱酸化膜を例示したが、熱酸化膜を一酸化窒素（ＮＯ）や亜酸化窒素（Ｎ２Ｏ）雰囲気等の窒化性雰囲気中で処理（窒化処理）したＳｉ酸窒化膜を用いることも可能である。
【００７０】
電荷保持膜１０４ｂであるＳｉ酸窒化膜は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）および亜酸化窒素（Ｎ２Ｏ）を原料ガスとする化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した。形成温度は７８０℃、全圧は６０Ｐａとした。膜中の酸素濃度は、アンモニアと亜酸化窒素の流量を調整することで２５％に設定した。
【００７１】
ここでは、Ｓｉ酸窒化膜の形成方法として、ジクロルシラン、アンモニア、亜酸化窒素を原料ガスとする熱ＣＶＤ法の例を示したが、本発明は原料ガスの種類で規定されるものではなく、Ｓｉの供給源（Ｓｉ化合物）としてモノシラン、ジシラン等の水素とシリコンの化合物、四塩化シリコンや六塩化シリコン等のハロゲンとシリコンの化合物、また、酸素や窒素の供給源（酸素化合物、窒素化合物）として、ヒドラジンや一酸化窒素などを用いること無論可能である。即ち、Ｓｉ酸窒化膜をシリコン化合物、酸素化合物および窒素化合物もしくはシリコン化合物および酸素と窒素を含有する化合物を原料とする化学気相成長法で形成することができる。また、また成膜方法においても、プラズマＣＶＤ法や触媒ＣＶＤ法等の他のＣＶＤ法を用いても良い。また、スパッタリング（物理的蒸着法、ＰＶＤ法）を用いてＳｉ酸窒化膜を形成してもよい。例えば、Ｓｉをターゲットとし、酸化性および窒化性の雰囲気中でスパッタリング行い、Ｓｉ酸窒化膜を形成する。
【００７２】
このように電荷保持膜１０４ｂであるＳｉ酸窒化膜は、堆積膜である。このＳｉ酸窒化膜をＳｉｘＯｙＮｚで表した場合、酸素や窒素の供給源の導入比を変えることにより酸素濃度；ｙと窒素濃度；ｚを変えることができる。
【００７３】
また、Ｓｉ酸窒化膜をＳｉｘＯｙＮｚで表した場合、膜中の酸素（Ｏ）が常に２個のＳｉと結合、窒素（Ｎ）が常に３個のＳｉと結合しているとすると（未結合手が無いと仮定すると）、ＳｉｘＯｙＮｚのｘ、ｙ、ｚは、４ｘ＝２ｙ＋３ｚを満たす。但し、ｘ＋ｙ＋ｚ＝１である。
【００７４】
例えば、窒素濃度は３１．４％以上（ｚ≧０．３１４）が好ましい。また、酸素濃度は５％以上３０％以下（０．０５≦ｙ≦０．３）が好ましい。
【００７５】
これと比較して、例えば、選択ＭＯＳ型トランジスタのゲート絶縁膜やメモリＭＯＳトランジスタの下層電位障壁膜１０４ａとして使用可能な酸窒化膜（熱酸化膜を窒化処理したもの）の窒素濃度は、多くて７％（ｚ＝０．０７）程度である。
【００７６】
メモリＭＯＳ型トランジスタのメモリゲート電極１０５に対する上層電位障壁膜１０４ｃは、例えば、Ｓｉ酸窒化膜を熱酸化し、その表面をＳｉ酸化膜とすることで形成する。
【００７７】
本実施の形態においては、上記Ｓｉ酸化膜１０４ｃの膜厚を０〜２．５ｎｍとして５つの試料を作製した。各試料のメモリＭＯＳ型トランジスタは、電荷保持膜１０４ｂであるＳｉ酸窒化膜の膜厚を調整することで、容量絶縁膜の電気的容量（Ｓｉ酸化膜換算膜厚）が一定となるように設定した。なお、本実施の形態のメモリＭＯＳ型トランジスタの容量絶縁膜の構成は、図１１に示した欄１と欄２に対応する。なお、図１１については、実施の形態２において詳細に説明する。
【００７８】
本実施の形態で示すＳｉ酸窒化膜１０４ｂの膜厚許容範囲は、膜厚上限が消去時間で膜厚下限が電荷保持特性で決定される。消去の面からは物理膜厚（実膜厚）で３０ｎｍ以下、電荷保持特性の面からは１０ｎｍ以上、より好ましくは２０ｎｍ以下１２ｎｍ以上の膜厚に設定するのが好ましい。
【００７９】
図２に図１に示したメモリセルの動作と電圧の印加方法の一例を示す。ここでは、電荷保持膜１０４ｂへの電荷注入を書込み（ｐｒｏｇｒａｍ）と定義する。書込み方式はソースサイド・インジェクションを用いたホットエレクトロン書込みであり、ソース領域１０７Ｂに印加する電圧（Ｖｓ）は５Ｖ、ドレイン領域１０７Ａに印加する電圧（Ｖｄ）は０Ｖ、メモリＭＯＳ型トランジスタのゲート電極１０５に印加する電圧（Ｖｍｇ）は１０Ｖ、選択ＭＯＳ型トランジスタのゲート電極１０３へ印加する電圧（Ｖｓｇ）は、そのトランジスタのしきい値（Ｖｔ）と概ね同じとする。ホットエレクトロンの発生領域は、２つのトランジスタのゲート電極１０３、１０５が絶縁された領域下のチャネル部である。書込みはメモリＭＯＳ型トランジスタのしきい値が４Ｖになるように設定した。なお、Ｖｗｅｌｌは、ｐ型ウエル領域１０１に印加する電圧である。
【００８０】
消去は、メモリＭＯＳ型トランジスタのゲート電極１０５に正の電圧を印加することにより、メモリゲート電極１０５側へ電子を引き抜くことにより行った。本実施の形態では所定の時間内に、トランジスタのしきい値が−１Ｖになるように、各試料のメモリＭＯＳ型トランジスタのゲート印加電圧（Ｖｍｇ）を調整した。なお、図２に示した電圧条件および書込み／消去のしきい値の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。このように消去方法を書込み動作と同じ極性（メモリゲート電極の印加電圧）を用いた消去とすることで、回路構成が容易となりチップ面積も小さくできる。
【００８１】
図３に、上層電位障壁膜（Ｓｉ酸化膜）１０４ｃの膜厚（ｎｍ）と消去ゲート電圧（Ｖ）およびＧｍ比（％）の関係を示した。Ｇｍ比は、書込み／消去動作を１０００回繰り返した後のＧｍを初期のＧｍで規格化した値であり、小さくなるほど劣化することを示す。メモリゲート電極１０５に対する上層電位障壁膜１０４ｃの膜厚を薄くするに従い消去ゲート電圧は下がりＧｍ比は向上した。特に、上層電位障壁膜１０４ｃの膜厚を１ｎｍより薄くするとＧｍ劣化は著しく改善された。例えば、膜厚１ｎｍにおいてＧｍ比は８７％程度となり、また、膜厚０．５ｎｍにおいては、Ｇｍ比は９５％程度となった。さらに、上層電位障壁膜１０４ｃを形成しない場合には、Ｇｍ比は９７％程度となった。また、電荷保持特性は、全ての試料で良好な結果を示した。
【００８２】
本実施の形態では、メモリＭＯＳ型トランジスタの上部に選択ＭＯＳ型トランジスタのゲート電極１０３が乗り上げる構造の一例を示したが、選択ＭＯＳ型トランジスタの上部にメモリＭＯＳ型トランジスタのゲート電極１０３を乗り上げる、逆の構造（図７参照）を用いても同様の効果が得られる。また、書込み速度は低下するが、電荷保持膜としてＳｉ酸窒化膜に比べトラップ密度が小さいアルミナ膜を用いてもＧｍ比の向上の効果が得られる。
【００８３】
なお、本実施の形態では、単結晶Ｓｉ基板上に形成した不揮発性メモリに関して記載したが、本発明は単結晶Ｓｉ基板に限るものではない。例えば、Ｓｉ基板上にＳｉＧｅ（シリコンゲルマニウム）を成長させたいわゆる歪み基板、単結晶Ｓｉを有するＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いることも可能である。また、ガラス基板上に薄膜ＴＦＴ（高温多結晶Ｓｉ−ＴＦＴ、低温多結晶Ｓｉ−ＴＦＴ）と本発明の不揮発性メモリを混載させることも無論可能である。但し、低温多結晶Ｓｉ−ＴＦＴデバイスは、プロセス温度の制限（例えば５５０℃以下）があるため、容量絶縁膜やゲート電極の形成には、プラズマＣＶＤ法、スパッタ法を用いる必要がある。特に容量絶縁膜の形成は、低温（例えば５５０℃以下）でも良質の絶縁膜が選られる電子サイクロトロン共鳴（ＥＣＲ）スパッタ法が好ましい。
【００８４】
（実施の形態２）
実施の形態１においては、電荷保持膜としてＳｉ酸窒化膜を用いる場合について詳細に説明したが、この電荷保持膜を、Ｓｉ酸窒化膜とＳｉ窒化膜等の組み合わせとしても良い。前述したとおりこの場合も消去速度の高速化や電荷保持特性の向上を図ることができる。
【００８５】
ここで、電荷保持膜を積層膜とした場合の「主たる電荷保持膜」と「電位障壁膜」を以下のように定義する。まず、主たる電荷保持膜とは、注入された電子のトラップ密度と膜厚の積が最も大きい膜、すなわち捕獲電子量の最も大きい膜と定義する。電荷保持機能を有する複数の積層絶縁膜を電荷保持膜とした場合の例を以下に示す。例えばＡ膜、Ｂ膜およびＣ膜の電子トラップ密度をそれぞれＮＡ、ＮＢおよびＮＣ、また、Ａ膜、Ｂ膜およびＣ膜の膜厚をそれぞれＴＡ、ＴＢ、ＴＣとした場合、「ＮＡ×ＴＡ＜ＮＢ×ＴＢ＜ＮＣ×ＴＣ」の関係であれば、主たる電荷保持膜はＣ膜と定義する。
【００８６】
Ｓｉ窒化膜の電子トラップ密度は形成方法により多少異なるが、例えばジクロルシランとアンモニアを原料ガスとする減圧化学気相成長法（ＬＰ−ＣＶＤ法）で形成した場合、電子トラップ密度は、４×１０１８／ｃｍ３〜７×１０１８／ｃｍ３（以下、「×１０１８」を「ｅ１８」と表す）程度となる。また、ジクロルシラン、アンモニア、亜酸化窒素を原料ガスとするＬＰ−ＣＶＤ法で形成したＳｉ酸窒化膜においても、その酸素濃度を調整することで、電子トラップ密度をＳｉ酸化膜（ＳｉＯ２）からＳｉ窒化膜（Ｓｉ３Ｎ４）の範囲で制御することが出来る。但し、電子トラップ密度が小さいと、書込み時間が長くなるため、現実的には５ｅ１７／ｃｍ３以上の電子トラップ密度を有する電荷保持膜を用いることが好ましい。
【００８７】
次に、電位障壁膜の定義について説明する。電位障壁膜は、上式で定義した電荷保持膜に捕獲された電子からみた場合、ゲート電極側に対して僅かでも電位障壁があれば電位障壁膜と定義する。ここでは、電界を印加しない状態で、真空準位から絶縁膜Ａの伝導帯（コンダクションバンド）までのエネルギ（Ｅａ（ａ））が、真空準位から絶縁膜Ｂの伝導帯までのエネルギ（Ｅａ（ｂ））より小さければ、絶縁膜Ａに対して絶縁膜Ｂは電位障壁となるとする。即ち、電位障壁となるか否かは、真空準位から当該膜の伝導体までのエネルギーの大小によって定まるものとする。
【００８８】
例えば、ボトムＳｉ酸化膜、Ｓｉ酸窒化膜およびＳｉ窒化膜が基板側から順に積層されている場合、主たる電荷保持膜が、電子トラップ密度と膜厚の積による定義からＳｉ酸窒化膜であれば、その上層のＳｉ窒化膜はＳｉ酸窒化膜に対しキャリア障壁が低いので電位障壁膜とはならない（後述する図１３参照）。また、一般的にＥａ（ＳｉＯ２）は約１ｅＶ、Ｅａ（ＳｉＮ）は約２ｅＶになる。従って、Ｅａ（ＳｉＯＮ）は、１ｅＶ〜２ｅＶ（１ｅＶ＜Ｅａ（ＳｉＯＮ）＜２ｅＶ）となる。
【００８９】
例えば、真空準位からＳｉ基板のコンダクションバンドまでのエネルギ（電子親和力；κ）は４．１〜４．１５ｅＶであり、Ｓｉ基板とＳｉＯ２のコンダクションバンドの差（バリアハイト；φｂ１）は、約３．１ｅＶである。従って、Ｅａ（ＳｉＯ２）は、前記電子親和力とバリアハイトの差（Ｓｉ（κ）−φｂ１＝４．１ｅＶ−３．１ｅＶ＝１ｅＶ）となり、約１ｅＶとなる。
【００９０】
一方、Ｓｉ基板とＳｉＮのコンダクションバンドの差（バリアハイト；φｂ２）は、約２ｅＶで、Ｅａ（ＳｉＮ）は、（Ｓｉ（κ）−φｂ２＝４．１ｅＶ−２ｅＶ＝２．１ｅＶ）となり、約２．１ｅＶとなる。なお、Ｓｉのバンドギャップは１．１２ｅＶである。
【００９１】
また、ボトムＳｉ酸化膜、Ｓｉ窒化膜およびＳｉ酸窒化膜が基板側から順に積層されている場合、主たる電荷保持膜が最上層のＳｉ酸窒化膜であれば、ゲート電極側に対する電位障壁膜は存在しない。
【００９２】
図１１に容量絶縁膜として複数の絶縁膜の組み合わせを用いた場合の、主たる電荷保持膜と電位障壁膜の関係の一例を示した。図中の「ＳｉＯ２」はＳｉ酸化膜、「ＳｉＮ」はＳｉ窒化膜、「ＳｉＯＮ」はＳｉ酸窒化膜に対応する。
【００９３】
例えば、実施の形態１で説明したメモリセル構造は、図１１の欄１および欄２に対応し、欄２に示すように、電位障壁膜の欄に記載したＳｉＯ２を１ｎｍ以下にすることで消去電圧の低電圧化が可能となる。ここでは、上層電位障壁膜としてＳｉ酸化膜の例を示したが、Ｓｉ酸化膜換算膜厚で１ｎｍ以下であれば、Ｓｉ酸化膜に限らずアルミナ膜の適用も可能である。しかし、更なる低電圧化を図るためには、欄１に示すように電位障壁膜を形成しないことが好ましい。
【００９４】
図１１の欄３および欄４は、それぞれ前述したボトムＳｉ酸化膜、Ｓｉ酸窒化膜およびＳｉ窒化膜の積層の場合、ボトムＳｉ酸化膜、Ｓｉ窒化膜およびＳｉ酸窒化膜の積層の場合であり、双方ともゲート電極側に対する電位障壁膜は存在しない。
【００９５】
なお、電荷保持膜に複数のＳｉ酸窒化膜を用いる場合、電荷保持膜に対する酸素濃度の違いで電位障壁膜となるか否かが決定する。図１１の欄５の（ａ）に示すように、ボトムＳｉ酸化膜、第１Ｓｉ酸窒化膜（ＳｉＯＮ（１））および第２Ｓｉ酸窒化膜（ＳｉＯＮ（２））の積層の場合、例えば、電荷保持膜のＳｉＯＮ（１）の酸素濃度を１５％とした場合、ＳｉＯＮ（２）の酸素濃度が１５％未満である場合は、かかる膜は電位障壁膜とならないが、酸素濃度が１５％を超えていれば電位障壁膜となる。
【００９６】
このように、当該膜の酸素濃度が電荷保持膜となるＳｉ酸窒化膜の酸素濃度より小さい場合は、電位障壁膜とならないが、逆に、当該膜の酸素濃度が電荷保持膜となるＳｉ酸窒化膜の酸素濃度より大きい場合は、電位障壁膜となる。但し、実施の形態１で説明したように、主たる電荷保持膜とゲート電極との間に電位障壁膜が存在しても、その膜厚がＳｉ酸化膜換算膜厚で１ｎｍ以下に設定することによりＧｍ劣化を改善することができる。
【００９７】
このように電荷保持膜となるＳｉ酸窒化膜の上層や下層にＳｉ窒化膜もしくは酸素濃度の小さいＳｉ酸窒化膜を形成することにより、消去時にＳｉ基板へ注入される正孔の量を抑制することができる。以下、この点について説明する。
【００９８】
まず、図１２を用いて消去時に正孔が発生するメカニズムの概要から説明する。図１２は、消去時における、メモリＭＯＳ型トランジスタのＳｉ基板、電位障壁膜、電荷保持膜およびゲート電極のバンド構造を模式的に示した図である。正孔の発生は、図中１）〜４）の工程を経てＳｉ基板に到達すると考えられる。第１は、メモリゲート電極近傍の電荷保持膜のトラップ準位に捕獲されていた電子が、メモリゲート電極にトンネリングする１）の工程、第２は、空席となったトラップ準位に電荷保持膜の価電子帯から電子が移る２）の工程、第３は、価電子帯に発生した正孔が、電界によりＳｉ基板側に移動する３）の工程、第４は、電荷保持膜の価電子帯から下層電位障壁膜をトンネリングする４）の工程である。このように、正孔が下層電位障壁膜をトンネリングし、Ｓｉ基板中に流れると、Ｓｉ基板中に界面準位を形成し、読み出し電流が低下する。その結果、電流駆動能力Ｇｍが劣化する。
【００９９】
実施の形態１で説明した上層電位障壁膜の省略もしくは薄膜化によれば消去ゲート電圧の低電圧化が図れ、図中１）、３）および４）の確率が下がる。その結果、正孔の発生が抑制され、Ｇｍ劣化も改善される。
【０１００】
一方、異なるバンドギャップを有する２層以上の電荷保持膜を積層構造にし、消去動作時に正孔だけに対する電位障壁を形成する方法もＧｍ劣化の改善に有効な手段となる。
【０１０１】
図１３、図１４および図１５は、Ｓｉ窒化膜とＳｉ酸窒化膜を積層構造とした時のバンド構造を模式的に示した図である。図１３は図１１の欄３に、図１４は、図１１の欄４に、図１５は図１１の欄６に対応する。いずれの場合も、Ｓｉ窒化膜とＳｉ酸窒化膜のバンドギャップ差によりＳｉ窒化膜部に正孔が溜まり、正孔が下層電位障壁膜をトンネリングすることを抑制することができる。言い換えれば、消去電圧状態における正孔だけに対する電位障壁が形成される。
【０１０２】
正孔に対する電位障壁となるか否かの定義を、真空準位から当該膜の伝導体までのエネルギーと、当該膜のバンドギャップとの和の大小によって定める。電界を印加しない状態で、真空準位から絶縁膜Ａの伝導帯（コンダクティブバンド）までのエネルギ（Ｅａ（ａ））と絶縁膜Ａのバンドギャップ（ＢＧ（ａ））との和が、真空準位から絶縁膜Ｂの伝導帯までのエネルギ（Ｅａ（ｂ））と絶縁膜Ｂのバンドギャップ（ＢＧ（ｂ））との和より小さければ、絶縁膜Ａは正孔の電位障壁となるとする。例えば、図１３に示すＳｉＯＮの真空準位から伝導帯（コンダクティブバンド）までのエネルギは、Ｅａ（ＳｉＯＮ）であり、バンドギャップは、ＢＧ（ＳｉＯＮ）である。製造方法によりその数値が若干異なるが、ＳｉＯ２のバンドギャップ（ＢＧ（ＳｉＯ２））は、８ｅＶ以下、ＳｉＮのバンドギャップ（ＢＧ（ＳｉＮ））は、４．４〜４．６ｅＶ程度である。
【０１０３】
図１３〜図１５には、Ｓｉ窒化膜の例を示したが、図１１の欄５（ａ）および欄７（ａ）に示すように、電荷保持膜となるＳｉ酸窒化膜に比べて酸素濃度の小さい（窒素濃度の大きい）Ｓｉ酸窒化膜を用いてもよい。
【０１０４】
このように、消去動作時に電荷保持膜、ないし電極近傍で発生する正孔に対して電位障壁となるバンドギャップの異なる絶縁膜を組み合わせることで、正孔がトラップされ、Ｓｉ基板側に到達する正孔が抑制される。その結果、Ｇｍ劣化も改善される。
【０１０５】
即ち、主たる電荷保持膜がＳｉ酸窒化膜である場合には、その上層、下層もしくはその中間に、Ｓｉ窒化膜や、主たる電荷保持膜より酸素濃度の小さい（窒素濃度の大きい）Ｓｉ酸窒化膜を設けることで、Ｇｍ劣化が改善される。
【０１０６】
このような正孔をトラップする膜は、主たる電荷保持膜の中間に配置するよりはその上層もしくは下層に配置する方が好ましい。これは、主たる電荷保持膜に捕獲された電子をゲート電極側に消去する際に、かかる膜が電子に対する溝（シンク）となり、消去時間が増加するためである。
【０１０７】
また、本発明者の検討では、正孔をトラップする膜を電荷保持膜の下層に配置した方が上層に配置するよりＧｍ劣化が改善され、電荷保持膜の上層よりは下層に置くことが好ましい。これは、トラップされた正孔に対してはＳｉ基板側の電位障壁層が最も大きい電位障壁となり、Ｓｉ基板へ到達する正孔の確率が減少するためである。
【０１０８】
次いで、本実施の形態の不揮発性半導体記憶装置の構造について詳細に説明する。図１を参照しながら説明した実施の形態１と同じタイプのメモリセルを形成し、実施の形態１の場合と同様の評価を行った。本メモリセルは、選択ＭＯＳ型トランジスタおよびメモリＭＯＳ型トランジスタを有する不揮発性メモリであり、実施の形態１のメモリセル（図１）と異なる点は、メモリＭＯＳ型トランジスタの容量絶縁膜の膜構成である。その他の部位の材質や形成方法は実施の形態１と同様であるためその説明を省略する。また、動作方法も実施の形態１と同様であるためその説明を省略する。
【０１０９】
図４は、メモリＭＯＳ型トランジスタの容量絶縁膜の構造を示した断面図である。図４の左図は、Ｓｉ基板側よりＳｉ酸化膜２０４ａ、Ｓｉ窒化膜２０４ｂ、Ｓｉ酸窒化膜２０４ｃおよびメモリゲート電極２０５が積層された状態を示し、各絶縁膜の膜厚はそれぞれ４ｎｍ、４ｎｍおよび１８ｎｍである。
【０１１０】
Ｓｉ窒化膜２０４ｂはジクロルシランとアンモニアを原料ガスとするＬＰ−ＣＶＤ法で形成した。本実施の形態で用いたＳｉ窒化膜２０４ｂの電子トラップ密度は５ｅ１８／ｃｍ３であった。
【０１１１】
また、Ｓｉ酸窒化膜２０４ｃは実施の形態１のＳｉ酸窒化膜１０４ｂと同様に形成することができ、本実施の形態では、酸素濃度を調整して電子トラップ密度を２ｅ１８／ｃｍ３とした。なお、Ｓｉ酸窒化膜についての好適な膜厚範囲や酸素濃度範囲は、実施の形態１と同様である。
【０１１２】
従って、本構造の電荷保持膜は電子トラップ密度と膜厚の積が値の大きいＳｉ酸窒化膜２０４ｃとなる。消去動作時のバンド構造は、図１４に示した構造となり、Ｓｉ酸窒化膜２０４ｃにトラップされた電子に対しては電位障壁膜は存在しない。
【０１１３】
一方、メモリゲート電極２０５近傍で発生した正孔に対しては、下層Ｓｉ酸化膜２０４ａとＳｉ窒化膜２０４ｂの界面に存在する電位障壁が大きいため、正孔のトンネル確率は小さくなる。以上の２つの効果により、Ｇｍ劣化は大幅に改善される。
【０１１４】
ここでは、メモリＭＯＳ型トランジスタの容量絶縁膜を、Ｓｉ酸化膜２０４ａ、Ｓｉ窒化膜２０４ｂおよびＳｉ酸窒化膜２０４ｃの積層構造としたが、Ｓｉ窒化膜２０４ｂの部分をＳｉ酸窒化膜としてもよい。即ち、Ｓｉ酸化膜２０４ａ、Ｓｉ酸窒化膜（１）２０４ｂおよびＳｉ酸窒化膜（２）２０４ｃの積層構造としてもよい。但し、図４の左図に示す場合と同様の効果を得るためには、Ｓｉ酸窒化膜（１）２０４ｂの酸素濃度をＳｉ酸窒化膜（２）２０４ｃより小さくし、さらに、Ｓｉ酸窒化膜（１）とＳｉ酸窒化膜（２）の膜厚と電子トラップ密度をそれぞれＴ１、Ｎ１、Ｔ２、Ｎ２とした場合、「Ｔ１＜（Ｎ２×Ｔ２）／Ｎ１」の条件を満たす必要がある。
【０１１５】
図４の中央図は、Ｓｉ基板側よりＳｉ酸化膜３０４ａ、Ｓｉ酸窒化膜３０４ｂ、Ｓｉ窒化膜３０４ｃおよびメモリゲート電極３０５が積層された状態を示し、各絶縁膜の膜厚はそれぞれ４ｎｍ、１８ｎｍおよび４ｎｍである。
Ｓｉ酸窒化膜３０４ｂおよびＳｉ窒化膜３０４ｃの形成方法および電子トラップ密度は、それぞれＳｉ酸窒化膜２０４ｃおよびＳｉ窒化膜２０４ｂと同様である。
【０１１６】
従って、本構造の電荷保持膜は電子トラップ密度と膜厚の積が値の大きいＳｉ酸窒化膜３０４ｂとなる。消去動作時のバンド構造は、図１３の上図に示した構造となり、Ｓｉ酸窒化膜３０４ｂにトラップされた電子に対してＳｉ窒化膜３０４ｃは電位障壁膜とならないため低電圧消去が可能となる。一方、メモリゲート電極３０５近傍で発生した正孔には、Ｓｉ窒化膜３０４ｃとＳｉ酸窒化膜３０４ｂの界面が電位障壁になるため、Ｓｉ基板側に移動する確率が小さくなる。以上の２つの効果によりＧｍ劣化は大幅に改善される。
【０１１７】
ここでは、メモリＭＯＳ型トランジスタの容量絶縁膜を、Ｓｉ酸化膜３０４ａ、Ｓｉ酸窒化膜３０４ｂおよびＳｉ窒化膜３０４ｃの積層構造としたが、Ｓｉ窒化膜３０４ｃの部分をＳｉ酸窒化膜としてもよい。即ち、Ｓｉ酸化膜３０４ａ、Ｓｉ酸窒化膜（１）３０４ｂおよびＳｉ酸窒化膜（２）３０４ｃの積層構造としてもよい。但し、図４の中央図に示す場合と同様の効果を得るためには、Ｓｉ酸窒化膜（２）３０４ｃの酸素濃度をＳｉ酸窒化膜（１）３０４ｂより小さくし、さらに、Ｓｉ酸窒化膜（１）とＳｉ酸窒化膜（２）の膜厚と電子トラップ密度をそれぞれＴ１、Ｎ１、Ｔ２、Ｎ２とした場合、「Ｔ２＜（Ｎ１×Ｔ１）／Ｎ２」の条件を満たす必要がある。
【０１１８】
図４の右図は、Ｓｉ基板側よりＳｉ酸化膜４０４ａ、Ｓｉ窒化膜４０４ｂ、Ｓｉ酸窒化膜４０４ｃ、Ｓｉ窒化膜４０４ｄおよびメモリゲート電極４０５が積層された状態を示し、各絶縁膜の膜厚はそれぞれ４ｎｍ、３ｎｍ、１７ｎｍおよび３ｎｍである。Ｓｉ酸窒化膜４０４ｃおよびＳｉ窒化膜４０４ｂ、４０４ｄの形成方法および電子トラップ密度は、それぞれＳｉ酸窒化膜２０４ｃおよびＳｉ窒化膜２０４ｂと同様である。
【０１１９】
従って、本構造の電荷保持膜は電子トラップ密度と膜厚の積が最も大きいＳｉ酸窒化膜４０４ｃとなる。消去動作時のバンド構造は、図１５に示した構造となり、Ｓｉ酸窒化膜４０４ｃにトラップされた電子に対して上層のＳｉ窒化膜４０４ｄは電位障壁膜とならないため低電圧消去が可能となる。一方、メモリゲート電極４０５近傍で発生した正孔には、Ｓｉ窒化膜４０４ｄとＳｉ酸窒化膜４０４ｃとの界面、およびＳｉ窒化膜４０４ｄとＳｉ酸化膜４０４ａの界面が電位障壁になるため、Ｓｉ基板側に移動する確率は非常に小さくなる。以上の２つの効果によりＧｍ劣化は大幅に改善される。
【０１２０】
ここでは、メモリＭＯＳ型トランジスタの容量絶縁膜を、Ｓｉ酸化膜４０４ａ、Ｓｉ窒化膜４０４ｂ、Ｓｉ酸窒化膜４０４ｃおよびＳｉ窒化膜４０４ｄの積層構造としたが、Ｓｉ酸窒化膜４０４ｃの上下層のＳｉ窒化膜４０４ｂおよび４０４ｄをＳｉ酸窒化膜としてもよい。即ち、Ｓｉ酸化膜４０４ａ、Ｓｉ酸窒化膜（１）４０４ｂ、Ｓｉ酸窒化膜（２）４０４ｃおよびＳｉ酸窒化膜（３）４０４ｄの積層構造としてもよい。但し、図４の左図に示す場合と同様の効果を得るためには、Ｓｉ酸窒化膜（２）３０４ｃの酸素濃度をＳｉ酸窒化膜（１）４０４ｂおよびＳｉ酸窒化膜（３）４０４ｄより大きくし、さらに、Ｓｉ酸窒化膜（１）、Ｓｉ酸窒化膜（２）およびＳｉ酸窒化膜（３）の膜厚と電子トラップ密度をそれぞれＴ１、Ｎ１、Ｔ２、Ｎ２、Ｔ３、Ｎ３とした場合、「Ｔ１＜（Ｎ２×Ｔ２）／Ｎ１」および「Ｔ３＜（Ｎ２×Ｔ２）／Ｎ３」の条件を満たす必要がある。
【０１２１】
なお、上記膜の積層例の他、図１１の欄７に示すように、図４の左図のＳｉ窒化膜２０４ｂをＳｉ酸窒化膜とＳｉ窒化膜の積層膜とし（欄７の（ｂ）参照）、また、図４の中央図のＳｉ窒化膜３０４ｃをＳｉ酸窒化膜とＳｉ窒化膜の積層膜としてもよい（欄７の（ａ）参照）。
【０１２２】
なお、本実施の形態においても、単結晶Ｓｉ基板上に形成した不揮発性メモリに関して記載したが、本発明は単結晶Ｓｉ基板に限るものではない。例えば、歪み基板やＳＯＩ基板を用いてもよく、また、ガラス基板を用いた薄膜ＴＦＴ（高温多結晶Ｓｉ−ＴＦＴ、低温多結晶Ｓｉ−ＴＦＴ）デバイスにも適用できる。
【０１２３】
（実施の形態３）
実施の形態１においては、電荷蓄積膜としてシリコン酸窒化膜を用いた場合に生じるＧｍの劣化を上層の電位障壁膜の省略や薄膜化により改善したが、消去方法をホットホール注入とすることによりＧｍ劣化を低減してもよい。
【０１２４】
即ち、実施の形態１においては、電荷保持膜の電子をメモリゲート電極へ引き抜く消去方式について記述したが、もう１つの低電圧消去法としてホットホール消去が挙げられる。ホットホール消去は、メモリＭＯＳ型トランジスタのメモリゲート電極に負バイアス、その拡散層に正バイアスを印加し、バンド間トンネリングを用いてホットホールを電荷保持膜に注入する方式である。ホットホール消去によれば、メモリＭＯＳ型トランジスタのメモリゲート電極に正電圧を印加してキャリアを引き抜く方式に比べ、消去電圧を小さく出来る利点がある。このため、Ｓｉ酸窒化膜を電荷保持膜として用いても、消去時のＧｍ劣化を抑制することが可能となる。
【０１２５】
次いで、本実施の形態の不揮発性半導体記憶装置の構造およびその駆動方法について詳細に説明する。
【０１２６】
図５に本実施の形態の不揮発性メモリセルの断面図を示す。実際には図の上層には配線が存在するが本図では省略する。
【０１２７】
メモリセルはＳｉ基板上に設けたｐ型ウエル領域５０１、ソース領域５０７Ｂとなるｎ型拡散層、ドレイン領域５０７Ａとなるｎ型拡散層を有した２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタは、ゲート絶縁膜５０２となるＳｉ酸化膜、選択ゲート電極５０３となるｎ型多結晶Ｓｉ膜およびその上部に形成した絶縁膜５０４から構成されている。メモリＭＯＳ型トランジスタはｐ型ウエル領域５０１との下層電位障壁膜５０４ａとなるＳｉ酸化膜、電荷保持膜５０４ｂとなるＳｉ酸窒化膜、メモリゲート電極５０５との電位障壁膜５０４ｃとなるＳｉ酸化膜およびメモリゲート電極５０５となるｎ型多結晶Ｓｉ膜から構成されている。
【０１２８】
２つのトランジスタのゲート電極５０３、５０５は、ギャップ絶縁膜５０６となるＳｉ酸化膜で電気的に分離されており、このギャップ絶縁膜５０６はメモリＭＯＳ型トランシスタの下層電位障壁膜５０４ａや選択ＭＯＳ型トランジスタのゲート絶縁膜５０２とは別層で形成されている。選択ＭＯＳ型トランジスタのゲート絶縁膜５０２およびメモリＭＯＳ型トランジスタのｐ型ウエル領域５０１に対する下層電位障壁膜５０４ａは、例えばｐ型ウエル領域５０１を酸化性雰囲気中で熱酸化して形成したＳｉ酸化膜であり、膜厚はそれぞれ３ｎｍおよび７ｎｍである。
【０１２９】
電荷保持膜５０４ｂであるＳｉ酸窒化膜は、実施の形態１のＳｉ酸窒化膜１０４ｂと同様に形成することができるが、本実施の形態では、膜中酸素濃度をパラメータとして、０％（Ｓｉ窒化膜）〜３０％の間で変化させて検討した。Ｓｉ酸窒化膜は膜中の酸素濃度により誘電率が変化するため、全ての試料は物理膜厚を調整することで、Ｓｉ酸化膜に換算した膜厚で統一した。本実施の形態におけるＳｉ酸窒化膜の膜厚許容範囲は、上限が消去速度、下限は書込み速度で決定される。消去速度の面からは１５ｎｍ以下、書込み速度の面からは５ｎｍ以上、より好ましくは１３ｎｍ以下、７ｎｍ以上である。
【０１３０】
メモリゲート電極５０５に対する上層電位障壁膜５０４ｃは、Ｓｉ酸化膜であり、例えばジクロルシランと亜酸化窒素を原料ガスとするＬＰ−ＣＶＤ法で６ｎｍ程度のＳｉ酸化膜を堆積した後、９００℃の水蒸気雰囲気中で１０分間の熱処理を行うことにより形成する。メモリゲート電極５０５は、ＬＰ−ＣＶＤ法でｎ型多結晶Ｓｉ膜を形成した後、異方性ドライエッチングによりパターン段差の側壁部にだけｎ型多結晶Ｓｉ膜を残存させることにより形成する。
【０１３１】
本実施の形態ではメモリゲート電極５０５をサイドウォール形状としたが、これは電荷保持膜５０４ｂの電子の注入領域とホットホール注入領域の距離を短くして、消去効率を向上させるためである。従って、図１に示した構造のメモリセル等を用いても、ホットホール消去は可能である。
【０１３２】
図６に、図５に示したメモリセルの動作と電圧の掛け方の一例を示す。ここでは、電荷保持膜５０４ｂへの電荷注入を書込み（ｐｒｏｇｒａｍ）と定義する。書込み方式は、ソースサイド・インジェクションを用いたホットエレクトロン書込みである。例えば、ソース領域５０７Ｂに印加する電圧（Ｖｓ）は５Ｖ、ドレイン領域５０７Ａに印加する電圧（Ｖｄ）は０Ｖ、メモリＭＯＳ型トランジスタのゲート電極５０５に印加する電圧（Ｖｍｇ）は１０Ｖ、選択ＭＯＳ型トランジスタのゲート電極１０３へ印加する電圧（Ｖｓｇ）は、そのトランジスタのしきい値（Ｖｔ）と概ね同じとする。ホットエレクトロンの発生領域は、２つのトランジスタのゲート電極５０３、５０５が絶縁された領域下のチャネル部である。書込みはトランジスタのしきい値が５Ｖになるように設定した。
【０１３３】
消去は、バンド間トンネリングを用いたホットホール注入消去である。メモリＭＯＳ型トランジスタのゲート電極５０５に印加する電圧は（Ｖｍｇ）は−６Ｖ、ドレイン領域５０７Ａに印加する電圧（Ｖｄ）は５〜７Ｖ、その他の電圧は０Ｖとして、トランジスタのしきい値が−１Ｖになるまで消去を行った。なお、図６に示した電圧条件および書込み／消去のしきい値の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
【０１３４】
作製した試料の書込み／消去特性は、電荷保持膜５０４ｂの酸素濃度が大きい試料ほど書込み時間は長く、消去時間は短くなったが、いずれの場合も所定の時間内で書込み／消去は終了した。また、酸素濃度が３０％を越えると所定の時間内に書込みが出来なかった。従って、書込み速度の観点からは、Ｓｉ酸窒化膜の酸素濃度は３０％以下の範囲で使用すことが望ましい。また、電荷保持特性の観点から酸素濃度は５％以上とすることが望ましい。
【０１３５】
また、書込み／消去の１０００回繰り返しによるＧｍ劣化率を評価した結果、Ｓｉ酸窒化膜特有のＧｍ劣化率の増加は観測されずＳｉ窒化膜と同等の値を示した。
【０１３６】
一方、電荷保持特性においては、Ｓｉ窒化膜に比べＳｉ酸窒化膜の方が良好な特性を示した。また、Ｓｉ酸窒化膜で比較した場合、酸素濃度が大きい試料ほど良好な電荷保持特性が得られた。電荷保持特性の評価は、書込み直後と高温放置後のしきい値を比較する方法で評価した。具体的にはメモリＭＯＳ型トランジスタのゲート電極に１．５Ｖの電圧を印加し、１４５℃で１０万秒放置した後のしきい値の差で比較した。なお、電荷保持特性の電圧条件、放置温度、放置時間の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。
【０１３７】
以上詳細に説明したように、前記実施の形態１〜３によれば、電荷保持絶縁膜を用いた分散記憶型不揮発性メモリの電荷保持特性の向上と、書込み／消去の繰り返し動作による相互コンダクタンスの劣化の改善を両立できる。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３９】
また、本発明の不揮発性メモリは、マイクロコンピュータに用いるなど、種々の装置に搭載可能である。
【０１４０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４１】
不揮発性半導体記憶装置の性能の向上を図ることができる。
【０１４２】
特に、電荷保持特性の向上を図ることができる。また、電流駆動能力の劣化を防止することができる。また、動作速度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である不揮発性メモリの要部断面図である。
【図２】本発明の実施の形態１の不揮発性メモリの電圧印加条件を示す図表である。
【図３】本発明の実施の形態１の効果を示すためのグラフである。
【図４】本発明の実施の形態２である不揮発性メモリの容量絶縁膜部の要部断面図である。
【図５】本発明の実施の形態３である不揮発性メモリの要部断面図である。
【図６】本発明の実施の形態３の不揮発性メモリの電圧印加条件を示す図表である。
【図７】本発明の不揮発性メモリと対比するための不揮発性メモリの要部断面図である。
【図８】本発明の不揮発性メモリと対比するための不揮発性メモリの要部断面図である。
【図９】本発明者らが事前に検討した不揮発性メモリの要部断面図である。
【図１０】電荷保持膜中の横方向の電子分布を模式的に示すグラフである。
【図１１】実施の形態１〜３に示した不揮発性メモリの容量絶縁膜の構成例を示す図表である。
【図１２】正孔発生のモデルを示すバンド構造図である。
【図１３】本発明の実施の形態２の不揮発性メモリの容量絶縁膜部の状態を示すバンド構造図である。
【図１４】本発明の実施の形態２の不揮発性メモリの容量絶縁膜部の状態を示すバンド構造図である。
【図１５】本発明の実施の形態２の不揮発性メモリの容量絶縁膜部の状態を示すバンド構造図である。
【符号の説明】
１０１ ｐ型ウエル領域（Ｓｉ基板）
１０２ ゲート絶縁膜
１０３ ゲート電極（選択ゲート電極）
１０４ａ 下層電位障壁膜（Ｓｉ酸化膜）
１０４ｂ Ｓｉ酸窒化膜（電荷保持膜）
１０４ｃ 上層電位障壁膜（Ｓｉ酸化膜）
１０５ ゲート電極（メモリゲート電極）
１０６ ギャップ絶縁膜
１０７Ａ ドレイン領域
１０７Ｂ ソース領域
２０４ａ Ｓｉ酸化膜（下層電位障壁膜）
２０４ｂ Ｓｉ窒化膜
２０４ｃ Ｓｉ酸窒化膜
２０５ メモリゲート電極
３０４ａ Ｓｉ酸化膜
３０４ｂ Ｓｉ酸窒化膜
３０４ｃ Ｓｉ窒化膜
３０５ メモリゲート電極
４０４ａ Ｓｉ酸化膜
４０４ｂ Ｓｉ窒化膜
４０４ｃ Ｓｉ酸窒化膜
４０４ｄ Ｓｉ窒化膜
４０５ メモリゲート電極
５０１ ｐ型ウエル領域（Ｓｉ基板）
５０２ ゲート絶縁膜
５０３ ゲート電極（選択ゲート電極）
５０４ 絶縁膜
５０４ａ 下層電位障壁膜
５０４ｂ 電荷保持膜
５０４ｃ 上層電位障壁膜
５０５ ゲート電極（メモリゲート電極）
５０６ ギャップ絶縁膜
５０７Ａ ドレイン領域
５０７Ｂ ソース領域
６０１ Ｓｉ基板（ｐ型ウエル領域）
６０２ ゲート絶縁膜
６０３ ゲート電極（選択ゲート電極）
６０４ 容量絶縁膜
６０４ａ Ｓｉ酸化膜（第１層膜）
６０４ｂ Ｓｉ窒化膜（第２層膜）
６０４ｃ Ｓｉ酸化膜（第３層膜）
６０５ ゲート電極（メモリゲート電極）
６０７Ａ 拡散層（ドレイン領域）
６０７Ｂ 拡散層（ソース領域）
７０１ Ｓｉ基板（ｐ型ウエル領域）
７０２ ゲート絶縁膜
７０３ ゲート電極（選択ゲート電極）
７０４ 容量絶縁膜
７０４ａ 第１層膜
７０４ｂ Ｓｉ窒化膜（第２層膜）
７０４ｃ 第３層膜
７０５ ゲート電極
７０６ ギャップ絶縁膜
７０７Ａ 拡散層（ドレイン領域）
７０７Ｂ 拡散層（ソース領域）
７０９ 絶縁膜
８０１ Ｓｉ基板（ｐ型ウエル領域）
８０２ ゲート絶縁膜
８０３ 選択ゲート電極
８０４ 容量絶縁膜
８０５ ゲート電極（メモリゲート電極）
８０６ ギャップ絶縁膜
８０７Ａ 拡散層（ドレイン領域）
８０７Ｂ 拡散層（ソース領域）
Ｇｍ 電流駆動能力
Claims (40)
- （ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、
（ｅ）前記第２絶縁膜は、前記半導体基板上の電位障壁膜と、その上部のシリコン酸窒化膜よりなり、前記シリコン酸窒化膜上には前記第２導電体が位置することを特徴とする不揮発性半導体記憶装置。 - （ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、
（ｅ）前記第２絶縁膜は、前記半導体基板上の第１電位障壁膜、その上部のシリコン酸窒化膜およびその上部の第２電位障壁膜よりなり、前記第２電位障壁膜の膜厚はシリコン酸化膜換算膜厚で１ｎｍ以下であることを特徴とする不揮発性半導体記憶装置。 - 前記第２電位障壁膜の膜厚はシリコン酸化膜換算膜厚で０．５ｎｍ以下であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、電荷保持機能を有し、前記シリコン酸窒化膜に蓄積された電子は、前記第２導電体に電位を印加することにより、前記第２導電体中に引き抜かれることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜に蓄積された前記電子は、ホットエレクトロン注入方法により注入されたものであることを特徴とする請求項４記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜を、ＳｉｘＯｙＮｚ（ｘ＋ｙ＋ｚ＝１）とした場合にｚ＝０．３１４以上であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜を、ＳｉｘＯｙＮｚ（ｘ＋ｙ＋ｚ＝１）とした場合にｙ＝０．３以下であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜の膜厚は、１０ｎｍ以上３０ｎｍ以下であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜の膜厚は、１２ｎｍ以上２０ｎｍ以下であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、堆積膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、シリコン化合物、酸素化合物および窒素化合物もしくはシリコン化合物および酸素と窒素を含有する化合物を原料とする化学気相成長法で形成された膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、シリコンを酸化性および窒化性雰囲気下で堆積することにより形成された膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記電位障壁膜もしくは前記第１電位障壁膜は、シリコン酸化膜もしくは他のシリコン酸窒化膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
- 前記シリコン酸化膜の膜厚は、３ｎｍ以上であることを特徴とする請求項１３記載の不揮発性半導体記憶装置。
- 前記他のシリコン酸窒化膜は、３ｎｍ以上のシリコン酸化膜を窒化処理することにより形成された膜であることを特徴とする請求項１３記載の不揮発性半導体記憶装置。
- 前記他のシリコン酸窒化膜は、前記（ｅ）のシリコン酸窒化膜より窒素濃度が低いことを特徴とする請求項１３記載の不揮発性半導体記憶装置。
- （ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、
（ｅ）前記第２絶縁膜は、前記半導体基板上の電位障壁膜と、その上部の電荷保持膜よりなり、
前記電荷保持膜は、シリコン酸窒化膜と、真空準位から当該膜の伝導体までのエネルギーと、当該膜のバンドギャップとの和が、前記シリコン酸窒化膜より小さい第３絶縁膜とを有し、
前記シリコン酸窒化膜の電荷トラップ密度と膜厚の積は、前記第３絶縁膜の電荷トラップ密度と膜厚の積より大きいことを特徴とする不揮発性半導体記憶装置。 - 前記第３絶縁膜は、窒化シリコン膜であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記第３絶縁膜は、前記シリコン酸窒化膜より酸素濃度の小さい他のシリコン酸窒化膜であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記第３絶縁膜は、前記シリコン酸窒化膜と前記電位障壁膜との間に形成されていることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記第３絶縁膜は、前記シリコン酸窒化膜の上部に形成されていることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記電荷保持膜は、さらに、真空準位から当該膜の伝導体までのエネルギーと、当該膜のバンドギャップとの和が、前記シリコン酸窒化膜より小さい第４絶縁膜を有し、
前記シリコン酸窒化膜は、前記第３および第４絶縁膜の間に形成されていることを特徴とする請求項１７記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、さらに、前記電荷保持膜上に第４絶縁膜を有し、
真空準位から当該膜の伝導体までのエネルギーが、前記シリコン酸窒化膜より前記第４絶縁膜の方が小さい場合は、前記第４絶縁膜の膜厚がシリコン酸化膜換算膜厚で１ｎｍ以下であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。 - 前記シリコン酸窒化膜は、電荷保持機能を有し、前記シリコン酸窒化膜に蓄積された電子は、前記第２導電体に電位を印加することにより、前記第２導電体中に引き抜かれることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜を、ＳｉｘＯｙＮｚ（ｘ＋ｙ＋ｚ＝１）とした場合にｚ＝０．３１４以上であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜を、ＳｉｘＯｙＮｚ（ｘ＋ｙ＋ｚ＝１）とした場合にｙ＝０．３以下であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜の膜厚は、１０ｎｍ以上３０ｎｍ以下であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜の膜厚は、１２ｎｍ以上２０ｎｍ以下であることを特徴とする請求項２７記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、堆積膜であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、シリコン化合物、酸素化合物および窒素化合物もしくはシリコン化合物および酸素と窒素を含有する化合物を原料とする化学気相成長法で形成された膜であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、シリコンを酸化性および窒化性雰囲気下で堆積することにより形成された膜であることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- （ａ）半導体基板中に形成された第１および第２半導体領域と、
（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、
（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、
（ｅ）前記第２絶縁膜は、前記半導体基板上の第１電位障壁膜、その上部のシリコン酸窒化膜およびその上部の第２電位障壁膜よりなり、
（ｆ）前記シリコン酸窒化膜は、電荷保持機能を有し、前記シリコン酸窒化膜に蓄積された電子は、前記半導体基板側から正孔を注入することにより消去されることを特徴とする不揮発性半導体記憶装置。 - 前記シリコン酸窒化膜に蓄積された電子は、ホットエレクトロン注入方法により注入されたものであることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜を、ＳｉｘＯｙＮｚ（ｘ＋ｙ＋ｚ＝１）とした場合にｚ＝０．３１４以上であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜を、ＳｉｘＯｙＮｚ（ｘ＋ｙ＋ｚ＝１）とした場合にｙ＝０．３以下であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜の膜厚は、５ｎｍ以上１５ｎｍ以下であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜の膜厚は、７ｎｍ以上１３ｎｍ以下であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、堆積膜であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、シリコン化合物、酸素化合物および窒素化合物もしくはシリコン化合物および酸素と窒素を含有する化合物を原料とする化学気相成長法で形成された膜であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
- 前記シリコン酸窒化膜は、シリコンを酸化性および窒化性雰囲気下で堆積することにより形成された膜であることを特徴とする請求項３２記載の不揮発性半導体記憶装置。
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