KR101546301B1 - 비휘발성 메모리 소자 제조 방법 - Google Patents
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Abstract
본 발명에 따른 비휘발성 메모리 소자 제조 방법은, 반도체 기판 상에 터널링층 형성을 위한 제 1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막, 차폐층 형성을 위한 제 2 절연막 및 제 1 도전성 물질막을 순차적으로 형성하는 단계와, 제 1 도전성 물질막, 제 2 절연막, 비도전성 물질막 및 제 1 절연막을 선택적으로 식각하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물과 그 상부에 메모리 게이트를 형성하는 단계와, 메모리 게이트가 형성된 반도체 기판 전면에 선택 게이트 형성을 위한 제 2 도전성 물질막을 형성하는 단계와, 선택 게이트의 최상부 영역에 해당되는 제 2 도전성 물질막의 상부만을 덮는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 제 2 도전성 물질막을 식각하여 메모리 게이트의 일측벽과 상부 일부를 덮는 선택 게이트를 형성하는 단계를 포함한다.
이와 같이,본 발명은 선택 게이트 최상부 영역 외의 영역을 오픈시키는 마스크 패턴을 형성한 후 마스크 패턴을 이용하여 선택 게이트 형성을 위한 도전성 물질막을 식각함으로써, 균일한 길이를 갖는 선택 게이트를 형성할 수 있기 때문에 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.
비휘발성 메모리, 선택 게이트, SONOS, 길이, 균일도
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 제조 방법에서 동일한 길이를 갖는 선택 게이트를 형성하여 셀 균일도(cell uniformity)를 향상시키기 위한 비휘발성 메모리 소자 제조 방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로, 휘발성(volatile)과 비휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 비휘발성 메모리 소자들이 폭넓게 사용된다.
종래의 비휘발성 메모리 소자는 플로팅 게이트(floating gate)형이 주로 사용되었으나, 최근 들어 플로팅 게이트형 비휘발성 메모리 소자와 구동방식이 비슷하고 폴리실리콘막으로된 플로팅 게이트 대신에 질화막을 전하저장층으로 이용하여 전하를 저장하기 때문에 소자의 수직두께를 낮추어 집적도를 향상시킬 수 있는 SONOS(silicon-oxide-nitride-oxide-silicon) 구조의 비휘발성 메모리 소자가 주목받고 있는데, 그중에서도 특히 전하저장층으로 기능하는 질화막을 일부영역에만 분포시키는 형태를 지닌 로컬 SONOS형 비휘발성 메모리 소자가 많이 연구되고 있다.
도 1a 내지 도 1c는 일반적인 SONOS 셀 구조를 갖는 비휘발성 메모리 소자의 선택 게이트 형성 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 ONO막(110)이 형성된다. 상기 ONO막(110)은, 터널링층으로서의 제1 실리콘 산화막(112), 전하 트랩층으로서의 실리콘 질화막(114) 및 차폐층으로서의 제2실리콘 산화막이 순차적으로 적층된 구조를 갖는다. 그런 다음, ONO막(110) 상부에 폴리실리콘막을 형성한 후 사진 및 식각 공정을 통해 폴리실리콘막과 ONO막(110)을 식각하여 메모리 게이트(120)를 형성한다.
이후, 도 1b에 도시된 바와 같이, 메모리 게이트(120)가 형성된 반도체 기판(100)의 전면에 선택 게이트 형성을 위한 폴리실리콘막(122)을 형성한 후 폴리실리콘막(122)의 상부에 포토레지스트 패턴(124)을 형성한다. 이때, 포토레지스트 패턴(124)은 선택 게이트의 하부 영역(메모리 게이트(120)의 측벽과 그 측벽에 연 결되는 반도체 기판(100)의 일부 영역)과 최상부 영역(메모리 게이트(120)의 상부 일부 영역)을 정의하기 위한 형태로 폴리실리콘막(122)의 상부에 형성된다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(124)을 식각 마스크로 한 식각 공정을 실시하여 폴리실리콘막(122)을 식각한 후 스트립 공정을 통해 포토레지스트 패턴(124)을 제거함으로서, 메모리 게이트(120)의 상부 일부 및 측벽을 통해 반도체 기판(100)으로 연결되는 선택 게이트(126)를 형성한다.
종래와 같이 선택 게이트 형성을 위해 포토레지스트 패턴 형성 시 사진 공정의 오버레이 미스얼라인에 의해 각 셀마다 서로 다른 길이를 갖는 선택 게이트가 형성되는 문제점이 있다. 즉, 도 1c에 도시된 바와 같이, 오버레이 미스얼라인으로 인하여 각 셀에 형성되는 선택 게이트의 길이(L1, L2)가 서로 다르게 형성되기 때문에 셀 특성이 서로 다르게 되어 셀 균일도를 저하시킬 수 있을 뿐만 아니라 비휘발성 메모리 소자의 특성을 저하시키는 문제점이 있다.
본 발명은 선택 게이트의 최상부 영역에 대응되는 도전성 물질막의 상부만을 덮는 포토레지스트 패턴을 형성한 후 이를 이용하여 식각 공정을 실시함으로써, 각 셀의 선택 게이트 길이가 동일한 비휘발성 메모리 소자 제조 방법을 제공한다.
본 발명에 따른 비휘발성 메모리 소자 제조 방법은, 반도체 기판 상에 터널링층 형성을 위한 제 1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막, 차폐층 형성을 위한 제 2 절연막 및 제 1 도전성 물질막을 순차적으로 형성하는 단계와, 상기 제 1 도전성 물질막, 제 2 절연막, 비도전성 물질막 및 상기 제 1 절연막을 선택적으로 식각하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물과 그 상부에 메모리 게이트를 형성하는 단계와, 상기 메모리 게이트가 형성된 상기 반도체 기판 전면에 선택 게이트 형성을 위한 제 2 도전성 물질막을 형성하는 단계와, 상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 상기 제 2 도전성 물질막을 식각하여 상기 메모리 게이트의 일측벽과 상부 일부를 덮는 상기 선택 게이트를 형성하는 단계를 포함한다.
본 발명에서의 상기 제 1 절연막은, 열산화에 의한 실리콘 산화막으로 형성하고, 상기 비도전성 물질막은 화학 기상 증착에 의한 질화막으로 형성하며, 상기 제 2 절연막은 화학 기상 증착에 의한 산화막으로 형성하는 것을 특징으로 한다.
본 발명에서 상기 제 2 도전성 물질막은, 1800Å∼2000Å의 두께로 형성되는 것을 특징으로 한다.
본 발명에서 상기 마스크 패턴을 형성하는 단계는, 상기 제 2 도전성 물질막의 상부에 포토레지스트를 도포하는 단계와, 상기 포토레지스트에 대해 사진 및 현상 공정을 실시하여 상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 포토레지스트 패턴을 형성함으로써, 상기 마스크 패턴을 형성하는 단계를 포함한다.
본 발명은 선택 게이트 최상부 영역 외의 영역을 오픈시키는 마스크 패턴을 형성한 후 마스크 패턴을 이용하여 선택 게이트 형성을 위한 도전성 물질막을 식각함으로써, 균일한 길이를 갖는 선택 게이트를 형성할 수 있기 때문에 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하며, 본 발명의 범위가 아래에서 상술하는 실시 예에 의해 한정되어 지는 것으로 해석되어져서는 안 된다.
본 발명의 실시 예에서는 선택 게이트 최상부 영역 외의 영역을 오픈시키는 마스크 패턴을 형성한 후 마스크 패턴을 이용하여 선택 게이트 형성을 위한 도전성 물질막을 식각함으로써, 균일한 길이를 갖는 선택 게이트를 형성할 수 있는 비휘발성 메모리 소자의 선택 게이트 형성 방법에 대해 설명한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 선택 게이트 형성 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 먼저 실리콘으로 이루어진 반도체 기판(200) 상에 터널링층 형성을 위한 제 1 절연막(202), 전하 트랩층 형성을 위한 비도전성 물질막(204) 및 차폐층 형성을 위한 제 2 절연막(206)을 순차적으로 형성한다. 이때, 제 1 절연막(202)은 열산화에 의한 실리콘 산화막으로 형성하고, 비도전성 물질막(204)은 화학 기상 증착에 의한 질화막으로 형성하며, 제 2 절연막(206)은 화학 기상 증착에 의한 산화막으로 형성할 수 있다.
그런 다음, 도 2b에 도시된 바와 같이, 제 2 절연막(206)의 상부에 메모리 게이트 형성을 위한 제 1 도전성 물질막(208)을 형성한다. 여기서, 제 1 도전성 물질막(208)은 폴리실리콘을 이용하여 3000Å∼3500Å의 두께로 형성될 수 있다.
이후, 도 2c에 도시된 바와 같이, 제 1 도전성 물질막(208)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 포토레지스트 패턴(미도시됨)을 형성하고, 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 통해 제 1 도전성 물질막(208), 제 2 절연막(206), 비도전성 물질막(204) 및 제 1 절연막(202)을 순차적으로 식각함으로써, 터널링층(202a), 전하 트랩층(204a) 및 차폐층(206a)이 순차적으로 적층된 수직 구조물(210)과 그 상부에 적층된 메모리 게이트(208a)를 형성할 수 있다. 그리고 나서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다.
그런 다음, 도 2d에 도시된 바와 같이, 선택 게이트 형성을 위해 메모리 게이트(208a)가 형성된 반도체 기판(200) 전면에 제 2 도전성 물질막(212)을 형성한다. 이때, 제 2 도전성 물질막(212)은 폴리실리콘을 이용하여 1800Å∼2000Å의 두께로 형성할 수 있다.
이후, 제 2 도전성 물질막(212)의 상부에 마스크 패턴(214)을 형성하는데, 이때 마스크 패턴(214)은 선택 게이트 최상부 영역 외의 영역을 오픈시키는 형태로 형성된다. 즉, 선택 게이트에 해당되는 제 2 도전성 물질막(212)의 영역 전부를 덮는 구조가 아닌 선택 게이트의 최상부 영역에 해당되는 제 2 도전성 물질막(212)의 영역을 덮는 구조로 마스크 패턴(214)을 형성한다.
여기서, 마스크 패턴(214)의 형성 과정에 대해 설명하면, 제 2 도전성 물질막(212)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 선택 게이트의 최상부 영역에 해당되는 제 2 도전성 물질막(212)의 영역을 덮는 포토레지스트 패턴을 이용하여 마스크 패턴(214)을 형성할 수 있다.
그런 다음, 도 2e에 도시된 바와 같이, 마스크 패턴(214)을 식각 마스크로 식각 공정을 통해 제 2 도전성 물질막(212)을 식각함으로써, 식각된 제 2 도전성 물질막(212)으로 이루어진 선택 게이트(212a)를 형성한 후 세정 공정을 통해 마스크 패턴(214)을 제거한다.
이와 같이, 본 발명에 따르면 선택 게이트(212a)의 최상부 영역에 해당되는 제 2 도전성 물질막(212)의 영역을 덮는 포토레지스트 패턴을 이용하여 마스크 패턴을 형성한 후 제 2 도전성 물질막(212)을 식각하여 선택 게이트(212a)를 형성함 으로써, 동일한 길이를 갖는 선택 게이트(212a)를 형성할 수 있다.
지금까지 본 발명의 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 도 1c는 종래의 비휘발성 메모리 소자의 형성 과정을 도시한 공정 단면도이며,
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 선택 게이트 형성 과정을 도시한 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 제 1 절연막
204 : 비도전성 물질막 206 : 제 2 절연막
208 : 제 1 도전성 물질막 210 : 수직 구조물
212 : 제 2 도전성 물질막 214 : 마스크 패턴
Claims (5)
- 반도체 기판 상에 터널링층 형성을 위한 제 1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막, 차폐층 형성을 위한 제 2 절연막 및 제 1 도전성 물질막을 순차적으로 형성하는 단계와,상기 제 1 도전성 물질막, 제 2 절연막, 비도전성 물질막 및 상기 제 1 절연막을 선택적으로 식각하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물과 그 상부에 메모리 게이트를 형성하는 단계와,상기 메모리 게이트가 형성된 상기 반도체 기판 전면에 선택 게이트 형성을 위한 제 2 도전성 물질막을 형성하는 단계와,상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 마스크 패턴을 형성하는 단계와,상기 마스크 패턴을 식각 마스크로 상기 제 2 도전성 물질막을 식각하여 상기 메모리 게이트의 일측벽과 상부 일부를 덮는 상기 선택 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
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- 제 1 항에 있어서,상기 마스크 패턴을 형성하는 단계는,상기 제 2 도전성 물질막의 상부에 포토레지스트를 도포하는 단계와,상기 포토레지스트에 대해 사진 및 현상 공정을 실시하여 상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 포토레지스트 패턴을 형성함으로써, 상기 마스크 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
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2009
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235519A (ja) | 2003-01-31 | 2004-08-19 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100137250A (ko) | 2010-12-30 |
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