KR20090070468A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법이 개시된다. 상기 반도체 소자는 반도체 기판 상의 어느 한쪽에 제1 산화막, 트랩 질화막, 및 제2 산화막이 순차적으로 적층되도록 형성된 제1 ONO층과, 상기 반도체 기판 상의 다른 어느 한쪽에 상기 제1 산화막, 상기 트랩 질화막, 및 상기 제2 산화막이 순차적으로 적층되도록 형성된 제2 ONO층과, 상기 제1 ONO층 및 상기 제2 ONO층 사이에 형성된 제3 산화막과, 상기 제1 ONO층, 상기 제2 ONO층, 및 상기 제3 산화막 위에 형성된 실리콘 게이트와, 상기 실리콘 게이트 양측의 상기 반도체 기판 표면 내에 형성된 소스 영역 및 드레인 영역을 포함한다.
SONOS(Silicon Oxide Nitride Oxide Silicon)
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 SONOS형 비휘발성 메모리 장치에 관한 것이다.
최근 전자 기기의 다기능화 및 소형화가 촉진되고 있고, 이에 따라 반도체 집적 회로의 미세화가 요구되고 있다. EEPROM(Electrically Erasable Programmable Read Only Memory)이나 플래시 메모리(flash memory) 등의 비휘발성 반도체 메모리에서는 종래 얇은 절연막을 사이에 두고 플로팅 게이트 및 컨트롤 게이트 2개의 게이트 전극이 형성된 이중 게이트 구조의 플로팅 게이트형 메모리가 일반적이었다.
그러나 최근 이중 게이트 구조의 복잡한 제조 프로세스 때문에 게이트 전극이 하나인 단일 게이트형 불휘발성 반도체 메모리가 주목받고 있다.
이러한 단일 게이트형 비휘발성 반도체 메모리의 하나로 SONOS(Silicon Oxide Nitride Oxide Silicon)형 메모리가 있다.
도 1은 멀티 레벨(Muti level)의 SONOS형 비휘발성 메모리의 구조를 나타낸다. 도 1을 참조하면, 상기 멀티 레벨의 SONOS형 비휘발성 메모리는 구조적인 면에 서 단일 SONOS형 비휘발성 메모리의 구조와 같다.
즉 반도체 기판(10) 상에 제2 산화막(tunnel oxide, 20), 트랩 질화막(trap nitride, 30), 및 제1 산화막(block oxide)이 순차적으로 증착된 ONO층이 형성되고, 그 상면에 폴리 실리콘 게이트(poly silicon gate, 35))가 형성되며, 상기 폴리 실리콘 게이트(35) 양 측면의 상기 반도체 기판(10) 상에 불순물 주입 영역(예컨대, 소스 또는 드레인)이 형성되어 있는 구조이다.
그에 따라 상기 멀티 레벨의 SONOS형 비휘발성 메모리의 프로그램(program), 소거(Erase), 인듀런스(Endurance), 및 리텐션(retention) 테스트시, 제1 비트 셀 및 제2 비트 셀 사이에 비트(bit) 경계선이 없어 상기 ONO층(20, 25,및 30)의 상기 트랩 질화막(30)에 트랩된 전하(charge)들에 의해 상기 제1비트 셀 또는 상기 제2 비트 셀이 프로그램 상태인지 소거 상태인지 파악하기 어려워 상기 멀티 레벨의 SONOS형 비휘발성 메모리의 오동작이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 종래의 멀티 레벨의 SONOS형 비휘발성 메모리의 구조를 변경하여 프로그램 또는 소거 동작시 멀티 레벨 셀이 프로그램 상태인지 또는 소거 상태인지를 더 잘 판별할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상의 어느 한쪽에 제1 산화막, 트랩 질화막, 및 제2 산화막이 순차적으로 적층되도록 형성된 제1 ONO층과, 상기 반도체 기판 상의 다른 어느 한쪽에 상기 제1 산화막, 상기 트랩 질화막, 및 상기 제2 산화막이 순차적으로 적층되도록 형성된 제2 ONO층과, 상기 제1 ONO층 및 상기 제2 ONO층 사이에 형성된 제3 산화막과, 상기 제1 ONO층, 상기 제2 ONO층, 및 상기 제3 산화막 위에 형성된 실리콘 게이트와, 상기 실리콘 게이트 양측의 상기 반도체 기판 표면 내에 형성된 소스 영역 및 드레인 영역을 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판상에 제1 산화막, 트랩 질화막, 및 제2 산화막을 순차적으로 적층한 ONO층을 형성하는 단계, 상기 제1 산화막, 트랩 질화막 및 상기 제2 산화막을 선택적으로 식각하여 상기 ONO층을 상기 반도체 기판상에 제1 ONO층 및 제2 ONO층으로 분리하는 단계, 상기 제1 ONO층 및 상기 제2 ONO층 사이에 제3 산화막을 형성하는 단계, 상기 제1 ONO층, 상기 제3 산화막, 및 상기 제2 ONO층 위에 실리콘 게이트를 형성하는 단계, 및 상기 실리콘 게이트 양측의 상기 반도체 기판 표면 내에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 멀티 레벨의 SONOS형 비휘발성 메모리의 구조를 변경하여 멀티 레벨 셀들 간의 트랩 질화막을 격리함으로써 상기 멀티 레벨 셀들의 프로그램 또는 소거 동작시 상기 멀티 레벨 셀들 각각의 프로그램 상태 또는 소거 상태를 종래보다 더 잘 판별함으로써 멀티 레벨의 SONOS형 비휘발성 메모리의 오동작을 방지할 수 있으며, 상기 SONOS형 비휘발성 메모리의 신뢰도를 높일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 멀티 레벨 SONOS형 비휘발성 메모리의 제조 공정을 나타내는 단면도이다.
도 2a에 도시된 바와 같이 실리콘 반도체 기판(10) 상에 제1 산화막(20), 트랩 질화막(25), 및 제2 산화막(30)을 순차적으로 적층한 ONO층(205)을 형성한 후 상기 제2 산화막(30) 위에 포토리소그라피(photolithography) 공정을 통하여 포토 레지스트 패턴(210)을 형성한다. 상기 포토 레지스트 패턴(210은 상기 ONO층(205)을 상기 멀티 레벨 셀에 따라 분리하도록 패턴화된다. 예컨대, 상기 포토 레지스트 패턴(210)은 상기 ONO층(205)을 2부분으로 분리하기 위하여 패턴화될 수 있다.
다음으로 도 2b에 도시된 바와 같이 상기 포토 레지스트 패턴(210)에 따라 선택적으로 상기 제2 산화막(30), 상기 트랩 질화막(25), 및 상기 제1 산화막(20) 순서로 식각하여 상기 ONO층(205)을 상기 반도체 기판(10) 상에 제1 ONO층(220) 및 제2 ONO층(230)으로 분리한다. 선택적 식각 후 포토 레지스트 애셔(asher) 및 스트립(strip) 공정을 통하여 잔존하는 포토 레지스트 패턴을 제거한다.
다음으로 도 2c에 도시된 바와 같이 상기 제1 ONO층(220) 및 상기 제2 ONO 층(230) 사이에 제3 산화막(240)을 형성한다. 상기 제3 산화막(240)은 산화(oxidation) 공정을 통하여 적어도 상기 제1 ONO층(220)의 트랩 질화막(224) 및 상기 제2 ONO층(230)의 트랩 질화막(22)보다 높게 형성시킨다.
상기 산화 공정시 추가적으로 HCL 가스를 사용하게 되면 이동 전하들(mobile charges)을 제거할 수 있으므로 양질의 상기 제3 산화막(240)을 형성할 수 있다.
상기 제3 산화막(240)을 적어도 상기 제1 ONO층(220)의 트랩 질화막(224) 및 상기 제2 ONO층(230)의 트랩 질화막(234)보다 높게 형성시키는 이유는 다음과 같다
첫째로 상기 제1 ONO층(220)의 트랩 질화막(224) 및 상기 제2 ONO층(230)의 트랩 질화막(234)을 서로 격리시키기 위함이다. 둘째로 도 2d의 실리콘 게이트(250)가 형성되는 후속 공정에서 상기 실리콘 게이트(250)와 상기 트랩 질화막(224 및 234) 간의 스트레스(stress)를 방지하기 위함이다.
셋째로 상기 제3 산화막(240)이 상기 제1 ONO층(220) 및 상기 제2 ONO층(230) 각각의 제1 산화막(222 및 232)보다 낮게 형성되면 상기 제3 산화막(240)이 프로그램 또는 소거 동작시 인가되는 고전압을 견디지 못하고 상기 제3 산화막(240)에서 핫 캐리어 (Hot Carrier) 및 터널링(tunneling)이 발생하여 기생 트랜지스터를 형성할 수 있기 때문이다.
다음으로 도 2d에 도시된 바와 같이 상기 제1 ONO층(220), 상기 제2 ONO층(230), 및 상기 제3 산화막(240) 위에 실리콘 게이트(250)를 형성한다.
다음으로 도 2e에 도시된 바와 같이 상기 실리콘 게이트(250) 양측의 상기 반도체 기판(10) 표면 내에 불순물(Extrinsic, 예컨대, N 또는 P type 불순물)을 주입하여 불순물 주입 영역들(262 및 264)을 형성한다. 상기 불순물 주입 영역들(262 및 264)은 동작 바이어스 전압에 따라 드레인(drain) 또는 소스(source)가 될 수 있다.
도 2e는 본 발명의 실시 예에 따라 형성된 멀티 레벨 SONOS형 비휘발성 메모리를 나타낸다. 도 2e를 참조하면, 상기 멀티 레벨 SONOS형 비휘발성 메모리는 제1 ONO층(220), 제2 ONO층(230), 제3 산화막(240), 실리콘 게이트(250), 및 소스 영역(262)과 드레인 영역(264)을 포함한다.
상기 제1 ONO층(220)은 반도체 기판(10) 상의 어느 한쪽에 제1 산화막(222), 트랩 질화막(224), 및 제2 산화막(226)이 순차적으로 적층되도록 형성된다. 제2 ONO층(230)은 상기 반도체 기판(10) 상의 다른 어느 한쪽에 제1 산화막(232), 트랩 질화막(234), 및 제2 산화막(236)이 순차적으로 적층되도록 형성된다.
상기 제3 산화막(240)은 상기 제1 ONO층(220) 및 상기 제2 ONO층(230) 사이에 형성되며, 상기 반도체 기판 상에 상기 제1 ONO층(220)의 트랩 질화막(224)과 상기 제2 ONO층(230)의 트랩 질화막(234)이 적층된 높이보다 높거나 동일한 높이로 형성된다.
상기 실리콘 게이트(250)는 상기 제1 ONO층(220), 상기 제2 ONO층(230), 및 상기 제3 산화막(240) 위에 형성된다. 상기 소스(262) 영역 및 드레인 영역(264)은 상기 실리콘 게이트 양측의 상기 반도체 기판 표면 내에 형성된다.
도 2e에 도시된 멀티 레벨 SONOS형 비휘발성 메모리는 미리 설정된 바이어스 조건에 기초하여, 채널 열전자 주입(Channel Hot Electron Injection, CHEI) 방식 에 의해 상기 제1 ONO층(220) 또는 상기 제2 ONO층(230)에 대한 프로그램 동작을 수행하거나 열정공 주입(Hot Hole Injection, HHI) 방식에 의해 상기 제1 ONO층 또는 상기 제2 ONO층에 대한 소거 동작을 수행할 수 있다. 여기서 상기 제1 ONO층(220)을 제1 셀(cell)이라하고, 상기 제2 ONO층(230)을 제2 셀이라 한다.
도 2e에 도시된 멀티 레벨 SONOS형 비휘발성 메모리를 상기 채널 열전자 주입 방식에 의해 프로그램하는 것을 설명한다.
양의 전압을 상기 실리콘 게이트(250)에, 상기 양의 전압과 그라운드 전압 중 어느 하나는 상기 소스 영역(262)에, 상기 양의 전압과 상기 그라운드 전압 중 다른 하나는 상기 드레인 영역(264)에 인가하는 것을 바이어스 조건으로 하여 상기 제1 셀 또는 상기 제2 셀에 대한 프로그램 동작을 수행할 수 있다.
예컨대, 먼저 프로그램 동작을 위해 양의 전압(positive voltage)을 상기 실리콘 게이트(250) 및 상기 드레인 영역(264)에 인가하고, 그라운드 전압(예컨대, 0V)을 상기 소스 영역(262)에 인가하는 바이어스 조건을 설정한다.
이러한 설정된 바이어스 조건에서 채널 전자들(미도시)이 상기 소스 영역(262)에서 상기 드레인 영역(264) 쪽으로 형성된 수평 전계에 의해 가속되어 상기 드레인 영역(264) 부근에서 열전자가 되어 상기 제2 ONO층(230)의 상기 제2 산화막(234)의 전위 장벽을 뛰어 넘어 상기 제2 ONO(230)층의 상기 트랩 질화막(234)의 트랩 준위에 트랩됨으로써 상기 제2 셀이 프로그램된다.
반면에 상기 양의 전압을 상기 실리콘 게이트(250) 및 상기 소스 영역(262)에 인가하고, 그라운드 전압(예컨대, 0V)을 상기 드레인 영역(264)에 인가하는 바 이어스 조건에서는 상기 제1 셀이 프로그램될 수 있다.
도 2e에 도시된 멀티 레벨 SONOS형 비휘발성 메모리를 열정공 주입방식에 의해 소거(Erase)하는 것을 설명한다.
음의 전압을 상기 실리콘 게이트(250)에, 양의 전압과 그라운드 전압 중 어느 하나는 상기 소스 영역(262)에, 상기 양의 전압과 상기 그라운드 전압 중 다른 하나는 상기 드레인 영역(264)에 인가하는 것을 바이어스 조건으로 하여 상기 제1 셀 또는 상기 제2 셀에 대한 소거 동작을 수행할 수 있다.
예컨대, 상기 소거 동작을 위해 음의 전압(positive voltage)을 상기 실리콘 게이트(250)에 인가하고, 양의 전압을 상기 드레인 영역(264)에 인가하고, 그라운드 전압(예컨대, 0V)을 상기 소스 영역(262)에 인가하는 바이어스 조건을 설정한다.
이러한 설정된 바이어스 조건에서 상기 드레인 영역(264)과 상기 실리콘 게이트(250) 사이에 형성된 높은 전자장에 의해 상기 드레인 영역(264)에 공핍(depletion) 영역(미도시)이 형성되고 이러한 공핍 영역에서 밴드 터널링(band to band tunneling)에 의해 전자/정공 쌍이 형성된다.
이때 생성된 전자는 상기 드레인 영역(264)으로 빠져 나가며, 정공은 상기 공핍 영역(미도시)에서 형성된 측면 전기장에 의해 가속되어 열정공으로 변하여 상기 제2 ONO층(230)의 상기 제2 산화막(234)의 전위 장벽을 뛰어 넘어 상기 제2 ONO(230)층의 상기 트랩 질화막(234)의 트랩 준위에 트랩됨으로써 상기 제2 셀이 소거된다.
반면에 상기 음의 전압을 상기 실리콘 게이트(250)에 인가하고, 양의 전압을 상기 소스 영역(262)에 인가하고, 그라운드 전압(예컨대, 0V)을 상기 드레인 영역(264)에 인가하는 바이어스 조건에서는 상기 제1 셀이 소거될 수 있다.
도 2e에 도시된 멀티 레벨 SONOS형 비휘발성 메모리의 상기 제1 ONO층(220)과 상기 제2 ONO층(230) 각각의 트랩 질화막(224, 234)이 상기 제3 산화막에 의해 격리된다. 따라서 상술한 프로그램 또는 소거 동작 시 상기 제1 셀 또는 상기 제2 셀에 트랩되는 전자 또는 정공이 서로 격리되고 이로 인하여 멀티 레벨 셀에 대한 프로그램 및 소거 판별 능력이 향상될 수 있다.
도 3은 도 2e에 도시된 멀티 레벨 SONOS형 비휘발성 메모리에 대한 FN(Fowler Nordheim) 터널링 동작 방법을 나타낸다.
도 3을 참조하면, 상기 실리콘 게이트(250)에 양의 전압을 인가하고, 상기 소스 영역(262) 및 상기 드레인 영역(264) 중 어느 하나에 음의 전압을 인가하고, 상기 소스 영역(262) 및 상기 드레인 영역(264) 중 다른 어느 하나를 플로팅(floating)시키는 바이어스 조건에 기초하여 상기 제1 셀 또는 상기 제2 셀에 대한 프로그램 동작을 수행할 수 있다.
또한 상기 실리콘 게이트(250)에 음의 전압을 인가하고, 상기 소스 영역(262) 및 상기 드레인 영역(264) 중 어느 하나에 양의 전압을 인가하고, 상기 소스 영역(262) 및 상기 드레인 영역(264) 중 다른 어느 하나를 플로팅(floating)시키는 바이어스 조건에 기초하여 상기 제1 셀 또는 상기 제2 셀에 대한 소거 동작을 수행할 수 있다.
상기 FN 터널링 동작 방법에 의한 프로그램 또는 소거 동작시 상기 소스 영역 및 상기 드레인 영역 중 어느 하나를 플로팅(floating)시킴으로써 상기 소스 영역(262) 및 상기 드레인 영역(264) 사이에 채널(channel) 또는 정션(junction)이 형성되지 않으므로 상기 제1 셀 및 상기 제2 셀은 격리될 수 있다. 이러한 셀 간의 격리로 인하여 프로그램과 소거시 상기 멀티 레벨 SONOS형 비휘발성 메모리의 오동작을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 멀티 레벨의 SONOS형 비휘발성 메모리의 구조를 나타낸다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 멀티 레벨 SONOS형 비휘발성 메모리의 제조 공정을 나타내는 단면도이다.
도 3은 도 2e에 도시된 멀티 레벨 SONOS형 비휘발성 메모리에 대한 FN 터널링 동작 방법을 나타낸다.
<도면 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 220: 제1 ONO층,
222, 232: 제1 산화막, 224, 234: 터널 질화막
226, 236: 제2 산화막, 230: 제2 ONO층,
240: 제3 산화막, 250: 실리콘 게이트.
Claims (3)
- 반도체 기판 상의 어느 한쪽에 제1 산화막, 트랩 질화막, 및 제2 산화막이 순차적으로 적층되도록 형성된 제1 ONO층(Oxide-Nitride-Oxide);상기 반도체 기판 상의 다른 어느 한쪽에 상기 제1 산화막, 상기 트랩 질화막, 및 상기 제2 산화막이 순차적으로 적층되도록 형성된 제2 ONO층;상기 제1 ONO층 및 상기 제2 ONO층 사이에 형성된 제3 산화막;상기 제1 ONO층, 상기 제2 ONO층, 및 상기 제3 산화막 위에 형성된 실리콘 게이트; 및상기 실리콘 게이트 양측의 상기 반도체 기판 표면 내에 형성된 소스 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제3 산화막은,상기 반도체 기판 상에 상기 제1 ONO층의 트랩 질화막과 상기 제2 ONO층의 트랩 질화막이 적층된 높이보다 높거나 동일한 높이로 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판상에 제1 산화막, 트랩 질화막, 및 제2 산화막을 순차적으로 적층한 ONO층을 형성하는 단계;상기 제1 산화막, 트랩 질화막 및 상기 제2 산화막을 선택적으로 식각하여 상기 ONO층을 상기 반도체 기판상에 제1 ONO층 및 제2 ONO층으로 분리하는 단계;상기 제1 ONO층 및 상기 제2 ONO층 사이에 제3 산화막을 형성하는 단계;상기 제1 ONO층, 상기 제3 산화막, 및 상기 제2 ONO층 위에 실리콘 게이트를 형성하는 단계; 및상기 실리콘 게이트 양측의 상기 반도체 기판 표면 내에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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