JP2005514769A - 不揮発性メモリ及びその形成方法 - Google Patents
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Abstract
Description
本出願は、「不揮発性メモリ、製造方法及び書込み方法」と題し、本出願の譲受人に譲渡された2002年8月20日出願の米国特許第6,438,030号に関連する。
または102,105,108または103,106,109のそれぞれのドレインを接続する。アレイの全てのセル101〜109は共通ウェル、例えば図1のpウェル100に配置される。この配列において、ソース線125及びpウェル100の各々はアレイのセル101〜109の各々に共通する。
第1列のセル311〜316はソース線3051に接続される。一の実施形態によれば、ソース線3051及びpウェル領域301は、電気結線(またはストラップ)3011及び3012として示すように、電気的に接続されて等電位を有する。アレイ30の他の絶縁されたpウェル302,303は列セル321〜326または331〜336をそれぞれ含み、そしてメモリセル321〜326または331〜336のソース領域は電気的にソース線3052または3053に接続される。接続3021,3022及び3031,3032はそれぞれ電気的結合を示すので、一方ではソース線3052及びpウェル302の電圧が、他方でソース線3053及びpウェル303の電圧が等しいことを示す。図3において、ソース線3051及びpウェル301の接続が4セル毎に、すなわち一連のメモリセル312〜315の一方の側の接続3011,3012で行なわれるように示されているが、これらの接続の間の連続するメモリセルの数は単に例示であり、広範囲の種類のメモリセルシーケンスの内のいずれかを接続3011と3012との間,3021と3022との間,そして3031と3032との間のそれぞれに介在させることができる。例えば、接続を所望通りに、16セル毎に、32セル毎に、64セル毎に、またはアレイ、その構成、及び所望の配列に応じて行なうことができる。
の同じ層または異なる層に設けてそれぞれのビット線3091及びソース線3051を形成することができ、そして電気配線として図示しているのは単に接続により電気的に導通していることと配線の位置関係を説明し、納得するためのものであることを理解されたい。
8に示すように、トンネル酸化膜502を基板表面を覆うように形成する。(本文中で使用する場合、「基板表面」は半導体装置基板のみならず、議論中の処理工程までに半導体装置基板上に形成される全ての層を含むことに留意されたい。従って、基板表面は、基板の上に形成される全ての構造を含む基板の現時点での最上層を指す)。一の実施形態によれば、トンネル酸化膜は熱成長二酸化シリコン層である。別の構成として、トンネル酸化膜は高誘電率材料または熱成長二酸化シリコンと高誘電率(高k)材料との組み合わせを含むことができる(本明細書の場合、高誘電率(高k)材料は二酸化シリコンの誘電率よりも大きな誘電率を有する材料である)。
の深さは、ディープnウェル領域401の深さよりも深く延びる。好適には、ディープトレンチ絶縁構造は約0.6〜1.1マイクロメートルの範囲の深さを有する。さらに好適には、ディープトレンチ絶縁構造は約0.8〜1.0マイクロメートルの範囲の深さを有する。
布内に収まる。
び1129,1130及び1131は、p型不純物領域1120,1121及び1122に、n型ソース領域1126及び1127,1128及び1129,1130及び1131、及びp型不純物領域1120,1121及び1122を覆う基板のシリサイド部1123,1124及び1125により電気的に短絡される。一の特定の実施形態において、シリサイド部はウェルと同じ極性にドープされる。
は、窒化物を誘電体材料に注入することにより、または適切な非導電蓄積層の形成を可能にする他のいずれかのプロセスにより形成することも可能である。SONOS,SNOS,MONOS及びMNOSが浮遊ゲート素子と異なる点の一つは、電荷蓄積層が異なる材料であることである。SONOS,SNOS,MONOS及びMNOSの場合、電荷蓄積層は非導電材料であり、そして浮遊ゲート素子の場合、電荷蓄積層は半導体材料である。一の実施形態において、浮遊ゲートを持たないメモリセルの非導電電荷蓄積層1503は、LPCVD(低圧化学気相成長法)により形成される窒化シリコンまたは酸窒化シリコンのような窒化物である。酸窒化シリコンは窒化シリコン全体を覆うことが好ましい。何故なら、この材料は、窒化シリコンよりも少ない数のトラップしか含まないのにもかかわらず、窒化シリコンよりも深いトラップエネルギー準位を有することができるからである。従って、酸窒化シリコンのトラップ密度は窒化シリコンのトラップ密度よりも多くの利点を生む。好適には、非導電電荷蓄積層1503は50〜150オングストロームの厚さを有する。
領域を除去して、トランジスタ及び他の周辺回路が半導体基板1601の図示しない領域に形成できるようにする。フォトレジスト及び従来のエッチングを使用して制御ゲート1505をパターニングすることができる。
たり3個のナノ結晶2300が示されているが、ナノ結晶2300はどのような数のものでも使用できる。
Claims (7)
- 行及び列をなすメモリセルを含む不揮発性メモリ(NVM)アレイを有する半導体装置(図3,13,14)であって、
半導体基板内にあるとともに、互いに離間して電気的に絶縁される第1ウェル領域(301)及び第2ウェル領域(302)と、
前記第1ウェル領域(301)内に位置する第1列メモリセル(311〜316)と、
前記第2ウェル領域(302)内に位置する第2列メモリセル(321〜326)と、
前記第1列メモリセルの第1メモリセルの第1トンネル誘電体(1502または2100)及び前記第2列メモリセルの第2メモリセルの第2トンネル誘電体(1502または2100)と、
前記第1メモリセルの第1電荷蓄積層(1503または2300)であって前記第1トンネル誘電体を覆って形成される第1電荷蓄積層、及び前記第2メモリセルの第2電荷蓄積層(1503または2300)であって前記第2トンネル誘電体を覆って形成される第2電荷蓄積層と、
前記第1メモリセルの第1制御ゲート(1505または2400)であって前記第1電荷蓄積層を覆って形成される第1制御ゲート、及び前記第2メモリセルの第2制御ゲート(1505または2400)であって前記第2電荷蓄積層を覆って形成される第2制御ゲートと、前記第1制御ゲート及び前記第2制御ゲートは同じ行にあるとともに共通ワード線を通して電気的に接続されていることと、
前記第1列メモリセルの各メモリセルのドレイン領域に電気的に接続される第1ビット線(3091)と、
前記第2列メモリセルの各メモリセルのドレイン領域に電気的に接続される第2ビット線(3092)と、
前記第1列メモリセルの各メモリセルのソース領域に電気的に接続される第1ソース線(3051)と、前記第1ソース線及び前記第1列メモリセルの内の少なくとも一つのメモリセルのソース領域は前記第1ウェル領域に電気的に接続されることと、
前記第2列メモリセルの各メモリセルのソース領域に電気的に接続される第2ソース線(3052)と、前記第2ソース線及び前記第2列メモリセルの内の少なくとも一つのメモリセルのソース領域は前記第2ウェル領域に電気的に接続されることとを備える半導体装置。 - 前記第1及び第2メモリセルは浮遊ゲートを持たない請求項1記載の半導体装置。
- 前記第1及び第2電荷蓄積層は窒素を含有する請求項1記載の半導体装置。
- 前記第1メモリセルの第1遮断層(1504)であって前記第1電荷蓄積層を覆って前記第1制御ゲートの下に形成される第1遮断層、及び前記第2メモリセルの第2遮断層(1504)であって前記第2電荷蓄積層を覆って前記第1制御ゲートの下に形成される第2遮断層をさらに備える請求項1記載の半導体装置。
- 行及び列をなすメモリセル(311〜316)を備えた不揮発性メモリ(NVM)アレイを有する半導体装置(図3,13,14)であって、
半導体基板内に形成されるウェル領域(301)と、
列メモリセルと、各メモリセルは、
前記ウェル領域内に位置するソース領域(3112,3122,3132,・・・3162)及びドレイン領域(3111,3121,・・・3161)と、各ソース領域は前記ウェル領域に電気的に接続されること、
前記半導体基板を覆って形成されるトンネル誘電体層(1502または2100)、
前記トンネル誘電体層を覆って形成される電荷蓄積層(1503または2300)、及
び
前記電荷蓄積層を覆って形成される制御ゲート(1505,2400)を備えることと、
各ワード線が前記列メモリセルの一のメモリセルの該当する制御ゲートに電気的に接続されるワード線(3071〜3076)と、
列メモリセルの各メモリセルのドレイン領域に電気的に接続される一のビット線(3091)とを備える半導体装置。 - 互いに絶縁される第1ウェル領域(301)及び第2ウェル領域(302)を含む半導体基板と、
前記第1ウェル領域に形成される第1メモリセル(311)と、
該第1メモリセル(311)は、
前記第1ウェル領域内に在って、前記第1ウェル領域の極性とは異なる極性を有する第1ソース領域(3112)及び第1ドレイン領域(3111)、
前記第1ソース領域及び前記第1ドレイン領域を覆って形成される第1トンネル誘電体層(1502または2100)、
前記第1トンネル誘電体層を覆って形成される第1電荷蓄積層(1503または2300)、及び
前記第1電荷蓄積層を覆って形成される第1制御ゲート(1505または2400)を備えることと、
前記第2ウェル領域に形成される第2メモリセル(321)と、
前記第2メモリセル(311)は、
前記第2ウェル領域内に在って、前記第2ウェル領域の極性とは異なる極性を有する第2ソース領域及び第2ドレイン領域、
前記第2ソース領域及び前記第2ドレイン領域を覆って形成される第2トンネル誘電体層(1502または2100)、
前記第2トンネル誘電体層を覆って形成される第2電荷蓄積層(1503または2300)、及び
前記第2電荷蓄積層を覆って形成される第2制御ゲート(1505または2400)、及び
前記第2メモリセル及び前記第1メモリセルはワード線(3071)を通して電気的に接続されることを備えることとを備える半導体装置(図3,13,14)。 - 絶縁構造により相隔てられる第1ウェル領域(301)及び第2ウェル領域(302)を半導体基板に形成する工程と、
前記第1ウェル領域内に位置する第1列メモリセル(311〜316)を形成する工程と、
前記第2ウェル領域内に位置する第2列メモリセル(321〜326)を形成する工程と、
前記第1列メモリセルの第1メモリセルの第1トンネル誘電体(1502または2100)及び前記第2列メモリセルの第2メモリセルの第2トンネル誘電体(1502,2100)を形成する工程と、
前記第1トンネル誘電体を覆う形に前記第1メモリセルの第1電荷蓄積層(1503,2300)を、及び前記第2トンネル誘電体を覆う形に前記第2メモリセルの第2電荷蓄積層(1503,2300)を形成する工程と、
前記第1電荷蓄積層を覆う形に前記第1メモリセルの第1制御ゲート(1505,2400)を、及び前記第2電荷蓄積層を覆う形に前記第2メモリセルの第2制御ゲート(1505,2400)を、前記第1制御ゲート及び前記第2制御ゲートは同じ行に在り、かつ共通ワード線を通して電気的に接続されるように形成する工程と、
前記第1列メモリセルの各メモリセルのドレイン領域に電気的に接続される第1ビット
線(3091)を形成する工程と、
前記第2列メモリセルの各メモリセルのドレイン領域に電気的に接続される第2ビット線(3092)を形成する工程と、
前記第1列メモリセルの各メモリセルのソース領域に電気的に接続される第1ソース線(3051)を、前記第1ソース線及び前記第1列メモリセルの少なくとも一つのメモリセルのソース領域は前記第1ウェル領域に電気的に接続されるように形成する工程と、
前記第2列メモリセルの各メモリセルのソース領域に電気的に接続される第2ソース線(3052)を、前記第2ソース線及び前記第2列メモリセルの少なくとも一つのメモリセルのソース領域は前記第2ウェル領域に電気的に接続されるように形成する工程とを備える、不揮発性メモリ(NVM)アレイの方法。
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