JPH09307005A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09307005A JPH09307005A JP8116480A JP11648096A JPH09307005A JP H09307005 A JPH09307005 A JP H09307005A JP 8116480 A JP8116480 A JP 8116480A JP 11648096 A JP11648096 A JP 11648096A JP H09307005 A JPH09307005 A JP H09307005A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
止できる不揮発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体記憶装置は、メモリセル
アレイ領域内に複数のpウェル領域3を有している。p
ウェル領域3は各消去ブロックごとに独立して設けられ
る。各pウェル領域3はそれぞれ共通のウェル/ソース
線ドライバ60aに接続される。ウェル/ソース線ドラ
イバ60aは、ウェル/ソース電源50aおよびウェル
/ブロックデコーダ70aに接続される。
Description
記憶装置に関し、特に、スタックゲート型メモリセル
(メモリトランジスタ)を含む電気的にプログラムおよ
び消去可能な不揮発性半導体記憶装置(以下、「フラッ
シュメモリ」と称する)に関するものである。
去可能な上記のフラッシュメモリは知られている。この
フラッシュメモリはデータを記憶するための多数のメモ
リトランジスタを有している。図5には、従来のフラッ
シュメモリ内に形成される一般的なスタックゲート型メ
モリトランジスタ11の断面構造が示されている。
は間隔をあけてドレイン領域4とソース領域5とが形成
されている。このドレイン領域4およびソース領域5
は、この場合であれば高濃度のn型の不純物を含む。ド
レイン領域4とソース領域5との間のpウェル領域3の
表面上には、極めて薄い酸化膜などからなる絶縁膜(ト
ンネル絶縁膜)7が約100Å程度の厚みに形成されて
いる。このトンネル絶縁膜7の上にフローティングゲー
ト8が形成され、このフローティングゲート8上に層間
絶縁層9を介在してコントロールゲート(ワード線)1
0が形成されている。このように、メモリトランジスタ
11は二重ゲート構造を有する。なお、上記のpウェル
領域3は、p型半導体基板により置換えられるものであ
ってもよい。
スタ11は、消去状態と呼ばれる状態あるいはプログラ
ム状態と呼ばれる状態に保持される。ここで、フラッシ
ュメモリの消去およびプログラムの一般的な定義につい
て説明する。消去とは、複数のメモリトランジスタ11
のしきい値電圧を一括して所定の状態に変えることをい
い、プログラムとは、選択されたメモリトランジスタ1
1のしきい値電圧をもう1つの所定の状態に変えること
をいう。具体的には、図5に示されるフローティングゲ
ート8に電子が蓄積されているかあるいはフローティン
グゲート8から電子が放出されているかにより、上記の
消去あるいはプログラムが行なわれる。
するフラッシュメモリの中でも、DINOR(DIvided
bit-line NOR)型のフラッシュメモリと呼ばれるもの
が、IEICE TRANS. ELECTRON, VOL.E77-C, NO.8 AUGUST
1994, P.1279〜P.1285に開示されている。
は、フローティングゲート8に電子が蓄積された状態が
消去状態となり、フローティングゲート8から電子が引
抜かれた状態がプログラム状態となる。
におけるメモリトランジスタ11の消去状態あるいはプ
ログラム状態が示されている。図6を参照して、消去状
態すなわちフローティングゲート8に電子が注入されて
いる状態では、コントロールゲート10から見たメモリ
トランジスタ11のしきい値電圧は相対的に高くなる。
そのため、コントロールゲート電圧が、図6に示される
ように、Vg1以上にならなければ、ドレイン4および
ソース5間に所定値以上の電流(センス電流)は流れな
い。これは、フローティングゲート8に蓄積されている
電子の負電荷によって正の電圧が打ち消されるからであ
る。このような消去状態が図6における“1”に対応す
る。フローティングゲート8に蓄積された電子はそのま
までは半永久的に消えないため、記憶されたデータも半
永久的に保持される。
ングゲート8から電子が放出されている状態では、コン
トロールゲート10から見たメモリトランジスタ11の
しきい値電圧は相対的に低くなる。この状態が図6にお
ける“0”に対応し、コントロールゲート電圧がVg0
以上になることによりドレイン4およびソース5間に所
定値以上の電流(センス電流)が流れる。
はプログラム状態)を検出することにより、メモリトラ
ンジスタ11に記憶されているデータを読取ることが可
能となる。
のDINOR型フラッシュメモリのプログラム動作およ
び消去動作についてより詳しく説明する。
作時には、ドレイン4に書込電圧(正の高電圧)Vw
(通常6V程度)を印加し、コントロールゲート10に
負の高電圧−Vpp(−10V程度)を印加し、ソース
5をオープン状態にする。それにより、ドレイン4とフ
ローティングゲート8との重なった領域を介してFNト
ンネル現象によりフローティングゲート8からドレイン
4へ電子が引抜かれる。その結果、メモリトランジスタ
11のしきい値電圧が低下する。
うに、ドレイン4をフローティング状態にし、ソース5
とpウェル領域3とに負の高電圧−Vppを印加し、コ
ントロールゲート10に正の高電圧+Vppを印加す
る。それにより、トンネル絶縁膜7に高電界が印加さ
れ、トンネル現象によりpウェル領域3(半導体基板)
からフローティングゲート8内に電子が注入される。そ
の結果、メモリトランジスタ11のしきい値電圧が上昇
する。
モリトランジスタ11に印加することによりメモリトラ
ンジスタ11が消去状態あるいはプログラム状態に移行
され、データのプログラムや消去が行なわれる。しかし
ながら、上記のDINOR型フラッシュメモリの消去動
作時には、次に説明するような問題点があった。その問
題について図8および図9を用いて説明する。
モリの消去動作に関与する回路を示すブロック図であ
る。図8を参照して、半導体基板の主表面には複数のp
ウェル領域3aが形成され、このpウェル領域3aには
ウェルドライバ60,ウェルデコーダ71およびウェル
電源50が接続される。ウェルドライバ60はpウェル
領域3aに所定の電圧を印加する機能を有し、ウェルデ
コーダ71は所定のpウェル領域3aを選択する機能を
有し、ウェル電源50はpウェル領域3aに印加される
所定の電圧を発生する機能を有する。
ブロック26が配置される。この消去ブロック26は、
複数個のメモリトランジスタ11により構成されるもの
であり、この消去ブロック26ごとに一括消去が行なわ
れる。そして、各消去ブロック26内のメモリトランジ
スタ11のソース5に接続されるソース線(図示せず)
が形成され、このソース線はソース線ドライバ61に接
続される。ソース線ドライバ61は、ソース線に所定の
電位を印加する機能を有する。ソース線ドライバ61
は、ブロックデコーダ70およびソース電源51に接続
される。ブロックデコーダ70は、各pウェル領域3a
に対応して設けられ、各pウェル領域3a内における所
定の消去ブロック26を選択する機能を有する。ソース
電源51は、ソース線に印加される所定の電圧を発生す
る機能を有する。
おいては、1つのpウェル領域3a内に複数の消去ブロ
ック26が配置されていたため、消去動作時に、次に説
明するような問題点が生じていた。その問題点について
図9を用いて説明する。図9は、従来のフラッシュメモ
リの消去動作を説明するための概念図である。
われるので、消去時には、図9に示されるように、同一
のpウェル領域3a上には選択された消去ブロック26
(選択消去ブロック)と、非選択の消去ブロック26
(非選択消去ブロック)とが存在することとなる。
−Vppが印加される。また同時に、選択消去ブロック
内のメモリトランジスタ11aのコントロールゲート1
0aには+Vppが印加され、メモリトランジスタ11
aのドレイン4aはオープン状態とされ、メモリトラン
ジスタ11aのソース5aには−Vppが印加される。
一方、非選択消去ブロック内のメモリトランジスタ11
bのコントロールゲートは接地され、メモリトランジス
タ11bのドレイン4bはオープン状態とされ、メモリ
トランジスタ11bのソース5bには消去阻止電圧とし
て−1/2Vppが印加される。
ランジスタ11bと選択消去ブロック内のメモリトラン
ジスタ11aとが同一のpウェル領域3a上に形成され
ているため、非選択消去ブロック内のメモリトランジス
タ11bのソース5bに消去阻止電圧である−1/2V
ppを印加したとしてもフローティングゲート8bから
電子が引抜かれることを完全には阻止できない。言い換
えれば、微量の電子がフローティングゲート8bから引
抜かれる得る。
数の消去ブロックが配置された場合あるいはデータの書
換が多数回行なわれた場合には、誤消去される消去ブロ
ック26が発生し得るものと考えられる。このような現
象を、本明細書ではウェルディスターブと称することと
する。このウェルディスターブは、フラッシュメモリの
大容量化によりさらに厳しいものになると考えられる。
ためになされたものである。この発明の目的は、消去動
作時に発生するウェルディスターブを回避することが可
能となる不揮発性半導体記憶装置を提供することにあ
る。
半導体記憶装置は、フローティングゲート,ソースおよ
びドレインを含み半導体基板の主表面におけるメモリセ
ルアレイ領域上に形成された複数のメモリトランジスタ
を有し、半導体基板からフローティングゲートに電子が
注入されることにより消去動作が行なわれ、フローティ
ングゲートから半導体基板内に電子が引抜かれることに
よりプログラム動作が行なわれるものであることを前提
とする。そして、この発明に係る不揮発性半導体記憶装
置は、第1と第2のウェル領域と、第1と第2の消去ブ
ロックと、共通の電圧印加手段とを備える。第1と第2
のウェル領域は、メモリセルアレイ領域内に間隔をあけ
て形成される。第1の消去ブロックは、第1のウェル領
域上に形成された第1のメモリトランジスタ群により構
成される。第2の消去ブロックは、第2のウェル領域上
に形成された第2のメモリトランジスタ群により構成さ
れる。電圧印加手段は、第1と第2のウェル領域と接続
され、かつ第1のメモリトランジスタ群のソースと第2
のメモリトランジスタ群のソースとにスイッチ手段を介
在して接続され、第1および第2のウェル領域と第1お
よび第2のメモリトランジスタ群のソースとに所定の電
圧を印加するためのものである。
導体記憶装置では、各消去ブロックごとに独立したウェ
ルが形成され、各々のウェルには共通の電圧印加手段が
接続されている。それにより、消去動作時に、選択され
た消去ブロックが配置されるウェルと非選択の消去ブロ
ックが配置されるウェルとに対しそれぞれ異なる電圧を
印加することが可能となる。それにより、消去動作時に
非選択の消去ブロックにおけるメモリトランジスタに対
し上述のウェルディスターブがかかることを効果的に阻
止することが可能となる。
第2のウェル領域と第1および第2のメモリトランジス
タ群のソースとに接続される共通のウェル/ソースドラ
イバと、このウェル/ソースドライバに接続され第1ま
たは第2のウェル領域と第1または第2の消去ブロック
とを選択するウェル/ブロックデコーダと、ウェル/ソ
ースドライバに接続される共通のウェル/ソース電源と
を含むものであることが好ましい。
とにより、従来例と比べて回路構成を簡略化することが
可能となる。以下にその理由について説明する。前述の
ように、各消去ブロックごとに独立したウェルを形成す
ることにより、非選択の消去ブロック内のメモリトラン
ジスタのソースに消去阻止電圧(−1/2Vpp)を印
加する必要がなくなる。それにより、たとえば図8に示
されるソース電源51をウェル電源50で代用すること
が可能となる。その結果、ソース電源51を省略するこ
とができる。また、1つのウェル領域に対して1つの消
去ブロックが配置されるので、たとえば図8に示される
ウェルデコーダ71をブロックデコーダ70で代用でき
る。それにより、図8に示されるウェルデコーダ71を
省略することが可能となる。さらに、図8に示されるウ
ェルドライバ71でソース線ドライバ61を代用でき
る。それにより、図8に示されるソース線ドライバ61
を省略することが可能となる。以上のことより、不揮発
性半導体記憶装置の回路構成を従来例よりも簡略化する
ことが可能となる。そればかりでなく、上記の消去阻止
電圧を使用しなくて済むので、制御も容易となる。
に第3のウェル領域が形成され、この第3のウェル領域
上には第1および第2の消去ブロックと同様の構成を有
する欠陥救済のための冗長ブロックが形成されることが
好ましい。
クと同様の構成を有することにより、冗長ブロックに対
しても、上記のウェルディスターブがかかるのを効果的
に阻止できる。その結果、ウェルディスターブのかから
ない条件の下で消去ブロックと冗長ブロックとを置換え
ることが可能となる。
と第2のセレクトゲートトランジスタがそれぞれ形成さ
れ、第1と第2のメモリトランジスタ群の上方には該第
1と第2のメモリトランジスタ群内における複数のメモ
リトランジスタのドレインと接続される第1と第2の副
ビット線が絶縁層を介在してそれぞれ形成され、第1と
第2の副ビット線の上方には絶縁層を介在して主ビット
線が形成されることが好ましい。そして、主ビット線
は、第1のセレクトゲートトランジスタを介して第1の
副ビット線と接続され、第2のセレクトゲートトランジ
スタを介して第2の副ビット線と接続される。
トトランジスタがそれぞれ形成されることにより、この
第1と第2のセレクトゲートトランジスタによって主ビ
ット線と第1および第2の副ビット線との導通/遮断を
制御することが可能となる。それにより、消去動作時に
おける各消去ブロック内でのドレインディスターブを効
果的に阻止することが可能となる。
するとともにこの第1と第2のウェル領域をそれぞれ周
囲からも絶縁分離するための分離領域が第1と第2のウ
ェル領域の周囲に形成されることが好ましい。そして、
第1と第2のメモリトランジスタ群の上方には、好まし
くは、第1と第2のメモリトランジスタ群のソースと電
気的に接続される第1と第2のソース線が絶縁層を介在
してそれぞれ形成される。また、上記の分離領域上に
は、好ましくは、第1あるいは第2のソース線と接続さ
れ、第1あるいは第2のソース線の抵抗を低減するため
の補助ソース線が形成される。
周囲に分離領域を形成することにより、この分離領域の
上に補助ソース線を形成することが可能となる。この補
助ソース線は、第1あるいは第2のソース線のいずれか
に接続される。このような補助ソース線を設けることに
より、ソース線の抵抗を低減することが可能となる。
数のメモリトランジスタは、この複数のメモリトランジ
スタのフローティングゲート上に絶縁層を介在して形成
された第1のワード線を共有し、第1の消去ブロックは
第1のワード線を共有するすべてのメモリトランジスタ
を含むように第1のワード線の全長に沿って配置される
ことが好ましい。また、第2のメモリトランジスタ群内
の複数のメモリトランジスタは、この複数のメモリトラ
ンジスタのフローティングゲート上に絶縁層を介在して
形成された第2のワード線を共有し、第2の消去ブロッ
クは第2のワード線を共有するすべてのメモリトランジ
スタを含むように第2のワード線の全長に沿って配置さ
れることが好ましい。
ロックが第1あるいは第2のワード線の全長に沿って配
置されることにより、第1あるいは第2のワード線を共
有するすべてのメモリトランジスタを第1の消去ブロッ
クあるいは第2の消去ブロック内に含めることが可能と
なる。それにより、消去動作時に、第1あるいは第2の
ワード線により他の消去ブロックでディスターブが発生
するのを効果的に阻止することが可能となる。
いて図1〜図4を用いて説明する。図1は、この発明の
1つの実施の形態におけるDINOR型フラッシュメモ
リの消去動作に関与する回路を示すブロック図である。
リセルアレイ領域内には、複数のpウェル領域3が間隔
をあけて形成されている。そして、各々のpウェル領域
3内に消去ブロック26が1つずつ配置されている。各
々のpウェル領域3は、電気的に絶縁分離されている。
このように互いに絶縁分離されたpウェル領域3内に各
消去ブロック26を配置することにより、消去動作時の
ウェルディスターブを効果的に阻止することが可能とな
る。
線ドライバ60aに接続される。また、各消去ブロック
26内に配置される複数のメモリトランジスタのソース
に接続されるソース線が、スイッチ素子を介してウェル
/ソース線ドライバ60aに接続される。したがって、
このウェル/ソース線ドライバ60aは、図8に示され
るソース線ドライバとしての機能をも併せ持つこととな
る。それにより、図8に示されるソース線ドライバ61
あるいはウェルドライバ60のいずれかを省略すること
が可能となる。
ル/ソース電源50aおよびウェル/ブロックデコーダ
70aに接続される。ウェル/ソース電源50aは、ウ
ェル電源とソース電源としての機能を併せ持ち、pウェ
ル領域3あるいは上記のソース線に印加する所定の電圧
を発生する。ウェル/ブロックデコーダ70aは、各消
去ブロック26あるいは各pウェル領域3を選択する機
能を有するものである。
る従来例と比較して回路構成を簡略化することが可能と
なる。
に示される複数個の消去ブロック26のうちの1つを、
そのまま欠陥救済のための冗長ブロックとして用いるこ
とができる。つまり、各消去ブロック26と冗長ブロッ
クとを全く等価な構成とすることができる。それによ
り、ディスターブなどの諸特性が均一な条件の下で、各
消去ブロック26と冗長ブロックとの置換えを行なうこ
とが可能となる。
係るフラッシュメモリの具体的な構造について詳しく説
明する。図2は、この発明の1つの実施の形態における
フラッシュメモリの部分平面図である。図3は、図2に
おけるIII−III線に沿う断面図である。
板1の主表面にはnウェル領域2が形成される。このn
ウェル領域2はフラッシュメモリのメモリセルアレイ領
域内に形成される。nウェル領域2の表面には間隔をあ
けてpウェル領域3が形成される。このpウェル領域3
の周囲には分離酸化膜6が形成されている。この分離酸
化膜6により、各々のpウェル領域3が絶縁分離され
る。なお、この分離酸化膜6の代わりに、分離用のトレ
ンチを形成してもよい。それにより、分離幅を縮小する
ことが可能となる。なお、上記のpウェル領域3は、通
常の熱拡散により形成してもよいが、200keV以上
の高エネルギで不純物を注入することにより形成しても
よい。それにより、熱拡散によってpウェル領域3を形
成する場合に比べ、pウェル領域3間の微細な分離が可
能となる。
トランジスタが形成される。このセレクトゲートトラン
ジスタは、セレクトゲート12と、n型不純物領域15
a,15bを備える。そして、この場合であれば、pウ
ェル領域3の両端に設けられる。この2つのセレクトゲ
ートトランジスタ間には、1対の分離酸化膜6が形成さ
れ、この1対の分離酸化膜6間に複数のメモリトランジ
スタ11が形成される。
ロック内に複数個配置され、メモリトランジスタ群を形
成する。そして、このメモリトランジスタ群により1つ
の消去ブロックが構成される。メモリトランジスタ11
の上方には、層間絶縁層13aを介在して副ビット線1
9a,19bが形成される。この副ビット線19a,1
9bは、コンタクトホール18を介して各メモリトラン
ジスタ11のドレイン4と接続される。また、副ビット
線19a,19bは、セレクトゲートトランジスタの一
方のn型不純物領域15bともコンタクトホール17を
介して接続される。
間絶縁層13bが形成される。この層間絶縁層13b上
には、たとえばAlを含む金属などからなる、配線層2
1,22,27,ソース線20および補助ソース線20
aが形成される。配線層21はセレクトゲート12に接
続され、ソース線20はメモリトランジスタ11のソー
ス5に接続され、配線層22はメモリトランジスタ11
のコントロールゲート(ワード線)10に接続される。
なお、補助ソース線20aは、分離酸化膜6の上方に形
成され、所定のソース線20に接続される。この補助ソ
ース線20aを有することにより、ソース線20の抵抗
を低減することが可能となる。
20および補助ソース線20aを覆うように層間絶縁層
13cが形成される。この層間絶縁層13c上には主ビ
ット線24が形成される。この主ビット線24は、たと
えばAlを含む金属などにより構成される。主ビット線
24は、コンタクトホール23,配線層27およびコン
タクトホール16を介してセレクトゲートトランジスタ
の他方のn型不純物領域15aに接続される。コンタク
トホール16は層間絶縁層13a,13bを貫通して設
けられ、その内部にはプラグ電極25が形成される。コ
ンタクトホール23は、層間絶縁層13cを貫通して配
線層27に到達するように設けられる。主ビット線24
を覆うように絶縁層14が形成される。
係るフラッシュメモリの消去動作について図4を用いて
説明する。図4は、この発明に係るフラッシュメモリの
消去動作を説明するための概念図である。
モリトランジスタ11aの消去時に、非選択消去ブロッ
ク内のメモリトランジスタ11bにおけるコントロール
ゲート10bと,ソース5bと,ドレイン4bとメモリ
トランジスタ11bが形成されるpウェル領域3とにそ
れぞれ0Vが印加されている。このように、非選択消去
ブロックが配置されるpウェル領域3の電位が0Vに固
定されることにより、フラッシュメモリの消去動作時
に、非選択消去ブロックにおけるウェルディスターブを
阻止することが可能となる。なお、非選択消去ブロック
内におけるメモリトランジスタ11bのコントロールゲ
ート10b,ソース5b,ドレイン4bおよびpウェル
領域3をオープン状態としてもよい。
ラッシュメモリのさらなる特徴部分について説明する。
上記のようにウェルディスターブを阻止できることに加
えて、本発明に係るフラッシュメモリでは、消去動作時
に、非選択消去ブロックにおけるドレインディスターブ
およびワード線によるディスターブをも阻止することが
可能となる。
る。図3に示されるように、主ビット線24は、セレク
トゲートトランジスタを介在して副ビット線19aおよ
び19bと接続される。したがって、セレクトゲートト
ランジスタによって、主ビット線24と副ビット線19
a,19bとの間の導通/遮断が制御される。それによ
り、このセレクトゲートトランジスタによって、非選択
消去ブロックを主ビット線24に対して電気的に分離す
ることが可能となる。それにより、消去動作時に、非選
択消去ブロックにおけるドレインディスターブを阻止す
ることが可能となる。
ルゲート(ワード線)10は、主ビット線24と交差す
る方向に延在する。つまり、図1における消去ブロック
26の長手方向と平行な方向にワード線が延在すること
となる。このとき、ワード線の全長にわたって消去ブロ
ック26が配置されることが好ましい。すなわち、1本
のワード線を共有する複数個のメモリトランジスタをす
べて1つの消去ブロック26内に含むように消去ブロッ
ク26が規定されることが好ましい。それにより、消去
動作時に、非選択消去ブロック内におけるワード線によ
るディスターブを効果的に阻止することが可能となる。
シュメモリの消去動作時において、各消去ブロックをほ
ぼ完全に電気的に分離することが可能となる。それによ
り、信頼性の高いフラッシュメモリが得られる。
ば、各消去ブロックごとに独立したウェルを形成するよ
うにしたので、非選択消去ブロックにおける消去動作時
のウェルディスターブを阻止することが可能となる。そ
れにより、消去動作に起因する誤動作(誤消去)を効果
的に阻止でき、信頼性の高い不揮発性半導体記憶装置が
得られる。また、上記のように各消去ブロックごとにウ
ェルを形成することにより、従来例よりも消去動作に関
与する回路構成を簡略化することが可能となる。それに
より、消去動作に関与する回路の占有面積を低減するこ
とが可能となる。さらに、セレクトゲートトランジスタ
を設け、かつワード線の全長にわたって消去ブロックを
延在させることにより、消去動作時に、非選択消去ブロ
ックにおけるドレインディスターブおよびワード線によ
るディスターブをも効果的に阻止することが可能とな
る。さらに、消去ブロックごとにウェルを形成すること
により、消去ブロックと冗長ブロックとを全く等価な構
成にすることが可能となる。それにより、ディスターブ
などの諸特性がほぼ均一な条件の下で消去ブロックと冗
長ブロックとの置換を行なうことが可能となる。さら
に、各々の消去ブロックが形成されるウェル領域間を分
離する分離領域を形成した場合には、この分離領域上の
領域に補助ソース線を形成することが可能となる。それ
により、ソース線の抵抗低減が可能となり、不揮発性半
導体記憶装置の性能を向上させることも可能となる。
OR型フラッシュメモリの消去動作に関与する回路を示
すブロック図である。
OR型フラッシュメモリの部分平面図である。
である。
リの消去動作を説明するための概念図である。
リトランジスタを示す断面図である。
状態とプログラム状態とを示すグラフである。
リのプログラム動作を示す概念図である。(b)は従来
のDINOR型フラッシュメモリの消去動作を説明する
ための概念図である。
状態に関与する回路を示すブロック図である。
るための概念図である。
ウェル領域、4a,4b,4 ドレイン、5a,5b,
5 ソース、6 分離酸化膜、7a,7b,7トンネル
絶縁膜、8a,8b,8 フローティングゲート、9
a,9b,9,13a,13b,13c 層間絶縁層、
10a,10b,10 コントロールゲート(ワード
線)、11a,11b,11 メモリトランジスタ(メ
モリセル)、12 セレクトゲート、14 絶縁層、1
5a,15b n型不純物領域、16,17,18,2
3 コンタクトホール、19a,19b 副ビット線、
20ソース線、20a 補助ソース線、21,22,2
7 配線層、24 主ビット線、25 プラグ電極、2
6 消去ブロック、50 ウェル電源、50a ウェル
/ソース電源、51 ソース電源、60 ウェルドライ
バ、60a ウェル/ソース線ドライバ、61 ソース
線ドライバ、70 ブロックデコーダ、70a ウェル
/ブロックデコーダ、71 ウェルデコーダ。
Claims (6)
- 【請求項1】 フローティングゲート,ソースおよびド
レインを含み半導体基板の主表面におけるメモリセルア
レイ領域上に形成された複数のメモリトランジスタを有
し、前記半導体基板から前記フローティングゲートに電
子が注入されることにより消去動作が行なわれ、前記フ
ローティングゲートから前記半導体基板内に電子が引抜
かれることによりプログラム動作が行なわれる不揮発性
半導体記憶装置であって、 前記メモリセルアレイ領域内に間隔をあけて形成された
第1と第2のウェル領域と、 前記第1のウェル領域上に形成された第1のメモリトラ
ンジスタ群により構成される第1の消去ブロックと、 前記第2のウェル領域上に形成された第2のメモリトラ
ンジスタ群により構成される第2の消去ブロックと、 前記第1と第2のウェル領域と接続され、かつ前記第1
のメモリトランジスタ群のソースと前記第2のメモリト
ランジスタ群のソースとにスイッチ手段を介在して接続
され、前記第1および第2のウェル領域と前記第1およ
び第2のメモリトランジスタ群のソースとに所定の電圧
を印加するための共通の電圧印加手段と、を備えた不揮
発性半導体記憶装置。 - 【請求項2】 前記電圧印加手段は、前記第1および第
2のウェル領域と前記第1および第2のメモリトランジ
スタ群のソースとに接続される共通のウェル/ソースド
ライバと、前記ウェル/ソースドライバに接続され前記
第1または第2のウェル領域と前記第1または第2の消
去ブロックとを選択する共通のウェル/ブロックデコー
ダと、前記ウェル/ソースドライバに接続される共通の
ウェル/ソース電源とを含む、請求項1に記載の不揮発
性半導体記憶装置。 - 【請求項3】 前記メモリセルアレイ領域内には、さら
に第3のウェル領域が形成され、 前記第3のウェル領域上には、前記第1および第2の消
去ブロックと同様の構成を有する欠陥救済のための冗長
ブロックが形成される、請求項1に記載の不揮発性半導
体記憶装置。 - 【請求項4】 前記第1と第2のウェル領域上には第1
と第2のセレクトゲートトランジスタが形成され、 前記第1と第2のメモリトランジスタ群の上方には該第
1と第2のメモリトランジスタ群内における複数の前記
メモリトランジスタのドレインと接続される第1と第2
の副ビット線が絶縁層を介在してそれぞれ形成され、 前記第1と第2の副ビット線の上方には絶縁層を介在し
て主ビット線が形成され、 前記主ビット線は、前記第1のセレクトゲートトランジ
スタを介して前記第1の副ビット線と接続され、前記第
2のセレクトゲートトランジスタを介して前記第2の副
ビット線と接続される、請求項1に記載の不揮発性半導
体記憶装置。 - 【請求項5】 前記第1と第2のウェル領域を絶縁分離
するとともに該第1と第2のウェル領域をそれぞれ周囲
からも絶縁分離するための分離領域が前記第1と第2の
ウェル領域の周囲に形成され、 前記第1と第2のメモリトランジスタ群の上方には、前
記第1と第2のメモリトランジスタ群のソースと電気的
に接続される第1と第2のソース線が絶縁層を介在して
それぞれ形成され、 前記分離領域上には、前記第1あるいは第2のソース線
と接続され該第1あるいは第2のソース線の抵抗を低減
するための補助ソース線が形成される、請求項1に記載
の不揮発性半導体記憶装置。 - 【請求項6】 前記第1のメモリトランジスタ群内の複
数の前記メモリトランジスタは、該複数のメモリトラン
ジスタの前記フローティングゲート上に絶縁層を介在し
て形成された第1のワード線を共有し、 前記第1の消去ブロックは、前記第1のワード線を共有
するすべての前記メモリトランジスタを含むように前記
第1のワード線の全長に沿って配置され、 前記第2のメモリトランジスタ群内の複数の前記メモリ
トランジスタは、該複数のメモリトランジスタの前記フ
ローティングゲート上に絶縁層を介在して形成された第
2のワード線を共有し、 前記第2の消去ブロックは、前記第2のワード線を共有
するすべての前記メモリトランジスタを含むように前記
第2のワード線の全長に沿って配置される、請求項1に
記載の不揮発性半導体記憶装置。
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