KR20090006174A - 메모리 디바이스들을 소거하고 메모리 디바이스를 멀티 레벨로 프로그램하기 위한 방법들 - Google Patents
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Abstract
메모리(150)는 절연 영역(170)에 의해 제 2 전하 저장 영역(164B)으로부터 이격되어 있는 제 1 전하 저장 영역(164A)을 포함한다. 메모리(150)의 적어도 하나이 전하 저장 영역을 소거하기 위해 전자들이 전하 저장 영역들(164A, 164B)중 적어도 하나로부터 기판(154) 내로 파울러 노드하임(FN) 터널링되는 메모리(150) 소거 기술들이 개시된다. 단일 전하 저장 영역을 다수의 다른 레벨들 또는 상태들로 프로그램하기 위한 다른 기술들이 제공된다.
플래시 메모리 셀, 파울러 노드 하임, 듀얼 비트, 절연 영역, 멀티 레벨
Description
본 발명은 일반적으로 메모리 디바이스들에 관한 것으로서, 특히 듀얼 비트 메모리 디바이스를 소거 및 프로그래밍하기 위한 기술에 관한 것이다.
플래시 메모리는 동작 전력이 없을 때에도 자신의 데이터를 보유할 수 있는 타입의 전자 메모리 매체이다. 플래시 메모리는 (전형적인 플래시 메모리 디바이스들에 대해 최대 백만 기록 사이클이 될 수 있는) 자신의 유용한 수명 동안 프로그램, 소거 및 재프로그램될 수 있다. 플래시 메모리는 많은 소비자의 상업적 그리고 기타 애플리케이션들에 있어서 신뢰성있고 소형이며 저렴한 비휘발성 메모리로서 점점 더 대중적이 되고 있다. 전자 디바이스들이 점점 작아짐에 따라, 플래시 메모리 유닛과 같은 집적 회로 메모리 셀 상의 단위 면적당 저장될 수 있는 데이터의 양을 증가시키는 것이 바람직하게 되었다.
종래 기술의 하나의 플래시 메모리 기술은 2개의 데이터 비트를 저장할 수 있는 전하 트래핑 유전체 셀을 이용하는 메모리 셀에 기초한다. 최근에, 비휘발성 메모리 설계자들은 단일 실리콘 질화물층 내에 전하를 저장하기 위한 2개의 전하 저장 영역들을 이용하는 메모리 회로들을 설계하였다. 이러한 타입의 비휘발성 메모리 디바이스는 듀얼 비트 플래시 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)으로서 알려져있으며, 이는 미국 캘리포니아주 서니베일에 소재하는 Spansion, Inc.로부터 MIRRORBITTM의 상표로 입수할 수 있다. 이러한 구성에서, 제 1 비트는 실리콘 질화물층의 한 측의 제 1 전하 저장 영역을 이용하여 저장될 수 있고, 제 2 비트는 동일한 실리콘 질화물층의 다른 측의 제 2 전하 저장 영역을 이용하여 저장될 수 있다. 예를 들어, 왼쪽 비트 및 오른쪽 비트는 각 메모리 셀의 왼쪽 영역 및 오른쪽 영역 근처의 실리콘 질화물층의 물리적으로 다른 영역들에 각각 저장될 수 있다. 통상의 EEPROM 셀과 비교하여, 듀얼 비트 메모리 셀은 동일한 크기의 메모리 어레이 내에 두배의 많은 정보를 저장할 수 있다.
이러한 듀얼 비트 메모리 셀은 열 전자 주입 기술들을 이용하여 프로그램될 수 있다. 도 1은 채널 열 전자(CHE) 주입 프로그램 동작 동안의 통상의 듀얼 비트 메모리 셀(50)의 단면도이다. 메모리 셀(50)은 통상의 EEPROM 메모리 디바이스 보다 2배의 저장 용량을 가능하게 하는 듀얼 비트(비트 1, 비트 2) 아키텍쳐를 갖는다. 메모리 셀(50)은 산화물-질화물-산화물(ONO) 스택(62-64) 및 게이트(68)를 포함하며, 이 게이트(68)는 기판(54) 내에 존재하는 제 1 매립 접합 영역(60)과 제 2 매립 접합 영역(61) 사이에 배치된다. 나타낸 실시예에서, 기판(54)은 P 타입 반도체 기판(54)으로서, 메모리 셀(50)과의 자기 정렬에 의해 자신 내에 형성되는 제 1 매립 접합 영역(60)과 제 2 매립 접합 영역(61)을 갖는다. 제 1 매립 접합 영 역(60)과 제 2 매립 접합 영역(61)은 각각 N+ 반도체 물질로부터 형성된다. 제 1 절연층(62), 전하 저장층(64) 및 제 2 절연층(66)은 산화물-질화물-산화물(ONO) 구성을 이용하여 구현될 수 있다. 이 경우, 전하를 보유할 수 있는 질화물 전하 저장층(64)은 2개의 산화물 절연층들(62, 66) 사이에 끼워넣어진다. 제 1 절연층(62)은 기판(54) 위에 배치되고, 실리콘 이산화물 또는 질화물 전하 저장층(64)은 제 1 절연층(62) 위에 배치되고, 제 2 절연층(66)은 전하 저장층(64) 위에 배치되며, 그리고 폴리실리콘 제어 게이트(68)가 제 2 절연층(66) 위에 배치된다. 동작가능한 메모리 디바이스를 제조하기 위해, 제 1 금속 실리사이드 컨택(미도시)이 기판(54) 위에 배치될 수 있고, 제어 게이트(68)는 제 2 금속 실리사이드 컨택(미도시)에 의해 캡핑(capping)될 수 있다.
메모리 셀(50)은 2개의 데이터 비트들, 즉 원(비트 1)에 의해 나타낸 왼쪽 비트 및 원(비트 2)에 의해 나타낸 오른쪽 비트를 저장할 수 있다. 실제로, 메모리 셀(50)은 일반적으로 대칭적이기 때문에, 제 1 매립 접합 영역(60)과 제 2 매립 접합 영역(61)은 서로 바뀔 수 있다. 이러한 점에 있어서, 제 1 매립 접합 영역(60)은 오른쪽 비트(비트 2)에 대해 소스 영역으로서 기능하고, 제 2 매립 접합 영역(61)은 오른쪽 비트(비트 2)에 대해 드레인 영역으로서 기능한다. 반대로, 제 2 매립 접합 영역(61)은 왼쪽 비트(비트 1)에 대해 소스 영역으로서 기능하고, 제 1 매립 접합 영역(60)은 왼쪽 비트(비트 1)에 대해 드레인 영역으로서 기능한다. 디바이스가 기능하는 동안 누설(leakage)을 막기 위해, 제어 게이트(68)와 기판(54) 간에 임계 전압이 존재한다.
도 1에 나타낸 바와 같이, 종종 채널 열 전자(CHE) 주입이라 일컬어지는 예시적인 프로그래밍 프로세스를 이용하여 미러 비트 셀(mirror-bit cell)(50)의 전하 저장층(64)의 비트 2를 프로그램할 수 있다. 이러한 예시적인 구현에서, 메모리 셀(50)의 비트 2는 소스(60)를 중성 전압(예를 들어, 약 0V)으로 접지 또는 플로팅시키고, 드레인(61)에 비교적 높은 전압을 인가(예를 들어, 드레인(61)에 3.5V 내지 5.5V의 전압을 인가)하며, 그리고 게이트(68)에 비교적 높은 전압(약 7 내지 10V)을 인가함으로써 프로그램될 수 있다. 드레인(61)을 소스(60)에 비해 더 높은 전압으로 설정하게 되면, 소스(60)로부터 드레인(61)으로 전자들을 가속시키는 측면 전계(lateral field)를 생성한다. 게이트(68)를 비교적 높은 전압으로 설정하게 되면, 강한 수직 전계를 일으키게 된다. 전자들이 드레인 영역(61) 근처에서 충분한 에너지를 얻게 되면, 이러한 강한 수직 전계는 전자들을 터널 산화물층(62)을 가로질러 질화물 전하 저장층(64)의 비트 2 내로 끌어당긴다. 이후, 이러한 전자들은 전하 저장층(64) 내에 트랩된다(예를 들어, 전하는 질화물(절연물) 내에 트랩되어, 움직이지 않는다). (비트 2에서의) 드레인(61) 영역 근처에서의 국부화된 전하의 부재(absence)는 논리 1로서 해석될 수 있고, (비트 2에서의) 드레인(61) 영역 근처에서의 국부화된 전하의 존재는 논리 0으로서 해석될 수 있으며, (그 반대의 경우도 가능하다). 유념할 사항으로서, 하기의 예에서, 비록 매립 접합 영역들(60, 61)이 소스(60) 및 드레인(61)으로서 지칭될 수 있지만, 이러한 매립 접합 영역들(60, 61) 상에서의 바이어스 전압들을 스위칭함으로써 이들이 반대로 바이어스된 다면, 이러한 매립 접합 영역들(60, 61)은 각각 드레인 및 소스로서도 기능할 수 있다. 이에 의해, 전하는 전하 저장층(64)의 다른 측 상의 비트 1에 저장되거나 (저장되지 않을 수 있다).
상기 주목한 바와 같이, 메모리 셀은 2개의 비트들(비트 1, 비트 2)을 저장할 수 있다. 전하 저장층(164)의 오른쪽 측의 전하 저장 영역(이하 "프로그램된 셀" 또는 "정상 비트 2"라 한다)이 얼마간의 전자들을 저장하도록 프로그램되고, 왼쪽 측의 전하 저장 영역(이하 "프로그램되지 않은 셀" 또는 "상보 비트 1"이라 한다)이 프로그램되지 않을 때, 상보 비트 1의 임계 전압(VT)이 교란(disturb)될 수 있다. 정상 비트 2가 프로그램될 때, 상보 비트 1이 프로그램되지 않음(전자들을 저장하지 않음)에도 불구하고, 상보 비트 1의 임계 전압(VT)은 풀업되거나 증가할 것이다. 다시 말해, 정상 비트 2가 프로그램되기 때문에, 상보 비트 1의 임계 전압(VT)은 약간 시프트된다(예를 들어, 약간 증가한다). 이러한 현상은 종종 "상보 비트 1 교란(complimentary bit 1 distrubance)"이라 지칭된다. 이러한 교란은 정상 비트 2와 상보 비트 1 간의 임계 전압(VT) 윈도우(window)를 (예를 들어, 약 2V로) 제한하고, 더 증가하지 않게 한다.
상보 비트 1 교란은 프로그램된 셀(예를 들어, 정상 비트 2)과 프로그램되지 않은 셀(예를 들어, 프로그램되지 않은 상보 비트 1) 간의 VT 차이 또는 "윈도우"를 약 2V로 효율적으로 제한한다. 또한, 정상 비트를 훨씬 더 높은 VT 레벨로 프로그램 하게 되면, 단지 상보 비트 VT 만을 더 높게 할 뿐, 두 비트들 간의 VT 차이는 더 증가시키지 않는다. 이러한 상보 비트 교란은 다수의 다른 레벨들로 프로그램될 수 있는 멀티 레벨 셀을 구현하는 것을 어렵게 하거나 불가능하게 한다. 이러한 문제점을 없애는 것이 바람직하다.
도 2는 대역간 채널 열 정공(CHH) 소거 동작(band-to-band channel hot hole (CHH) erasing operation) 동안의 통상의 듀얼 비트 메모리 셀(50)의 구조의 단면도이다. 메모리 셀(50)의 비트 2를 소거하기 위해, 중간의 양의 바이어스 전압(예를 들어, 4 내지 7V)이 드레인에 인가될 수 있고, 소스(60)는 접지되거나 플로팅되며, 비교적 높은 음의 바이어스 전압(예를 들어, -5 내지 -9V)이 게이트(68)에 인가될 수 있다. 이러한 방식으로 게이트(68) 및 드레인(61)을 바이어싱하게 되면, 대역간에 정공을 발생시켜, 드레인(61) 영역으로부터 게이트(68) 쪽으로 주입되게 한다. 정공들은, 드레인(61) 근처에 위치하는 전하 저장 영역(64)의 일부분 내의 비트 2에 트랩된 전자들을 재결합시킨다(예를 들어, 중성화(neutralize)시킨다). 이는 비트 2를 효과적으로 소거한다. 유사하게, 비트 1은 드레인(61) 및 소스(60)에 인가된 바이어스 전압들을 바꿈으로써 소거될 수 있다(예를 들어, 중간의 양의 전압(예를 들어, 4 내지 7V)이 소스(60)에 인가될 수 있고, 드레인(61)은 접지되거나 플로팅되며, 그리고 비교적 높은 음의 바이어스 전압(예를 들어, -5 내지 -9V)이 게이트(68)에 인가될 수 있다). 이러한 방식으로 게이트(68) 및 소스(60)를 바이어싱하게 되면, 대역간에 정공을 발생시켜, 소스(60) 영역으로부터 게이트(68) 쪽으로 주입되게 한다. 정공들은, 소스(60) 근처에 위치하는 전하 저장 영역(64)의 일부분 내의 비트 1에 트랩된 전자들을 재결합시킨다(예를 들어, 중성화시킨다). 이는 비트 1을 효과적으로 소거한다.
이러한 향상들에도 불구하고, 듀얼 비트 메모리 셀을 소거 그리고/또는 프로그램하기 위한 개선된 기술들을 제공하는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 특징들 및 특성들은 첨부 도면들 및 발명의 배경 기술과 관련하여 설명되는 하기의 상세한 설명 및 첨부된 청구항으로부터 명백해질 것이다.
메모리를 소거하고 프로그램하기 위한 기술들이 제공된다.
일 실시예에 따르면, 절연 영역에 의해 제 2 전하 저장 영역으로부터 이격되어 있는 제 1 전하 저장 영역을 포함하는 메모리를 소거하기 위한 기술들이 제공된다. 전자들은 전하 저장 영역들중 적어도 하나로부터 기판 내로 터널링되어, 그 적어도 하나의 전하 저장 영역을 소거한다. 전하 저장 영역들은 절연 영역에 의해 물리적으로 그리고 전기적으로 분리될 수 있다.
다른 실시예에 따르면, 단일 저장 저장 영역을 다수의 다른 레벨들 또는 상태들로 프로그램하기 위한 기술들이 제공된다.
이하, 본 발명은 도면들과 관련하여 설명되며, 도면들에서 동일한 부호들은 같은 셀들을 나타낸다.
도 1은 채널 열 전자(CHE) 주입 프로그래밍 동작 동안 통상의 듀얼 비트 메 모리 셀의 단면도이다.
도 2는 대역간 채널 열 정공(CHH) 소거 동작 동안의 통상의 듀얼 비트 메모리셀의 구조의 단면도이다.
도 3은 본 발명의 예시적인 실시예에 따른 듀얼 비트 메모리 셀의 일부의 단면도이다.
도 4는 메모리 셀 어레이 내에 배열된 복수의 듀얼 비트 메모리 셀들의 단순화된 다이어그램이다.
도 5는 본 발명의 예시적인 실시예에 따른 파울러 노드하임(FN) 소거 동작을 도시하는 듀얼 비트 메모리 셀의 일부분의 단면도이다.
본 발명의 하기의 상세한 설명은 단지 예시적인 것으로서, 본 발명 또는 본 발명의 응용 및 용도를 제한하는 것으로 의도되지 않는다. 또한, 이전의 발명의 배경 기술 또는 하기의 발명의 상세한 설명에서 제시되는 어떠한 이론에 의해 구속되고자 하는 어떠한 의도도 없다.
도 3은 본 발명의 예시적인 실시예에 따른 듀얼 비트 메모리 셀(150)의 일부의 단면도이다. 미러 비트 메모리 셀(150)은 메모리 디바이스(150)와의 자기 정렬에 의해 그 내에 제 1 매립 접합 영역(160) 및 제 2 매립 접합 영역(161)이 형성되어 있는 기판(154)과, 기판(154) 위에 배치되는 제 1 절연층(162)과, 각각 제 1 절연층(162) 위에 배치되는 한 쌍의 전하 저장층들(164A, 164B)과, 전하 저장 영역들(164A, 164B) 사이에 배치되는 절연 영역(170)과, 전하 저장 영역들(164A, 164B) 및 절연 영역(170) 위에 배치되는 제 2 절연층(166)과, 그리고 제 2 절연층(166) 위에 배치되는 제어 게이트(168)를 포함한다. 제 1 금속 실리사이드 컨택(미도시)이 기판(154) 위에 배치될 수 있고, 제어 게이트(166)는 제 2 금속 실리사이드 컨택(미도시)에 의해 캡핑될 수 있다.
전하 저장 영역들(164A, 164B)은, 예를 들어 제 1 절연층(162)과 제 2 절연층(166) 사이에 배치된다. 전하 저장 영역들(164A, 164B)은 이들 사이에 배치된 절연 영역(170)에 의해 물리적으로 그리고 전기적으로 분리된다. 하나의 구현에 있어서, 제어 게이트(168)는 폴리실리콘으로 이루어질 수 있고, 전하 저장 영역들(164A, 164B)은 실리콘이 풍부한 질화물(silicon-rich nitride), 폴리실리콘 또는 다른 동등한 전하 트랩핑 물질들로 이루어질 수 있으며, 그리고 절연 영역(170)은, 예를 들어 산화물로 이루어질 수 있다. 따라서, 기판(154)과 제어 게이트(168) 간의 유전체 스택은, 예를 들어 산화물-실리콘이 풍부한 질화물-산화물(ORO) 스택, 산화물-폴리실리콘-산화물(OPO) 스택, 또는 산화물-실리콘이 풍부한 질화물-폴리-실리콘이 풍부한 질화물-산화물(ORPRO) 스택 등을 포함할 수 있다.
절연 영역(170)에 의해 전하 저장 영역들(164A, 164B)을 물리적으로 분리함으로써, 프로그램된 셀(예를 들어, 전자 저장 영역(164B)에서의 정상 비트 2)과 프로그램되지 않은 셀(예를 들어, 전하 저장 영역(164A)에서의 프로그램되지 않은 상보 비트 1) 간의 임계 전압(VT) 윈도우의 크기를 확대 또는 증가시킬 수 있다. 이에 의해, 상보 비트 1 교란 문제가 상당히 감소되고 실질적으로 제거될 수 있게 된다. 이를 테면, 도 1의 메모리 셀 아키텍쳐(50)와 대조적으로, 도 3의 메모리 셀 아키텍쳐(150)는 프로그램된 셀(예를 들어, 정상 비트 2)과 프로그램되지 않은 셀(예를 들어, 프로그램되지 않는 상보 비트 1) 간의 VT 윈도우를 약 4.5V 또는 그 이상으로 증가시킬 수 있다.
도 3의 메모리 셀 아키텍쳐(150)에서 상보 비트 1 교란이 더 이상 문제가 되지 않기 때문에, 이 메모리 셀(150)은 다수의 레벨들로 프로그램될 수 있다. 다시 말해, 메모리 셀(150)은 멀티 레벨 셀(multi-level cell)(MLC)이다. 프로그램된 셀(예를 들어, 정상 비트 2)과 프로그램되지 않은 셀(예를 들어, 프로그램되지 않는 상보 비트 1) 간의 보다 넓은 VT 윈도우에 의해, 중간 상태들이 제공될 수 있게 된다. 예를 들어, 프로그램된 셀(예를 들어, 정상 비트 2)이 5V로 프로그램되면, VT 프로그램되지 않은 셀(예를 들어, 프로그램되지 않은 상보 비트 1)은 0V에 매우 가깝게 유지될 것이다. 이와 같이, 어떠한 셀은 다른 레벨들, 예를 들어 2V, 3V, 4V 또는 5V로 프로그램될 수 있다. 이러한 서로 다른 레벨들은 각각의 전하 저장 영역에 다른 상태들이 저장될 수 있게 한다. 이를 테면, 보다 큰 VT 윈도우는 2개의 비트들이 정상 비트 2에 저장될 수 있게 하고, 다른 2개의 비트들이 상보 비트 1에 저장될 수 있게 함으로써, 단일 메모리 셀(150)에 4개의 비트들이 저장될 수 있게 된다. 도 3에는 단일의 듀얼 비트 메모리 셀(150)을 나타내었지만, 도 4와 관련하여 하기에서 설명되는 바와 같이, 임의의 적절한 수의 듀얼 비트 메모리 셀들(150)을 이용하여 메모리 어레이를 형성할 수 있다는 것을 유념해야 한다.
도 4는 통상의 어레이 아키텍쳐(200)에 따라 배열된 복수의 듀얼 비트 메모리 셀들의 단순화된 다이어그램이다(실제의 어레이 아키텍쳐는 수천개의 듀얼 비트 메모리 셀들(50)을 포함할 수 있다). 어레이 아키텍쳐(200)는 상기 설명한 바와 가이 반도체 기판 내에 형성되는 다수의 매립 비트 라인들을 포함한다. 도 4는 3개의 매립 비트 라인들(202, 204 및 206)을 도시하는 바, 이들 각각은 어레이 아키텍쳐(200)의 메모리 셀들에 대한 드레인 또는 소스로서 기능할 수 있다. 어레이 아키텍쳐(200)는 또한 다수의 워드 라인들을 포함하는 바, 이들은 메모리 셀들의 게이트 전압을 제어하는 데에 이용된다. 도 4는 4개의 워드 라인들(208, 210, 212 및 214)을 도시하는바, 이들은 일반적으로 비트 라인들과 교차 패턴을 형성한다. 비록 도 3에 나타내지는 않았지만, ORO 또는 OPO 스택과 같은 전하 저장층이 비트 라인들과 워드 라인들 사이에 존재한다. 도 4의 대시선들은 어레이 아키텍쳐(200) 내의 2개의 듀얼 비트 메모리 셀들, 즉 제 1 셀(216) 및 제 2 셀(218)을 나타낸다. 특히, 비트 라인(204)은 제 1 셀(216) 및 제 2 셀(218)에 의해 공유된다. 어레이 아키텍쳐(200)는 가상 접지 아키텍쳐로서 알려져있는데, 그 이유는 임의의 선택된 비트 라인에 접지 전위가 인가될 수 있고, 어떠한 비트 라인들도 고정된 접지 전위를 가질 필요가 없기 때문이다.
어레이 아키텍쳐(200)에 대한 제어 논리 및 회로(미도시)는, 프로그래밍, 판독, 소거 및 소프트 프로그래밍과 같은 통상의 플래시 메모리 동작들 동안, 메모리 셀들의 선택, 워드 라인들(208, 210, 212, 214)로의 전압의 인가, 및 비트 라인들(202, 204, 206)로의 전압의 인가를 제어한다. 비트 라인 컨택들(미도시)을 이용 하여 비트 라인들(202, 204, 206)에 전압이 가해진다. 도 4는 3개의 전도성 금속 라인들(220, 222 및 224) 및 3개의 비트 라인 컨택들(226, 228 및 230)을 도시한다. 소정의 비트 라인에 있어서, 매 16개의 워드 라인들 마다 한번씩 비트 라인 컨택이 이용되는데, 이는 비트 라인들의 저항이 매우 높기 때문이다.
FN 소거 동작
도 5는 본 발명의 예시적인 실시예에 따른 파울러 노드하임(FN) 소거 동작을 도시하는 듀얼 비트 메모리 셀의 일부분의 단면도이다.
FN 소거 동작을 인에이블시키기 위해, 셀(150)의 전자 저장 영역들(164A, 164B)은 실리콘이 풍부한 질화물 또는 유사한 물질(예를 들어, 폴리실리콘)을 포함한다. FN 소거 동작의 일 실시예에 따르면, 기판(154)을 접지시키고, 소스(160) 및 드레인(161)을 플로팅시킨 다음, 제어 게이트(168)에 높은 음 전압을 인가함으로써 스택을 통해 강한 수직 전계가 야기될 수 있다. 대안적인 실시예에 따르면, 게이트(168)에 비교적 높은 음의 바이어스 전압(예를 들어, -8 내지 -10V)을 인가하고, 기판(154)에 양의 바이어스 전압을 인가함으로써, 강한 수직 전계가 생성될 수 있다.
강한 수직 전계가 발생되면, 전자 저장 영역들(164A, 164B)에 트랩된 전자들은 이러한 전자 저장 영역들(164A, 164B)로부터 기판(154) 내로 배출되거나 밀려나옴으로써, 메모리 셀(150)이 소거될 수 있게 한다. 실리콘이 풍부한 질화물과 같은 물질들을 이용하게 되면, FN 소거 동작이 수행될 수 있게 하는데, 그 이유는 전자들이 고정되어 이동성을 덜 갖는 다른 물질들(예를 들어, 질화물)과 비교하여, 전 자들이 더 적은 전하 트랩 밀도를 갖게 됨으로써 이러한 물질들 내에서 더 이동성을 갖게 되기 때문이다. 본질적으로, 실리콘이 풍부한 질화물과 같은 물질들을 이용하여 전자 저장 영역들(164A, 164B)을 구성하게 되면, 전자 저장 영역들(164A, 164B)로부터 전하를 밀어내는 것을 더 용이하게 한다. 동일한 FN 소거 동작을, 예를 들어 질화물 전하 저장 영역들을 구현하는 메모리 셀에 적용하고자 시도하는 것은 잘되지 않을 것이다. 왜냐하면, 질화물 전하 저장 영역들로부터 전자들을 밀어낼 수 없기 때문이다.
상기 본 발명의 상세한 설명에서는 적어도 하나의 예시적인 실시예가 제시되었지만, 많은 변형들이 존재한다는 것을 유념해야 한다. 또한, 예시적인 실시예 또는 예시적인 실시예들은 단지 예들로서, 본 발명의 범위, 이용가능성 또는 구성을 어떤 식으로든 한정하는 것으로서 의도되지 않는다. 그렇다기 보다는, 상기의 상세한 설명은 당업자에게 본 발명의 예시적인 실시예를 구현하기 위한 편리한 로드맵(road map)을 제공하는 것이며, 첨부된 청구범위에서 설명되는 본 발명의 범위 및 그 법적인 등가물을 벗어나지 않으면서 예시적인 실시예에서 설명되는 셀들의 기능 및 구성에 대한 다양한 변경들이 이루어질 수 있다.
Claims (10)
- 절연 영역(170)에 의해 제 2 전하 저장 영역(164B)으로부터 이격되는 제 1 전하 저장 영역(164A)을 포함하는 메모리(150)를 제공하는 단계와; 그리고상기 전하 저장 영역들(164A, 164B)중 적어도 하나를 소거하기 위해, 상기 전하 저장 영역들(164A, 164B)중 적어도 하나로부터 기판(154) 내로 전자들을 파울러 노드하임(FN) 터널링시키는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 메모리(150)는 기판(154) 및 게이트를 더 포함하고,상기 파울러 노드하임(FN) 터널링 단계는,상기 기판(154)을 접지시키는 단계와; 그리고상기 전하 저장 영역들(164A, 164B)중 적어도 하나로부터 상기 기판(154) 내로 전자들을 밀어내기 위해 상기 게이트에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 전하 저장 영역들(164A, 164B)은 실리콘이 풍부한 질화물(silicon rich nitride)과 폴리실리콘중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 전하 저장 영역들(164A, 164B)은 이러한 전하 저장 영역들(164A, 164B) 사이에 배치된 상기 절연 영역(170)에 의해 물리적으로 그리고 전기적으로 분리되는 것을 특징으로 하는 방법.
- 기판(154)과;절연 영역(170)과;실리콘이 풍부한 질화물로 된 제 1 전하 저장 영역(164A)과, 여기서 상기 제 1 전하 저장 영역(164A)은 제 1 비트 및 제 2 비트를 저장하도록 구성되고; 그리고실리콘이 풍부한 질화물로 된 제 2 전하 저장 영역(164B)을 포함하고,여기서, 상기 제 2 전하 저장 영역(164B)은 상기 절연 영역(170)에 의해 상기 제 1 전하 저장 영역(164A)로부터 이격되고, 상기 제 1 전하 저장 영역(164A)은 제 1 상보 비트 1 및 제 2 상보 비트 1을 저장하도록 구성되고, 그리고 상기 절연 영역(170)은, 상기 제 1 비트 및 제 2 비트가 각각 프로그램될 때, 상기 제 1 상보 비트 1 및 제 2 상보 비트 1의 제 2 임계 전압의 교란을 막도록 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 5 항에 있어서,상기 제 1 전하 저장 영역(164A)은 0 내지 5V의 제 1 임계 전압(VT)에 의해 다수의 상태들로 프로그램가능하고, 상기 제 2 전하 저장 영역(164B)에서의 상기 제 2 임계 전압(VT)은 약 0V로 유지되는 것을 특징으로 하는 반도체 디바이스.
- 기판(154)과;절연 영역(170)과;폴리실리콘으로 된 제 1 전하 저장 영역(164A)과;폴리실리콘으로 된 제 2 전하 저장 영역(164B)과, 여기서 상기 제 2 전하 저장 영역(164B)은 상기 절연 영역(170)에 의해 상기 제 1 전하 저장 영역(164A)으로부터 이격되며; 그리고게이트를 포함하며,여기서, 상기 전하 저장 영역들(164A, 164B)중 적어도 하나는, 전자들을 상기 전하 저장 영역들(164A, 164B)중 적어도 하나로부터 상기 기판(154) 내로 주입시키기 위해, 상기 기판(154)을 접지시키고 상기 게이트(168)에 전압을 인가하여, 전자들을 상기 전하 저장 영역들(164A, 164B)중 적어도 하나로부터 상기 기판(154) 내로 주입시킴으로써 소거되도록 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 7 항에 있어서,상기 전하 저장 영역들(164A, 164B)은 이러한 전하 저장 영역들 사이에 배치된 상기 절연 영역(170)에 의해 물리적으로 그리고 전기적으로 분리되는 것을 특징 으로 하는 반도체 디바이스.
- 기판(154)과;절연 영역(170)과;실리콘이 풍부한 질화물로 된 제 1 전하 저장 영역(164A)과, 여기서 상기 제 1 전하 저장 영역(164A)은 제 1 비트 및 제 2 비트를 저장하도록 구성되고;실리콘이 풍부한 질화물로 된 제 2 전하 저장 영역(164B)을 포함하고,여기서, 상기 제 2 전하 저장 영역(164B)은 상기 절연 영역(170)에 의해 상기 제 1 전하 저장 영역(164A)로부터 이격되고, 상기 제 1 전하 저장 영역(164A)은 제 1 상보 비트 1 및 제 2 상보 비트 1을 저장하도록 구성되고, 그리고 상기 절연 영역(170)은, 상기 제 1 비트 및 제 2 비트가 각각 프로그램될 때, 상기 제 1 상보 비트 1 및 제 2 상보 비트 1의 제 2 임계 전압의 교란을 막도록 구성되는 것을 특징으로 하는 반도체 디바이스.
- 제 9 항에 있어서,상기 전하 저장 영역들(164A, 164B)은 이러한 전하 저장 영역들(164A, 164B) 사이에 배치되는 상기 절연 영역(170)에 의해 물리적으로 그리고 전기적으로 분리되고, 상기 제 1 전하 저장 영역(164A)과 상기 제 2 전하 저장 영역(164B) 간의 임계 전압(VT) 윈도우는 약 4.5V 또는 그 이상이며, 그리고 상기 제 1 전하 저장 영 역(164A)은 0 내지 5V의 제 1 임계 전압(VT)에 의해 다수의 상태들로 프로그램가능하고, 상기 제 2 전하 저장 영역(164B)에서의 상기 제 2 임계 전압(VT)은 약 0V로 유지되는 것을 특징으로 하는 반도체 디바이스.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |