KR100577311B1 - 비휘발성 메모리 소자 및 그 구동방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그 구동방법에 관한 것으로, 비휘발성 메모리 소자는 반도체 기판과, 상기 반도체 기판의 일영역상의 주게이트 산화막과, 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부와, 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부와, 상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극과, 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하여 구성된다.
비휘발성 메모리, 멀티비트, 전위 우물, 저장 산화막
Description
도 1은 종래의 단일 트랜지스터 적층형 셀 구조를 나타낸 도면
도 2는 본 발명에 일 실시예에 따른 비휘발성 메모리 소자를 나타낸 도면
도 3은 터널 산화층으로 SiO2를 사용하고, 전위 우물층으로 Ta2O5, 커플링 산화층으로 Al2O3을 사용하였을 경우 도 2의 A-A' 방향에 형성되는 평형상태의 에너지 밴드 구조를 나타낸 도면
도 4는 비트1 측만 선택적으로 프로그램시키는 과정을 나타낸 도면
도 5는 비트2 측만 선택적으로 프로그램시키는 과정을 나타낸 도면
도 6은 블록(Block) 단위 또는 페이지(Page) 단위로 소거시키는 과정을 나타낸 도면
도 7은 프로그램 상태의 비트1을 리딩하는 과정을 나타낸 도면
도 8은 소거 상태의 비트1을 리딩하는 과정을 나타낸 도면
도 9는 비트1, 비트2가 모두 프로그램된 상태에서 비트 2측 데이터를 리딩하는 과정을 나타낸 도면
**도면의 주요 부분에 대한 부호 설명**
31 : 반도체 기판 32 : 게이트 산화막
33a, 34a : 터널 산화층 33b, 34b : 전위 우물층
33c, 34c : 커플링 산화층 35 : 주게이트 전극
36 : 사이드월 스페이서 37 : 폴리 산화막
38 : LDD 영역 39 : 소오스/드레인 접합
40 : 살리사이드막
본 발명은 비휘발성 메모리 소자에 관한 것으로 특히, 한 개의 트랜지스터로 2 비트 동작을 할 수 있으며, 선택 게이트를 위한 추가적인 면적을 할당하지 않고서도 과잉 소거(Over Erase) 문제 해소할 수 있는 비휘발성 메모리 소자 및 그 구동방법을 제공하기 위한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, 셋탑 박스(set-box), 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며, 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다.
도 1은 종래의 단일 트랜지스터 적층형 셀 구조를 나타낸 도면이다.
도 1에 도시된 바에 따르면, 종래 기술에 따른 단일 트랜지스터 적층형 셀은 반도체 기판(11)과, 상기 반도체 기판(11)의 일영역에 적층되는 터널 산화막(12), 플로팅 게이트(13), 게이트간 절연막(14), 컨트롤 게이트(15)로 이루어진 적층형 게이트와, 상기 적층형 게이트 양측면의 절연막 스페이서(16)와, 상기 적층형 게이트와 절연막 스페이서(16) 사이의 절연막(17)을 포함한다.
그리고, 상기 절연막 스페이서(16) 하부의 반도체 기판(11) 표면내의 LDD(18a/18b)와, 상기 절연막 스페이서(16) 양측 반도체 기판(11) 표면내의 소오스/드레인 접합(19a/19b)과, 상기 컨트롤 게이트(15) 표면과 소오스/드레인 접합(19a/19b) 표면의 실리사이드층(20)을 포함한다.
상기 단일 트랜지스터 적층형 셀은 프로그램시에 채널 열전자 주입(channel hot electron injection) 방식으로 전자를 플로팅 게이트(13)에 주입시켜 문턱전압(Threshold voltage)을 증가시키며, 소거(Erase)시에는 F/N 터널링(tunneling) 방식으로 전자를 플로팅 게이트(13)에서 반도체 기판(11)으로 빼내어 문턱전압을 낮춘다.
이러한 단일 트랜지스터 적층형 셀은 사이즈가 작은 반면 몇 가지 치명적인 약점이 있다.
첫째, 상기 단일 트랜지스터 적층형 셀은 데이터 소거시 문턱 전압이 0V 이하로 내려가는 과잉 소거(Over Erase)를 허용하지 않는다. 이는 비트 라인 상의 어느 한 셀이 과잉 소거되면 다른 셀들의 상태를 읽을 수 없기 때문으로, 과잉 소거는 반드시 막아야 한다.
과잉 소거는 공정의 불균일성이나 공정에 의해 셀의 전하저장 수단인 플로팅 게이트 주위를 둘러싼 유전막에 가해지는 스트레스로 인해 일어나는데, 이러한 과잉 소거 현상을 치유하기 위해 과잉 소거된 셀들을 검출(detect)하고 프로그램(Program)시키어 과잉 소거된 셀들의 문턱전압을 높여주는 방식을 사용하고 있다.
그러나, 이 방법은 테스트 시간이 길고, 과잉 소거된 셀의 문턱전압을 보상해주기 위해 추가적인 복잡한 회로가 필요하고, 소거 동작 과정이 매우 복잡해지는 문제점이 있다.
둘째, 상기 단일 트랜지스터 적층형 셀은 과잉 소거를 허용하지 않으므로 셀의 허용 문턱 전압 범위가 매우 좁다. 뿐만 아니라, 소거는 수십 킬로바이트 이상의 블록 단위로 실시되는 경우에는 소거 블록의 통계적인 문턱전압 분포가 매우 넓어지게 되므로 실제 허용 문턱 전압 범위는 더욱 좁아진다.
상기의 비휘발성 메모리 셀은 상기 플로팅 게이트의 전하 상태 즉, 문턱 전압을 메모리의 논리 상태와 대응시킨다. 3.3V의 입력 전압에 사용되는 상기 단일 트랜지스터 적층형 셀의 허용 문턱 전압 범위는 대략 1V에서 5V 사이가 된다.
3.3V의 리드 전압을 콘트롤 게이트에 인가하면 낮은 레벨의 문턱 전압이 1V인 경우 3.3V와 1V의 차이에 해당하는 셀 전류가 흐르고 5V로 프로그래밍된 셀은 채널이 차단되어 전류가 흐르지 않는다.
따라서, 전류의 흐름과 막힘 상태를 읽어냄으로써 1과 0 두 레벨의 로직 상태와 대응시켜 1 셀 당 1 비트의 디지털 데이터를 저장할 수 있다.
한편, 메모리의 데이트 리드 속도는 리드시의 셀 전류에 비례하며 셀 전류가 크면 속도가 빠르고 셀 전류가 작으면 속도가 느리다. 따라서, 문턱전압의 레벨이 낮을수록 셀 전류가 크고 리드 속도가 증가한다.
그러나, 상기 단일 트랜지스터 셀은 문턱전압의 낮은 레벨이 0V 이상으로 높기 때문에 셀 전류가 적고 리드 속도를 개선하기 어렵다.
셋째, 상기 단일 트랜지스터 적층형 셀은 설계 룰이 미세해질수록 설계 룰에 비례한 사이즈 축소가 더욱 어려워지고 셀 특성 및 신뢰성의 부정적인 효과가 더욱 커진다.
상기 단일 트랜지스터 적층형 셀에서 드레인은 비트 라인에 직접 연결되고 소오스는 공통 접지라인에 연결된다.
이러한 메모리 어레이에서는 드레인 전압에 의한 플로팅 게이트로의 커플링 때문에 단위 블록 트랜지스터의 도통(drain turn on) 또는 펀치쓰루(punch through) 또는 높은 누설 전류가 발생한다. 이로 인하여 프로그램 전류가 증가되어 챠지 펌핑 회로를 늘려야 한다. 그리고, 이러한 현상은 채널의 폭이 좁을수록 증폭되므로 셀 사이즈를 줄이기 어렵게 된다.
또한, 이러한 어레이에서는 선택된 비트라인에서 선택되지 않은 셀들에 대한 누설전류에 의한 열전자 주입과 전계 스트레스에 의한 전하 누설 등의 문제점도 있다(disturb). 또, 저장 트랜지스터의 드레인쪽에 콘택 및 배선 공정이 진행되므로 공정 중에 셀의 플로팅 게이트 주변 산화막을 열화시키는 문제점도 있다.
이러한 문제점들로 인하여 상기 플래쉬 메모리 셀은 단일 트랜지스터임에도 불구하고 공정의 미세화에 따른 셀 사이즈 축소화가 어려운 문제점을 안고 있다.
상기 단일 트랜지스터 적층형 셀의 문제점들을 해결하는 방법으로 플로팅 게이트 트랜지스터와 직렬로 선택 게이트 트랜지스터를 추가하는 방법이 있다.
그러나, 이 방법은 선택 게이트 트랜지스터를 위한 추가적인 면적이 필요하기 때문에 셀 사이즈 축소가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 과잉 소거 된 셀을 검출하기 위한 별도의 테스트 시간, 과잉 소거된 셀의 문턱전압을 높이기 위한 추가 회로 없이도 과잉 소거 문제 해결이 가능한 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 넓은 문턱전압 윈도우를 갖는 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 과잉 소거에 대응하기 위한 추가적인 면적을 필요로 하지 않도록 하여 비휘발성 메모리 소자의 집적도를 향상시키는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판과, 상기 반도체 기판의 일영역상의 주게이트 산화막과, 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부와, 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부와, 상기 주게이트 산화막 과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극과, 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하여 구성되는 것을 특징으로 한다.
본 발명의 일 특징에 따른 비휘발성 메모리 소자의 구동방법은 반도체 기판; 상기 반도체 기판의 일영역상의 주게이트 산화막; 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부; 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부; 상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극; 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하고, 기설정된 프로그램 바이어스 조건에 따라서 상기 소오스 접합에서 드레인 접합으로 전자가 흐르며 드레인 접합 부근에서 채널 전자가 열전자가 되고, 드레인 접합 부근의 수직 전계에 의해 전자가 상기 제 1 전위 우물층 또는 제 2 전위 우물층에 주입되는 방식으로 프로그램 동작을 수행하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 비휘발성 메모리 소자의 구동방법은 반도체 기판; 상기 반도체 기판의 일영역상의 주게이트 산화막; 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부; 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부; 상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극; 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하고, 기설정된 소거 바이어스 조건에 따라서 상기 제 1, 제 2 전위 우물층에 저장된 전자들이 F/N 터널링하여 상기 소오스/드레인 접합으로 빠져나가는 방식이나, 상기 소오스/드레인 접합의 열정공이 상기 제 1, 제 2 전위 우물층에 주입되어 상기 제 1, 제 2 전위 우물층에 저장되어 있던 전자들과 결합되는 방식으로 상기 제 1 비트 및/또는 제 2 비트에 대한 소거 동작을 수행하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 비휘발성 메모리 소자의 구동방법은 반도체 기판; 상기 반도체 기판의 일영역상의 주게이트 산화막; 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부; 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부; 상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극; 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하고, 기설정된 읽기 바이어스 조건에 따라서 상기 소오스/드레인 접합간에 전류가 흐르면 소거 상태로 인식하고 전류가 흐르지 않으면 프로그램 상태로 인식하는 리버스 바이어스 방식으로 상기 제 1 또는 제 2 비트에 대한 데이터 읽기 동작을 수행하는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2는 본 발명에 일 실시예에 따른 비휘발성 메모리 소자를 나타낸 도면이다.
본 발명의 비휘발성 메모리 소자는 하나의 트랜지스터를 둘로 나누어 1 셀 당 2 비트를 사용할 수 있도록 하고, 제어 게이트 기능과 선택 게이트 기능을 병행하는 주게이트 전극을 구성하여 선택 게이트를 별도로 구성하지 않아도 되도록 하는 기술로, 보다 상세한 구조는 다음과 같다.
도 2를 보면, 반도체 기판(31)의 일영역상에 형성되는 주게이트 산화막(32)과, 상기 주게이트 산화막(32) 일측에 형성되며 터널 산화층(33a), 전위 우물층(33b), 커플링 산화층(33c)으로 구성되는 제 1 비트 전하 저장부(33)와, 상기 제 1 비트 전하 저장부(33)와 상기 주게이트 산화막(33)을 사이에 두고 형성되며 터널 산화층(34a), 전위 우물층(34b), 커플링 산화층(34c)으로 구성되는 제 2 비트 전하 저장부(34)와, 상기 주게이트 산화막(32) 및 그 양측의 제 1, 제 2 비트 전하 저장부(33)(34)상에 형성되는 주게이트 전극(35)과, 상기 주게이트 전극(35) 양측의 사이드월 스페이서(36)와, 상기 주게이트 전극(35)과 사이드월 스페이서(36) 사이의 폴리 산화막(37)과, 상기 사이드월 스페이서(36) 하부 반도체 기판(31)내의 LDD 영역(38)과, 상기 사이드월 스페이서(36) 양측 반도체 기판(31) 내의 소오스/드레인 접합(39)을 포함한다.
그리고, 상기 주게이트 전극(36)과 소오스/드레인 접합(39) 표면에 형성되는 살리사이드막(40)을 포함한다.
여기서, 상기 터널 산화층(33a)(34a)과 커플링 산화층(33c)(34c)은 전위 우물층(33b)(34b)에 비해 상대적으로 에너지 밴드갭(band-gap)이 큰 물질로 구성하고, 상기 전위 우물층(33b)(34b)은 상기 터널 산화층(33a)(34a) 및 커플링 산화층(33c)(34c)에 비해 상대적으로 에너지 밴드갭이 작고, 유전율은 크고, 트랩 밀도는 작은 물질로 구성한다.
예를 들어, 상기 터널 산화층(33a)(34a)과 커플링 산화층(33c)(34c)은 SiO2, Al2O3, Y2O3등으로 구성하고, 상기 전위 우물층(33b)(34b)는 HfO2, ZrO2, BaZrO2, BaTiO2, Ta2O5, ZrSiO4, 란탄(Lanthanide)계 산화막 또는 질화막(nitirde) 등으로 구성한다.
전술한 바와 같이, 상기 전위 우물층(33b)(34b)의 에너지 밴드갭이 터널 산화층(33a)(34a)과 커플링 산화층(33c)(34c)의 에너지 밴드갭보다 작기 때문에 상기 전위 우물층(33b)(34b)에 전위 우물이 형성되게 된다.
도 3은 터널 산화층으로 SiO2를 사용하고, 전위 우물층으로 Ta2O5, 커플링 산 화층으로 Al2O3을 사용하였을 경우 도 2에서 A-A'로 표시된 부분에 형성되는 평형상태의 에너지 밴드 구조를 나타낸 도면으로, 터널 산화층(33a)(34a)과 커플링 산화층(33c)(34c) 사이의 전위 우물층(33b)(34b)에 전위 우물이 형성됨을 확인 할 수 있다.
이 전위 우물에 전자를 CHEI(Channel Hot Electron Injection) 방식으로 주입하거나 FN 터널링(Tunneling) 방식으로 빼냄으로써 전위 우물층(33b)(34b) 아래의 반도체 기판(31)의 전위를 가변시켜 전류가 흐르게 하거나 흐르지 못하게 함으로써 전위 우물층(33b)(34b) 각각에 1 비트(bit)의 비휘발성 메모리 소자를 구현할 수 있어 1개의 트랜지스터로 2 비트를 구현이 가능하게 된다.
이하에서 본 발명의 비휘발성 메모리 소자 구동방법에 대해 보다 구체적으로 살펴보자.
설명에 앞서, 상기 소오스/드레인 접합(39)이라 칭한 불순물 확산층은 어느 한쪽은 소오스 접합이고 다른 한쪽은 드레인 접합으로 고정된 것이 아니라 인가되는 바이어스 전압값에 따라서 소오스 접합 또는 드레인 접합으로 결정되는 것인 바, 이하 설명에서는 소오스/드레인 접합이라 칭하지 않고 비트1 측에 가까운 불순물 확산층은 Vsd1로, 비트2 측에 가까운 불순물 확산층은 Vsd2로 칭하겠다.
도 4는 비트1 측만 선택적으로 프로그램시키는 과정을 나타낸 도면으로, 주게이트 전극(35)과 Vds1 각각에 일정한 양의 전압 (+)Vg_pgm, (+)Vsd_pgm을 인가하고 반도체 기판(31)과 Vsd2는 접지(Ground)시킨다.
그러면, Vsd2에서 Vsd1로 전자가 흐르며, Vsd1 부근에서 채널 전자(Channel electrons)가 열전자(Hot electrons)가 되고 수직 전계에 의해 전자가 비트1 측의 전위 우물층(33b)에 주입되어 비트1 측이 프로그램된다.
도 5는 비트2 측만 선택적으로 프로그램시키는 과정을 나타낸 도면으로, 주게이트 전극(35)과 Vsd2 각각에 일정한 양의 전압 (+)Vg_pgm, (+)Vsd_pgm을 인가하고, 반도체 기판(31)과 Vsd1은 접지시킨다.
그러면, Vsd1에서 Vsd2로 전자가 흐르며 Vsd2 부근에서 채널 전자(Channel electrons)가 열전자(Hot electrons)가 되고, 수직 전계에 의해 전자가 비트2 측의 전위 우물층(34b)에 주입되어 비트2 측이 프로그램되게 된다.
도 6은 블록(Block) 단위 또는 페이지(Page) 단위로 소거시키는 과정을 나타낸 도면으로, 주게이트 전극(35)에 일정한 음의 전압 (-)Vg_ers를 인가하고, Vsd1과 vsd2에는 접지전압 또는 일정한 양의 전압 (+)Vsd_ers를 인가하며, 반도체 기판(31)은 접지시키거나 플로우팅(floating)시킨다.
그러면 상기 비트1 및 비트2측 전위 우물층(33b)(34b)에 저장되어 있던 전자들이 F/N 터널링(tunneling)하여 Vsd1과 Vsd2쪽으로 빠져나가거나, Vsd1과 Vsd2에서 전위 우물층(33b)(34b)으로 핫 홀 인젝션(Hot Hole Injection : HHI)되어 소거(Erase)되게 된다.
그리고, 도면에는 도시하지 않았지만 블록 또는 페이지 단위로 소거하지 않고 비트(bit) 단위로 소거할 경우에는 주게이트 전극(35)에 일정한 음의 전압 (-)Vg_ers를 인가하고 반도체 기판(31)은 접지시키거나 플로우팅시키고, 소거하고자 하는 비트 쪽에 가까운 소오스/드레인 접합에는 소거 바이어스를, 소거하지 않는 비트 쪽에 가까운 소오스/드레인 접합은 플로팅시킨다.
예를 들어, 비트1 측만을 소거하는 경우에 주게이트 전극(35)에 일정한 음의 전압 (-)Vg_ers를 인가하고, Vsd1에는 접지전압 또는 일정한 양의 전압 (+)Vsd_ers를 인가하고, 반도체 기판(31)은 접지시키거나 플로우팅(floating)시키며, Vsd2는 플로우팅시킨다.
반대로, 비트2 측만을 소거하는 경우에는 주게이트 전극(35)에 일정한 음의 전압 (-)Vg_ers를 인가하고, 반도체 기판(31)은 접지시키거나 플로우팅(floating)시키며, Vsd2에는 접지전압 또는 일정한 양의 전압 (+)Vsd_ers를, Vsd1은 플로우팅시킨다.
그리고, 저장된 데이터를 리딩하는 과정은 다음과 같다.
도 7은 프로그램 상태의 비트1을 리딩하는 과정을 나타낸 도면이고, 도 8은 소거 상태의 비트1을 리딩하는 과정을 나타낸 도면이다.
비트1 측에 저장된 데이터 리딩(reading)하기 위해서는 게이트와 Vsd2에 일정한 양의 전압 (+)Vg_ref, (+)Vsd_r을 인가하고, 반도체 기판(31)과 Vds1은 접지(ground)시킨다.
만약, 비트1이 프로그램 상태이면 도 7에 도시하는 바와 같이, 비트1 측 전위 우물층(33b)에 주입된 전자들이 바로 아래 채널 영역의 전위를 국부적으로 증가시키어 전위 장벽(Potential Barrier)을 형성시키기 때문에 이 전위 장벽에 의해 Vsd1에서 채널로 전자가 주입되는 것이 방해되어 전류가 흐르지 않게 되므로 비트1 측의 프로그램 상태를 리딩(reading) 해낼 수 있게 된다.
그리고, 비트1이 소거 상태이면 도 8에 도시하는 바와 같이, 비트1측 전위 우물층(34b)에 주입된 전자들이 없기 때문에 Vds1에서 채널로 전자들이 쉽게 주입될 수 있으므로 전류가 흐르게 되어 소거 상태를 읽어낼 수 있게 된다.
이때, 채널 영역의 전위는 Vsd2에 인가된 바이어스 전압에 의해 결정된다.
따라서, 비트1이 과잉 소거(Over erase) 상태라 하더라도 비트1의 소거 상태를 정확히 읽어 낼 수 있다. 즉, 본 발명의 주게이트 전극(35)은 제어 게이트의 기능뿐만 아니라 선택 게이트의 기능을 하여 과잉 소거 문제를 해결할 수 있다.
또한, 과잉 소거로 문턱전압이 0이하로 낮아지는 경우에도 정확히 데이터를 읽어 낼 수 있으므로 문턱전압이 0이하로 떨어지는 것을 허용한다. 즉, 문턱전압 윈도우를 넓힐 수 있다.
한편, 비트1측과 비트2측 모두 프로그램된 상태인 경우 어느 한쪽의 데이터를 리딩하는 과정은 다음과 같다.
도 9는 비트1, 비트2가 모두 프로그램된 상태에서 비트 2측 데이터를 리딩하는 과정을 나타낸 도면으로, 게이트와 Vsd1 각각에 일정한 양의 전압 (+)Vg_ref, (+)Vsd_r을 인가하고 반도체 기판(31)과 Vsd2는 접지시킨다.
이때, 양의 전압이 인가되는 Vsd1이 드레인이고, 음의 전압이 인가되는 Vsd2는 소오스이다.
이 경우 비트2 측 전위 우물층(34b)에 주입된 전자들이 바로 아래 채널 영역의 전위를 국부적으로 증가시켜 전위 장벽(Potential barrier)을 형성시키기 때 문에 Vsd2에서 채널로의 전자 주입을 방해하여 전류가 흐르지 않게 되어 비트2의 프로그램 상태를 리딩해 내게 된다.
이때, 비트1측의 전위 우물층(33b) 바로 아래의 채널 영역의 전위는 Vsd1에 인가된 바이어스 전압에 의해 결정되기 때문에 비트1 측 전위 우물층(33b)에 주입되어 있는 전자는 채널 영역의 전위와 전류에 영향을 미치지 않게 되므로 비트2층의 프로그램 상태를 정상적으로 리딩해 낼 수 있다.
상기와 같은 본 발명의 비휘발성 메모리 소자 및 그 구동방법은 다음과 같은 효과가 있다.
첫째, 주게이트 전극이 선택 게이트와 동일한 역할을 수행하기 때문에 과잉 소거가 발생하지 않는 비휘발성 메모리 소자를 구현할 수 있다.
따라서, 과잉 소거 된 셀을 검출하기 위한 별도의 테스트 시간, 과잉 소거된 셀의 문턱전압을 높이기 위한 추가 회로를 구성할 필요가 없고, 소거 동작이 매우 간단하며 문턱전압 윈도우를 넓힐 수 있다.
둘째, 별도의 선택 게이트를 구성할 필요가 없고 과잉 소거된 셀의 문턱전압을 높이기 위한 추가 회로를 구성이 필요없으므로 고집적 소자 제조가 가능해진다.
셋째, 주게이트 전극이 선택 게이트와 동일한 역할을 수행하기 때문에 드레인 턴-온 문제가 발생하지 않는 비휘발성 메모리 소자를 구현할 수 있어 프로그램 전압을 줄일 수 있으므로 챠지 펌핑(charge pumping) 회로를 효과적으로 줄일 수 있으며 드레인 디스터번스(drain disturbance)에 대한 면역력을 증가시킬 수 있다.
넷째, 전위 우물층의 전위 우물에 국부적으로 전자를 주입하거나 빼내기 때문에 Localized charge amplifying 효과에 의한 프로그램 스피드를 개선할 수 있으므로 고 성능 비휘발성 메모리 소자의 구현이 가능해진다.
다섯째, 전위 우물층은 산화막 또는 질화막을 재료로 하기 때문에 주변소자와의 커플링에 영향을 받지 않는다. 따라서, 커플링에 의한 전하 손실을 방지할 수 있으므로 소자 스케일링이 가능해 진다.
여섯째, 한 개의 트랜지스터로 2비트로 동작하는 소자를 제조할 수 있으므로 집적도를 획기적으로 향상시킬 수 있으며 비트 당 제조 단가를 낮출 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
Claims (13)
- 반도체 기판;상기 반도체 기판의 일영역상의 주게이트 산화막;상기 주게이트 산화막 일측 상부에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부;상기 제 1 비트 전하 저장부와 일정 간격 이격되어 있고, 상기 주게이트 산화막 상에 형성되어 있으며, 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부;상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극;상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1, 제 2 전위 우물층은 상기 제 1, 제 2 터널 산화층과 제 1, 제 2 커플링 산화층보다 에너지 밴드갭이 작은 물질로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1, 제 2 전위 우물층은 상기 제 1, 제 2 터널 산화층과 제 1, 제 2 커플링 산화층보다 유전율이 크고 트랩 밀도가 작은 물질로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1, 제 2 터널산화층과 제 1, 제 2 커플링 산화층은 SiO2, Al2O3, Y2O3 중 어느 하나로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1, 제 2 전위 우물층은 HfO2, ZrO2, BaZrO2, BaTiO2, Ta2O5, ZrSiO4, 라탄(Lanthanide)계 산화막 또는 질화막 중 어느 하나로 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판; 상기 반도체 기판의 일영역상의 주게이트 산화막; 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부; 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부; 상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극; 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하고,기설정된 프로그램 바이어스 조건에 따라서 상기 소오스 접합에서 드레인 접합으로 전자가 흐르며 드레인 접합 부근에서 채널 전자가 열전자가 되고, 드레인 접합 부근의 수직 전계에 의해 전자가 상기 제 1 전위 우물층 또는 제 2 전위 우물층에 주입되는 방식으로 프로그램 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
- 제 6항에 있어서,상기 프로그램 바이어스 조건은상기 주게이트 전극과 드레인 접합에는 일정한 양의 전압(positive voltage)을 인가하고, 상기 소오스 접합과 반도체 기판에는 접지전압을 인가하는 것임을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
- 반도체 기판; 상기 반도체 기판의 일영역상의 주게이트 산화막; 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부; 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부; 상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극; 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하고,기설정된 소거 바이어스 조건에 따라서 상기 제 1, 제 2 전위 우물층에 저장된 전자들이 F/N 터널링하여 상기 소오스/드레인 접합으로 빠져나가는 방식이나, 상기 소오스/드레인 접합의 열정공이 상기 제 1, 제 2 전위 우물층에 주입되어 상기 제 1, 제 2 전위 우물층에 저장되어 있던 전자들과 결합되는 방식으로 상기 제 1 비트 및/또는 제 2 비트에 대한 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
- 제 8항에 있어서,상기 제 1 비트와 제 2 비트 동시 소거시 바이어스 조건은상기 게이트에 일정한 음의 전압을 인가하고, 상기 소오스/드레인 접합에 그라운드 전압 또는 일정한 양의 전압을 인가하고, 상기 반도체 기판은 플로팅(floating) 또는 그라운드 전압을 인가하는 것임을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
- 제 8항에 있어서,상기 제 1 비트와 제 2 비트 중 어느 한 비트만 소거할 경우의 바이어스 조건은상기 게이트에 일정한 음의 전압을 인가하고, 소거할 비트 쪽 소오스/드레인 접합은 그라운드 전압 또는 일정한 양의 전압을 인가하고, 소거하지 않는 비트 쪽 소오스/드레인 접합은 플로팅시키며, 상기 반도체 기판은 플로팅(floating) 또는 그라운드 전압을 인가하는 것임을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
- 반도체 기판; 상기 반도체 기판의 일영역상의 주게이트 산화막; 상기 주게이트 산화막 일측에 형성되며 제 1 터널 산화층, 제 1 전위 우물층, 제 1 커플링 산화층으로 구성되는 제 1 비트 전하 저장부; 상기 제 1 비트 전하 저장부와 상기 주게이트 산화막을 사이에 두고 형성되어 있으며 제 2 터널 산화층, 제 2 전위 우물층, 제 2 커플링 산화층으로 구성되는 제 2 비트 전하 저장부; 상기 주게이트 산화막과 상기 제 1, 제 2 비트 전하 저장부 상에 형성되는 주게이트 전극; 상기 제 1, 제 2 비트 전하 저장부 일측 반도체 기판내의 소오스/드레인 접합을 포함하고,기설정된 읽기 바이어스 조건에 따라서 상기 소오스/드레인 접합간에 전류가 흐르면 소거 상태로 인식하고 전류가 흐르지 않으면 프로그램 상태로 인식하는 리버스 바이어스 방식으로 상기 제 1 또는 제 2 비트에 대한 데이터 읽기 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
- 제 11항에 있어서,상기 읽기 바이어스 조건은상기 읽고자 하는 비트 반대쪽 소오스/드레인 접합과 주게이트 전극에는 일정한 양의 전압(positive voltage)을 인가하고, 상기 읽고자 하는 비트 쪽 소오스/드레인 접합과 반도체 기판에는 접지전압을 인가하는 것임을 특징으로 하는 비휘발 성 메모리 소자의 구동방법.
- 제 12항에 있어서,소거된 제 1 비트 또는 제 2 비트에 대한 읽기 동작을 수행하는 경우에 상기 주게이트 전극 하부 반도체 기판의 전위는 읽고자 하는 비트 반대쪽 소오스/드레인 접합에 인가되는 양의 전압(positive voltage)에 의해 결정되며 주게이트 전극에 인가되는 양의 전압(Positive Voltage)에 의해 소오스/드레인 접합간 전류가 흐르게 되어 해당 비트의 소거 상태를 인식하게 되는 것을 특징으로 하는 비휘발성 메모리 소자의 구동방법.
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