KR100660840B1 - 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자및 그 제조 방법 - Google Patents
다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자및 그 제조 방법 Download PDFInfo
- Publication number
- KR100660840B1 KR100660840B1 KR1020040080353A KR20040080353A KR100660840B1 KR 100660840 B1 KR100660840 B1 KR 100660840B1 KR 1020040080353 A KR1020040080353 A KR 1020040080353A KR 20040080353 A KR20040080353 A KR 20040080353A KR 100660840 B1 KR100660840 B1 KR 100660840B1
- Authority
- KR
- South Korea
- Prior art keywords
- barrier layer
- tunneling barrier
- memory device
- tunneling
- semiconductor substrate
- Prior art date
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 143
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000005641 tunneling Effects 0.000 claims abstract description 152
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000000463 material Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 19
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 14
- 230000000903 blocking effect Effects 0.000 claims description 11
- 229910015868 MSiO Inorganic materials 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- 229910052747 lanthanoid Inorganic materials 0.000 claims description 7
- 150000002602 lanthanoids Chemical class 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910052726 zirconium Inorganic materials 0.000 claims description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910002065 alloy metal Inorganic materials 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 5
- 229910004541 SiN Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 128
- 238000010586 diagram Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
Abstract
본 발명은 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 구조 및 그 제조 방법에 관한 것이다. 반도체 기판, 상기 기판에 형성된 소스 및 드레인 영역 및 상기 소스 및 드레인 영역과 접촉하며 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 게이트 구조체는 서로 다른 밴드갭 에너지를 지닌 2층 이상의 다층막으로 형성된 터널링 장벽층을 포함하며, 상기 터널링 장벽층은, 상기 소스 및 드레인 영역과 각각 접촉하며 상기 반도체 기판 상에 형성되어 형성된 1터널링 장벽층; 상기 제 1터널링 장벽층 상에 형성된 제 2터널링 장벽층; 및 상기 제 2터널링 장벽층 상에 형성된 제 3터널링 장벽층;을 포함하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자 및 그 제조 방법을 제공한다.
Description
도 1은 종래 기술에 의한 일반적인 플래쉬 메모리를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 의한 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명에 의한 높은 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예에 의한 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자에서 터널링 장벽층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 5a는 종래 기술 및 본 발명의 실시예에 의한 터널링 장벽층에서의 누설 전류 특성을 나타낸 그래프이다.
도 5b는 종래 기술 및 본 발명의 실시예에 의한 터널링 장벽층의 인가 전압에 따른 밴드 다이어그램의 변형을 나타낸 도면이다.
도 5c는 다양한 물질들의 에너지 밴드를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21... 반도체 기판 12a, 22a... 소스
12b, 22b... 드레인 13, 23... 채널 영역
14, 24... 게이트 구조체 15, 25... 터널링 장벽층
16, 26... 플로팅 게이트 17, 27... 블로킹 산화층
18, 28... 게이트 전극층
본 발명은 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 메모리 소자의 터널링 산화층을 에너지 밴드 갭이 차이가 나는 유전체층들의 다층 구조로 형성한 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 크게 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류할 수 있다. 휘발성 메모리(volatile memory)는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등이 있으며, 전원을 인가하는 경우 데이타의 입출력이 가능하지만, 전원을 제거하면 데이타가 사라지는 특징을 지닌다. 반면 비휘발성 메모리(non-volatile memory)는 전원을 제거해도 데이타가 사라지지 않고 보존되는 것으로, 대표적으로 플래쉬 메모리 소자를 들 수 있다.
도 1에는 종래 기술에 의한 비휘발성 메모리 소자의 일반적인 구조를 나타낸 것으로, 플로팅 게이트 형태의 플래쉬 메모리(floating gate type flash memory) 구조이다. 도 1을 참조하면, 반도체 기판(11)에 불순물(dopant)로 도핑된 소스(12a) 및 드레인(12b) 영역이 마련되어 있다. 소스(12a) 및 드레인(12b) 영역 사이의 반도체 기판(11)에는 채널 영역(13)이 형성된다. 여기서, 소스(12a) 및 드레인(12b) 영역과 접촉하는 채널 영역(13) 상에는 게이트 구조체(14)가 형성되어 있다. 게이트 구조체(14)는 터널링 장벽층(15), 플로팅 게이트(16), 블로킹 산화층(17) 및 전도성 물질로 형성된 게이트 전극층(18)이 순차적으로 형성된 구조를 지닌다. 통상 터널링 장벽층(15)은 유전물질로 형성되며, 플로팅 게이트(16)는 통상적으로 폴리-실리콘 등으로 형성된다.
도 1과 같은 종래 기술에 의한 비휘발성 메모리 소자는 현재 각 층들의 종류 및 두께들이 거의 물리적인 한계에 도달하고 있으며, 특히 터널링 장벽층(15)는 약 6 - 7nm의 최소 두께 한계에 도달하여 새로운 구조를 지닌 비휘발성 메모리 소자가 요구된다.
본 발명은 종래의 비휘발성 메모리 소자의 구조를 개선하여 데이타 보유 시간 및 데이타 기록 및 소거 속도를 향상시킨 비휘발성 반도체 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
반도체 기판, 상기 기판에 형성된 소스 및 드레인 영역 및 상기 소스 및 드레인 영역과 접촉하며 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서,
상기 게이트 구조체는 서로 다른 밴드갭 에너지를 지닌 2층 이상의 다층막으로 형성된 터널링 장벽층을 포함하며, 상기 터널링 장벽층은,
상기 소스 및 드레인 영역과 각각 접촉하며 상기 반도체 기판 상에 형성되어 형성된 1터널링 장벽층;
상기 제 1터널링 장벽층 상에 형성된 제 2터널링 장벽층; 및
반도체 기판, 상기 기판에 형성된 소스 및 드레인 영역 및 상기 소스 및 드레인 영역과 접촉하며 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서,
상기 게이트 구조체는 서로 다른 밴드갭 에너지를 지닌 2층 이상의 다층막으로 형성된 터널링 장벽층을 포함하며, 상기 터널링 장벽층은,
상기 소스 및 드레인 영역과 각각 접촉하며 상기 반도체 기판 상에 형성되어 형성된 1터널링 장벽층;
상기 제 1터널링 장벽층 상에 형성된 제 2터널링 장벽층; 및
상기 제 2터널링 장벽층 상에 형성된 제 3터널링 장벽층;을 포함하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자를 제공한다.
삭제
본 발명에 있어서, 상기 게이트 구조체는 터널링 장벽층, 플로팅 게이트, 블로킹 산화층 및 게이트 전극층이 순차적으로 형성된 구조일 수 있다.
본 발명에 있어서, 상기 게이트 구조체는 터널링 장벽층, 전하 저장층, 블로킹 산화층 및 게이트 전극층이 순차적으로 형성된 구조일 수 있다.
본 발명에 있어서, 상기 제 2터널링 장벽층은 상기 제 1터널링 장벽층 및 상기 제 3터널링 장벽층보다 큰 에너지 밴드갭을 지닌 것을 특징으로 한다.
삭제
삭제
삭제
본 발명에 있어서, 상기 제 2터널링 장벽층은 SiO2, SiN, Al2O3 중 적어도 어느 하나의 물질을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1터널링 장벽층은 MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용하여 형성되며, 여기서 M은 Hf, Zr, Ti, Ta, Al, 란탄 계열 물질 또는 이들의 합금 금속인 것을 특징으로 한다.
본 발명에 있어서, 상기 제 3터널링 장벽층은 MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용하여 형성되며, 여기서 M은 Hf, Zr, Ti, Ta, Al, 란탄 계열 물질 또는 이들의 합금 금속인 것을 특징으로 한다.
또한, 본 발명에서는
(가) 반도체 기판 상에 제 1터널링 장벽층, 제 2터널링 장벽층 및 제 3터널링 장벽층을 포함하는 터널링 장벽층을 형성하는 공정을 포함하는 게이트 구조체를 형성시키는 단계;
(나) 상기 게이트 구조체의 양측부를 식각하여 상기 반도체 기판의 양측 표면을 노출시키는 단계; 및
(다) 상기 노출된 반도체 기판의 양측 표면에 도펀트를 도핑하여 소스 및 드레인을 형성시키는 단계;를 포함하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명에 있어서, 상기 (가) 단계는,
상기 반도체 기판 상에 제 1터널링 장벽층을 형성시키는 단계;
상기 제 1터널링 장벽층 상에 상기 제 1터널링 장벽층보다 큰 밴드 갭 에너지를 지닌 물질로 제 2터널링 장벽층을 형성시키는 단계; 및
상기 제 2터널링 장벽층 상에 형성된 상기 제 2터널링 장벽층보다 작은 밴드 갭 에너지를 지닌 물질로 제 3터널링 장벽층을 형성시키는 단계;를 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 대해 보다 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 의한 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 2를 참조하면, 반도체 기판(21)에 불순물(dopant)을 포함하는 소스(22a) 및 드레인(22b) 영역이 형성되어 있다. 소스(22a) 및 드레인(22b) 영역사이의 반도체 기판(21) 내에는 채널 영역(23)이 형성되어 있다. 그리고, 채널 영역(23) 상의 소스(22a) 및 드레인(22b)과 접촉하여 게이트 구조체(24)가 형성되어 있다. 게이트 구조체(24)는 터널링 장벽층(25), 플로팅 게이트(26), 블로킹 산화층(27) 및 게이트 전극층(28)이 순차적으로 형성되어 있다.
여기서, 터널링 장벽층(25)은 본 발명의 특징부로서, 에너지 밴드 갭의 차이가 서로 다른 2층 이상의 물질층들의 다층 구조로 형성된 것을 특징으로 하며, 바람직하게는 3층 이상의 물질층들의 다층 구조로 형성된다. 도 2에는 터널링 장벽층(25)이 3층 다층(25a, 25b, 25c)으로 구성된 실시예를 나타내었다.
터널링 장벽층(25)은 그 하부의 반도체 기판(21)의 채널 영역(23)과 접촉하며, 그 상부의 플로팅 게이트(26)와 접촉한다. 이때, 채널 영역(23) 또는 플로팅 게이트(26)와 접촉하는 터널링 장벽층(25a, 25c)은 그 사이의 터널링 장벽층(25b)에 비해 에너지 밴드 갭이 작은 물질로 형성되는 것이 바람직하다. 제 1터널링 장벽층(25a) 및 제 3터널링 장벽층(25c)은 유전 물질을 사용하여 형성시킨 절연막이 다. 예를 들어, MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용하여 형성되며, 여기서 M은 Hf, Zr, Ti, Ta, Al, 란탄 계열 물질 또는 이들의 합금 금속(alloy metal)을 의미한다. 그리고, 그 사이의 제 2터널링 장벽층(25b)은 제 1터널링 장벽층(25a) 및 제 3터널링 장벽층(25c)보다 밴드갭 에너지가 큰 물질로 형성되며, 바람직하게는 SiO2, Al2O3 또는 Si3N4로 형성된다. 따라서, 본 발명의 실시예에 의한 다층막 구조의 터널링 장벽층의 밴드 갭 에너지 다이어그램으로 나타내면 도 4a와 같은 형태가 된다. 이에 대한 자세한 설명은 후술하기로 한다.
이와 같은 본 발명의 다층막 구조의 터널링 장벽층을 지닌 구조는 도 2에 나타낸 플로팅 게이트 타입의 플래쉬 메모리 뿐만 아니라 소노스 메모리 소자의 터널링 장벽층에도 적용될 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 의한 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법에 대해 상세하게 설명한다. 본 발명의 실시예에 의한 다층막 구조의 터널링 장벽층은 ALD나 CVD과 같은 공정을 이용하여 제조한다.
먼저 도 3a를 참조하면, 먼저 실리콘 기판(21) 상에 제 1터널링 장벽층(25a)을 형성시킨다. 제 1터널링 장벽층(25a)는 유전체 물질로 형성시킨 절연막이며, 상술한 바와 같이 예를 들어, MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용한다. 여기서, 제 1터널링 장벽층(25a)을 형성시킬 때, M 물질을 1 내지 50 weight%의 비로 포함되도록 형성시키는 것이 바람직하다.
다음으로 도 3b에 나타낸 바와 같이, 제 1터널링 장벽층(25a) 상에 제 2터널링 장벽층(25b) 및 도 3터널링 장벽층(25c)을 순차적으로 형성시킨다. 제 2터널 장벽층(25b)및 제 3터널링 장벽층(25c)은 제 1 터널링 장벽층(25a)과 같이 MO, MSiO 또는 MON의 화학식을 지닌 유전체 물질로 형성시킨다. 다만, 제 3터널링 산화층(25c)은 제 1터널링 산화층(25a)과 구체적으로 동일한 물질로 형성시키거나 다른 물질로 형성시킬 수 있다. 단지, 제 2터널링 장벽층(25b)을 제 1터널링 장벽층(25a) 및 제 3터널링 장벽층(25c)보다 에너지 밴드 갭이 더 큰 물질로 형성시키는 것을 만족하면 된다. 통상 고유전 상수를 지닌 물질의 경우 에너지 밴드 갭이 작으므로, 제 2터널링 장벽층(25b)을 SiO2, Al2O3 또는 Si3
N4로 형성시키는 경우 그보다 유전 상수가 큰 High-k 물질로 형성시킨다.
다음으로 도 3c에 나타낸 바와 같이, 터널링 장벽층(25) 상에 플로팅 게이트(26), 블로킹 산화층(27) 및 게이트 전극층(28)을 순차적으로 형성시킨다. 여기서, 플로팅 게이트(26)는 폴리 실리콘(poly-Si) 또는 메탈 등을 사용하여 증착시킨다. 블로킹 산화층(27)으로는 절연성 유전 물질, 예를 들어 실리콘 산화물을 증착시킨다.
다음으로, 도 3d에 나타낸 바와 같이, 터널링 장벽층(25), 플로팅 게이트(26), 블로킹 산화층(27) 및 게이트 전극층(28)의 양측부를 식각하여 게이트 구조체(24)를 형성시킨다. 이에 따라, 반도체 기판(21)의 양측상부가 노출되도록 하여 소스 및 드레인이 형성될 영역을 한정한다.
마지막으로, 도 3e에 나타낸 바와 같이 노출된 반도체 기판(21)의 양측상부에 불순물(dopant)을 도핑하여 소스(22a) 및 드레인(22b)을 형성시켜 본 발명의 실시예에 의한 다층의 터널링 산화층을 포함하는 비휘발성 메모리 소자를 제조한다.
이하, 본 발명의 실시예의 의한 다층의 터널링 산화층을 포함하는 비휘발성 메모리 소자의 동작 원리를 도 2, 도 4a 내지 도 4c를 참조하여 구체적으로 설명하기로 한다.
먼저, 쓰기(write) 과정을 설명한다. 게이트 전극층(28)에 Vg의 전압을 인가하면 채널(23)로부터 터널링 장벽층(25)을 통하여 전자가 플로팅 게이트(26)로 충전된다. 이를 FN(Fowler Nordheim) 방식이라 하며, 선택적으로 CHEI(Channel Hot Electron Injection) 방식을 적용할 수 있다. 여기서, 플로팅 게이트(26)에 전하가 충전된 상태를 데이타 '1'로 지정한다. 그리고, 지우기(erase) 과정을 설명하면, 게이트 전극층(28)을 통하여 -Vg 전압을 인가하면, 플로팅 게이트(26)에 충전된 전하가 터널링 장벽층(25)에서 채널(23) 영역으로 전하가 빠져나간다. 플로팅 게이트(26)로부터 전하가 빠져나간 상태를 데이타 '0'으로 지정한다.
데이타를 읽는 방법을 설명하면, 게이트 전극층(28)에 Vg'의 전압을 인가하고, 드레인(22b)에 Vd'의 전하를 인가여 트랜지스터(MOSFET)의 상태를 ON으로 유지한다. 이 상태에서 소스(22a) 및 드레인(22b) 사이에 기준 전류 값 이상의 전류가 감지되면, 데이타 '1'로 인식한다. 그리고, 기준 전류 값 이하의 전류가 감지되면, 데이타 '0'으로 인식한다. 물론, 반대로 플로팅 게이트(26)에 전하가 충전된 상태를 데이타 '0'으로 지정하고, 플로팅 게이트(26)에 전하가 빠져나간 상태를 데이타 '1'로 지정할 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 의한 다층의 터널링 산화층을 포함하는 비휘발성 메모리 소자의 터널링 베리어(25)의 밴드갭 에너지 다이어 그램을 나타낸 도면이다.
도 4a는 외부 전원이 인가되지 않는 상태이다. 터널링 장벽층(25)의 제 2터널링 장벽층(25b)의 밴드갭 에너지가 제 1터널링 베리어(25a) 및 제 3터널링 장벽층(25c)보다 크기 때문에 가운데 부위가 높은 장벽 형태를 나타낸다. 따라서, 전원이 인가되지 않은 상태에서는 전하가 채널(23) 영역에서 플로팅 게이트(26) 영역으로, 반대로 플로팅 게이트(26)로부터 채널(23) 영역으로 이동하기 어렵다. 이에 따라 메모리 소자의 데이타 보유(retention) 특성이 향상된다.
도 4b는 채널(23) 영역으로부터 터널링 장벽층(25)를 통해 플로팅 게이트(26) 영역으로 전하가 이동하는 것을 나타낸 도면이다. 이는 게이트 전극층(28)에 Vg의 전원을 인가하는 쓰기(write) 과정을 나타낸 것이다. 이 경우 특히, 제 3터널링 장벽층(25c)을 통하지 않음으로써 플로팅 게이트(26)로의 전하의 충전이 용이해진다.
도 4c는 터널링 장벽층(25)를 통하여 플로팅 게이트(26)로부터 채널 영역(23)으로 전하가 이동하는 것을 나타낸 도면이다. 이는 게이트 전극층(28)에 -Vg의 전원을 인가하는 지우기(erase) 과정을 나타낸 것이다. 이 경우 특히, 제 1터널링 베리어(25a)를 통하지 않음으로써 플로팅 게이트(26)의 전하의 제거 과정이 용이해진다.
도 4a 내지 도 4c의 설명을 요약하면, 본 발명의 실시예에 의한 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자는 터널링 장벽층(25)의 가운데 영역에 밴드갭 에너지가 높은 물질로 형성시킴으로써 플로팅 게이트(26)로의 전하의 주입 및 제거는 용이하면서, 전하 보유 특성은 향상되는 것을 알 수 있다.
도 5a는 3가지 형태의 터널링 장벽층(25)를 형성시켜 누설 전류 특성을 조사한 그래프를 나타낸 것이다. 첫번째 시편은 SiO2 약 60Å을 터널링 베리어로 사용한 것이다. 두번째 시편은 본 발명의 실시예에 의한 것으로, HfO2/SiO2/HfO2
를 20Å/20Å/20Å의 두께로 형성시킨 것이다. 세번째 시편은 두번째 시편과는 반대로 SiO2/HfO2/SiO2를 20Å/20Å/20Å의 두께로 형성시킨 것이다. 두번째 시편의 터널링 베리어의 밴드갭 에너지 다이어그램은 도 4a에 나타낸 것과 동일하며, 세번째 시편의 밴드갭 에너지 다이어그램은 양자 우물 구조를 지니고 있다.
종래 기술에 의한 첫번째 시편의 누설 전류 특성에 비해, 본 발명의 실시예에 의한 두번째 시편은 낮은 인가 전압에서는 낮은 누설 전류 값을 나타내며, 높은 인가 전압에서는 높은 터널링 전류가 흐르는 것을 알 수 있다. 반면, 세번째 시편은 오히려, 종래 기술에 의한 첫번째 시편보다 누설 전류 특성이 좋지 않은 것을 알 수 있다. 따라서, 본 발명의 실시예에 의한 다층의 터널링 산화층을 포함하는 비휘발성 메모리 소자가 가장 좋은 특성을 나타내는 것을 확인할 수 있다.
도 5b는 SiO2 단일막으로 터널링 베리어를 형성시킨 시편과 본 발명의 실시 예에 의한 HfO2/SiO2/HfO2를 터널링 장벽층을 형성시킨 시편에 대해, 게이트 전극을 통해 6V 및 10V(Vg)를 인가한 경우의 에너지 밴드 다이어 그램을 나타낸 그래프이다. 도 5b를 참조하면 본 발명의 실시예에 의한 시편의 경우, 6V의 낮은 전압을 인가하는 것에 비해 10V의 높은 전압을 인가하는 경우 밴드갭 에너지가 크게 감소함을 알 수 있다. 반면에 종래 기술의 경우 그 높이의 변화는 거의 없는 것을 확인할 수 있다. 따라서, 도 5a와 같이 낮은 전압에서는 낮은 누설 전류를 지니며, 높은 전압에서는 높은 터널링 전류가 흐르게 됨을 확인할 수 있다.
본 발명의 실시예에 의한 HfO2/SiO2/HfO2 터널링 베리어의 경우 커플링 비(coupling ratio)도 매우 높게 나타난다. 커플링 비란 게이트 전극(28)에 인가된 전압 중 플로팅 게이트(26)의 포텐셜(potential)로 유도되는가를 나타낸 값이다. 이를 간단히 나타내면 하기 식 1과 같다.
[식 1]
즉, 커플링 비(rCR)는 인가 전압의 효율성을 나타낸 것으로, 그 값이 1에 가까울 수록 전압을 효율적으로 사용한 것을 의미한다. 도 5b의 SiO2 단일막을 터널링 장벽층으로 사용한 경우, Cblock는 0.25, Ctunnel은 0.5로써 커플링 비는 약 0.67이 된다. 반면, 도 5b의 본 발명의 실시예에 의한 시편의 경우, Cblock는 0.25, Ctunnel
은 0.8로써, 커플링 비는 약 0.78이라는 매우 높은 값이 나왔다.
본 발명의 실시예와 같은 터널링 장벽층의 설계는 물질의 밴드갭 에너지를 고려하여 적절하게 설계될 수 있으며, 도 5c에는 다양한 물질에 따른 밴드갭 에너지를 나타내었다. 도 5c를 참조하면, 예를 들어 SiO2 또는 Al2O3를 터널링 장벽층의 가운데에 형성하고, 그 양쪽에 HfO2, ZrO2 등 상대적으로 작은 밴드갭 에너지를 지닌 물질을 형성시킬 수 있음을 알 수 있다. 또한, 3층의 다층막 구조뿐만 아니라, 2층 이상의 다층막으로 가운데 또는 일측 부분의 밴드갭 에너지를 높이고 타측의 밴드갭 에너지를 점차로 낮추는 구조로 형성시켜 동일한 목적을 이룰 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 즉, 플로팅 게이트 타입의 플래쉬 메모리 뿐만 아니라, 터널링 산화층, 전하 저장층 및 블로킹 산화층의 게이트 구조를 지닌 소노스 메모리(SONOS Memory) 소자의 터널링 산화층도 2 이상의 에너지 밴드갭을 지닌 다층막 구조로 형성시켜 동일한 효과를 나타낼 수 있는 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 반도체 메모리 소자의 터널링 장벽층을 2층 이상, 바람직하게는 3층 이상의 다층막으로 형성함으로써, 누설 전류를 감소시켜서 데이타 보유 특성을 향상시키고, 플로팅 게이트에 데이타의 기록 및 소거를 효율적으로 할 수 있는 비휘발성 반도체 메모리 소자를 제공할 수 있다.
Claims (13)
- 반도체 기판, 상기 기판에 형성된 소스 및 드레인 영역 및 상기 소스 및 드레인 영역과 접촉하며 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서,상기 게이트 구조체는 서로 다른 밴드갭 에너지를 지닌 2층 이상의 다층막으로 형성된 터널링 장벽층을 포함하며, 상기 터널링 장벽층은,상기 소스 및 드레인 영역과 각각 접촉하며 상기 반도체 기판 상에 형성되어 형성된 1터널링 장벽층;상기 제 1터널링 장벽층 상에 형성된 제 2터널링 장벽층; 및상기 제 2터널링 장벽층 상에 형성된 제 3터널링 장벽층;을 포함하는 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 게이트 구조체는,터널링 장벽층, 플로팅 게이트, 블로킹 산화층 및 게이트 전극층이 순차적으로 형성된 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 게이트 구조체는,터널링 장벽층, 전하 저장층, 블로킹 산화층 및 게이트 전극층이 순차적으로 형성된 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소 자.
- 삭제
- 제 1항에 있어서,상기 제 2터널링 장벽층은 상기 제 1터널링 장벽층 및 상기 제 3터널링 장벽층보다 큰 에너지 밴드갭을 지닌 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 2터널링 장벽층은 SiO2, SiN, Al2O3 중 적어도 어느 하나의 물질을 포함하는 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1터널링 장벽층은 MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용하여 형성되며, 여기서 M은 Hf, Zr, Ti, Ta, Al, 란탄 계열 물질 또는 이들의 합금 금속인 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 3터널링 장벽층은 MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용하여 형성되며, 여기서 M은 Hf, Zr, Ti, Ta, Al, 란탄 계열 물질 또는 이들의 합금 금속인 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자.
- (가) 반도체 기판 상에 제 1터널링 장벽층, 제 2터널링 장벽층 및 제 3터널링 장벽층을 포함하는 터널링 장벽층을 형성하는 공정을 포함하는 게이트 구조체를 형성시키는 단계;(나) 상기 게이트 구조체의 양측부를 식각하여 상기 반도체 기판의 양측 표면을 노출시키는 단계; 및(다) 상기 노출된 반도체 기판의 양측 표면에 도펀트를 도핑하여 소스 및 드레인을 형성시키는 단계;를 포함하는 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 9항에 있어서,상기 (가) 단계는,상기 반도체 기판 상에 제 1터널링 장벽층을 형성시키는 단계;상기 제 1터널링 장벽층 상에 상기 제 1터널링 장벽층보다 큰 밴드 갭 에너지를 지닌 물질로 제 2터널링 장벽층을 형성시키는 단계; 및상기 제 2터널링 장벽층 상에 형성된 상기 제 2터널링 장벽층보다 작은 밴드 갭 에너지를 지닌 물질로 제 3터널링 장벽층을 형성시키는 단계;를 포함하는 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 10항에 있어서,상기 제 2터널링 장벽층은 SiO2, SiN, Al2O3 중 적어도 어느 하나의 물질을 포함하도록 형성시키는 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 10항에 있어서,상기 제 1터널링 장벽층은 MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용하여 형성되며, 여기서 M은 Hf, Zr, Ti, Ta, Al, 란탄 계열 물질 또는 이들 의 합금 금속인 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 10항에 있어서,상기 제 3터널링 장벽층은 MO, MSiO, MSiON 또는 MON의 화학식을 지닌 물질을 사용하여 형성되며, 여기서 M은 Hf, Zr, Ti, Ta, Al, 란탄 계열 물질 또는 이들의 합금 금속인 것을 특징으로 하는 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040080353A KR100660840B1 (ko) | 2004-10-08 | 2004-10-08 | 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자및 그 제조 방법 |
| CNB200510106838XA CN100477266C (zh) | 2004-10-08 | 2005-09-26 | 包括多层隧道势垒的非易失存储器件及其制造方法 |
| US11/245,426 US7358137B2 (en) | 2004-10-08 | 2005-10-07 | Memory devices including barrier layers and methods of manufacturing the same |
| JP2005296365A JP2006114902A (ja) | 2004-10-08 | 2005-10-11 | 複数層のトンネリング障壁層を備える不揮発性メモリ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040080353A KR100660840B1 (ko) | 2004-10-08 | 2004-10-08 | 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060031358A KR20060031358A (ko) | 2006-04-12 |
| KR100660840B1 true KR100660840B1 (ko) | 2006-12-26 |
Family
ID=36145083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040080353A KR100660840B1 (ko) | 2004-10-08 | 2004-10-08 | 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7358137B2 (ko) |
| JP (1) | JP2006114902A (ko) |
| KR (1) | KR100660840B1 (ko) |
| CN (1) | CN100477266C (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100969611B1 (ko) | 2007-08-13 | 2010-07-14 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 고속 소거 가능한 전하 트래핑 메모리 셀 |
| KR101974777B1 (ko) | 2018-03-12 | 2019-09-05 | 포항공과대학교 산학협력단 | 비휘발성 메모리 기능을 갖는 트랜지스터 및 이의 작동 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60311016T2 (de) * | 2003-07-30 | 2007-08-02 | Infineon Technologies Ag | Dielektrischer film mit hohem k, herstellungsverfahren dafür und diesbezügliches halbleiterbauelement |
| JP4997872B2 (ja) * | 2006-08-22 | 2012-08-08 | ソニー株式会社 | 不揮発性半導体メモリデバイスおよびその製造方法 |
| KR100759845B1 (ko) * | 2006-09-11 | 2007-09-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이의 제조 방법 |
| US8330207B2 (en) | 2006-09-26 | 2012-12-11 | Samsung Electronics Co., Ltd. | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
| US20080073690A1 (en) * | 2006-09-26 | 2008-03-27 | Sung-Kweon Baek | Flash memory device including multilayer tunnel insulator and method of fabricating the same |
| KR100886352B1 (ko) | 2006-10-24 | 2009-03-03 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조 방법 |
| JP4357526B2 (ja) * | 2006-12-08 | 2009-11-04 | 株式会社東芝 | 不揮発性半導体メモリ装置およびその製造方法 |
| JP4594973B2 (ja) * | 2007-09-26 | 2010-12-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20100002708A (ko) * | 2008-06-30 | 2010-01-07 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| JP5361294B2 (ja) * | 2008-09-04 | 2013-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5472894B2 (ja) * | 2008-09-25 | 2014-04-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US8759876B2 (en) * | 2008-10-06 | 2014-06-24 | Massachusetts Institute Of Technology | Enhancement-mode nitride transistor |
| KR102190350B1 (ko) * | 2014-05-02 | 2020-12-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040022083A (ko) * | 2002-09-06 | 2004-03-11 | 아남반도체 주식회사 | 반도체 소자의 소노스 구조 |
| KR20050033247A (ko) * | 2003-10-06 | 2005-04-12 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조방법 |
| KR20050043135A (ko) * | 2003-11-05 | 2005-05-11 | 동부아남반도체 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20050102864A (ko) * | 2004-04-23 | 2005-10-27 | 삼성전자주식회사 | 다층의 유전체층을 포함하는 메모리 소자 및 그 제조 방법 |
| KR20050116977A (ko) * | 2004-06-09 | 2005-12-14 | 동부아남반도체 주식회사 | 비휘발성 메모리 장치 및 그 구동방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936258A (en) * | 1995-04-28 | 1999-08-10 | Fujitsu Limited | Optical semiconductor memory device and read/write method therefor |
| JPH09260598A (ja) * | 1996-03-19 | 1997-10-03 | Fujitsu Ltd | 光半導体記憶装置 |
| JP3357861B2 (ja) * | 1998-06-04 | 2002-12-16 | 株式会社東芝 | Ｍｉｓ半導体装置及び不揮発性半導体記憶装置 |
| US6407435B1 (en) * | 2000-02-11 | 2002-06-18 | Sharp Laboratories Of America, Inc. | Multilayer dielectric stack and method |
| US6784480B2 (en) * | 2002-02-12 | 2004-08-31 | Micron Technology, Inc. | Asymmetric band-gap engineered nonvolatile memory device |
| JP3840207B2 (ja) * | 2002-09-30 | 2006-11-01 | 株式会社東芝 | 絶縁膜及び電子素子 |
| JP4955907B2 (ja) * | 2003-02-26 | 2012-06-20 | シャープ株式会社 | メモリ素子 |
-
2004
- 2004-10-08 KR KR1020040080353A patent/KR100660840B1/ko active IP Right Grant
-
2005
- 2005-09-26 CN CNB200510106838XA patent/CN100477266C/zh active Active
- 2005-10-07 US US11/245,426 patent/US7358137B2/en active Active
- 2005-10-11 JP JP2005296365A patent/JP2006114902A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040022083A (ko) * | 2002-09-06 | 2004-03-11 | 아남반도체 주식회사 | 반도체 소자의 소노스 구조 |
| KR20050033247A (ko) * | 2003-10-06 | 2005-04-12 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조방법 |
| KR20050043135A (ko) * | 2003-11-05 | 2005-05-11 | 동부아남반도체 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR20050102864A (ko) * | 2004-04-23 | 2005-10-27 | 삼성전자주식회사 | 다층의 유전체층을 포함하는 메모리 소자 및 그 제조 방법 |
| KR20050116977A (ko) * | 2004-06-09 | 2005-12-14 | 동부아남반도체 주식회사 | 비휘발성 메모리 장치 및 그 구동방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100969611B1 (ko) | 2007-08-13 | 2010-07-14 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 고속 소거 가능한 전하 트래핑 메모리 셀 |
| KR101974777B1 (ko) | 2018-03-12 | 2019-09-05 | 포항공과대학교 산학협력단 | 비휘발성 메모리 기능을 갖는 트랜지스터 및 이의 작동 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006114902A (ja) | 2006-04-27 |
| CN100477266C (zh) | 2009-04-08 |
| US7358137B2 (en) | 2008-04-15 |
| KR20060031358A (ko) | 2006-04-12 |
| US20060077743A1 (en) | 2006-04-13 |
| CN1761073A (zh) | 2006-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006114902A (ja) | 複数層のトンネリング障壁層を備える不揮発性メモリ素子及びその製造方法 | |
| JP5149539B2 (ja) | 半導体装置 | |
| JP4733398B2 (ja) | Ｓｏｎｏｓ型メモリ素子 | |
| KR100858758B1 (ko) | 불휘발성 반도체 기억 장치 | |
| US7402492B2 (en) | Method of manufacturing a memory device having improved erasing characteristics | |
| US7602011B2 (en) | Semiconductor memory device having charge storage layer and method of manufacturing the same | |
| JP2006114905A (ja) | 不揮発性の半導体メモリ素子 | |
| JP2004134796A (ja) | 非揮発性ｓｏｎｓｎｏｓメモリ | |
| JP2005311379A (ja) | 多層の誘電体層を有するメモリ素子およびその製造方法 | |
| WO2011055433A1 (ja) | 不揮発性半導体記憶装置 | |
| JP2006005006A (ja) | 不揮発性半導体メモリ装置 | |
| US8638614B2 (en) | Non-volatile memory device and MOSFET using graphene gate electrode | |
| US20080169501A1 (en) | Flash memory device with hybrid structure charge trap layer and method of manufacturing same | |
| JP5361294B2 (ja) | 不揮発性半導体記憶装置 | |
| US20050167734A1 (en) | Flash memory devices using large electron affinity material for charge trapping | |
| KR20170085934A (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| KR100745400B1 (ko) | 게이트 구조 및 이를 형성하는 방법, 비휘발성 메모리 장치및 이의 제조 방법 | |
| US20080246077A1 (en) | Method of fabricating semiconductor memory device and semiconductor memory device fabricated by the method | |
| US7586137B2 (en) | Non-volatile memory device and method of fabricating the same | |
| US8964462B2 (en) | Nonvolatile memory device using a threshold voltage switching material and method for manufacturing same | |
| KR20070082509A (ko) | 합금으로 형성된 게이트 전극층을 포함하는 반도체 메모리소자 | |
| US8264026B2 (en) | Nonvolatile memory devices and methods of manufacturing the same | |
| US20050173766A1 (en) | Semiconductor memory and manufacturing method thereof | |
| KR101231456B1 (ko) | 플래시 메모리 소자 | |
| KR100929397B1 (ko) | 실리콘 카바이드 나노입자를 이용한 비휘발성 메모리 소자및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121130 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131129 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20191129 Year of fee payment: 14 |