KR100929397B1 - 실리콘 카바이드 나노입자를 이용한 비휘발성 메모리 소자및 이의 제조방법 - Google Patents

실리콘 카바이드 나노입자를 이용한 비휘발성 메모리 소자및 이의 제조방법 Download PDF

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    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer

Abstract

실리콘 카바이드 나노입자를 이용한 비휘발성 메모리 소자 및 이의 제조방법이 개시된다. 열처리를 통해 실리콘 카바이드층은 실리콘 카바이드 나노입자로 변환된다. 실리콘 카바이드 나노입자는 비휘발성 메모리에서 부유 게이트로 활용된다. 이를 통하여 정보의 프로그램 및 소거가 가능한 나노 양자점이 형성되며, 저전력 및 고속 동작이 가능한 비휘발성 메모리 소자가 제작된다.
실리콘 카바이드, 비휘발성 메모리, 부유 게이트

Description

실리콘 카바이드 나노입자를 이용한 비휘발성 메모리 소자 및 이의 제조방법{Non-Volatile Memory Device using SiC nano-particle and Method of fabricating the same}
본 발명은 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 실리콘 카바이드 나노 입자를 이용한 나노 부유 게이트형 비휘발성 메모리 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터의 저장방식에 따라 크게 휘발성 메모리 소자와 비휘발성 메모리 소자 두 가지로 분류된다. 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 소자는 전원의 공급이 차단되더라도 데이터를 유지하는 특성을 가진다.
플래시 메모리는 비휘발성 메모리 소자의 대표적인 예라 할 수 있다. 이 메모리는 기술적으로 EPROM(Erasable-Programmable Read-Only Memory)과 EEPROM(Electrically Erasable-Programmable Read-Only Memory)의 장점 뿐 아니라, DRAM과 ROM의 장점을 모두 갖춘 소자이다. 특히 DRAM과 ROM의 높은 집적도를 능가하는 고집적도를 가지고, EPROM이나 DRAM과 같이 필요에 따라 저장 내용을 다시 쓸 수 있으며, ROM과 EEPROM의 비휘발성을 동시에 가지고 있다.
따라서, 플래시 메모리는 휴대가 가능하도록 이동성이 요구되는 이동성이 요구되는 휴대폰, PMP 등의 개인용 통신기기나, MP3 플레이어 또는 디지털 카메라 등과 같은 각종 소형 전자기기, 메모리 카드 등의 데이터 저장장치로 널리 사용되고 있다.
상기에서 언급한 휴대폰, PMP, MP3, 디지털 카메라 및 USB 메모리 등에 많이 사용되고 있는 NAND 플래시 메모리는 DRAM 소자가 휘발성 동작을 하는 단점을 해결하기 위한 대안으로 제시된 비휘발성 메모리 소자이다. NAND 플래시 메모리는 고집적, 비휘발성 및 저전력 소모 특성을 가지고 있으므로 이러한 응용에 적합하여 휴대기기의 주기억 소자로 사용되기 시작하였다. 또한, 고집적 특성은 기존의 DRAM에 비하여 우수하므로 디지털 가전제품 등의 대용량 저장 매체로서 그 수요가 증가하고 있다.
현재의 플래시 메모리의 구조는 MOSFET 구조를 기반으로 하고 있다. 여기에 부가적으로 게이트 전극과 채널 사이에 터널링 산화막/플로팅 게이트/컨트롤 산호막을 삽입한 구조를 가지고 있다.
상술한 플래시 메모리 소자의 동작 원리는 폴리 실리콘으로 만들어진 플로팅 게이트에 전자의 주입 여부에 따라 트랜지스터의 문턱전압의 변화에 기초한다. 통상 비휘발성 메모리로 요구되는 정보의 저장시간은 10년 이상으로 이 기간동안 플로팅 게이트에 전자를 저장하기 위해서는 터널링 산화막의 두께를 얇게 하는데 한계가 있다.
상기 플래시 메모리 소자의 현재 터널링 산화막의 두께는 7nm 내지 8nm로써 플로팅 게이트에 직접 터널링으로 전자를 주입하거나 제거시킬 수 없는 두께이다. 따라서, 속도 향상 및 저전력 동작을 위해 플로팅 게이트에 전자를 주입 또는 제거하기 위해 새로운 대안이 제시된다.
기존의 비휘발성 메모리는 전자를 저장하거나 제거하기 위해 직접 터널링이 아닌 F-N(Fowler-Nordheim) 터널링이나 CHE(Channel Hot-Electron) 주입을 이용한다. 이 방법들은 전하의 저장이나 제거를 위해 높은 동작 전압을 요구한다. 현재의 플래시 메모리의 경우, 저장하고 지우는 전압이 10V 이상으로 CMOS 구동 전압과 비교할 때, 매우 큰 편이라 할 수 있다.
높은 동작 전압은 터널링 산화막 내의 결함을 발생시키고 메모리 소자의 성능을 저하시키는 원인이 되고 있다. 이는 플래시 메모리의 셀 크기가 작은 경우, 더욱 큰 문제점이 될 수 있다.
상술한 문제점을 해결하기 위해 플로팅 게이트를 나노 입자로 형성하여 제작된 메모리 소자가 NFGM(Nano Floating Gate Memory) 소자이다. 이는 나노 입자로 플로팅 게이트를 형성할 경우, 산화막의 결함에 의해 발생되는 전자의 누설을 차단한다는 장점을 가진다.
NFGM의 경우, 나노 입자 사이로 전하가 이동할 수 없으므로 결함 주변의 나노 입자에 저장된 전하만이 터널링 산화막으로 누설되며, 그 외의 나노 입자에 저장된 전하는 그대로 유지된다. 따라서, 터널링 산화막으로의 누설전류를 현저히 줄일 수 있으므로, 터널링 산화막의 두께의 한계를 극복할 수 있다.
또한, 낮은 전압에서의 직접 터널링을 통해 저장 및 지우는 동작이 가능하므로, 저장 및 소거 속도도 기존의 메모리 소자에 비해 개선될 수 있다. 그 밖에 하나의 트랜지스터로 셀을 이루므로, 단위 셀의 크기가 작아 집적도를 높일 수 있는 등 다양한 장점을 가지고 있어 차세대 비휘발성 메모리 소자로서 충분히 연구할 만한 가치를 지닌다.
기존의 폴리 실리콘 나노 양자점을 이용하는 경우, 밀도를 높이기 위해 나노입자의 크기를 5nm 이하로 줄이게 되면, 메모리의 유지 특성이 크게 저하될 수 있다. 기존의 폴리 실리콘을 플로팅 게이트로 사용하는 플래시 메모리의 경우, 플로팅 게이트가 양자점이 아니라 벌크 실리콘과 유사하지만, 10nm 이하의 나노 입자로 형성될 경우, 밴드갭이 증가하여 전자가 플로팅 게이트에 저장되는 시간이 저하된다.
이러한 유지 특성을 개선하기 위해 사용될 수 있는 방법은 터널링 절연막의 두께를 증가시키는 것이나, 이 경우 저장하고 지우는 시간이 크게 길어지는 문제가 발생한다.
현재까지 NFGM의 연구 단계는 기초 수준에 머물고 있다. 앞으로 NFGM의 물리적인 메커니즘, 물질 특성의 규명과 소자 설계, 제작 공정의 확립이 선행되어야 한다.
특히, 나노 부유 게이트를 사용하는 비휘발성 메모리 소자의 제조기술에서 전기적 손실, 다시 말해 터널링 절연막으로의 누설 전류를 줄이면서 보다 안정적이고 독립적인 단위 메모리 소자를 제조하는 기술이 요구되고 있다. 더불어 읽기, 쓰 기, 저장 속도를 향상시킬 수 있고, 저전압에서 동작이 가능하고 기존의 비휘발성 메모리 소자보다 더 높은 고집적도를 얻을 수 있는 기술 개발이 절실히 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 실리콘 카바이드 나노입자를 부유 게이트로 이용하는 비휘발성 메모리를 제공하는데 있다.
또한, 본 발명의 제2 목적은 상기 제1 목적의 달성을 위해 사용되는 비휘발성 메모리의 제조방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 실리콘 기판, 제1 실리콘 산화막 및 상부 실리콘층으로 구성된 반도체 기판; 상기 상부 실리콘층 상에 형성된 실리콘 도핑 패턴; 상기 상부 실리콘층 및 상기 실리콘 도핑 패턴 상에 형성되고, 상기 반도체 기판의 상기 상부 실리콘층 표면으로부터 소정 깊이로 형성된 터널 절연막; 상기 터널 절연막 상부에 형성된 제2 실리콘 산화막; 상기 제2 실리콘 산화막 내부에 분산된 형태로 구비되는 실리콘 카바이드 나노입자; 상기 실리콘 카바이드 나노입자를 함유하는 상기 제2 실리콘 산화막 상부에 형성된 컨트롤 절연막; 및 상기 컨트롤 절연막 상부에 형성된 게이트 전극층을 포함하는 비휘발성 메모리를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 실리콘 기판, 제1 실리콘 산화막 및 상부 실리콘층으로 구성된 반도체 기판 상에 실리콘 도핑층을 형성하는 단계; 상기 실리콘 도핑층에 대한 식각을 수행하여 실리콘 도핑 패턴을 형성하고, 상기 상부 실리콘층의 표면을 소정 깊이로 식각하는 단계; 상기 상부 실리콘층 표면 및 상기 실리콘 도핑 패턴 상에 터널 절연막, 실리콘 카바이드층 및 제2 실리콘 산화막을 순차적으로 형성하는 단계; 상기 실리콘 카바이드층에 대한 열처리를 수행하여 상기 제2 실리콘 산화막 내에 실리콘 카바이드 나노입자를 형성하는 단계; 및 상기 실리콘 카바이드 나노입자가 형성된 상기 제2 실리콘 산화막 상에 컨트롤 절연막 및 게이트 전극층을 순차적으로 형성하는 단계를 포함하는 비휘발성 메모리의 제조방법을 제공한다.
본 발명에 따른 실리콘 카바이드 나노입자를 이용한 비휘발성 메모리 소자 및 이의 제조방법은 터널 절연막 상에 실리콘 카바이드층을 형성하고, 실리콘 카바이드층 상부에 별도의 실리콘 산화막을 형성한다. 또한, 열처리를 통해 다층 구조의 실리콘 카바이드 나노입자를 형성한다. 다층 구조를 가지는 실리콘 카바이드 나노입자를 이용하여 높은 밀도의 전하를 저장할 수 있다. 즉, 나노 양자점 물질을 전자 친화도가 화합물 반도체인 실리콘 카바이드로 형성하여 전자친화도를 향상시킨다. 전자 친화도가 커지면 플로팅게이트의 에너지 밴드가 낮아지게 되고, 그 결과 유지특성을 개선할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소의 "상부" 있다거나 "하부" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 형성되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따라 실리콘 카바이드를 이용하는 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 실리콘 도핑층(200) 및 마스크층(210)을 형성한다.
상기 반도체 기판(100)은 SOI(Silicon On Insulator) 기판임이 바람직하다. 즉, 실리콘 기판(110) 상에 제1 실리콘 산화막(120)이 형성되고, 상기 제1 실리콘 산화막(120) 상에 상부 실리콘층(130)이 형성된 반도체 기판(100)이 먼저 제공된다. 이러한 SOI 기판을 반도체 기판(100)으로 사용하는 것은 기존의 실리콘 단결정 기판에 비해 전기 누설을 방지할 수 있기 때문이다.
이어서, 반도체 기판(100) 상에 채널 형성, 소스 및 드레인 영역을 형성하기 위해 실리콘 도핑층(200)을 형성한다. 상기 실리콘 도핑층(200)은 화학적 기상 증착법(Chemical Vapor Deposition)을 사용하여 인이 도핑된 비정질 실리콘, 폴리 실리콘 또는 실리콘 에피층으로 형성할 수 있다.
계속해서, 식각 공정을 위해 마스크층(210)을 실리콘 도핑층(200) 상에 형성한다. 상기 마스크층(210)은 포토레지스트로 이루어진다.
도 1b를 참조하면, 통상의 포토리소그래피 공정을 이용하여 마스크층(210)의 일부를 제거한 마스크 패턴(215)을 형성한다. 이어서, 형성된 마스크 패턴(215)을 식각 마스크로 하여 식각 공정을 수행한다. 식각 공정에 의해 반도체 기판(100)을 이루는 상부 실리콘층(130)의 일부를 노출시킨다.
또한, 식각 공정에 의해 실리콘 도핑층(200)은 식각되어 실리콘 도핑 패턴(205)으로 형성된다. 따라서, 식각에 의해 실리콘 도핑 패턴(205)의 측면이 노출된다. 또한, 식각 공정은 상부 실리콘층(130)의 표면으로부터 소정 깊이까지 수행된다. 따라서, 노출된 상부 실리콘층(130)은 식각에 의해 리세스된 형태를 지닌다.
도 1c를 참조하면, 상기 도 1b에 개시된 마스크 패턴을 제거하고, 노출된 실리콘 도핑 패턴(205) 및 상부 실리콘층(130) 상에 터널 절연막(220)을 형성한다. 상기 터널 절연막(220) 상에는 실리콘 카바이드층(230)과 제2 실리콘 산화막(240)을 순차적으로 형성한다.
터널 절연막(220)은 실리콘 산화물을 사용함이 바람직하며, 이러한 경우 그 두께는 3nm 내지 5nm로 형성됨이 바람직하다. 3nm 이하인 경우, 실리콘 산화물로 구성된 터널 절연막(220)이 지속적인 전기적 스트레스로 인해 파괴될 수 있으며, 5nm 이상인 경우, 전자의 직접 터널링이 발생하지 않는 문제가 발생한다.
또한, 상기 터널 절연막(220)은 실리콘 산화물보다 높은 유전상수를 가진 물질인 HfO2, ZrO2 또는 Al2O3 을 사용할 수 있다. 이때 이들의 두께는 각각의 고유물질의 형성 조건에 따라 다르게 설정될 수 있겠으나, 각각의 고유전 물질의 EOT(Equivalent Oxide Thickness)에 대해 실리콘 산화물 대비 3nm 내지 5nm를 넘지 않도록 하며, 전자의 직접 터널 효과가 발생되는 두께로 형성되어야 한다.
이어서, 형성된 터널 절연막(220) 상부에 실리콘 카바이드층(230)을 형성한 다. 실리콘 카바이드층(230)은 물리적 기상 증착(Physical Vapor Deposition)을 이용하여 형성함이 바람직하다. 이때의 증착 두께는 5nm 내지 8nm가 바람직하다. 두께가 5nm 이하인 경우, 이후에 형성되는 실리콘 카바이드 나노입자의 크기가 불균일하여 막질의 형성이 어려워지며, 8nm 이상인 경우 나노 입자가 형성되지 않는 문제가 발생한다.
계속해서, 실리콘 카바이드층(230) 상부에 제2 실리콘 산화막(240)을 형성한다. 상기 제2 실리콘 산화막(240)은 물리적 기상 증착 또는 화학적 기상 증착 등을 이용하여 10nm 내지 50nm의 두께로 형성한다. 만일, 제2 실리콘 산화막(240)의 두께가 10nm 이하인 경우, 이후의 열처리 공정에서 실리콘 카바이드층(230)으로부터 형성되는 실리콘 카바이드 나노입자가 충분히 분산되지 않는 문제가 발생한다. 또한, 제2 실리콘 산화막의 두께가 50nm 이상인 경우, 메모리 소자로 제작되었을 때, 동작 전압이 증가하는 문제가 발생한다.
도 1d를 참조하면, 상기 도 1c에서 형성된 구조물들에 대해서 열처리를 수행한다. 상기 열처리를 통해 실리콘 카바이드층(230)은 실리콘 카바이드 나노입자(235)로 형성된다. 또한, 형성되는 실리콘 카바이드 나노입자(235)는 제2 실리콘 산화막(240)에 분산된 형태로 존재한다. 실리콘 카바이드 나노입자(235) 형성을 위한 열처리는 700℃ 내지 900℃에서 3분 내지 5분 동안 수행된다. 만일 700℃ 이하의 온도에서는 실리콘 카바이드 나노입자(235)가 형성되지 않으며, 900℃ 이상일 경우에는 과도한 열에너지의 공급으로 인해 실리콘 카바이드 나노입자(235)가 불균일하게 형성된다. 또한, 열처리 시간이 3분 이하인 경우, 충분히 열에너지가 공급 되지 못해 나노 입자가 형성되지 않으며, 5분 이상인 경우, 나노 입자가 불균일하게 형성되는 문제가 발생한다.
상술한 열처리를 통해 실리콘 카바이드층(230)은 실리콘 카바이드 나노입자(235)로 변환된다. 상기 실리콘 카바이드 나노입자는 다층구조로 형성된다. 즉, 다수의 실리콘 카바이드 나노입자들은 제2 실리콘 산화막 내부에 다층구조로 분산된 형태로 형성된다.
도 1e를 참조하면, 실리콘 카바이드 나노입자(235)가 형성된 제2 실리콘 산화막(240)의 상부에 컨트롤 절연막(250)을 형성한다. 상기 컨트롤 절연막(250)은 그 두께가 10nm 내지 30nm가 되도록 형성함이 바람직하다. 만일 컨트롤 절연막(250)의 두께가 10nm 이하인 경우, 이후에 형성되는 컨트롤 게이트에서 누설 전류가 실리콘 카바이드 나노입자(235)로 흐를 수 있다. 또한, 컨트롤 절연막(250)의 두께가 30nm 이상인 경우, 이후에 컨트롤 게이트를 통해 인가되는 프로그램 전압이 과도하게 증가하는 문제를 초래한다.
상기 형성된 컨트롤 절연막(250)은 실리콘 산화막보다 높은 유전상수를 가진 고유전(high-k dielectric) 물질인 HfO2, ZrO2 또는 Al2O3일 수 있다. 이 때 이들의 두께는 각각의 고유전 물질의 형성조건에 따라 달리 설정될 수 있으므로, 각각의 고유전 물질의 EOT에 대해 실리콘 산화물 대비 10 내지 30nm를 넘지 아니하여야 한다.
도 1f를 참조하면, 게이트 패턴을 형성하기 위해 상기 도 1e에 도시된 컨트롤 절연막(250) 상부에 게이트 전극층(260)을 형성한다. 상기 게이트 전극층(260) 은 알루미늄, 구리, 금 또는 백금을 이용한다.
이어서, 통상의 식각 공정을 이용하여 실리콘 도핑 패턴이 노출되도록한다. 상술한 과정을 통하여 부유게이트의 역할을 수행하는 실리콘 카바이드 나노입자를 가지는 비휘발성 메모리 소자를 제작할 수 있다.
실험예
본 발명에 의해 개시된 기술을 바탕으로 비휘발성 메모리 소자에 적용가능한 나노 부유게이트형 커패시터를 제조하였다. 즉, 상기 도 1f에 개시된 구조에서 소스 및 드레인 역할을 수행하는 실리콘 도핑 패턴이 배제된 구조물을 제작한다.
특히, 터널 절연막은 습식 산화법을 이용하여 4.5nm의 두께를 가지는 실리콘 산화막으로 형성한다. 또한, 형성된 터널 절연막 상부에는 실리콘 카바이드층을 물리적 기상 증착법을 사용하여 8nm의 두께를 가지도록 한다. 실리콘 카바이드층의 상부에는 제2 실리콘 산화막을 50nm의 두께로 형성한다.
실리콘 카바이드 나노입자를 형성하기 위한 열처리는 900℃에서 3분간 수행한다. 이를 통해 제2 실리콘 산화막 내부에는 실리콘 카바이드 나노입자가 형성된다.
도 2a 및 도 2b는 형성된 실리콘 카바이드 나노입자를 고해상도 투과 전자현미경으로 확인한 사진들이다.
상기 도 2a 및 도 2b에서 상술한 과정을 통해 형성한 실리콘 카바이드 나노입자의 크기는 평균 7nm이다.
또한, 형성된 실리콘 카바이드 나노입자를 포함하는 제2 실리콘 산화막 상부에는 컨트롤 절연막을 형성하였다. 상기 컨트롤 절연막은 실리콘 산화물로 구성하며, 두께는 30nm를 가지도록 제작한다. 형성된 컨트롤 절연막 상부에는 게이트 전극층을 형성한다. 게이트 전극층으로는 알루미늄을 사용하고, 150nm의 두께를 가지도록 형성한다. 상술한 과정을 통하여 실리콘 카바이드 나노입자가 포함된 나노부유 게이트 커패시터가 제작된다.
이후에, 1-MHz 전기용량의 전압 측정 장비를 이용하여 제작된 나노 부유 게이트 커패시터의 전기용량-전압 특성을 확인한다.
도 3은 제작된 나노부유 게이트 커패시터의 전기용량-전압 특성을 도시한 그래프이다.
도 3을 참조하면, 반시계방향의 히스테리시스가 확인된다. 이는 형성된 실리콘 카바이드 나노입자에 전자가 저장됨을 의미한다. 측정 전압을 ±6 V, ±10 V, ±14 V 로 하였을 때 각각의 평탄전압의 이동 정도 (Flat-band voltage shift : △VFB ) 는 0.4 V, 1.2 V, 2.8 V 로 확인이 되었다.
상기 확인된 △VFB는 형성된 나노 부유게이트 커패시터 내의 실리콘 카바이드 나노입자에 어느 정도의 전자가 저장 되는지와 전자를 저장했을 때와 전자를 빼내었을 때의 전기용량의 차이를 나태내주고 있다. 즉 14 V 의 동작전압으로 -14 V에서 14 V로 정보를 나노 부유게이트 메모리에 프로그램했을 때와 14 V에서 -14 V로 정보를 소거했을 때의 차이가 2.8 V 임을 의미한다.
상기의 결과는 즉 14 V 의 동작 전압으로도 제작된 실리콘 카바이드를 이용 한 나노 부유 게이트 비휘발성 메모리가 동작할 수 있음을 나타내고 있다.
상기와 같은 실시예로서 상용화된 다른 비휘발성 메모리 구조의 성능과 동일한 성능을 나타내고 있으며, 결국 실리콘 카바이드 나노 부유 게이트형 비휘발성 메모리 소자에 적용 가능한 나노 부유 게이트 커패시터를 제작하였다.
본 발명에서 실리콘 카바이드 나노 부유 게이트형 비휘발성 메모리를 제작하기 위하여 실리콘 카바이드 나노 부유 게이트 커패시터를 제작하였으며 터널 절연막은 습식 산화법을 사용하여 실리콘 산화막(SiO2)를 4.5 nm 로 형성하였다.
또한 실리콘 카바이드 나노입자를 사용하여 저장되는 정보 즉 전자를 나노 입자에 국한시켜 누설전류를 감소하고 정보의 손실 없이 저장이 가능하다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따라 실리콘 카바이드를 이용하는 나노 부유 게이트형 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 형성된 실리콘 카바이드 나노입자를 고해상도 투과 전자현미경으로 확인한 사진들이다.
도 3은 제작된 나노부유 게이트 커패시터의 전기용량-전압 특성을 도시한 그래프이다.

Claims (9)

  1. 실리콘 기판, 제1 실리콘 산화막 및 상부 실리콘층으로 구성된 반도체 기판;
    상기 상부 실리콘층 상에 형성되고, 실리콘에 도핑이 실시된 실리콘 도핑 패턴;
    상기 상부 실리콘층 및 상기 실리콘 도핑 패턴 상에 형성되고, 상기 반도체 기판의 상기 상부 실리콘층 표면으로부터 소정 깊이로 형성된 터널 절연막;
    상기 터널 절연막 상부에 형성된 제2 실리콘 산화막;
    상기 제2 실리콘 산화막 내부에 분산된 형태로 구비되는 실리콘 카바이드 나노입자;
    상기 실리콘 카바이드 나노입자를 함유하는 상기 제2 실리콘 산화막 상부에 형성된 컨트롤 절연막; 및
    상기 컨트롤 절연막 상부에 형성된 게이트 전극층을 포함하는 비휘발성 메모리.
  2. 제1항에 있어서, 상기 터널 절연막은 HfO2, ZrO2, Al2O3 또는 실리콘 산화물이며, 상기 터널 절연막의 두께는 EOT에 대해 실리콘 산화물 대비 3nm 내지 5nm인 것을 특징으로 하는 비휘발성 메모리.
  3. 제1항에 있어서, 상기 컨트롤 절연막은 HfO2, ZrO2, Al2O3 또는 실리콘 산화물이며, 상기 컨트롤 절연막의 두께는 EOT에 대해 실리콘 산화물 대비 10nm 내지 30nm인 것을 특징으로 하는 비휘발성 메모리.
  4. 제1항에 있어서, 상기 게이트 전극층은 알루미늄, 구리, 금 또는 백금인 것을 특징으로 하는 비휘발성 메모리.
  5. 제1항에 있어서, 상기 실리콘 카바이드 나노입자는 상기 터널 절연막 상부에 실리콘 카바이드층을 형성하고, 상기 실리콘 카바이드층에 대해 700℃ 내지 900℃에서 3분 내지 5분 동안 열처리를 수행하는 것에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리.
  6. 실리콘 기판, 제1 실리콘 산화막 및 상부 실리콘층으로 구성된 반도체 기판 상에 실리콘에 도핑이 실시된 실리콘 도핑층을 형성하는 단계;
    상기 실리콘 도핑층에 대한 식각을 수행하여 실리콘 도핑 패턴을 형성하고, 상기 상부 실리콘층의 표면을 소정 깊이로 식각하는 단계;
    상기 상부 실리콘층 표면 및 상기 실리콘 도핑 패턴 상에 터널 절연막, 실리콘 카바이드층 및 제2 실리콘 산화막을 순차적으로 형성하는 단계;
    상기 실리콘 카바이드층에 대한 열처리를 수행하여 상기 제2 실리콘 산화막 내에 실리콘 카바이드 나노입자를 형성하는 단계; 및
    상기 실리콘 카바이드 나노입자가 형성된 상기 제2 실리콘 산화막 상에 컨트롤 절연막 및 게이트 전극층을 순차적으로 형성하는 단계를 포함하는 비휘발성 메모리의 제조방법.
  7. 제6항에 있어서, 상기 열처리는 700℃ 내지 900℃에서 3분 내지 5분 동안 수행되는 것을 특징으로 하는 비휘발성 메모리의 제조방법.
  8. 제6항에 있어서, 상기 제2 실리콘 산화막 내에 실리콘 카바이드 나노입자를 형성하는 단계는, 상기 열처리에 의해 상기 실리콘 카바이드 나노입자를 상기 제2 실리콘 산화막 내에 분산시키는 것을 특징으로 하는 비휘발성 메모리의 제조방법.
  9. 제6항에 있어서, 상기 실리콘 카바이드층은 물리적 기상 증착을 이용하여 5nm 내지 8nm의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리의 제조방법.
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