CN101689547B - 存储元件及其读取方法 - Google Patents

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Abstract

一种存储元件(1)至少由以下部分构成：第一半导体区域(100)，其具有长度、第一表面以及被第一表面包围的截面；存储单元(300)，其设置在第一表面上；以及栅极(400)，其设置在存储单元(300)上，其中，通过将第一半导体区域(100)的截面的等效截面半径设为存储单元(300)的等效氧化硅膜厚以下来实现低编程电压。通过将截面的等效截面半径r设为10nm以下、将栅极长设为20nm以下，来将栅极电压换算的多值电平间隔设为能够在室温下识别的固有值。

Description

存储元件及其读取方法
技术领域
本发明涉及一种存储元件及其读取方法。更详细地说，涉及一种使用了半导体等的存储元件以其读取方法。 
背景技术
当缩小MOSLSI的加工尺寸而栅极长变短时，MOS晶体管所能够处理的电压也随之变小。被认为在这一两年开始批量生产的65nm工艺时代的MOSLSI的电源电压减小到了1V左右。并且，LSI的动作速度按每一时代在增加。但是，浮置栅极形或者多层绝缘膜形半导体非易失性存储器仅仅减少栅极长，难以降低其写入电压、擦除电压，也难以改善写入速度。 
其原因在于：在具有浮置栅极的半导体非易失性存储器的情况下，设置在浮置栅极与沟道表面之间的绝缘膜的厚度保证存储的保持，因此难以使其减小到比现状还薄，在多层绝缘膜形的半导体非易失性存储器的情况下，也无法使蓄积电荷的存储位置与沟道表面之间的隧道绝缘膜变薄。 
因此，NAND形快闪存储器的写入电压仍然在17V左右，与MOS逻辑的电源电压1V左右相比异常高(参照非专利文献1的图8、9)。 
为了改善非易失性存储器的存储密度，开发了在一个存储单元中存储多于“1”、“0”两个值的多值的技术、所谓的多值存储，但是由于要将写入时间、随着电压而连续变化的浮置栅极电位、蓄积到多层绝缘膜的电荷、栅极阈值电压等电参数的值分开写为多值并进行控制，因此如果不在多值之间设置较大间隔，则难以清楚地分开写多值之间并且保持其状态。 
专利文献1：日本特开昭58-23483号公报 
非专利文献1：Y.Shin et al.，“A Novel NAND-type MONOSMemory using63nm Process Technology for Multi-Gigabit FlashEEPROMs”，session 13-6，2005 IEDM Technical Digest，pp.337-340，December，2005 
发明内容
发明要解决的问题
在以往的非易失性存储器中存在以下问题：仅减少栅极长难以降低其写入电压、擦除电压，也难以改善写入速度，写入电压非常高。 
并且，在以往用于改善的非易失性存储器的存储密度的多值存储的控制中，也存在如果不在多值之间设置较大间隔则难以清楚地分开写多值之间并且保持其状态的问题。 
鉴于上述问题，本发明的第一目的在于提供以下的存储元件：即使不变更上述绝缘膜厚的绝对值也能够降低非易失性存储器的写入电压或者擦除电压(将这些总称为编程电压)的存储元件，即使缩小上述绝缘膜厚的绝对值也能够良好地保持存储保持特性的存储元件，以及能够进行多值间隔较稳定的多值存储的存储元件。 
本发明的第二目的在于提供一种存储在上述存储元件中的信息的读取方法。 
用于解决问题的方案
为了达到上述第一目的，本发明的存储元件的特征在于，至少由以下部分构成：第一半导体区域，其具有长度、第一表面以及被第一表面所包围的截面；存储单元，其设置在第一表面上；以及栅极，其设置在存储单元上，其中，第一半导体区 域的截面的等效截面半径在存储单元的等效氧化硅膜厚以下。 
在此，如后述的图2的截面图所示，等效截面半径r是在截面不是真正的圆而是多角形的情况下具有相同截面面积的圆的曲率半径。其中，在多角形的情况下，优选其一边在存储单元的SiO2换算等效膜厚(以后，称为等效氧化膜厚)tm以下。 
此外，等效氧化膜厚是对存储单元的膜厚除以存储单元的介电常数得到的值乘以氧化硅的介电常数而得到的值。在存储单元为多层膜的情况下，该等效氧化膜厚是以下值：将对各层的膜厚除以各层的介电常数得到的值乘以氧化硅的介电常数而得到的值分别相加的合计值。 
根据上述结构，通过将等效截面半径r设为在存储单元的等效氧化膜厚tm以下，能够实现写入电压、擦除电压减小到以往的平面型元件情况下的大约70％以下的存储元件。越缩小等效截面半径，写入电压、擦除电压的减小率越大。此外，在此，平面型(planar)元件是指半导体表面在存储单元下在长于存储单元的等效氧化膜厚的整个距离内为平坦的元件。 
在上述结构中优选在栅极的两侧面，以被该栅极分离的状态，与第一半导体区域接触地设置第一区域和第二区域。 
根据上述结构，在缩小栅极长时，如果将存储单元的等效氧化膜厚tm保持原样、缩小等效截面半径r，则有效膜厚缩小，从而不需要按照以往的MOS的设计理论缩小实际的存储单元的等效氧化膜厚tm。 
通过对等效截面半径r或者栅极长Lg进行规定能够以栅极电压换算的多值电平间隔优选为kT/q(在此，k为波尔兹曼常数，T为存储元件使用环境的绝对温度，q为电荷量)以上的值进行多值存储。 
根据上述结构，与写入条件无关地，实现由存储结构决定 的元件结构特有的栅极电压换算的多值电平。能够将该栅极电压换算的多值电平间隔设定为在动作温度下抵抗噪声而能够进行辨别的值即kT/q以上的固有值。 
优选的是，截面的等效截面半径在10nm以下，栅极长度在20nm以下，由此实现栅极电压换算的多值电平间隔的值在0.026V以上。 
优选的是，第一半导体区域的截面与第一表面之间的交线中的不被栅极覆盖的交线长度在存储单元的厚度以下。 
存储单元的等效氧化膜厚优选在20nm以下。 
存储单元为多层绝缘膜或者包括电荷俘获原子层的绝缘膜中的任一个。该电荷俘获原子以一个或者十个以内的几个原子的集合体的方式相互分离。存储单元也能够由铁电体构成。 
优选的是第一半导体区域由硅构成，在存储单元中，在第一表面与第一半导体区域接触的层为膜厚对晶面指数依赖较少的热氧化膜。 
优选的是第一半导体区域由碳纳米管或者化合物半导体构成，在存储单元中，在第一表面与第一半导体区域接触的层由氮化硅构成。 
在此，在如碳纳米管那样具有中空截面形状的半导体中，具有外侧表面和内侧表面，在将其外侧表面设为第一表面、将内侧表面设为第二表面时，在本发明中将被第一表面所包围并且包括中空部分的截面总称为“截面”。 
优选的是多层绝缘膜沿从栅极侧向第一半导体区域表面方向由三层即上部绝缘膜、载流子俘获绝缘膜以及下部绝缘膜构成。 
优选在电荷俘获原子层的绝缘膜嵌入有以一个或者十个以下的几个原子的集合体的方式相互分离的钛原子或者硅原子。 也就是说，优选以单原子层级别的平均密度嵌入钛原子或者硅原子。 
上部绝缘膜优选为氧化硅膜或者氧化铝膜。 
载流子俘获绝缘膜优选为氮化硅膜。在如氮化硅膜那样在膜内或者界面具有载流子俘获能级的情况下不一定需要载流子俘获原子层。 
下部绝缘膜优选为氧化硅膜或者氧化硅膜与氮化硅膜的多层膜。 
作为简单的多层绝缘膜，也可以是由上部绝缘膜和下部绝缘膜构成的两层结构的膜，载流子俘获以及载流子蓄积、即存储在两个绝缘膜的界面附近进行。例如，在下部绝缘膜为氮化硅膜的情况下，作为其上的上部绝缘膜而能够使用氧化硅膜或者氧化铝膜，但是载流子俘获以及存储由在上述界面附近的形成于该氮化硅膜的载流子俘获能级来进行。 
关于本发明的表现多值存储的情况下的存储元件的读取方法，对栅极施加灯电压脉冲，对在第一区域与第二区域之间得到的电流脉冲数进行计数，由此也能够检测被俘获到存储单元的载流子的数量。 
根据上述存储元件的读取方法，能够读取蓄积到存储元件的存储单元中的多值信息。 
发明的效果
根据本发明的存储元件，例如，通过将等效截面半径r设为存储单元的等效氧化膜厚tm以下，将写入电压、擦除电压减小到以往的平面型元件情况下的大约70％以下。越缩小等效截面半径，写入电压、擦除电压的减小率就越大，存储的保持特性也得到改善。此外，根据本发明，在施加与以往的平面型元件的情况相同的电压作为写入电压、擦除电压的情况下，与以往相比，能够更快速地进行写入或者擦除。 
在此，平面(planar)型元件是指半导体表面在存储单元下在 向沟道宽度方向上长于存储单元的等效氧化硅膜厚的整个距离内为平坦的元件。 
根据本发明的存储元件，在缩小了栅极长时，如果保持存储单元的等效氧化膜厚tm原样不动、缩小等效截面半径r，则有效膜厚也被缩小，因此，不需要按照以往的MOS设备的设计理论缩小实际的存储单元的等效氧化膜厚tm。 
根据本发明的存储元件及其读取方法，与写入条件无关地，实现由存储结构决定的元件结构特有的栅极电压换算的多值电平。能够将该栅极电压换算的多值电平间隔设定为在动作温度下抗噪声而能够进行辨别的值即kT/q以上的固有值。在此，k为波尔兹曼常数(Boltzmann’s constant)，T为绝对温度，q为电荷量。 
附图说明
图1是示意性地表示本发明所涉及的存储元件的第一实施方式的结构的立体透视图。 
图2是沿着图1的Y-Y线的截面图。 
图3是示意性地表示本发明的存储元件的第二实施方式的结构的截面图。 
图4是示意性地表示本发明的存储元件的第三实施方式的结构的截面图。 
图5是示意性地表示本发明的存储元件的第三实施方式的变形例的截面图。 
图6是示意性地表示本发明的存储元件的第三实施方式的另一个变形例的截面图。 
图7是表示本发明的存储元件中的相对于第一半导体区域的等效截面半径的编程电压、俘获电场以及栅极电压步长之间的关系的图。 
图8是表示本发明的存储元件的第一区域和第二区域之间电压较大的情况下的电流电压特性的图。 
图9是表示本发明的存储元件的第一区域和第二区域之间电压较小的情况下的电流电压特性的图。 
附图标记说明
1、2、3、4、5：存储元件；10：基板；12、20：设置在基板上的绝缘膜；30：空隙；100：具有微细截面的第一半导体区域；100A：第一表面；101、102：催化剂层；210：第一区域；211：第一区域的一部分；212：第一区域的一部分；213：第一区域的一部分以及电极；220：第二区域；221：第二区域的一部分；222：第二区域的一部分；223：第二区域的一部分以及电极；300：存储单元；310：下部绝缘膜；311：下部绝缘膜的与第一半导体区域接触的层；312：下部绝缘膜的一部分；313：与下部绝缘膜的与第一半导体区域接触的层311同时被制膜的膜；314：与作为下部绝缘膜的一部分的膜312同时被制膜的膜；320：载流子俘获绝缘膜；320A：载流子俘获原子层；323：与载流子俘获绝缘膜320同时被制膜的膜；330：上部绝缘膜；333：与上部绝缘膜330同时被制膜的膜；400：栅极；500：表面保护膜。 
具体实施方式
下面，参照附图详细说明本发明的实施方式。在各图中对相同或者对应的部件附加相同附图标记，将本发明分成各要素来说明用于实施的具体方式。 
图1是示意性地表示本发明的存储元件的结构例的立体透视图，图2是沿着图1的Y-Y线的截面图。 
本发明的存储元件1构成为包括以下部分：第一半导体区域 100，其具有微细截面；存储单元300，其形成在第一半导体区域100上；以及栅极400，其配置于存储单元300的外周部。能够设置夹持栅极400并与第一半导体区域100的两端连接的第一区域210和第二区域220。能够由第一区域210和第二区域220取出流入第一半导体区域100的电流。此外，在图1中，Lg表示栅极长。 
如图2所示，第一半导体区域100具有第一表面100A和被该第一表面100A所包围的截面。第一半导体区域100具有与存储单元300接触的第一表面100A，在第一半导体区域100的纸面垂直方向具有规定尺寸(以下称为第一长度)。第一半导体区域100的与纸面平行的方向成为被第一表面100A所包围的微细截面。也就是说，第一半导体区域100具有第一表面100A、第一长度以及被该第一表面100A所包围的截面。 
存储单元300被设置于第一半导体区域100的第一表面100A。在图示的情况下，示出栅极400完全包围具有微细截面的第一半导体区域100的周围的情况。 
此外，栅极400不需要完全包围具有微细截面的第一半导体区域100的周围，也可以具有存储单元300的厚度左右的开口部。也就是说，在第一半导体区域100的截面和第一表面100A之间的交线中不被栅极400覆盖的交线长度在作为存储单元300的厚度以下即可。 
如图2所示，第一半导体区域100的微细截面具有等效截面半径(r)。如图所示，等效截面半径r是在截面不是真正的圆而是多角形的情况下也具有相同截面面积的圆的曲率半径。其中，在多角形的情况下，优选一边在构成存储单元300的材料的SiO2换算等效膜厚(以下称为等效氧化膜厚)tm以下。 
在此，等效氧化膜厚是对存储单元300的膜厚除以存储单元 300的介电常数得到的值乘以氧化硅的介电常数而得到的值。在存储单元300为多层膜的情况下，该等效氧化膜厚是以下值：将对各层的膜厚除以各层的介电常数得到的值乘以氧化硅的介电常数而得到的各值相加的合计值。 
具有微细截面的第一半导体区域100能够由Si、Ge、GaAs、GaN、碳纳米管(CNT)等构成。 
在此，在碳纳米管那样具有中空截面形状的半导体中，具有外侧表面和内侧表面，在将其外侧表面设为第一表面100A、将内侧表面设为第二表面时，在本发明中将被第一表面包围并且包括中空部分的截面总称为“截面”。 
存储单元300例如由多层绝缘膜构成。如后述的图3所示，多层绝缘膜优选为由下部绝缘膜310、载流子俘获绝缘膜320、上部绝缘膜330构成的多层膜A或由下部绝缘膜310、载流子俘获原子层320A(未图示)、上部绝缘膜330构成的多层膜B。多层膜B具有代替多层膜A的载流子俘获绝缘膜320而使用载流子俘获原子层320A(未图示)的结构。下面，通过在各膜之间加入“/”，如上部绝缘膜330/载流子俘获绝缘膜320/下部绝缘膜310那样，沿从上部侧向下部侧顺序记载多层膜的结构。作为多层膜A的具体结构例举出由氧化硅膜(上部绝缘膜330)/氮化硅膜(载流子俘获绝缘膜320)/氧化硅膜(下部绝缘膜310)构成的MONO S结构。MONOS结构已经被实际应用(参照专利文献1)。 
在此，下部绝缘膜310是配置在第一半导体区域100的表面侧的绝缘膜，上部绝缘膜330是配置在栅极400侧的绝缘膜。 
作为其它多层绝缘膜的例子，期望为如下结构： 
由(作为氧化铝、氧化铪、氧化铪硅等中的任一个的高介电常数绝缘膜)/高介电常数绝缘膜或者氮化硅膜/氧化硅膜构成的多层绝缘膜； 
由(氧化铝或者氧化硅膜)/载流子俘获原子层/氧化硅膜构成的多层绝缘膜；以及 
由(氧化铝或者氧化硅膜)/(氮化硅膜或者载流子俘获原子层)/氧化硅膜/氮化硅膜构成的多层绝缘膜等。 
在此，上述括号内的膜是不一定使用的膜。作为最少层数的多层绝缘膜，也能够使用氧化硅膜/氮化硅膜、氧化铝/氮化硅膜等两层膜进行存储保持。在此，氧化铝举出三氧化二铝(A12O3)。 
在上述存储单元300的结构为多层膜A的情况下，可俘获电子或者空穴电荷的位置为两处。一处是载流子俘获绝缘膜320内部的载流子俘获位置，另一处是形成在载流子俘获绝缘膜320与上部绝缘膜330或者下部绝缘膜310之间的界面的载流子俘获位置。 
在上述存储单元300的结构为具有载流子俘获原子层的多层膜B的情况下，载流子俘获原子层320A(未图示)是在上部绝缘膜330和下部绝缘膜310之间或者二者中任何一个的界面附近并且掺杂有进行俘获由电子、空穴构成的载流子的动作的原子(以下称为载流子俘获原子)的层。具体地说，载流子俘获原子层320A(未图示)是离散嵌入有Ti(钛)等在氧化硅膜中的热扩散较小的原子、由Si等构成的氧化硅膜、氮化膜的构成原子等载流子俘获原子的绝缘层。载流子俘获原子以一个到几个的十个以下的集合体方式嵌入到上部以及下部绝缘膜的界面附近，尺寸级别与以往那样的直径10nm级别的纳米晶、纳米点不同。形成将上述集合体展开为平面的集合体的原子的平均面密度大约为一个原子层级别。 
在利用氧在其表面起反应时产生电子缺陷或者原子缺陷的碳纳米管、化合物半导体等来构成第一半导体区域100的情况 下，期望与第一半导体区域100的表面接触的下部绝缘膜310是由氮化硅膜311和氧化硅膜312构成的两层结构。与第一半导体区域100的表面接触的氮化硅膜311具有1～4nm的厚度，并且氧化硅膜312具有2～3nm的厚度，由此在写入擦除时的高电场下能够使电子或者空穴隧道导电，在存储保持状态下能够阻止所写入的电子、空穴移动。 
存储单元300还能够由铁电膜构成。如果将PZT等铁电体直接形成在第一半导体区域100的表面，则表面的原子结合杂乱、载流子的表面移动度明显劣化的半导体较多。通过隔着数nm的氮化硅膜等将铁电体设置到第一半导体区域100的表面能够避免这些问题。在第一半导体区域100由碳纳米管构成的情况下，原来其表面就没有出现悬挂键，因此即使将铁电膜直接形成在表面也能够从形成在该铁电膜上的栅极400对其表面进行电控制。在这种情况下，如果是由非氧化物类、有机类材料构成的铁电膜则没有问题。如果使氧化物铁电膜直接接触碳纳米管的表面则能够产生缺陷。在这种情况下，在碳纳米管的表面隔着数nm级别厚度的氮化膜形成氧化物铁电膜即可。 
栅极400需要使用比存储单元300更富有导电性的材料。栅极400由与存储单元300之间的化学反应性较小且粘接性良好的材料构成。在不满足该条件的情况下，能够通过在栅极400与存储单元300之间设置反应势垒层、粘接层来解决问题。 
栅极400还能够使用以往的硅栅极。对具有微细截面的第一半导体区域100掺杂杂质则晶体管特性的偏差反而变大，因此使用不掺杂杂质的具有微细截面的第一半导体区域100。此时，栅极400也可以使用具有接近第一半导体区域100的能隙中间(mid gap)的功函数的材料。例如，在由硅构成的第一半导体区域100中，栅极400的材料最好使用TaN、TiN。 
存储元件1的第一区域210和第二区域220由具有要从第一半导体区域100取出的载流子导电形的半导体、金属或者金属硅化物形成。能够通过对具有微细截面的第一半导体区域100的在栅极400两侧从栅极400下延伸的部分导入杂质来形成第一区域210、第二区域220。能够通过使含有杂质的半导体区域接触或者沉积到第一半导体区域100的两端部分来形成第一区域210、第二区域220。并且，作为其它方法，能够通过将金属沉积到第一半导体区域100的两端部分并根据需要进行加热处理来形成第一区域210、第二区域220。另外，也可以组合上述各方法来形成第一区域210、第二区域220。 
有时为了设置电极而以大于具有微细截面的第一半导体区域100的截面面积或者平面尺寸来形成第一区域210、第二区域220。在这种情况下，在栅极400和第一区域210或者第二区域220之间，在具有微细截面的第一半导体区域100的从栅极400下延伸的部分设置通过外部电场而感应出载流子的区域，也可以将这些区域作为感应第一区域和感应第二区域来使用。 
在对具有微细截面的第一半导体区域100设置了多个存储单元300和栅极400的组的情况下，也可以对存在于栅极400之间的具有微细截面的第一半导体区域100使用通过外部电场而感应出载流子的感应第一区域和感应第二区域。 
也可以在由金属构成的第一区域210、第二区域220与栅极400之间的具有微细截面的第一半导体区域100从栅极400下延伸的部分也设置通过外部电场而感应出载流子的区域，将这些区域作为感应第一区域和感应第二区域来使用。 
第一区域210、第二区域220不管是上述的哪种结构，为了从配置在存储单元300下部的具有微细截面的第一半导体区域100引出电流，都具有足够大的导电度。 
接着，说明本发明的存储元件的第二实施方式。 
图3是示意性地表示作为本发明的第二实施方式的存储元件2的结构的截面图。如图3所示，本发明的存储元件2由以下部分构成：第一区域210、第二区域220，其设置在基板10上；第一半导体区域100，其具有微细截面；存储单元300，其形成于第一半导体区域100；以及栅极400，其形成于存储单元300。第一区域210的左侧和第二区域220的右侧是设置在基板上的成为分离层的绝缘膜20。第一半导体区域100的两端通过第一区域的一部分211和第二区域的一部分221分别与第一区域的具有相对较大截面的部分212和第二区域的具有相对较大截面的部分222相连接。 
存储单元300被配置在具有微细截面的第一半导体区域100的包括上下侧面的第一表面100A。由存储单元300的下部和第一区域210、第二区域220所包围的区域30是空隙。也就是说，具有微细截面的第一半导体区域100通过空隙30与基板10分离。根据制造法的不同，栅极400不像上述那样形成在存在于空隙30的一部分的存储单元300下面。此外，能够利用绝缘物来填充该空隙30。 
位于栅极400的两侧的第一区域210、第二区域220由区域211、221和区域212、222构成，其中，上述区域211、221具有与具有微细截面的第一半导体区域100大致相同的截面，为第一区域210、第二区域220的延伸部分，上述区域212、222为具有相对较大截面的部分。将具有相对较大截面的部分即区域212、222作为用于与布线、其它元件连接的连接部分、支承部件来使用。 
存储单元300从第一半导体区域100的表面起依次层叠有下部绝缘膜310、载流子俘获绝缘膜320、上部绝缘膜330。 
对在第一半导体区域100由硅构成的情况下的存储单元300等的材料进行说明。能够将存储单元300中的下部绝缘膜310、上部绝缘膜330设为氧化硅膜、将载流子俘获绝缘膜320设为氮化硅膜。 
成为下部绝缘膜310的氧化硅膜能够通过缓和硅的依赖于晶面指数的氧化速度的氧化方法来形成。能够使用在减压下使氢气和氧气在晶圆附近燃烧(以后称为减压加热(reducedpressure pyrogenic)的氧化方法(例如，10torr、700℃)。 
氮化硅膜320最好使用原子层沉积法(以下还称为ALD法：atomic layer deposition)。在以往的通过CVD进行的氮化硅膜沉积中，很难以4nm左右的膜厚均匀地进行制膜，会沉积成岛状，但是如果事先通过等离子体氮化法等对作为下部绝缘膜的氧化硅膜310的表面进行氮化，则利用二氯硅烷(di-chloro-silane)和氨气的热CVD也能够进行岛状连续的面状的制膜。 
成为上部绝缘膜的氧化硅膜330能够通过在表面、背面、侧面不会产生较大的膜厚差的、以能够各向同性(isotropic)生长的硅烷和一氧化二氮为原料的高温CVD法来沉积。或者，在氧化硅膜310上沉积氮化硅膜，之后，通过减压加热氧化(例如，10torr、850℃)将氮化硅膜氧化规定的厚度，从而能够得到成为上部绝缘膜的氧化硅膜330。 
有助于长期存储的载流子俘获能级不仅形成在氮化硅膜320内，还形成在氮化硅膜320与作为上部绝缘膜的氧化硅膜330之间的界面上。 
栅极400能够由TiN、TaN等形成。 
也可以不对具有微细截面的硅100特意导入施主、受主等原子价控制杂质。 
通过离子注入法等公知的技术，在存储元件为p沟道的情 况下对第一区域210、第二区域220导入硼，在存储元件为n沟道的情况下导入砷。在第一区域210、第二区域220中，成为与具有微细截面的硅100连接的部分的区域211、221的杂质浓度为1×1019原子/cm3左右。在第一区域210、第二区域220的具有相对较大截面的部分即区域212、222中，设为更高一位以上的高浓度，从而能够降低串联电阻、接触电阻。 
期望在离子注入中产生的缺陷大致能够恢复的范围内在低温、短时间内进行离子注入后的加热处理。由于微细截面的等效截面半径较小，因此加热处理时向栅极400下的具有微细截面的第一半导体区域(硅)100扩散的杂质比以往公知的侵入深度浅。栅极400的外侧并且到该杂质侵入部分为止为区域211、221。 
图4是示意性地表示本发明的存储元件的第三实施方式的结构的截面图。 
如图4所示，本发明的存储元件3的具有微细截面的第一半导体区域100由碳纳米管(CNT)构成。在图中，基板10为硅基板，首先，在硅基板10上设置由氧化硅膜构成的绝缘膜12，并且，在氧化硅膜12中设置有空隙30。在绝缘膜12上生长后述的碳纳米管之后通过选择蚀刻等来形成该空隙30，在形成后述的栅极400之后，能够利用绝缘物回填。 
碳纳米管100能够以形成在绝缘膜12的催化剂层101、102为生长起点来形成。该催化剂层101、102能够使用由铁、镍、钴或者它们的化合物等构成的催化剂。碳纳米管100能够使用单层(single wall)碳纳米管。 
上述催化剂层101、102分别成为第一区域和第二区域。并且，也可以在成为第一区域和第二区域的催化剂层101、102和碳纳米管上设置电极层213、223。电极层213、223由金等金属 材料构成，成为第一区域和第二区域的一部分。 
存储单元300从具有微细截面的第一半导体区域100侧起按顺序由下部绝缘膜310、载流子俘获绝缘膜320以及上部绝缘膜330构成，其中，上述下部绝缘膜310由与半导体区域100接触的第一下部绝缘膜311和第二下部绝缘膜312构成。 
半导体区域100为碳纳米管，因此期望将第一下部绝缘膜311设为氮化硅膜、通过以氨自由基(ammonia radical)(利用光、热灯丝等激活的氨气)或者氨的远程等离子体(remote plasma)和硅烷为原料的CVD等各向同性低温薄膜生长技术来制膜。 
能够将第二下部绝缘膜312设为氧化硅膜。通过氧的远程等离子体对作为第一下部绝缘膜311而生长的氮化硅膜的表面进行等离子体氧化，能够形成该氧化硅膜312。 
在载流子俘获绝缘膜320中能够使用氮化硅膜。氮化硅膜320能够通过图3所说明的各向同性制膜技术来制膜。 
上部绝缘膜330能够使用氧化硅膜或者氧化铝膜。氧化硅膜能够通过图3所说明的各向同性制膜技术来制膜。氧化铝膜能够使用原子层沉积法(ALD)来制膜。 
栅极400能够使用TiN、TaN膜等。 
图5是示意性地表示本发明的存储元件的第三实施方式的变形例的截面图。 
图5所示的存储元件4与图4所示的存储元件3的不同点在于：在图4的存储元件3的空隙30和存储元件3的表面还设置有由氮化硅膜等构成的表面保护膜(钝化膜)500。能够通过催化剂CVD(catCVD)、等离子体CVD法来沉积表面保护膜500。其它结构与图4所示的存储元件3相同，因此省略说明。 
图6是示意性地表示本发明的存储元件的第三实施方式的另一个变形例的截面图。如图6所示，在作为存储元件5的蓄积 单元的四层膜制膜时，不去除生长在成为栅极400的部分以外的CNT上的相同结构的膜313(与下部绝缘膜的与第一半导体区域接触的层311同时制膜)、膜314(与下部绝缘膜的一部分312同时制膜)、膜323(与载流子俘获绝缘膜320同时制膜)、膜333(与上部绝缘膜330同时制膜)，而原样保留利用其为表面保护膜500。 
在存储元件3、4、5的情况下，如果向硅基板10将正的3～5V的电压施加到金属层213或者223，则在栅极400与金属电极之间的CNT(211或者221)表面电子受到感应，如果施加负的电压则空穴受到感应，因此能够将该部分设为通过外部电场而感应出载流子的感应第一区域/第二区域。能够将该元件分别使用于n沟道元件、p沟道元件。 
说明本发明的存储元件1～5的动作。下面，只要没有特别限定，就说明存储元件1，其它存储元件2～5也同样地进行动作。 
图7是表示本发明的存储元件1中的相对于第一半导体区域100的等效截面半径的编程电压、俘获电场以及栅极电压步长之间的关系的图。在图7中，横轴为等效截面半径(nm)。 
图7的曲线1示出本发明的存储元件1的写入电压或者擦除电压(编程电压(program voltage))与以往的平面型元件相比如何减少。图7的左纵轴用平面型元件的值进行归一化。如从曲线1朝向纸面下方的虚线所示，可知为了将写入、擦除电压设为以往的平面型元件的70％以下，需要将等效截面半径设为存储单元300的厚度的等效氧化膜厚tm(在这种情况下10nm)以下。 
图7示出tm为10nm的情况，但是在以使用于存储单元的等效氧化膜厚tm来对横轴的等效截面半径r进行归一化的情况下，上述编程电压的减少率与存储单元300的膜厚无关地成为大致相同的曲线。因而，在本发明的存储元件1中，将第一半导体区域100的等效截面半径设定为存储单元300的等效氧化膜厚以 下。 
即使作为等效氧化膜厚的tm从6nm变化到20nm，在r/tm为1以下的情况下，编程电压也为70％以下。并且，在将等效截面半径减少到tm的0.4倍时，编程电压为50％(曲线1中虚线圆圈所示)，在减少到tm的0.15倍时，写入电压或者擦除电压为平面型元件的30％。 
该编程电压的效果与利用通过对存储单元300施加高电场来进行写入和擦除的原理的存储元件是共通的。作为其例子，存在通过绝缘膜的载流子隧道、隧道效应(fowler nordheimtunneling)、热载流子注入、铁电体的极化(polarization)变化等。 
在使本发明的存储元件1作为绝缘栅极晶体管进行动作时，其等效栅极绝缘膜厚也与图7示出的编程电压同样地随着等效截面半径r减少而减少。 
并且，图7的曲线2示出存储单元300中俘获电荷的位置的电场(以下称为俘获电场)的减少率。在存储单元300中，电荷被俘获的位置从具有微细截面的第一半导体区域100的表面起位于存储单元300的等效氧化膜厚的大约1/2处。被俘获的电荷的失去概率依赖于该电场的指数函数，因此即使电场减少百分之几，存储的保持特性也得到很大改善。 
说明在本发明的存储元件1中能够通过对等效截面半径r或者栅极长Lg进行规定来有效地实现多值存储的情况。 
当对一个被俘获的电子或者空穴、在铁电体的情况下为一个偶极子进行反转时，在本发明的存储元件1中，相对于栅极电压的第一区域和第二区域之间的电流特性(以下称为栅极电压-第一区域和第二区域之间的电流特性)步长状地变化。 
图7的右纵轴示出在上述栅极电压-第一区域和第二区域之间的电流特性中在栅极电压轴上产生的栅极电压步长(ΔV)。图7的曲线3、4、5示出相对于第一半导体区域100的等效截面半径的在栅极电压轴上产生的电压步长(以下称为栅极电压步长)。 
该栅极电压步长不是依赖于写入条件的以往的模拟多值电平间隔，作为元件结构、材料等特有的栅极电压换算的多值电平间隔能够有效利用于多值存储。 
为了将栅极电压步长在动作温度T下利用于多值存储，需要kT/q以上的电压步长。在将动作温度设为室温的情况下，需要0.026V以上的栅极电压步长。 
在本发明的存储元件中，为了通过栅极电压换算、以在动作温度中能够识别存储器元件特有的离散的多值电平的电压间隔来实现多值存储，可以对具有微细截面的第一半导体区域100的等效截面半径r或者栅极长Lg(参照图1的Lg)进行规定。图7的曲线3示出将栅极长Lg设为2r(等效直径)时的等效截面半径和栅极电压步长，可知为了得到0.026V以上的栅极电压步长，将等效截面半径设为10nm以下即可。同样地，如曲线4中的虚线表示的圆圈所示，可知在将栅极长Lg固定为20nm的情况下也需要将等效截面半径r设为10nm以下。可知在将等效截面半径r设为10nm的情况下，将栅极长Lg设为20nm以下即可。 
栅极电压步长在tm为6～20nm的范围内对tm依赖性不大。该栅极电压步长具有与栅极长Lg成反比的成分，因此能够通过进一步缩短栅极长来使电压步长有余裕。 
在本发明的存储元件1中，为了进行利用该栅极电压步长的多值存储，将等效截面半径r设定为10nm以下。此外，作为参考，用图7的曲线5来示出将栅极长度Lg设为10nm的情况下的栅极电压步长。 
接着，说明本发明的存储元件的电流电压特性以及多值存储和读取方法。 
图8是表示本发明的存储元件的第一区域和第二区域之间 的电压较大的情况下的电流电压特性的图。图8示出所谓栅极电压-第一区域和第二区域之间的电流特性(以下还简单称为IV特性)、IV特性随着载流子俘获数而在电压轴方向上移动的例子。图8是第一区域-第二区域之间的电压大于栅极(阈值)电压步长的电压、例如0.5V时的第二区域间的电流I12-栅极电压VGS特性。 
每当存储单元300俘获一个载流子时，IV特性在栅极电压轴上每次偏移固定值1个ΔV(在实施例2的情况下大约0.1V)，因此如果将存储单元300没有俘获载流子时的栅极阈值电压设为Vth0，则通过读取时将栅极电压VGSj设定在Vth0+jΔV至Vth0+(j+1)ΔV之间时的第一区域-第二区域之间流动的电流I12大于Ith还是小于Ith，能够获知被俘获的载流子数n在j以下还是大于j。 
其中，Ith为VGS＝Vth0(在存储单元中载流子为0)时在第一区域-第二区域之间流动的电流。通过使读取的栅极电压从n＝0变化到所需的数j+1，能够获知在第一区域-第二区域之间流动的电流I12从Ith以下变化到Ith以上时，以提供栅极电压的j值所俘获的载流子数n。 
图9是表示本发明的存储元件的第一区域和第二区域之间电压较小的情况下的电流电压特性的图。图9示出栅极电压-第一区域和第二区域之间的电流特性、载流子俘获数0时和j时(虚线)的IV特性的变化例。第一区域-第二区域之间的电压小于栅极(阈值)电压步长的电压、例如0.05V时，如图9所示那样在第一区域-第二区域之间流动的电流I12随着栅极电压增加而以接近上述栅极电压步长的电压间隔周期性地增减。 
其中，在栅极400下的第一半导体区域表面100A和第一区域或者第二区域之间的电容量与栅极400和第一半导体区域表面100A之间的电容量相比无法忽视时，出现该电流增减的温度低于得到图8的特性的温度，ΔV的值也较小。 
关于该IV特性，每当上述存储单元300俘获一个载流子时，沿着栅极电压轴以栅极阈值电压步长偏移，因此如果从Vth0以下扫描到规定的电压Vrd1并读取栅极电压VGS，则在第一区域-第二区域之间流动的电流量在时间轴上增减，电流脉冲数发生变化。 
在Vrd1＝Vth0+jΔV时，在载流子的俘获数为零(严格地说从不写入的初始值起没有增加)时电流脉冲数为j个，在载流子的俘获数为一个时为j-1个，在载流子的俘获数为j个时为0。 
因而，在本发明的存储元件1中，在通过对等效截面半径r或者栅极长度Lg进行规定而能够有效实现多值存储的情况下，即在将等效截面半径设为10nm以下、将栅极长度设为20nm以下的情况下，对栅极施加从Vth0以下变化到Vrd1的灯电压脉冲，通过对在第一区域-第二区域之间得到的电流脉冲数进行计数，能够获知被上述存储单元300俘获到的载流子的数量。这样，能够读取蓄积到存储单元300的多值信息。 
在本发明的存储元件1中，如果以氧化硅等效膜厚将下部绝缘膜310的厚度设为2nm以下，则存储的保持时间变小，但是编程电压进一步变小，程序时间能够突破100ns。这种电特性的存储元件1应用范围受到限制，但是也能够利用于重写时间较长的一种DRAM。 
实施例1
下面，根据具体实施例来进一步说明本发明。 
作为实施例1，如下那样制作了图3示出的存储元件2。 
在硅基板10上异质外延生长Si1-xGex，在Si1-xGex上异质外延生长成为具有微细截面的第一半导体区域100的硅的极薄层。 
使用侧壁形成技术来形成微细线宽度的蚀刻掩模，将该蚀刻掩模作为掩模对上述硅的极薄层进行蚀刻，在与图3的纸面垂直方向上保留微细宽度的硅的极薄层。 
接着，利用Si1-xGex的选择蚀刻液(选择蚀刻剂)来进行去除，由此形成空隙30。 
具有微细截面的硅100通过空隙30而与基板10分离。其截面接近矩形，但是在通过氢气中的加热处理来对表面缺陷进行退火的同时，如图2所示的截面那样各顶部呈圆角。截面的表面线不是曲面的平坦部分的长度为10nm以下，截面的等效截面半径为8nm。 
从硅100的表面起依次沉积3nm的氧化硅膜310、4nm的成为载流子俘获绝缘膜的氮化硅膜320、5nm的氧化硅膜330作为存储单元300。该存储单元300的等效氧化膜厚为10.8nm。 
在氧化硅膜310的沉积中使用了减压加热氧化方法。压力为10torr，氧化温度为700℃。氮化硅膜320通过原子层沉积法来沉积大约7nm，之后，通过减压加热氧化(10torr、850℃)将氮化硅膜氧化大约3nm来形成5nm的成为上部绝缘膜330的氧化硅膜。 
有助于长期存储的载流子俘获能级形成在氮化硅膜320内和氮化硅膜320的与作为上部绝缘膜的氧化硅膜330之间的界面处。 
栅极400由TiN构成，将栅极长Lg设为40nm，将第一区域212、第二区域222之间的长度设为120nm，由此制作了实施例1的存储元件2。 
该实施例1的存储元件2的写入电压为9V，低于以往的平面型元件的情况下的14V。实施例1的存储元件2的擦除电压为-8V，相对于在以往的平面型元件的情况下需要-12V的擦除电压能够降到-8V。并且，由于减少了来自栅极400的载流子注入， 因此特别是能够将擦除时的电压的绝对值设定得较大，能够将毫秒级别的擦除改善到亚毫秒。 
实施例2
作为实施例2，制作了图5示出的存储元件4。具有微细截面的第一半导体区域100使用了长度大约100nm、半径r大约0.6nm的单层碳纳米管。 
存储单元300由成为第一下部绝缘膜311的3nm厚的氮化硅膜、成为第二下部绝缘膜312的2nm厚的氧化硅膜、成为载流子俘获绝缘膜320的6nm厚的氮化硅膜、成为上部绝缘膜330的5nm厚的氧化硅膜或者12nm厚的氧化铝膜构成。栅极400由50nm厚的TiN膜形成。表面保护膜500使用氮化硅膜。 
第一下部绝缘膜311通过以氨自由基(radical)或者氨的远程等离子体(remote plasma)和硅烷作为原料的CVD等各向同性低温薄膜生长技术来制膜。通过氧的远程等离子体来对生长为第一下部绝缘膜用的氮化硅进行等离子体氧化形成第二下部绝缘膜312。作为载流子俘获绝缘膜320的氮化硅膜通过上述各向同性制膜技术来制膜。在作为上部绝缘膜330而使用氧化铝的情况下，能够使用ALD法。 
钝化膜500也能够通过通常的等离子体CVD技术来进行沉积，但是，如图6所示，在作为上述蓄积单元的四层膜制膜时，不去除生长在成为栅极的部分以外的CNT上的相同结构的膜313(与下部绝缘膜的与第一半导体区域接触的层311同时制膜)、膜314(与下部绝缘膜的一部分312同时制膜)、膜323(与载流子俘获绝缘膜320同时制膜)、膜333(与上部绝缘膜330同时制膜)，而原样保留利用为表面保护膜500。 
在实施例2的存储元件4的情况下，编程电压大约为3V。与此相对，不存在与存储元件4的使用了碳纳米管100的情况相当 的平面型元件。在假设作为平面型元件而使用单层石墨(graphen)等平坦的材料的情况下，估计为其编程电压大约为16V。因而，可知上述实施例2的编程电压非常小。 
在该实施例2中存储元件4的栅极长为20nm的情况下，对于一个俘获载流子，进行变化的栅极阈值电压步长大约为0.1V，是在室温下能够充分利用于多值存储的值。 
本发明并不限于上述实施方式、实施例，在权利要求的范围所述的发明的范围内能够进行各种变形。例如，第一半导体区域100、存储单元300、栅极400的结构、尺寸等能够根据存储元件1的使用目的来设定，当然这些也被包括在本发明的范围内。 
产业上的可利用性
能够利用本发明的存储元件1作为打破阻挡纳米CMOS发展的快闪存储器极限的技术、面向尖端纳米CMOS时代的兆兆位的快闪存储器、尖端纳米CMOS混载存储器。并且，通过对CNT电子元件类型不仅附加FET等晶体管还附加存储器功能，来期望进一步促进该元件群的利用。 

Claims (22)

1.一种存储元件，其特征在于至少由以下部分构成：
第一半导体区域，其具有长度、第一表面以及被该第一表面所包围的截面；
存储单元，其设置在上述第一表面上；
栅极，其设置在上述存储单元上；以及
平面型元件的0.7倍以下的编程电压，
其中，上述第一半导体区域由硅、锗、化合物半导体中的任一种构成，
上述存储单元是包括电荷俘获原子层的绝缘膜和多层绝缘膜和铁电体中的任一个，
将等效氧化硅膜厚设为对上述存储单元的膜厚除以上述存储单元的介电常数得到的值乘以氧化硅的介电常数而得到的值，或者在上述存储单元为多层膜的情况下，将等效氧化硅膜厚设为将对各层的膜厚除以各层的介电常数得到的值乘以氧化硅的介电常数而得到的各值相加的合计值，
通过将上述第一半导体区域的截面的等效截面半径设为上述存储单元的等效氧化硅膜厚以下，来将编程电压降低到平面型元件的0.7倍以下。
2.根据权利要求1所述的存储元件，其特征在于，
被上述第一半导体区域的上述第一表面包围的截面为非中空截面。
3.根据权利要求1所述的存储元件，其特征在于，
上述第一半导体区域由化合物半导体构成，上述存储单元中的与上述第一半导体区域接触的层由氮化硅构成。
4.一种存储元件，其特征在于至少由以下部分构成：
第一半导体区域，其具有长度、第一表面以及被该第一表面所包围的截面；
存储单元，其设置在上述第一表面上；以及
栅极，其设置在上述存储单元上，
其中，上述第一半导体区域是碳纳米管，
上述存储单元是包括电荷俘获原子层的绝缘膜和多层绝缘膜和铁电体中的任一个，
上述存储单元中的与上述第一半导体区域接触的层由氮化硅构成，
将等效氧化硅膜厚设为对上述存储单元的膜厚除以上述存储单元的介电常数得到的值乘以氧化硅的介电常数而得到的值，或者在上述存储单元为多层膜的情况下，将等效氧化硅膜厚设为将对各层的膜厚除以各层的介电常数得到的值乘以氧化硅的介电常数而得到的各值相加的合计值，
将上述第一半导体区域的截面的等效截面半径设为上述存储单元的等效氧化硅膜厚以下。
5.根据权利要求1或4所述的存储元件，其特征在于，
在上述栅极的两侧面，以被该栅极分离的状态，与上述第一半导体区域接触地设置有第一区域和第二区域。
6.根据权利要求1或4所述的存储元件，其特征在于，
该存储元件以栅极电压换算的多值电平间隔为结构或者材料所固有的kT/q以上的离散值进行多值存储，其中，k为波尔兹曼常数，T为上述存储元件使用环境的绝对温度，q为电荷量。
7.根据权利要求6所述的存储元件，其特征在于，
上述截面的等效截面半径为10nm以下，栅极长为20nm以下，栅极电压换算的多值电平间隔值为0.026V以上。
8.根据权利要求1或4所述的存储元件，其特征在于，
上述第一半导体区域的截面与上述第一表面之间的交线中不被栅极所覆盖的交线长度为上述存储单元的厚度以下。
9.根据权利要求1或4所述的存储元件，其特征在于，
上述存储单元的等效氧化膜厚为20nm以下。
10.根据权利要求1所述的存储元件，其特征在于，
上述第一半导体区域由硅构成，
在上述存储单元中，在上述第一表面与上述第一半导体区域接触的层为膜厚对晶面指数依赖较少的热氧化膜。
11.根据权利要求1所述的存储元件，其特征在于，
上述多层绝缘膜从栅极侧向上述第一半导体区域表面方向由三层即上部绝缘膜、载流子俘获绝缘膜以及下部绝缘膜构成。
12.根据权利要求4所述的存储元件，其特征在于，
上述多层绝缘膜从栅极侧向上述第一半导体区域表面方向由三层即上部绝缘膜、载流子俘获绝缘膜以及下部绝缘膜构成。
13.根据权利要求1或4所述的存储元件，其特征在于，
在上述电荷俘获原子层的绝缘膜嵌入有以一个或者十个以下的几个原子的集合体的方式相互分离的钛原子。
14.根据权利要求1或4所述的存储元件，其特征在于，
在上述电荷俘获原子层的绝缘膜嵌入有以一个或者十个以下的几个原子的集合体的方式相互分离的硅原子。
15.根据权利要求11或12所述的存储元件，其特征在于，上述上部绝缘膜为氧化硅膜。
16.根据权利要求11或12所述的存储元件，其特征在于，
上述上部绝缘膜为氧化铝膜。
17.根据权利要求11或12所述的存储元件，其特征在于，
上述载流子俘获绝缘膜为氮化硅膜。
18.根据权利要求11所述的存储元件，其特征在于，
上述下部绝缘膜为氧化硅膜。
19.根据权利要求11或12所述的存储元件，其特征在于，
上述下部绝缘膜为形成在上述第一半导体区域的上述第一表面上的氮化硅膜和氧化硅膜的多层膜。
20.根据权利要求1或4所述的存储元件，其特征在于，
在上述存储单元中，在上述第一表面与上述第一半导体区域接触的层由氮化硅构成，在由该氮化硅构成的层上设置有由氧化硅或者氧化铝构成的层。
21.一种编程电压的降低方法，其特征在于，
在至少由第一半导体区域、存储单元以及栅极构成的存储元件中，上述第一半导体区域具有长度、第一表面以及被该第一表面所包围的截面，上述存储单元设置在上述第一表面上，上述栅极设置在上述存储单元上，
上述第一半导体区域由硅、锗、化合物半导体中的任一种构成，
上述存储单元是包括电荷俘获原子层的绝缘膜或者多层绝缘膜或者铁电体中的任一个，
将等效氧化硅膜厚设为对上述存储单元的膜厚除以上述存储单元的介电常数得到的值乘以氧化硅的介电常数而得到的值，或者在上述存储单元为多层膜的情况下，将等效氧化硅膜厚设为将对各层的膜厚除以各层的介电常数得到的值乘以氧化硅的介电常数而得到的各值相加的合计值，
通过将上述第一半导体区域的截面的等效截面半径设为上述存储单元的等效氧化硅膜厚以下，来将编程电压降低到平面型元件的0.7倍以下。
22.一种存储元件的读取方法，是权利要求5所述的存储元件的读取方法，该存储元件的读取方法的特征在于，
对上述栅极施加灯电压脉冲，对在上述第一区域与上述第二区域之间得到的电流脉冲数进行计数，由此检测被俘获到上述存储单元的载流子的数量。
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