JP3446644B2 - 単一電子メモリ素子の駆動回路及びその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は単一電子メモリ素子
の駆動回路及びその駆動方法に関し、特に、高温動作が
可能で、単一電子メモリ素子の製造上の特性偏移（ばら
つき）や浮遊電荷の影響を受けにくい多値記憶可能な大
容量の半導体記憶装置を実現することが出来る単一電子
メモリ素子の駆動回路及びその駆動方法に関するもので
ある。

【０００２】

【従来の技術】従来、単一電子メモリ素子としては、例
えば、平成１０年春期応用物理学関係連合講演会講演予
稿集 ３０p YE-４に開示された単一電子メモリ素子が
知られている。この従来例の構造を示す摸式図を図６
(A)に、また単一電子メモリ素子内の信号検出時におけ
るドレイン電流とゲート電圧の関係を図６(B)に示す。
図６（Ａ）において、ソース電極４０１、ドレイン電極
４０３の間にトンネル接合を介して挟まれたアイランド
領域４０４が設けられている。このアイランド４０４は
容量を介して蓄積ノード４０５と接続されており、蓄積
ノード４０５はＭＯＳ型電界効果トランジスタのソース
側と接続されている。また、アイランド領域４０４は、
容量を介してゲート４０２と接続されている。

【０００３】次に、この従来の単一電子メモリ素子の動
作について説明する。まずＭＯＳ型電界効果トランジス
タのドレイン（以下ＭＯＳドレイン略称）４３１及びＭ
ＯＳ型電界効果トランジスタのゲート（以下ＭＯＳゲー
トと略称）４３０に正電圧を印加し、蓄積ノード４０５
中に蓄積されている電子を、ＭＯＳドレイン４３１に掃
き出す。電子の掃出しが終了したら、ＭＯＳゲート４３
０を０Vとし、蓄積ノード４０５を電気的に絶縁させ
る。この状態でドレイン電極４０３に一定電圧を印加
し、ゲート４０２の電圧を変化させると、図６(B)の特
性Aに示すような振動的なドレイン電流、いわゆるクー
ロン振動が生じる。このクーロン振動は、アイランド４
０４におけるクーロン・ブロッケイド効果を反映したも
のである。ここで、ＭＯＳドレイン４３１を０V、ＭＯ
Ｓゲート４３０に正電圧を与えると、ＭＯＳドレイン４
３１から電子が蓄積ノード４０５へ注入され、この電子
注入が終了してからＭＯＳゲート４３０を閉じることに
より、蓄積ノード４０５を電気的に絶縁し、蓄積ノード
４０５中の電荷を保持することができる。この状態で、
ドレイン電極４０３に一定電圧を与え、ゲート４０２の
電圧を変化させると振動的なドレイン電流が生じるが、
蓄積ノード４０５内に注入された電荷により、アイラン
ド領域４０４の電位が影響を受けるため、図６(B)の特
性Aとは異なる特性Bが生じる。このように蓄積ノード内
の電荷に応じ、図６(B)の特性A及び特性Bに示すような
ドレイン電流のゲート電圧依存性が変化するため、ゲー
ト４０２の電圧をVG０に固定し、ドレイン電流を測定す
れば、蓄積ノード４０５中に電荷蓄積がない場合ドレイ
ン電流Ｉが得られ、電荷蓄積がある場合、ドレイン電流
Ｉ’が得られる。従ってドレイン電流を測定することに
より、蓄積ノード中の電荷を読み出すことが可能とな
る。

【０００４】この従来例では、蓄積ノード４０５中の信
号電荷をソース電極４０１、ゲート４０２、アイランド
領域４０４、ドレイン電極４０３からなる単一電子トラ
ンジスタで検出しているが、この単一電子トランジスタ
の代わりに、ＭＯＳ型電界効果トランジスタを用いても
ドレイン電流の変化として検出可能である。しかし、ア
イランド領域４０４の大きさを充分に小さくし、静電エ
ネルギーを動作温度に対し十分大きくとることができれ
ば、ドレイン電流のクーロン・ブロッケイド振動の傾き
がＭＯＳ型電界効果トランジスタのサブスレッショルド
特性よりも急峻とすることができ、高感度な蓄積ノード
中の電荷検出が可能になる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の単一電子メモリ素子の駆動方法は以下のような
問題点を有していた。すなわち、ＭＯＳ型電界効果トラ
ンジスタよりも高感度な信号検出を行うためには、アイ
ランド領域４０４の静電エネルギーが動作温度の数十倍
以上であることが必要であり、例えば、動作温度が室温
の場合、アイランド領域４０４の大きさは数ｎｍ以下で
あることが要求される。

【０００６】このような均一で数ｎｍ以下のアイランド
領域を形成することは単一電子メモリ素子の製造技術
上、極めて困難である。また、アイランド領域４０４と
ドレイン電極４０３間の容量、アイランド領域４０４と
ソース電極４０１間の容量、アイランド領域４０４とゲ
ート４０２間の容量も、メモリセル毎にばらつきなく製
造しなければならない。これらの容量にばらつきがある
と、メモリセル毎のクーロン振動特性にばらつきが生じ
てしまい、その結果、蓄積ノード４０５内の信号電荷の
有無を判断することが困難になってしまう。これも素子
製造をさらに困難にしている要因である。

【０００７】ここで、仮に、単一電子メモリ素子の製造
が理想的に行われたとしても、メモリセル近傍に浮遊電
荷(例えば、絶縁膜中のトラップに捕獲された電荷)が設
けられていると、クーロン相互作用によりアイランド領
域４０４の電位が変化し、クーロン振動特性がシフトし
てしまうため、この場合においても各メモリセルごとに
クーロン振動特性にばらつきが生じ、蓄積ノード４０５
内の信号電荷の有無を判断することが困難となる。

【０００８】また、このような単一電子メモリ素子の信
号電荷の読出し方法においては、出力電流値の大小だけ
で信号電荷の読み取りを行うため、記憶信号の多値化が
容易ではなく、記憶容量に限界があると言った問題もあ
った。

【０００９】本発明の目的は、動作温度と同程度のアイ
ランド領域の静電容量でも動作可能であり、単一電子メ
モリ素子の製造上のばらつきにも素子の動作が影響され
にくく、また素子の動作がメモリセル近傍の浮遊電荷の
影響を受けにくい多値記憶可能な単一電子メモリ素子の
駆動回路及びその駆動方法を提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め本発明の単一電子メモリ素子の駆動回路は、ソース電
極とドレイン電極との間にトンネル接合を介して接続さ
れたアイランド領域と、このアイランド領域にトンネル
接合を介して接続された蓄積ノードと、この蓄積ノード
に容量的に結合された主ゲートと、前記アイランド領域
に容量的に結合された補償用ゲートと、この蓄積ノード
内の電荷の変化により振動的に変化するドレイン電流の
クーロン振動をカウントするカウント手段と、このカウ
ント手段のカウント値と外部から供給される制御信号と
に基づいて、前記主ゲートおよび前記補償ゲートに各々
印加するゲート電圧を制御するゲート電圧制御手段とを
具備し、ゲート電圧制御手段は、主ゲートの電圧変動よ
り変調を受けるアイランド領域の電位変動を補償するよ
うに補償ゲートへ印加する電圧を制御することを特徴と
している。また、本発明の単一電子メモリ素子の駆動回
路は、ソース電極とドレイン電極との間にトンネル接合
を介してアイランド領域が設けられ、このアイランド領
域にはトンネル接合を介して蓄積ノードが設けられ、こ
の蓄積ノードに容量的に結合された主ゲート及び前記ア
イランド領域に容量的に結合された補償ゲートが設けら
れ、前記ドレイン電極が第１のビット線を介してカウン
タ回路に接続され、前記カウンタ回路にはカウンタ値を
出力する第１の信号線が接続され、前記主ゲートには、
ワード線を介してゲート電圧制御回路が接続され、この
ゲート電圧制御回路には、前記カウンタ回路からカウン
タ値が供給される第２の信号線と、前記主ゲートに印加
する電圧を規定する第３の信号線と、前記ゲート電圧制
御回路の動作を制御するための第４の信号線と、前記補
償ゲートへの第２のワード線が接続され、前記第１の信
号線と、前記第３の信号線と、前記第４の信号線は入出
力回路に接続され、この入出力回路は、外部からのメモ
リ値を入力するためのデータ入力線と、外部へメモリ値
を出力するためのデータ出力線と、外部から回路動作を
規定するための動作制御線とが接続されていることを特
徴としている。また、本発明の単一電子メモリ素子の駆
動方法は、ゲート電圧制御手段が、主ゲートの電圧変動
より変調を受けるアイランド領域の電位変動を補償する
ように補償ゲートへ印加する電圧を制御することを特徴
としている。また、本発明の単一電子メモリ素子の駆動
方法は、外部から動作制御線を介して「書き込み」が指
示された場合、前記入出力回路は前記データ入力線から
のメモリ値を第３の信号線に転送し、前記動作制御線か
らの信号を第４の信号線に転送し、前記ゲート電圧制御
回路は前記ワード線を介して前記主ゲートへ、時間と共
に大きくなる電圧を印加すると共に、前記主ゲートの電
圧変動より変調を受ける前記アイランド領域の電位変動
を補償するように、前記第２のビット線を介して前記補
償ゲートへ電圧を印加することで、前記アイランド領域
の電位を一定に保ちつつ前記アイランド領域及び前記蓄
積ノード間の電界強度を強め、これにより、キャリアを
前記アイランド領域から前記蓄積ノードへ注入させ、前
記蓄積ノード内の電荷の変化により振動的に変化するド
レイン電流を、前記ドレイン電極に接続された前記カウ
ンタ回路によってカウントし、振動周期を整数値として
第２の信号線を介して前記ゲート電圧制御回路に帰還す
ることで、前記第３の信号線を介して予め設定された値
に達したとき、前記ワード線と前記第２のビット線への
電圧印加を停止することを特徴としている。また、本発
明の単一電子メモリ素子の駆動方法は、外部から動作制
御線を介して「消去」が指示された場合、前記入出力回
路は前記動作制御線からの信号を前記第４の信号線へ供
給すると共に、書き込み時とは反対極性の電圧を前記第
３の信号線へ印加し、前記ゲート電圧制御回路は、前記
ワード線を介して前記主ゲートへ前記第３の信号線で与
えられた電圧を印加すると共に前記主ゲートの電圧変動
より変調を受ける前記アイランド領域の電位変動を補償
するように、前記第２のビット線を介して前記補償ゲー
トへ電圧を印加することで、前記アイランド領域の電位
を一定に保ちつつアイランド領域及び蓄積ノード間の電
界強度を強め、これにより、キャリアを前記蓄積ノード
から前記アイランド領域へ引き抜き、前記蓄積ノード内
の電荷の変化により振動的に変化するドレイン電流を、
前記ドレイン電極に接続された前記カウンタ回路によっ
てカウントし、振動周期を整数値として前記第１の信号
線を介して前記入出力回路に出力することを特徴として
いる。また、本発明の単一電子メモリ素子の駆動方法
は、外部から前記動作制御線を介して「読み出し」が指
示された場合、前記入出力回路は前記第４の信号線に
「消去」信号を転送し、信号電荷の消去動作を行うこと
で前記第１の信号線を介して得られた前記カウンタ回路
からの出力を、前記データ出力線を介して外部に出力す
ると共に前記カウンタ回路からの出力を前記第３の信号
線を介して前記ゲート電圧制御回路に出力し、前記第４
の信号線に「書き込み」の信号を送ることで、信号電荷
の書き込み動作を行い、前記「消去」信号を転送する以
前に前記蓄積ノードに蓄えられていた信号電荷のリスト
アを行うことを特徴としている。また、本発明の単一電
子メモリ素子の駆動方法は、信号電荷の「書き込み」の
場合、反対極性の電圧を前記第４の信号線に印加し、ま
たは信号電荷の「消去」の場合、反対極性の電圧を前記
第４の信号線に印加することを特徴としている。さら
に、本発明の単一電子メモリ素子の駆動回路は、前記ソ
ース電極と、前記ドレイン電極と、前記アイランド領域
と、前記蓄積ノードと、前記主ゲートと、前記補償ゲー
トとから構成されるメモリセルがマトリックス状に複数
設けられ、個々の前記メモリセルの前記ドレイン電極
は、第１のビット線を介し、前記ソース電極はソース線
を介し、前記補償ゲートは第２のワード線を介してビッ
ト線選択回路に各々接続され、前記主ゲートは、ワード
線を介してワード線選択回路に接続され、前記ビット線
選択回路には、ビット線選択信号線と、第５の信号線
と、第７の信号線とが各々接続され、前記第５の信号線
はカウンタ回路に接続され、前記カウンタ回路は第１の
信号線を介して入出力回路に接続され、前記ワード線選
択回路は、ワード線選択信号線が接続されると共に、第
６の信号線を介してゲート電圧制御回路に接続され、前
記ゲート電圧制御回路は、第２の信号線を介して前記カ
ウンタ回路に接続されると共に、第７の信号線を介して
前記ビット線選択回路に接続され、第３の信号線と、第
４の信号線とを介して入出力回路に各々接続され、前記
入出力回路は、外部からのメモリ値を入力するためのデ
ータ入力線と、外部へメモリ値を出力するためのデータ
出力線と、回路動作を規定するための動作制御線とが各
々接続されていることを特徴としている。

【００１１】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の単一
電子メモリ素子の駆動回路の第１の実施の形態を示して
いる。この図１において、ソース電極１０１、ドレイン
電極１０３の間にトンネル接合を介して挟まれたアイラ
ンド領域１０４が設けられている。このアイランド領域
１０４はトンネル接合を介して蓄積ノード１０５と接続
され、この蓄積ノード１０５は容量を介して主ゲート１
０２と接続されている。また、前記アイランド領域１０
４は容量を介して補償ゲート１０６と接続されている。
主ゲート１０２及び補償ゲート１０６は、各々第１のワ
ード線１０８、第２のワード線１０９によりゲート電圧
制御回路１１０に接続されている。このゲート電圧制御
回路１１０は第２の信号線１１７を介してカウンタ回路
１１１に接続され、このカウンタ回路１１１は、各々第
１のビット線１０７、第１の信号線１１６を介してドレ
イン電極１０３及び入出力回路１１２に接続されてい
る。この入出力回路１１２は、各々第３の信号線１１８
及び第４の信号線１１９を介して、ゲート電圧制御回路
１１０に接続されると同時に、外部回路からのメモリ値
を受けるためのデータ入力線１１３、外部回路へメモリ
値を出力するためのデータ出力線１１５、外部回路から
駆動回路の動作を制御するための動作制御線１１４が接
続されている。

【００１２】次に、本発明の単一電子メモリ素子の駆動
回路の第１の実施の形態による駆動方法について説明す
る。 (書き込み動作) 図２を参照し、本発明の単一電子素子
単一電子メモリ素子の駆動回路を用いて、蓄積ノード１
０５に所望の入力信号を書き込む際の駆動方法について
説明する。まず、外部回路から動作制御線１１４を介し
て「書き込み」の旨を示す信号が入出力回路１１２に入
力された場合、この入出力回路１１２は第４の信号線１
１９を介してゲート電圧制御回路１１０に書き込み信号
を転送する。この信号により、このゲート電圧制御回路
１１０は第１のワード線１０８を介して主ゲート１０２
に対し、時間と共に増大する正電圧の印加を開始する。
この場合のゲート電圧の変化を図２(A)に示す。ここ
で、この電圧印加を開始する時刻を０と定義する。同時
にこのゲート電圧制御回路１１０は、第２のワード線１
０９を介して補償ゲート１０６に主ゲート１０２に与え
る電圧とは反対極性の負電圧を印加することで、主ゲー
ト１０２の電位変化により変化するアイランド領域１０
４の電位を常に一定に保つように補償する(図２(A)にお
けるVG２)。

【００１３】ここで、補償ゲート１０６に与える電圧値
は、以下のようにして設定すれば良い。主ゲート１０２
の電圧をVG１、補償ゲート１０６の電圧をVG２、主ゲー
ト１０２及びアイランド領域１０４間の静電容量をC
１、補償ゲート１０６及びアイランド領域１０４間の静
電容量をC２とした場合、 VG１*C１=-VG２*C２ を満たすように電圧VG１に応じて電圧VG２を印加すれば
良い。この場合、ソース電極１０１及びドレイン電極１
０３間に一定のバイアス電圧を印加しドレイン電極１０
３に流れ込む電流を測定しても、アイランド領域１０４
の電位が変化しないため、主ゲート１０２電流変化は起
こらない。この状態は図２(B)における０＜t＜t１に対
応する。

【００１４】しかし、主ゲート１０２の電圧がさらに大
きくなり、アイランド領域１０４と蓄積ノード１０５間
の電界強度が大きくなると、トンネル接合を介し、アイ
ランド領域１０４から蓄積ノード１０５へキャリアの注
入が発生する。このキャリア注入が発生する時刻t１以
降、主ゲート１０２の電圧がさらに大きくなると蓄積ノ
ード１０５への電荷の注入量が増大し、この注入量に比
例してアイランド領域１０４の電位は変動する。従って
時刻t１以降は、蓄積ノード１０５の電位変動により、
ドレイン電流にはクーロン振動が生じるようになる。カ
ウンタ回路１１１は、第１のビット線１０７を介して、
このドレイン電流を測定し、内部のコンパレータ回路に
より図２(B)における電流値Ｉ０を閾値としてコンパレ
ーションを行うことで、図２(C)に示すように電流値が
Ｉ０よりも大きな場合は出力電圧VH、Ｉ０よりも小さな
場合は出力電圧VLの値に変換して出力する。

【００１５】今、図２(C)のように時刻t=０でコンパレ
ータ出力電圧がVLであったと仮定する。時刻t１以降で
は、キャリア注入に従いコンパレータ出力電圧は変化す
るが、この出力電圧がVHからVLに変化した場合、カウン
ト値を１増加させ、このカウント値を第２の信号線１１
７を介して、ゲート電圧制御回路１１０に転送する。書
き込むべき信号は、外部回路からデータ入力線１１３を
介して入出力回路１１２に入力され、またこの入出力回
路１１２と第３の信号線１１８を介して、ゲート電圧制
御回路１１０に入力されている。ゲート電圧制御回路１
１０は第２の信号線１１７からのカウント値が第４の信
号線１１９からの入力値よりも小さい場合、第１のワー
ド線１０８及び第２のワード線１０９の電圧の絶対値を
徐々に増加させるが、第２の信号線１１７からのカウン
ト値と第４の信号線１１９からの入力値が等しくなった
場合、第１のワード線１０８及び第２のワード線１０９
への電圧印加を中止する。以上のような回路動作によ
り、外部回路からの入力信号を蓄積ノード１０５に書き
込むことが可能となる。

【００１６】(消去動作) 次に図３を参照し、本発明の
単一電子素子メモリの駆動回路を用いて、蓄積ノード１
０５中の信号電荷を消去する場合の駆動方法について説
明する。 まず、外部回路から動作制御線１１４を介し
て「消去」の旨を示す信号が入出力回路１１２に入力さ
れた場合、この入出力回路１１２は第４の信号線１１９
を介してゲート電圧制御回路１１０に消去信号を転送す
る。この信号により、このゲート電圧制御回路１１０は
ワード線１０８を介して主ゲート１０２に対し一定の負
電圧の印加を開始する。

【００１７】この場合のゲート電圧の変化を図３(A)に
示す。ここで、この電圧印加を開始する時刻を０と定義
する。同時に、このゲート電圧制御回路１１０は、第２
のビット線１０９を介して補償ゲート１０６に主ゲート
１０２に与える電圧とは反対極性の電圧を印加すること
で、主ゲート１０２の電位変化により変化するアイラン
ド領域１０４の電位を常に一定に保つように補償する
(図３(A)におけるVG２)。補償ゲート１０６に与える電
圧値は、以下のようにして設定すればよい。主ゲート１
０２の電圧をVG１、補償ゲート１０６の電圧をVG２、主
ゲート１０２及びアイランド領域１０４間の静電容量を
C１、補償ゲート１０６及びアイランド領域１０４間の
静電容量をC２とした場合、 VG１*C１=-VG２*C２ を満たすように電圧VG１に応じて電圧VG２を印加すれば
良い。

【００１８】この場合、主ゲート１０２及び補償ゲート
１０６には「書き込み動作」の場合と反対極性の電圧が
印加されるため、「書き込み動作」により蓄積ノード１
０５に注入された電荷は、トンネル接合を介してアイラ
ンド領域１０４に引き抜かれる。この際、蓄積ノード１
０５内の電荷量が変化するため、この電荷量に応じアイ
ランド領域１０４の電位が変動し、ドレイン電流にクー
ロン振動が発生する。この際のドレイン電流の変化を図
３(B)に示す。カウンタ回路１１１は、第１のビット線
１０７を介して、このドレイン電流を測定し、内部のコ
ンパレータ回路により電流値Ｉ０を閾値としてコンパレ
ーションを行うことで、図３(C)のように電流値がＩ０
よりも大きな場合は出力電圧VHを、Ｉ０よりも小さな場
合は出力電圧VLの値に変換して出力する。

【００１９】今、図３(C)のように時刻t=０でコンパレ
ータ出力電圧がVLであったと仮定する。キャリア注入に
従いコンパレータ出力電圧は変化するが、出力電圧がVH
からVLに変化した場合、カウント値を１増加させ、この
カウント値を第２の信号線１１７を介してゲート電圧制
御回路１１０に転送する。蓄積ノード１０５内の電荷引
き抜きが完全に終了すると、蓄積ノード１０５内の電荷
量が変化しなくなるため、アイランド領域１０４の電位
は時間的に一定となり、クーロン振動は発生しなくな
る。このように、この電荷引き抜きを完全に行うために
必要な時間よりも十分長い時間、主ゲート１０２及び補
償ゲート１０６に電圧を印加することにより、蓄積ノー
ド１０５内の電荷を消去することができる。また、この
消去動作に伴うカウンタ値を、第１の信号線１１６を介
して出力することにより、消去された信号値を入出力回
路１１２に転送することができる。

【００２０】(読み出し動作) 次に、本発明の単一電子
素子メモリの駆動回路を用いて、蓄積ノード１０５に蓄
えられている信号電荷の読み出しを行う際の駆動方法に
ついて述べる。まず、外部回路から動作制御線１１４を
介して「読み出し」の旨を示す信号が入出力回路１１２
に入力された場合、この入出力回路１１２は第４の信号
線１１９を介して、ゲート電圧制御回路１１０に消去信
号を転送する。このゲート電圧制御回路１１０は前述の
「消去動作」を行うことで、蓄積ノード１０５中の信号
電荷の消去を行うと共に、消去前に蓄積ノード１０５中
に蓄積されていた信号電荷量を、第１の信号線１１６を
介して入出力回路１１２に転送する。次にこの入出力回
路１１２は、この信号電荷量をデータ出力線１１５を介
して外部回路に出力すると同時に、第３の信号線１１８
を介してゲート電圧制御回路１１０に転送する。また同
時に、第４の信号線１１９に「書き込み」信号を送出す
ることで、前述の「書き込み」動作を行い、消去した蓄
積ノード内の信号電荷のリストアを行う。

【００２１】次に、本発明の第２の実施の形態について
説明する。上述した本発明の第１の実施の形態では、ア
イランド領域１０４と蓄積ノード１０５がトンネル接合
を介して接続され、蓄積ノード１０５と主ゲート１０２
が容量的に接続されていることを前提としたが、図４に
示す、本発明の第２の実施の形態のようにアイランド領
域２０４と蓄積ノード２０５が容量的に接続され、蓄積
ノード２０５と主ゲート２０２がトンネル接合を介して
接続されていても良い。この場合、信号電荷のやり取り
は蓄積ノード２０５及び主ゲート２０２の間で行われる
ため、「書き込み動作」、「消去動作」及び「読み出し
動作」の際に、主ゲート２０２及び補償ゲート２０６に
印加される電圧は、上述した本発明の第１の実施の形態
の場合とは、反対極性にすることが必要である。

【００２２】以上、本発明の第１、および第２の実施の
形態においては、単一のメモリセルを有する単一電子メ
モリ素子の駆動回路及びその駆動方法について説明し
た。しかし、図５（Ａ）および（Ｂ）に示す、本発明の
第３の実施の形態の回路構成とすることにより、マトリ
ックス状に並設された複数のメモリセルについても、共
通の単一電子メモリ素子の駆動回路を用いて、選択的に
個々のメモリセルに関して、「書き込み動作」、「消去
動作」及び「読み出し動作」を行うことが可能である。

【００２３】図５(A)は複数のメモリセルが設けられて
いる場合の、単一電子メモリ素子の駆動回路を示してい
る。ここで、図５(A)に示す各セル領域３２５の内部の
回路構成は、図５(B)または図５(C)に示す回路となって
いる。上述した本発明の第１の実施の形態とは異なり、
各セル領域３２５のビット線３０７はビット線選択回路
３２１に接続されている。また、各セル領域３２５のソ
ース電極３０１は直接接地されず、ソース線３２８を介
してビット線選択回路３２１に接続されている。第１の
ワード線３０８も、上述した本発明の第１の実施の形態
と異なり、ワード線選択回路３２０に接続されている。
ビット線選択回路３２１及びワード線選択回路３２０に
は、各々ビット線選択線３２６及びワード線選択線３２
７が接続され、各々外部回路からの選択信号により、単
一の(ビット線３０７、第１のワード線３０８、第２の
ワード線３０９)の組み合わせが選択され、この組み合
わせにより単一のセル領域３２５が選択される。選択さ
れたセル領域３２５のビット線３０７、第１のワード線
３０８、第２のワード線３０９は各々第５の信号線３２
２、第７の信号線３２４及び第６の信号線３２３に電気
的に接続されるため、上述した本発明の第１の実施の形
態、およ美第２の実施の形態で示した信号電荷の「書き
込み動作」、「消去動作」及び「読み出し動作」を行う
ことが可能である。この場合、選択されていないセル領
域３２５においては、ソース電極３０１、ドレイン電極
３０３、補償ゲート３０６の電位はフローティング状態
にあり、主ゲートの電位はフローティング状態となって
いるか、もしくは「書き込み動作」、「消去動作」及び
「読み出し動作」に応じた電圧の設定されている。この
場合、何れの動作状態においてもソース電極３０１、ド
レイン電極３０３、補償ゲート３０６の電位がフローテ
ィング状態であるため、主ゲート３０２と蓄積ノード３
０５間の電界強度、あるいは蓄積ノード３０５とアイラ
ンド領域３０４間の電界強度は、選択されたセル領域３
２５のものに比べ小さく、アイランド領域３０４内に蓄
積されている電荷の放出、アイランド領域３０４への電
荷の注入は起こりにくいため、非選択セル領域のメモリ
内容は保持される。

【００２４】上述した本発明の実施の形態によれば、単
一電子メモリ素子の主ゲートの他に、もう１つ別の補償
ゲートを設け、ゲートの電圧変動により変化するアイラ
ンド領域の電位を、この補償ゲートで補償し、アイラン
ド領域には蓄積ノード中の電荷の影響のみ作用する状態
を形成する。この状態で、ゲート電圧の掃引による蓄積
ノードへ電荷の「書き込み」、「消去」、「読出し」の
際の蓄積ノードへの電荷の出入りを、ドレイン電流のク
ーロン振動として観測し、その振動の数を制御すること
で、所望の電荷の書き込みを行い、さらに、クーロン振
動の１周期をメモリの１単位とすることで、多値記憶を
行うことができ、高集積化を実現することができる。ま
た、クーロン振動の振動の数のみを利用しているため、
電荷をモニタする単一電子メモリ素子の静電エネルギー
は、動作温度程度で十分であり、クーロン振動の鋭い電
流変化を利用した従来の「非破壊読出法」よりも、求め
られる静電エネルギは１桁以上小さくても動作可能であ
り、素子サイズも１桁以上大きくしても動作可能であ
る。また、前述の「非破壊読出法」は、クーロン振動の
厳密な制御が求められるが、上述した本発明の実施の形
態による駆動方法に従えば、素子作製上のばらつきや浮
遊電荷の影響によるクーロン振動のばらつきが多少生じ
たとしても、メモリ素子は正常に動作する。

【００２５】

【発明の効果】以上説明したように本発明の単一電子メ
モリ素子の駆動回路においては、信号電荷の書き込み、
消去、読み出しの際、ドレイン電流のクーロン振動の数
を単位として、入力信号の書き込み、消去、読み出しを
処理するため、単一電子メモリ素子の動作温度におい
て、クーロン振動が観測できることが必要である。しか
しながら、この観測のためにはアイランド領域の静電エ
ネルギーは、動作温度の数倍程度で十分であり、従来例
で必要とされる動作温度の数十倍以上の大きな静電容量
は必要としない。従って本発明の単一電子メモリ素子の
アイランド領域のサイズを、従来例と同一とした場合に
おいても、１桁程度高温動作が可能となるという効果が
得られる。

【００２６】また、クーロン振動の数を単位としてメモ
リ動作を行うため、単一電子メモリ素子の製造上のばら
つきによりメモリセル間でクーロン振動特性がばらつい
たとしても、メモリ動作に影響を及ぼさないという効果
も得られる。また、クーロン振動の数を単位としてメモ
リ動作を行うため、メモリセル近傍に浮遊電荷が存在
し、メモリセル間でクーロン振動特性がばらついたとし
ても、メモリ動作に影響を及ぼさないという効果も得ら
れる。

【００２７】また、クーロン振動の数を単位としてメモ
リ動作を行うため、クーロン振動の一周期を記憶の一単
位と見なし、複数回のクーロン振動を利用することで、
多値のメモリ動作を容易に実現することが可能であり、
高集積化を図ることができるという効果も得られる。

【図面の簡単な説明】

【図１】 本発明の単一電子メモリ素子の駆動回路の第
１の実施の形態の回路構成を示すブロック図である。

【図２】 本発明の単一電子メモリ素子の駆動回路の第
１の実施の形態の信号書き込み動作を示すタイミングチ
ャートである。

【図３】 本発明の単一電子メモリ素子の駆動回路の第
１の実施の形態の信号消去動作を示すタイミングチャー
トである。

【図４】 本発明の単一電子メモリ素子の駆動回路の第
２の実施の形態の回路構成を示すブロック図である。

【図５】 本発明の単一電子メモリ素子の駆動回路の第
３の実施の形態の回路構成を示すブロック図である。

【図６】 （Ａ）は、従来の単一電子メモリ素子の回路
構成を示す図であり、（Ｂ）はその動作原理を示す図で
ある。

【符号の説明】

１０１,２０１,３０１ ソース電極 １０２,２０２,３０２ 主ゲート １０３,２０３,３０３ ドレイン電極 １０４,２０４,３０４ アイランド領域 １０５,２０５,３０５ 蓄積ノード １０６,２０６,３０６ 補償ゲート １０７,２０７,３０７ ビット線 １０８,２０８,３０８ 第１のワード線 １０９,２０９,３０９ 第２のワード線 １１０,２１０,３１０ ゲート電圧制御回路 １１１,２１１,３１１ カウンタ回路 １１２,２１２,３１２ 入出力回路 １１３,２１３,３１３ データ入力線 １１４,２１４,３１４ 動作制御線 １１５,２１５,３１５ データ出力線 １１６,２１６,３１６ 第１の信号線 １１７,２１７,３１７ 第２の信号線 １１８,２１８,３１８ 第３の信号線 １１９,２１９,３１９ 第４の信号線 ３２０ ワード線選択回路 ３２１ ビット線選択回路 ３２２ 第５の信号線 ３２３ 第６の信号線 ３２４ 第７の信号線 ３２５ セル領域 ３２６ ビット線選択信号線 ３２７ ワード線選択信号線 ３２８ ソース線

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 ソース電極とドレイン電極との間にトン
   ネル接合を介して接続されたアイランド領域と、 前記アイランド領域にトンネル接合を介して接続された
   蓄積ノードと、 前記蓄積ノードに容量的に結合された主ゲートと、前記アイランド領域に 容量的に結合された補償用ゲート
   と、 前記蓄積ノード内の電荷の変化により振動的に変化する
   ドレイン電流のクーロン振動をカウントするカウント手
   段と、 前記カウント手段のカウント値と外部から供給される制
   御信号とに基づいて、前記主ゲートおよび前記補償ゲー
   トに各々印加するゲート電圧を制御するゲート電圧制御
   手段とを具備し、 前記ゲート電圧制御手段は、前記主ゲートの電圧変動よ
   り変調を受ける前記アイランド領域の電位変動を補償す
   るように前記補償ゲートへ印加する電圧を制御すること
   を特徴とする単一電子メモリ素子の駆動回路。
2. 【請求項２】 ソース電極とドレイン電極との間にトン
   ネル接合を介してアイランド領域が設けられ、 前記アイランド領域にはトンネル接合を介して蓄積ノー
   ドが設けられ、 前記蓄積ノードに容量的に結合された主ゲート及び前記
   アイランド領域に容量的に結合された補償ゲートが設け
   られ、 前記ドレイン電極が第１のビット線を介してカウンタ回
   路に接続され、 前記カウンタ回路にはカウンタ値を出力する第１の信号
   線が接続され、 前記主ゲートには、ワード線を介してゲート電圧制御回
   路が接続され、 前記ゲート電圧制御回路には、前記カウンタ回路からカ
   ウンタ値が供給される第２の信号線と、前記主ゲートに
   印加する電圧を規定する第３の信号線と、前記ゲート電
   圧制御回路の動作を制御するための第４の信号線と、前
   記補償ゲートへの第２のワード線が接続され、 前記第１の信号線と、前記第３の信号線と、前記第４の
   信号線は入出力回路に接続され、 前記入出力回路は、外部からのメモリ値を入力するため
   のデータ入力線と、外部へメモリ値を出力するためのデ
   ータ出力線と、外部から回路動作を規定するための動作
   制御線とが接続されていることを特徴とする単一電子メ
   モリ素子の駆動回路。
3. 【請求項３】 ソース電極とドレイン電極との間にトン
   ネル接合を介してアイランド領域が設けられ、 前記アイランド領域にはトンネル接合を介して蓄積ノー
   ドが設けられ、 前記蓄積ノードに容量的に結合された主ゲート及び前記
   アイランド領域に容量的に結合された補償ゲートが設け
   られ、 前記ドレイン電極が第１のビット線を介してカウンタ回
   路に接続され、 前記カウンタ回路にはカウンタ値を出力する第１の信号
   線が接続され、 前記主ゲートには、ワード線を介してゲート電圧制御回
   路が接続され、 前記ゲート電圧制御回路には、前記カウンタ回路からカ
   ウンタ値が供給される第２の信号線と、前記主ゲートに
   印加する電圧を規定する第３の信号線と、前記ゲート電
   圧制御回路の動作を制御するための第４の信号線と、前
   記補償ゲートへの第２のワード線が接続され、前記第１
   の信号線と、前記第３の信号線と、前記第４の信号線は
   入出力回路に接続され、前記入出力回路は、外部からの
   メモリ値を入力するためのデータ入力線と、外部へメモ
   リ値を出力するためのデータ出力線と、外部から回路動
   作を規定するための動作制御線とが接続され、 前記ゲート電圧制御手段は、前記主ゲートの電圧変動よ
   り変調を受ける前記アイランド領域の電位変動を補償す
   るように前記補償ゲートへ印加する電圧を制御すること
   を特徴とする単一電子メモリ素子の駆動方法。
4. 【請求項４】 外部から前記動作制御線を介して「書き
   込み」が指示された場合、 前記入出力回路は前記データ入力線からのメモリ値を第
   ３の信号線に転送し、 前記動作制御線からの信号を第４の信号線に転送し、 前記ゲート電圧制御回路は前記ワード線を介して前記主
   ゲートへ、時間と共に大きくなる電圧を印加すると共
   に、前記主ゲートの電圧変動より変調を受ける前記アイ
   ランド領域の電位変動を補償するように、前記第２のワ
   ード線を介して前記補償ゲートへ電圧を印加すること
   で、前記アイランド領域の電位を一定に保ちつつ前記ア
   イランド領域及び前記蓄積ノード間の電界強度を強め、
   これにより、キャリアを前記アイランド領域から前記蓄
   積ノードへ注入させ、 前記蓄積ノード内の電荷の変化により振動的に変化する
   ドレイン電流を、前記ドレイン電極に接続された前記カ
   ウンタ回路によってカウントし、振動周期を整数値とし
   て第２の信号線を介して前記ゲート電圧制御回路に帰還
   することで、前記第３の信号線を介して予め設定された
   値に達したとき、前記ワード線と前記第２のビット線へ
   の電圧印加を停止することを特徴とする請求項３に記載
   の単一電子メモリ素子の駆動方法。
5. 【請求項５】 外部から前記動作制御線を介して「消
   去」が指示された場合、前記入出力回路は前記動作制御
   線からの信号を前記第４の信号線へ供給すると共に、書
   き込み時とは反対極性の電圧を前記第３の信号線へ印加
   し、 前記ゲート電圧制御回路は、前記ワード線を介して前記
   主ゲートへ前記第３の信号線で与えられた電圧を印加す
   ると共に前記主ゲートの電圧変動より変調を受ける前記
   アイランド領域の電位変動を補償するように、前記第２
   のワード線を介して前記補償ゲートへ電圧を印加するこ
   とで、前記アイランド領域の電位を一定に保ちつつアイ
   ランド領域及び蓄積ノード間の電界強度を強め、これに
   より、キャリアを前記蓄積ノードから前記アイランド領
   域へ引き抜き、 前記蓄積ノード内の電荷の変化により振動的に変化する
   ドレイン電流を、前記ドレイン電極に接続された前記カ
   ウンタ回路によってカウントし、振動周期を整数値とし
   て前記第１の信号線を介して前記入出力回路に出力する
   ことを特徴とする請求項３に記載の単一電子メモリ素子
   の駆動方法。
6. 【請求項６】 外部から前記動作制御線を介して「読み
   出し」が指示された場合、前記入出力回路は前記第４の
   信号線に「消去」信号を転送し、信号電荷の消去動作を
   行うことで前記第１の信号線を介して得られた前記カウ
   ンタ回路からの出力を、前記データ出力線を介して外部
   に出力すると共に前記カウンタ回路からの出力を前記第
   ３の信号線を介して前記ゲート電圧制御回路に出力し、
   前記第４の信号線に「書き込み」の信号を送ることで、
   信号電荷の書き込み動作を行い、前記「消去」信号を転
   送する以前に前記蓄積ノードに蓄えられていた信号電荷
   のリストアを行うことを特徴とする請求項３に記載の単
   一電子メモリ素子の駆動方法。
7. 【請求項７】 信号電荷の「書き込み」の場合、反対極
   性の電圧を前記第４の信号線に印加し、 または信号電荷の「消去」の場合、反対極性の電圧を前
   記第４の信号線に印加することを特徴とする請求項３に
   記載の単一電子メモリ素子の駆動方法。
8. 【請求項８】 請求項２に記載の単一電子メモリ素子の
   駆動回路において、前記ソース電極と、前記ドレイン電
   極と、前記アイランド領域と、前記蓄積ノードと、前記
   主ゲートと、前記補償ゲートとから構成されるメモリセ
   ルがマトリックス状に複数設けられ、 個々の前記メモリセルの前記ドレイン電極は、第１のビ
   ット線を介し、前記ソース電極はソース線を介し、前記
   補償ゲートは第２のワード線を介してビット線選択回路
   に各々接続され、 前記主ゲートは、ワード線を介してワード線選択回路に
   接続され、 前記ビット線選択回路には、ビット線選択信号線と、第
   ５の信号線と、第７の信号線とが各々接続され、 前記第５の信号線はカウンタ回路に接続され、 前記カウンタ回路は第１の信号線を介して入出力回路に
   接続され、 前記ワード線選択回路は、ワード線選択信号線が接続さ
   れると共に、第６の信号線を介してゲート電圧制御回路
   に接続され、 前記ゲート電圧制御回路は、第２の信号線を介して前記
   カウンタ回路に接続されると共に、第７の信号線を介し
   て前記ビット線選択回路に接続され、第３の信号線と、
   第４の信号線とを介して入出力回路に各々接続され、 前記入出力回路は、外部からのメモリ値を入力するため
   のデータ入力線と、外部へメモリ値を出力するためのデ
   ータ出力線と、回路動作を規定するための動作制御線と
   が各々接続されていることを特徴とする単一電子メモリ
   素子の駆動回路。
9. 【請求項９】 前記ビット線選択信号線および前記ワー
   ド線選択信号線に入力される選択信号によりマトリック
   ス状に複数設けられたメモリセルの内の特定のメモリセ
   ルが選択されることで、この特定のメモリセルに対する
   信号電荷の書き込み、消去、読み出しの回路動作を行う
   場合に、 前記第５の信号線と、前記第６の信号線と、前記第７の
   信号線と、選択されたメモリセルに接続された前記第１
   のビット線と、前記ワード線と、前記第２のワード線と
   が各々電気的に接続され、 選択されたメモリセルに接続された前記ソース線を零電
   位とすることで、選択されたメモリセルに対して、書き
   込み、消去、読み出しの回路動作を行うことを特徴とす
   る請求項８に記載の単一電子メモリ素子の駆動回路。