KR101979463B1 - 강유전체 커패시터를 사용한 아날로그 메모리 - Google Patents

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래디언트 테크놀러지즈, 인코포레이티드
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Abstract

각각이 강유전체 커패시터를 포함하는 복수의 강유전체 메모리 셀을 구비한 강유전체 메모리가 개시된다. 강유전체 메모리는 독출 라인과 기입 라인 및 복수의 강유전체 메모리 셀 선택 버스를 포함하고, 하나의 선택 버스가 강유전체 메모리 셀들 각각에 대응한다. 강유전체 메모리 셀들 각각은 강유전체 메모리 셀에 대응하는 강유전체 메모리 셀 선택 버스 상의 신호들에 응답하여, 강유전체 메모리 셀을 독출 라인과 기입 라인에 각각 연결하기 위한 제1 및 제2 게이트를 포함한다. 기입 회로가 적어도 3가지 상태를 가진 데이터값에 의해 결정된 값을 가진 전하를 기입 라인에 현재 연결된 강유전체 메모리 셀의 강유전체 커패시터에 저장되게 한다. 독출 회로가 독출 라인에 현재 연결된 강유전체 메모리 셀의 강유전체 커패시터에 저장된 전하를 측정하여, 상태들 중 하나의 상태에 대응하는 출력값을 생성한다.

Description

강유전체 커패시터를 사용한 아날로그 메모리{ANALOG MEMORIES UTILIZING FERROELECTRIC CAPACITORS}
본 발명은 강유전체 커패시터를 사용한 아날로그 메모리에 관한 것이다.
비휘발성 솔리드-스테이트 EEPROM 메모리는 높은 속도 및/또는 낮은 전력 소모를 요구하는 응용들에서의 대규모 데이터 저장을 위해 종래 회전 자기 디스크 매체와 경쟁하고 있다. 이러한 메모리는 종래의 디스크 드라이브와 같거나 더 빠른 데이터 전송 속도 및 훨씬 더 짧은 효과적인 "탐색(seek)" 시간을 가진다. 또한, 이러한 메모리는 상당한 기계적 충격을 견딜 수 있고, 종래 디스크 드라이브의 전력의 일부를 필요로 한다. 그러나, 이러한 메모리의 비용은 드라이브의 사용을 여전히 제한한다. 또한, 이러한 메모리는 고복사(high radiation) 환경에서 사용 가능하지 않다.
이러한 메모리의 비용을 저감하기 위한 하나의 방법은 3가지 이상의 저장 상태를 가진 메모리 셀들을 사용하는 것이다. 예컨대, EEPROM 메모리에서는, 전하가 터널링을 이용하여 플로팅 게이트에 증착된다. 전하는 연관된 트랜지스터의 전도율을 변경한다. 이진 메모리에서는, 전하의 존재 혹은 부재만 감지하면 된다. 다중-상태 메모리에서는, 각각의 상태가 게이트로 전달되는 상이한 전하량에 대응한다. 셀을 독출하기 위해서는, 가능한 상태들을 구별하기 위해 셀의 전도성을 측정해야 한다. 각각의 셀이 이제 다중 비트의 데이터를 저장하기 때문에, 메모리의 비용은 소정의 메모리 크기에 대해 실질적으로 감소한다.
불행히도, 이러한 셀의 기입 시간은 이진 셀의 기입 시간보다 훨씬 더 크다. 게다가, 메모리 셀에 저장될 수 있는 상태들의 최대수가 제한된다. 이러한 문제점들은 다수의 셀이 동시에 독출 또는 기입되도록 메모리 내의 감지 증폭기들의 개수를 증가시킴으로써 부분적으로 해결될 수 있다. 그러나, 이러한 접근방안은 메모리의 비용을 증가시키며, 트랙이 로딩되었을 때 트랙의 개별 세그먼트들을 독출하기 위한 독출 시간보다 더 긴 "트랙"에 대한 초기 독출 시간을 여전히 부과한다.
데이터가 기록에 재기입되어야 하는 경우, 전체 기록이 소거되어야 하고, 이후 새로운 데이터가 입력되어야 한다. 소거 시간이 기입 시간에 비해 길기 때문에, 데이터는 소거된 미사용 기록들에 재기입된다. 이전 재기입 시에 폐기된 기록들은 이후 백그라운드에서 소거된다. 이러한 "쓰레기 수집(garbage collection)" 절차는 메모리를 더 복잡하게 하며 비용을 증가시킨다. 마지막으로, 셀을 소거 및 재기입할 수 있는 횟수가 제한되므로, 다수의 셀을 여러번 소거 및 재기입할 필요가 있는 응용들에서는 메모리의 수명이 문제가 될 수 있다.
본 발명은 각각이 강유전체 커패시터를 포함하는 복수의 강유전체 메모리 셀을 구비한 강유전체 메모리를 포함한다. 강유전체 메모리는 독출 라인과 기입 라인 및 복수의 강유전체 메모리 셀 선택 버스를 포함하고, 하나의 선택 버스가 강유전체 메모리 셀들 각각에 대응한다. 강유전체 메모리 셀들 각각은 강유전체 메모리 셀에 대응하는 강유전체 메모리 셀 선택 버스 상의 신호들에 응답하여 강유전체 메모리 셀을 독출 라인과 기입 라인에 각각 연결하기 위한 제1 및 제2 게이트를 포함한다. 기입 회로가 적어도 3가지 상태를 가진 데이터값에 의해 결정된 값을 가진 전하를 기입 라인에 현재 연결된 강유전체 메모리 셀의 강유전체 커패시터에 저장되게 한다. 독출 회로가 독출 라인에 현재 연결된 강유전체 메모리 셀의 강유전체 커패시터에 저장된 전하를 측정하여, 저장된 상태에 대응하는 출력값을 생성한다.
도 1은 통상의 강유전체 커패시터를 도시한다.
도 2는 본 발명에 사용된 기본 프로그래밍 원리 및 하나의 가능한 프로그래밍 배치를 도시한다.
도 3은 다른 프로그래밍 배치를 도시한다.
도 4는 강유전체 커패시터에 저장된 전하의 독출에 기반한 단순화된 독출 회로를 도시한다.
도 5는 본 발명의 다른 구현예에 따른 단순화된 독출 회로이다.
도 6은 본 발명에 따른 아날로그 강유전체 메모리의 일 구현예를 도시한다.
도 7은 기입 동작 동안 강유전체 커패시터에 저장된 전하량을 측정함으로써 데이터를 독출하는 저장 스킴을 사용하는 본 발명에 따른 강유전체 메모리의 일 구현예를 도시한다.
도 8a는 자율 메모리 회로의 개략도이다.
도 8b는 자율 메모리 회로가 업 상태와 다운 상태의 강유전체 커패시터로 파워업될 때 시간의 함수로서 노드와 전력 레일 상의 전위를 도시한다.
도 9는 자율 메모리 셀의 구현예를 도시한다.
도 10은 본 발명에 따른 다중-상태 강유전체 메모리의 다른 구현예를 도시한다.
도 11은 본 발명의 또 다른 구현예에 따른 강유전체 메모리를 도시한다.
도 12는 본 발명에 따른 강유전체 메모리의 또 다른 구현예를 도시한다.
도 13a는 강유전체 커패시터의 분극 상태를 설정하기 위해 사용될 수 있는 기입 회로의 다른 구현예를 도시한다.
도 13b는 입력 데이터를 전압으로 변환함으로써 강유전체 커패시터에 기입된 데이터를 도시한다.
도 14는 본 발명에 따른 강유전체 메모리의 또 다른 구현예를 도시한다.
이제, 통상의 강유전체 커패시터를 도시하는 도 1을 참조한다. 이러한 설명을 위해, 강유전체 커패시터는 제1 및 제2 전극 사이에 개재된 납-지르코산염-티타늄(PZT)과 같은 강유전물질을 가진 커패시터로 정의되고, 여기서 유전물질은 전위가 전극들을 통해 인가된 후 제거될 때 잔류 분극을 보인다. 가장 단순한 형태의 커패시터는 전극들(21, 22)을 구비한 평행판 커패시터이고, 여기서 유전층(23)은 납-지르코산염-티타늄과 같은 강유전물질을 포함한다. 후술하는 설명을 단순화하기 위해, 유전체가 개재된 한 쌍의 평행판을 구비한 강유전체 커패시터를 일례로 사용할 것이다. 그러나, 다른 기하형상들이 가능하다. 예컨대, 유전체가 각각의 전극 쌍 사이에 개재된 맞물림형(깍지낀 손가락형) 전극들을 구비한 커패시터 역시 사용될 수 있다.
유전층은 커패시터의 전극들을 통해 적절한 전압을 인가함으로써 분극될 수 있다. 분극 상태는 유전층 내부의 도메인들의 정렬 방향에 의해 특징지어질 수 있다. 분극 방향이 분극 전위가 전극(22)으로부터 전극(21)을 향하는 전계를 생성하는 경우에 대응하면, 강유전체 커패시터는 "업(up)" 방향으로 분극된다고 말해질 것이다. 마찬가지로, 분극 방향이 분극 전위가 전극(21)으로부터 전극(22)을 향하는 전계를 생성하는 경우에 대응하면, 강유전체 커패시터는 "다운(down)" 방향으로 분극된다고 말해질 것이다.
종래의 이진 강유전체 메모리에서, 분극 방향은 단일 비트값을 저장하기 위해 사용된다. 예컨대, 업 방향과 다운 방향으로의 분극은 "1"과 "0"의 비트값에 각각 대응할 수 있다. 비트값은 커패시터의 전극들을 통해 적절한 전압을 인가함으로써 기입된다. 커패시터에 저장된 비트값은 커패시터의 전극들을 통해 일반적으로 업 방향으로 커패시터를 프로그래밍하는 전압을 인가하고, 커패시터의 전극들 중 하나의 전극으로부터/으로 흐르는 전하를 관찰함으로써 결정된다. 전압이 인가될 때 커패시터가 업 상태이면, 거의 전하가 흐르지 않을 것이다; 그러나, 커패시터가 다운 상태이면, 커패시터의 상태는 업 상태로 전환될 것이고, 더 많은 전하가 당해 전극으로부터/으로 흐를 것이다.
종래의 이진 강유전체 메모리에서, 프로그래밍 전압은 유전체가 원하는 방향으로 완전히 분극되는 것을 보장할 정도로 높게 설정된다. 다시 말하면, 추가적인 잔류 분극이 전극들 사이의 더 큰 프로그래밍 전압차를 사용함으로써 달성되지 않을 것이다.
본 발명은, 완전 업과 완전 다운 사이에 잔류 분극 상태들의 연속체가 존재하고, 이러한 중간 상태들이 커패시터로 전달되는 전하를 제어함으로써 프로그래밍될 수 있다는 의견에 기반하고 있다. 중간 상태는 커패시터가 주지의 완전 포화 상태로 재설정될 때 흐르는 전하를 측정함으로써 독출될 수도 있다.
이제, 본 발명에 사용된 기본 프로그래밍 원리 및 하나의 가능한 프로그래밍 배치를 도시하는 도 2를 참조한다. 프로그래밍 사이클의 초기에, 강유전체 커패시터(26)는 화살표에 의해 나타낸 바와 같이 업 방향으로 프로그래밍된다. 이는 프로그래밍 소스(24)를 사용하여, 지시된 방향으로 유전층을 완전히 분극시키는 양만큼, 전극(27)에 대해 전극(26)의 전위를 증가시킴으로써 달성된다.
중간 분극 상태를 설정하기 위해, 프로그래밍 소스(24)는 강유전체 커패시터(25)를 통해 정반대의 전위를 인가한다; 그러나, 분극을 완전히 플립하는 시간이 비제한 전류원이 사용된 경우 일반적으로 필요한 시간을 지나 연장되도록, 흐르도록 허용되는 전류를 제한한다. 본 발명은 분극이 완전히 플립되기 전에 과정이 종료되면, 강유전체 커패시터(25)가 중간 분극 상태로 남겨질 것이라는 의견에 기반하고 있다. 그러므로, 프로그래밍 소스(24)가 일정한 전류원이면, 강유전체 커패시터(25)의 분극 상태는 프로그래밍 시간의 함수일 것이다. 예컨대, 프로그래밍 소스(25)가 온되는 시간의 길이를 결정하는 타이머(28)를 사용하여, 입력값을 중간 분극 상태로 변환할 수 있다.
강유전체 커패시터(25)는 전하 저장 장치로 볼 수 있다. 잔류 분극은 유전체 내에 잔류 전계를 초래한다. 이러한 전계를 상쇄하기 위해, 전하가 커패시터의 일 전극으로부터 타 전극으로 이동하고, 그에 따라 이동 전하는 분극 전계를 정확히 상쇄하는 전계를 생성한다. 분극 방향이 완전히 플립될 때 전극(26)으로부터 전극(27)으로 흐르는 전하량을 Qmax로 나타낸다. 이러한 전하는 유전체의 분극 방향에 따라 전극들 중 하나의 전극에 저장된 것으로 볼 수 있다. 전하가 이제 프로그래밍 소스에 의해 반대판 위로 강제될 때, 분극 상태는 전달되는 전하량에 따른 양만큼 변경될 것이다. 전하를 반대판 위로 강제하기 위해, 인가된 전압의 방향은 강유전체 커패시터를 주지의 완전 분극 상태로 "재설정"하기 위해 사용된 방향과 정반대이어야 한다.
전하가 Qmax보다 적으며 잔류 분극을 변경하는 전압으로 운반된다는 것을 고려하면, 주지의 전하를 반대판으로 운반하는 모든 회로 배치가 강유전체 커패시터를 중간 상태로 프로그래밍하기 위해 사용될 수 있고, 그에 따라 프로그래밍 전압이 제거될 때 커패시터에 저장된 전하는 당해 주지의 전하에 의해 변경된다. 전달되는 전하는 프로그래밍 시간과 전류의 곱에 상응하기 때문에, 일정한 전류원을 사용하는 전술한 배치는 이러한 일례이다. 그러나, 다른 배치들이 사용될 수 있다.
이제, 다른 프로그래밍 배치를 도시하는 도 3을 참조한다. 이러한 구현예에서, 스위치(36)가 D/A 컨버터(32)를 커패시터(33)에 연결하도록 설정될 때, D/A 컨버터(32)를 사용하여 입력값을 커패시터(33)로 인가되는 전압으로 변환한다. 커패시터(33)가 충전된 후에, 스위치(36)를 사용하여 커패시터(33)를 이미 재설정된 강유전체 커패시터(31)에 연결한다. 커패시터(33)의 전하는 이후 강유전체 커패시터(31)로 흐른다. 전환되기 전의 커패시터(33) 상의 전압을 V1로 나타내고, 전환된 후의 라인(34) 상의 전압을 V2로 나타낸다. 이후, 강유전체 커패시터(31)로 전달된 전하는 C(V1-V2)이고, 여기서 C는 커패시터(33)의 정전용량이다. V1>V2인 경우, 전달된 전하는 선형 D/A 컨버터의 입력값에 비례한다. 어떤 경우든, 입력 상태를 전달되는 전하량으로 맵핑하는 보정 곡선(calibration curve)이 제공될 수 있다. 대안으로, D/A 컨버터(32)는 비선형 전달 함수를 사용하여 V2를 보상할 수 있다.
중간 분극 상태는 전위차가 커패시터(25)를 업 방향으로 완전히 프로그래밍하는 값으로 다시 설정될 때 커패시터(25)의 전극들 사이로 흐르는 전하량을 측정함으로써 결정될 수 있다. 대안으로, 상태는 커패시터를 다운 상태로 완전히 프로그래밍하기 위해 커패시터로 흘러야 하는 전하량을 측정함으로써 감지될 수 있다.
이제, 전극들에 저장된 전하의 독출에 기반한 단순화된 독출 회로를 도시하는 도 4를 참조한다. 이러한 설명을 위해, 강유전체 커패시터(43)가 실선 화살표(46)에 의해 나타낸 바와 같은 업 분극으로 재설정되었다고 가정한다. 이후, 분극을 점선 화살표 방향으로 감소하게 한 전하를 저장함으로써 데이터가 강유전체 커패시터(43)에 저장되었다. 독출 회로의 목표는 저장된 전하의 단조 함수인 독출 전압을 공급함으로써 강유전체 커패시터(43)가 다시 업 상태로 재설정될 때 전하를 측정하기 위한 것이다.
독출 동작은 커패시터(42)가 V+의 전위로 충전되도록 스위치(44)가 폐쇄되고 스위치(41)가 개방됨에 따라 시작된다. 커패시터(42)가 충전된 후에, 스위치(44)가 개방되고, 스위치(41)가 폐쇄된다. 초기에, 강유전체 커패시터(43)는 그 전체에 걸쳐 V+의 전위를 가질 것이다. V+가 충분히 높으면, 강유전체 커패시터(43)는 업 상태로 재설정될 것이고, 강유전체 커패시터(43)에 저장된 전하(Q)는 커패시터(42)로 이동하여, Q/C(여기서, C는 커패시터(42)의 정전용량)에 상응하는 양만큼 커패시터(42) 상의 전위를 낮출 것이다. 그러므로, 라인(47) 상의 전압은 강유전체 커패시터(43)에 저장된 전하의 함수일 것이다. 이러한 독출 스킴이 강유전체 커패시터(43)에 저장될 수 있는 전하들의 전체 범위에 걸쳐 작동하도록, V+는 Qmax/C+Vs(여기서, Vs는 강유전체 커패시터(43)를 완전히 재설정하기 위해 필요한 전위)보다 더 커야 한다. 강유전체 커패시터(43)가 독출 동작의 말미에 업 상태로 재설정되는 것을 또한 주목해야 한다.
도 4에 도시된 회로는 또한 도 5에 도시된 바와 같이 V+ 전원이 V- 전원으로 대체된 경우 제2 독출 스킴을 구현하기 위해 사용될 수 있는데, 이는 본 발명의 다른 구현예에 따른 단순화된 독출 회로이다. 이러한 독출 회로는 도 4를 참조하여 전술한 방식과 유사한 방식으로 작동한다. 먼저, 스위치(41)가 개방된 동안, 스위치(44)가 커패시터(42)를 충전하기 위해 폐쇄된다. 스위치(44)는 이후 개방되고, 그에 이어 스위치(42)가 폐쇄된다. 전위는 강유전체 커패시터(43)를 다운 방향으로 완전히 분극되게 하기에 충분하다. 이를 달성하기 위해 필요한 전하가 커패시터(42)에 의해 제공된다. 그러므로, 스위치(41)의 폐쇄 전후의 라인(47)의 전압차는 강유전체 커패시터(43)의 분극을 부분 분극 상태로부터 완전 다운 상태로 이동시키기에 필요한 전하의 측정값이다. 이러한 스킴에서, 강유전체 커패시터(43)는 이후 재프로그래밍 전에 업 분극으로 재설정되어야 한다.
이제, 본 발명에 따른 아날로그 강유전체 메모리의 일 구현예를 도시하는 도 6을 참조한다. 강유전체 메모리(50)는 복수의 로우 및 컬럼으로 구성된 복수의 강유전체 메모리 셀로 구성된다. 통상의 강유전체 메모리 셀을 51로 나타낸다. 각각의 강유전체 메모리 셀은 강유전체 커패시터(52) 및 인터페이스 회로(53)를 포함한다. 하나의 로우의 모든 강유전체 메모리 셀은 판독 및 기입 동작 동안 병렬로 처리된다. 처리될 로우는 독출 및 기입 동안 로우 처리 동작들을 시퀀싱하기 위한 전도체들을 또한 포함하는 복수의 로우 선택 버스(54)를 작동시키는 로우 선택 회로에 의해 선택된다. 소정의 컬럼의 각각의 강유전체 메모리 셀은 58과 59로 나타낸 2개의 컬럼 버스에 연결된다. 컬럼 버스(58)는 처리되는 강유전체 메모리 셀의 강유전체 커패시터에 저장된 데이터를 독출하기 위해 사용되고, 컬럼 버스(59)는 강유전체 커패시터를 새로운 아날로그값으로 프로그래밍하기 위해 사용된다. 각각의 강유전체 커패시터는 N개(여기서, N>2)의 상태 중 하나의 상태로 프로그래밍될 수 있다. 처리되는 로우의 강유전체 커패시터의 상태는 강유전체 커패시터에 저장된 전하량을 나타내는 컬럼 버스(58) 상의 신호를 생성함으로써 확인된다. 이러한 상태는 독출 회로(62)를 사용하여 설정된다. 처리되는 로우의 강유전체 커패시터의 상태는 기입 회로(61)를 통해 셀에 연결된 버스(59)로 신호들을 인가함으로써 설정된다. 신호들은 강유전체 메모리 셀에 저장될 값과 관련된 소정량의 전하를 상기 강유전체 메모리 셀의 강유전체 커패시터에 저장되게 한다.
로우의 독출 데이터는 로우 버퍼(55)에 저장된다. 본 발명의 일 양상에서, 데이터는 대응하는 강유전체 커패시터들에 저장된 전하를 나타내는 아날로그 신호로부터 디지털값으로 변환된다. 독출 과정은 파괴적이기 때문에, 데이터 변경이 이루어지지 않는 경우에도, 이러한 데이터는 기입 동작으로 로우에 저장되어야 한다. 변경이 이루어진 경우, 로우의 강유전체 메모리 셀들이 재설정된 후에, 변경은 버퍼(55)에 입력된다. 버퍼(55)의 데이터는 이후 대응하는 강유전체 커패시터들에 저장된 전하로 변환된다.
독출 및 기입 동작은 어드레스(ADDR), 동작 코드(OPCODE), 및 어드레스에 명시된 강유전체 메모리 셀(들)에 기입될 데이터를 수신하는 제어기(57)를 사용한다. 지시된 어드레스의 데이터는 데이터 라인들 상에 출력된다. 로우 선택 회로(56)가 어드레스에 의해 명시된 로우 선택 버스로 적절한 신호들을 인가한다.
강유전체 메모리(50)는 메모리 셀들의 각각의 컬럼에 대해 2개의 컬럼 버스를 포함하는데, 하나는 독출을 위한 것이고, 하나는 기입을 위한 것이다. 이러한 배치는 상세한 구현예들의 후술하는 설명을 단순화한다. 그러나, 단지 하나의 컬럼 버스만을 필요로 하는 구현예들 역시 구성될 수 있다.
이제, 기입 동작 동안 강유전체 커패시터에 저장된 전하량을 측정함으로써 데이터를 독출하는 전술한 저장 스킴을 사용하는 본 발명에 따른 강유전체 메모리의 일 구현예를 도시한 도 7을 참조한다. 설명을 단순화하기 위해, 강유전체 메모리(70)의 하나의 강유전체 메모리 셀만을 도시한다. 4개의 로우 라인(R1~R4)은 강유전체 메모리 셀(81)이 위치된 메모리 셀 로우에 대응하는 로우 버스의 일부이다. 후술하는 설명을 단순화하기 위해, 강유전체 커패시터는 이에 대한 이전 독출 동작에 의해 기입 동작 전에 업 상태로 완전히 분극되었다고 가정할 것이다. 게이트(84)를 전도 상태에 놓고 게이트(86)를 비전도 상태에 놓음으로써, 값이 강유전체 메모리 셀(81)에 기입된다. 이후, 게이트(76)가 기입 회로(75)에 의해 개방될 때, 기입되는 데이터에 대응하는 값을 강유전체 커패시터(82)로 전달되게 하는 전하를 초래할 전위로 커패시터(77)가 충전된다. 당해 전하를 공급하기 위해 필요한 전압으로의 데이터의 변형(translation)이 기입 회로(75)에 의해 수행된다. 커패시터(77) 상의 전압은 기입될 데이터값에 따라 V2보다 적다. 강유전체 커패시터(82)가 기입 라인(73)에 연결될 때, 상판은 V2에서 유지되는, 하판보다 더 적은 전위를 가질 것이므로, 기입 동작은 재설정 동작에 의해 생성된 분극의 일부를 역전시킨다.
데이터는 게이트(88)에 의해 독출 라인(72)에 연결된 독출 회로(74)에 의해 2단계 공정으로 강유전체 메모리 셀(81)로부터 독출된다. 먼저, 커패시터(83)는 게이트(86)에 의해 강유전체 커패시터(82)로부터 격리되는 동안 V1로 충전된다. 게이트(85)를 사용하여 커패시터(83)를 V1에 연결한다. 여기서, V1은 최대 설계 전하가 커패시터(83)로 전달되게 하는 양만큼 V2보다 더 크고, 커패시터(83)의 상판은 여전히 V2보다 더 큰 전압을 가진다. 커패시터(83)의 최종 전압은 소스 팔로워(87)에 의해 증폭되며, 내부에 커패시터의 전압을 저장하는 독출 회로(74)에 의해 독출된다. 다음으로, 게이트(86)가 강유전체 커패시터(82)를 통해 커패시터(83) 상에 전압을 인가하는 전도 상태에 놓인다. 이로써, 강유전체 커패시터(82)가 재설정되며, 강유전체 커패시터(82)에 저장된 전하가 방출되고, 이는 이후 소스 팔로워(87)의 게이트에서 전압을 낮춘다. 이러한 전압은 이후 독출 회로(74)에 의해 독출되고, 이전에 저장된 전압으로부터 공제되어, 강유전체 커패시터(82)에 의해 방출된 전하를 나타내는 전압차에 도달한다. 최종 아날로그 전압은 이후 독출 회로(74) 내부의 AD 컨버터에 의해 디지털화될 수 있다. 전술한 바와 같이, 강유전체 커패시터(82)는 독출 과정의 말미에 완전히 분극된 업 상태로 남겨진다. 강유전체 메모리 셀(81)이 독출 중이면, 독출된 값은 전술한 바와 같이 데이터 출력값을 기입 회로(75)에 입력함으로써 강유전체 커패시터(82)에 재저장되어야 한다.
전술한 강유전체 메모리 셀은 본 발명에 사용될 수 있는 강유전체 메모리 셀의 일례이다. 그러나, 다른 형태의 강유전체 메모리 셀들이 사용될 수 있다. 아날로그 메모리를 구성하기 위해 사용될 수 있는 강유전체 메모리 셀의 다른 구현예는 동시계속출원 US 제12/480,645호에 설명된 자율 메모리 회로와 유사하고, 이는 본원에 참조로서 통합된다. 먼저, 자율 메모리 회로의 개략도인 도 8a를 참조한다. 자율 메모리 회로(200)는 강유전체 커패시터(201), 및 전류-구동식 제어 입력(205)을 구비한 스위치(203)를 포함한다. 전도성 부하(202)가 전력 레일과 스위치(203) 사이에 연결된다.
강유전체 커패시터(201)는 잔류 분극을 가지는데, 이는 강유전체 커패시터(201)를 통해 전압을 인가함으로써 전환될 수 있다. 다시 말하면, 커패시터를 통한 전압의 부재 시, 커패시터의 유전체는 전기적으로 분극된다. 유전체는 유전체의 업 또는 다운 분극에 대응하는 2가지 상태를 가진다. 전압이 강유전체 커패시터를 통해 인가되면, 전계가 강유전체 커패시터에 생성된다. 전계 방향이 잔류 분극 방향과 동일하면, 강유전체 커패시터의 두 전극을 연결하는 회로에 작은 전류가 흐른다. 다른 한편으로, 인가된 전계가 잔류 분극 방향과 정반대의 방향이면, 잔류 분극은 새로운 전계 방향에 순응하기 위해 방향을 변경할 것이고, 외부 회로에 큰 전류가 흐를 것이다. 전류의 크기 및 전류가 흐르는 전압은 강유전체 커패시터의 조성, 면적, 및 두께를 조절함으로써 설정될 수 있다.
전류가 제어 입력(205)에 들어갈 때, 스위치(203)는 고임피던스 상태로부터 저임피던스 상태로 변경된다. 회로(200)에서, 스위치(203)의 입력 라인의 전위는 스위치의 상태와 무관하게 접지에 또는 그 인근에 남아있다고 가정한다. 후술하는 설명을 단순화하기 위해, 전력 레일이 양의 값을 가지며, 양의 레일 전위가 강유전체 커패시터(201)의 전극들을 통해 인가될 때 "업" 잔류 분극 상태가 설정된다고 가정할 것이다. 그러나, 입력이 전력으로 참조되고, 출력이 접지로 참조되는 다른 구현예들이 사용될 수 있다.
먼저, 강유전체 커패시터(201)가 업 상태로 분극된다고 가정한다. 전력이 턴온될 때, 스위치(203)는 초기에 오프 상태이다; 그러므로, 노드(26)의 전위가 V를 향해 증가할 것이다. 그러므로, 강유전체 커패시터(201)로 인가된 전계 역시 업 방향일 것이고, 강유전체 커패시터(201)는 상태들을 플립하지 않을 것이다. 따라서, 적은 전류가 스위치(203)의 입력으로 흐를 것이고, 스위치(203)는 오프 상태로 남아있을 것이며, 자율 메모리 회로(200)의 출력은 V의 전위로 빠르게 진행될 것이다.
다음으로, 강유전체 커패시터(201)가 다운 상태로 분극된다고 가정한다. 전력이 턴온될 때, 강유전체 커패시터(201)를 통해 인가된 전계는 강유전체 커패시터(201)의 잔류 분극의 전계와 반대일 것이고, 강유전체 커패시터(201)는 인가된 전계에 부합하도록 상태들의 플립을 시도할 것이다. 이 경우, 훨씬 더 큰 전류가 스위치(203)의 제어 입력으로 흐를 것이고, 스위치(203)는 전도 상태로 들어갈 것이다. 노드(206)가 V보다 더 적은 중간 상태로 상승할 것이다. 특정한 전위가 스위치와 전도성 부하의 상세에 따라 좌우될 것이다. 이러한 중간 상태는 강유전체 커패시터(201)가 업 상태로의 전환을 마칠 때까지 유지될 것이다. 이 시점에서, 전하가 강유전체 커패시터(201)로부터 더 이상 흘러나오지 않을 것이고, 스위치(203)는 다시 비전도 상태로 들어갈 것이다. 그러므로, 노드(206) 상의 전위는 이후 다시 V로 증가할 것이다.
따라서, 전력이 턴온된 후에, 자율 메모리 회로(200)는 강유전체 커패시터(201)가 상태들을 전환하기 위해 필요한 기간 동안 강유전체 커패시터(201)의 분극 상태에 따라 좌우되는 임시 출력을 가질 것이다. 전력이 턴온될 때 강유전체 커패시터(201)가 업이고 전환하지 않는다면, 출력은 거의 즉각적으로 하이가 될 것이다. 전력이 턴온될 때 강유전체 커패시터(201)가 다운 상태이고 전환하지 않는다면, 출력은 일시적인 기간 동안 전압(Vs)을 특징으로 하는 중간 상태로 진행될 것이고, 이후 하이가 될 것이다. 이러한 일시적인 기간 후에, 출력은 항상 하이일 것이고, 강유전체 커패시터(201)는 업 분극 상태일 것이다.
이제, 자율 메모리 회로(200)가 업 상태와 다운 상태의 강유전체 커패시터(201)로 파워업될 때 시간의 함수로서 도 8a에 도시된 노드(206)와 전력 레일 상의 전위를 도시하는 도 8b를 참조한다. 회로(200)가 파워업될 때 강유전체 커패시터(201)가 다운 상태이면, 노드(206)의 전위는 강유전체 커패시터(201)가 분극 상태를 변경하기 시작하게 하는 값에 도달할 때까지 초기에 전력 레일 전위와 함께 증가할 것이다. 강유전체 커패시터(201)가 분극을 플립하기 시작함에 따라, 스위치(203)로 하여금 전도를 시작하게 하는 전하가 방출된다. 스위치(203)가 너무 많이 전도하기 시작하면, 노드(206)의 전위는 하강하기 시작하고, 강유전체 커패시터(201)는 전환을 멈춘다. 스위치(203)가 충분히 전도하지 않으면, 노드(206)의 전위는 더 빨리 상승하여, 강유전체 커패시터(201)로 하여금 더 빨리 전환하게 하고, 그로 인해 더 많은 전류를 스위치(203)의 제어 입력으로 강제하여 그 전도성을 증가시킨다. 그러므로, 회로는 느린 상승 속도로 특정한 중간값에서의 노드(206)의 전위로 안정화된다. 이러한 방식으로, 강유전체 커패시터(21)의 상태 변경이 완료될 때까지, 스위치(203)의 전도성의 변화가 노드(206)의 전압 상승을 제한한다. 이 시점에서, 추가 전하가 강유전체 커패시터(201)로부터 방출되지 않을 것이므로, 스위치(203)는 다시 비전도성이 될 것이다. 후술하는 설명에서, 강유전체 커패시터(201)의 천이 동안의 전위는 "선반 전압(shelf voltage; Vs)"으로 참조될 것이다. 노드(206)의 전위의 특정한 형상은 일반적으로 특정한 스위치 구현에 따라 좌우될 것이다.
아날로그 강유전체 메모리 셀이 강유전체 메모리 셀(200)로 구성될 수 있다. 먼저, 강유전체 커패시터(201)가 부분적으로 분극되는 경우를 고려한다. 강유전체 커패시터(201)의 분극은 다운 상태로 설정되었고, 이후 분극 상태가 업 분극 상태를 향해 부분적으로 이동되도록, 강유전체 커패시터(201)에 저장된 값을 나타내는 전하가 강유전체 커패시터(201)로 유입된다고 가정할 것이다. 이를 달성하는 방식이 이하에 보다 상세히 설명될 것이다.
강유전체 메모리 셀(200)이 이러한 부분 분극 상태에서 파워업될 때, 노드(206)의 전압은 다시 선반 전압(Vs)으로 상승할 것이다. 그러나, 이러한 전압이 선반 전압으로 남아있는 시간의 길이는 다운 상태를 향한 부분 분극 정도에 따라 좌우될 것이다. 특히, 선반 기간의 길이는 강유전체 커패시터(201)에 저장된 전하의 함수이다. 그러므로, 강유전체 커패시터에 저장된 데이터값은 셀이 파워업될 때 선반 기간의 길이를 측정함으로써 결정될 것이다.
본 발명의 일 양상에서, 자율 메모리 셀이 강유전체 커패시터를 다운 상태로 재설정하고, 이후 이를 업 상태로 부분적으로 전환함으로써 아날로그값을 저장하기 위해 사용된다. 기입 동작은 자율 메모리 셀이 업 상태로 완전히 재설정되기 전에 중단되는 완전 다운 상태로부터의 자율 메모리 셀의 재설정으로 볼 수 있다. 다시 말하면, 기입 동작은 저장될 데이터를 나타내는 지점까지 선반을 따라 전위를 이동시킨다. 독출 동작은 업 상태로의 전환을 완료하기 위해 필요한 시간을 측정하고, 그에 따라 업 상태로의 재설정을 완료하기 위해 필요한 전하를 결정한다.
이제, 전환 소자로서 CMOS FET(224)을 사용하여 구현된 도 8a에 도시된 자율 메모리 셀의 구현예를 도시한 도 9를 참조한다. 자율 메모리 셀(220)에서는, 커패시터(223)가 강유전체 커패시터(201)로 유입 및 이로부터 유출되는 전하를, FET(224)을 작동시키는 전압으로 변환하는 전하/전압 컨버터 역할을 한다.
이제, 본 발명에 따른 다중-상태 강유전체 메모리의 다른 구현예를 도시한 도 10을 참조한다. 강유전체 메모리(100)는 강유전체 메모리 셀들의 복수의 로우 및 컬럼을 포함하고, 강유전체 메모리 셀들(101, 102)이 전형적이다. 강유전체 메모리(100)는 이러한 강유전체 메모리 셀들의 복수의 로우 및 컬럼으로 구성된다. 도면을 단순화하기 위해, 강유전체 메모리 셀들의 하나의 컬럼(128)만을 도시한다. 각각의 컬럼의 강유전체 메모리 셀들은 독출 라인과 기입 라인에 연결된다. 컬럼(128)에 대응하는 독출 라인과 기입 라인을 각각 107과 106으로 나타낸다. 강유전체 메모리(100)의 기입/독출 동작은 제어기(114)에 의해 제어되고, 제어기(114)는 버스(122) 상의 어드레스, 버스(123) 상의 동작 코드, 강유전체 메모리(100)에 기입될 데이터, 또는 버스(121) 상의 당해 어드레스로부터 독출된 출력 데이터를 수신한다.
각각의 강유전체 메모리 셀은 강유전체 커패시터(117)와 같은 강유전체 커패시터, 및 FET들(118, 119, 120)과 같은 3개의 CMOS FET을 포함한다. FET들(118, 119)은 로우 선택 라인 상의 신호에 응답하여 강유전체 메모리 셀을 독출 라인과 기입 라인에 연결하기 위한 게이트 역할을 한다. 통상의 로우 선택 라인들을 108과 109로 나타낸다. FET(120)은 도 8a를 참조하여 전술한 전환 기능을 제공한다.
커패시터(105)는 현재 선택된 강유전체 메모리 셀을 위한 전하/전압 컨버터 역할을 한다. 전하/전압 변환 기능은 강유전체 메모리 셀(100)의 독출 동작 동안에만 필요하기 때문에, 도 2에 도시된 바와 같이 각각의 셀에 개별 커패시터를 사용하는 대신, 각각의 로우를 위한 단일 커패시터를 사용할 수 있다. 본 발명의 이러한 양상은 각각의 셀에 커패시터 또는 다른 전하/전압 컨버터를 구비한 구현예들에 비해 상당량의 공간을 절약해준다.
유사하게, 컬럼(128)의 모든 강유전체 메모리 셀은 공통 부하(110)를 공유한다. 그러므로, 각각의 강유전체 메모리 셀은 도 9에 설명된 메모리 셀을 구현하기 위해 단지 3개의 FET과 하나의 강유전체 커패시터만을 필요로 한다.
먼저, 데이터는 대응하는 강유전체 커패시터를 다운 상태로 재설정하고, 이후 이를 저장되는 데이터값에 따른 양만큼 업 방향으로 부분적으로 재설정함으로써 현재-선택된 강유전체 메모리 셀에 기입된다. 후술하는 설명은 양전압만을 사용한다; 그러나, 음전압을 사용하는 구현예들 역시 구성될 수 있다. 제어기(114)는 선택될 특정한 강유전체 메모리 셀을 ADDR 버스(122) 상의 값으로부터 결정한다. 기입될 값이 버스(121) 상에 수신된다. 제어기(114)는 스위치(115)가 비전도 상태일 때 기입 라인(106) 상의 전위를 V로 설정함으로써 강유전체 메모리 셀을 재설정한다. 본 발명의 일 양상에서, 독출 라인(107)은 독출 회로(112)를 통해 접지에 연결된다. 따라서, V의 전위가 강유전체 커패시터를 다운 상태로 분극시키는 방향으로 강유전체 커패시터로 인가된다. V는 강유전체 커패시터가 다운 상태로 완전히 분극되도록 선택된다.
강유전체 커패시터가 다운 상태로 분극된 후에, 기입 라인(106)은 제어기(114)로부터 분리되고, 독출 라인(107)은 마찬가지로 접지로부터 분리된다. 강유전체 커패시터에 입력될 데이터는 디지털 형태로 기입 회로(111)에 입력된다. 기입 회로(111)는 디지털값을 시간 스위치(115)가 전도 상태에 놓여야 한다는 것을 나타내는 시간값에 맵핑한다. 데이터는 당해 시간 동안 스위치(115)를 전도 상태에 놓음으로써 기입된다. 본질적으로, 일어나는 분극의 플립은 분극이 완전히 플립될 수 있기 전에 중단된다.
데이터는 강유전체 메모리 셀을 독출 라인(107)에 연결하고, 스위치(115)를 전도 상태에 놓음으로써 현재-선택된 강유전체 메모리 셀로부터 독출된다. 특정한 강유전체 메모리 셀이 버스(122) 상의 어드레스에 의해 결정된다. 독출 회로(112)는 독출 라인(107) 상의 전압이 선반 전압으로부터 V에 가까운 기결정된 전압으로 천이하기 위해 필요한 시간을 측정한다. 측정된 시간은 이후 디지털 값으로 변환되고, 디지털 값은 제어기(114)에 의해 독출되며, 데이터 버스(121)로 전달된다. 제어기(114)는 이후 데이터를 기입 회로(111)로 전달함으로써 당해 데이터값으로 기입 사이클을 개시한다.
도 10에 도시된 구현예에서, 강유전체 커패시터는 다운 상태로 개시되고, 이후 업 상태를 향해 부분적으로 기입된다. 그러나, 강유전체 커패시터가 업 방향으로 분극되도록 재설정되고, 이후 분극을 다운 방향을 향해 이동시키는 전하를 커패시터 상에 미터링함으로써 기입되는, 도 10에 도시된 구현예와 유사한 구현예들 역시 구성될 수 있다.
도 10에 도시된 구현예에서, 기입 동작은 기입되는 값에 따른 기간 후에 재설정 동작을 중단하여 강유전체 커패시터 상에 전하를 미터링함으로써 수행된다. 그러나, 강유전체 커패시터 상에 전하를 미터링하기 위한 다른 방법들이 사용될 수 있다. 예컨대, 도 7을 참조하여 전술한 전하 미터링 스킴 역시 사용될 수 있다.
이제, 본 발명의 또 다른 구현예에 따른 강유전체 메모리를 도시한 도 11을 참조한다. 강유전체 메모리(140)는 강유전체 커패시터들의 기입을 위해 고정된 전하 전달을 이용한다. 후술하는 설명을 단순화하기 위해, 강유전체 메모리(100)의 소자들과 유사한 기능들을 수행하는 강유전체 메모리(140)의 소자들에는 동일한 도면부호들을 부여하였다. 데이터는 먼저 강유전체 메모리(100)에 대해 설명된 방식과 동일한 방식으로 강유전체 커패시터를 다운 상태로 재설정함으로써, 선택된 강유전체 메모리 셀의 강유전체 커패시터에 기입된다. 데이터는 이후 강유전체 커패시터를 업 상태를 향해 부분적으로 분극시킴으로써 기입된다. 기입될 데이터는 먼저 기입 회로(143)에 의해 커패시터(105)로 인가되는 전하로 변환된다. 이러한 로딩 단계에서, 스위치(141)가 개방되고, 스위치(142)가 폐쇄된다. 전하가 이후 스위치(142)를 개방하고 스위치(141)를 폐쇄함으로써 강유전체 커패시터로 전달된다.
본 발명의 전술한 구현예들은 데이터를 저장하기 위해 사용되는 기본 자율 메모리 셀을 구현하는 트랜지스터들을 위해 CMOS FET들을 사용하였다. 그러나, 바이폴라 트랜지스터, 강유전체 FET, FET, 증폭기, 강유전체 릴레이, 강자성체 릴레이, 및 정전 MEM 스위치를 사용하는 구현예들 역시 본 발명에 따른 강유전체 메모리를 구성하기 위해 사용될 수 있다. 이러한 장치들에 기반한 자율 메모리 셀들이 2009년 6월 9일자로 출원된 동시계속출원 US 제12/480,645호에 상세하게 기재되어 있고, 그 전체가 본원에 참조로서 통합된다.
본 발명의 전술한 구현예들은 강유전체 커패시터가 전적으로 전하 저장 장치라고 가정한다. 실제로, 강유전체 커패시터는 강유전물질의 잔류 분극에 의해 생성된 전계와 연관되지 않은 전하를 저장하는 커패시터와 병행하는 전하 저장 장치로 볼 수 있다. 후술하는 설명에서, 이러한 정전용량은 비-잔류 분극 정전용량으로 참조될 것이고, 연관된 커패시터는 비-강유전체 커패시터로 참조될 것이다. 강유전체 커패시터라는 용어는 장치 내의 강유전물질의 잔류 분극에 응답하여 전하를 저장하는 장치를 위해 계속 사용될 것이다. 강유전체 커패시터 상의 전위가 전환됨에 따라, 전하는 저장 소자 및 연관된 비-강유전체 커패시터에 저장되거나, 그로부터 제거된다. 이러한 응용을 위해, 강유전체 커패시터와 연관된 저장 장치에 저장된 전하는 "강유전체 커패시터에 저장된 전하"로 참조될 것이다.
연관된 비-강유전체 커패시터로/로부터 이동된 전하가 저장 장치로/로부터 이동된 전하에 비해 작으면, 연관된 비-강유전체 커패시터는 무시될 수 있다. 그러나, 강유전체 커패시터의 연관된 비-강유전체 커패시터를 고려한 구현예들은 개선된 해상도를 제공할 수 있고, 그로 인해 증가된 개수의 상태들을 가진 구현예들이 구성될 수 있다. 본 발명에 따른 강유전체 메모리의 또 다른 구현예를 도시한 도 12를 참조한다. 도면을 단순화하기 위해, 단지 하나의 강유전체 메모리 셀만을 도시한다. 강유전체 메모리 셀(270)은 도 7에 도시된 강유전체 메모리 셀(81)과 유사하다; 그러나, 강유전체 메모리 셀을 독출하는 방식이 250으로 나타낸 강유전체 커패시터 내의 연관된 비-강유전체 커패시터(252)를 고려하도록 변경되었다. 전하 저장 부품을 251로 나타낸다.
먼저, 커패시터(252)의 존재 시에 데이터를 저장 장치(251)에 기입하는 방식을 고려한다. 기입 회로 및 절차의 목표는 저장 장치(251)에 전하(Q)를 저장하는 것이고, 여기서 Q는 저장될 데이터에 의해 결정된다. Q에 대한 제1 근삿값은 커패시터(271)를 Q에 따른 기결정된 전압으로 충전하고, 이후 게이트(268)를 전도 상태에 놓는 한편, 게이트(262)를 비전도 상태로 유지함으로써, 저장 장치(251) 및 연관된 비-강유전체 커패시터(252)의 조합에 저장될 수 있다. 기입 라인(267) 상의 전위가 이후 독출 회로(275)에 의해 독출 및 기록된다; 이러한 전위를 P1로 나타낸다. 게이트(262)는 이후 전도 상태에 놓이고, 기입 라인(267) 상의 전위가 두 번째로 독출된다. 두 번째 전위를 P2로 나타낸다. 강유전체 커패시터(250)로 들어간 전하는 |P2-V2|/C271에 의해 주어지고, 여기서 C271은 커패시터(271)의 정전용량이다. 이러한 전하는 연관된 비-강유전체 커패시터(252) 또는 저장 장치(251)에 저장된다. 연관된 비-강유전체 커패시터(252)에 저장된 전하는 |P2-V2|/C252에 의해 주어지고, 여기서 C252는 연관된 비-강유전체 커패시터(252)의 정전용량이다. C252가 강유전체 메모리의 설계 매개변수로부터 알려져 있는 경우, 이러한 전하 및 그에 따라 기입 동작의 결과로 저장 장치(251)에 저장된 전하가 알려져 있다. 저장 장치(251)에 저장된 전하가 저장될 데이터 값에 대응하는 전하와 같지 않으면, 상이한 P1을 사용하는 제2 기입 동작이 저장 장치(251) 상에 추가 증가량의 전하를 강제하도록 수행될 수 있고, 절차는 원하는 양의 전하가 저장 장치(251)에 저장될 때까지 반복될 수 있다.
전술한 기입 절차는 연관된 비-강유전체 커패시터(252)의 값이 충분한 정확도로 알려져 있다고 가정한다. 이러한 값은 메모리 내의 강유전체 커패시터마다 약간씩 다를 수 있다는 것을 주목해야 한다. 따라서, 기입 절차 동안 C252를 결정하는 절차가 필요할 수 있다. 본 발명의 일 양상에서, C252는 다음과 같이 결정된다: 강유전체 커패시터(251)가 다운 상태로 완전히 포화되고, 강유전체 커패시터(250)를 통한 전위가 기입 회로(269)를 통해 기입 라인(267)을 V2에 연결함으로써 0으로 설정된다고 가정한다. 강유전체 커패시터(250)는 이후 기입 라인(267)으로부터 격리된다. 그러므로, 절차의 시작 시에, 커패시터(252) 상에 전하가 없고, 추가 전하가 V2보다 적은 기입 라인(267) 상의 전위에 의해 야기된 전위차에 의해 강유전체 커패시터(251)로 로딩될 수 없다.
먼저, 게이트(268)가 비전도 상태일 때, 커패시터(271)가 V2보다 적은 P2로 충전된다. 위와 같이 충전된 후, 커패시터(271)가 기입 회로의 내부에 있는 게이트에 의해 기입 회로(269)로부터 격리되고, 게이트(268)가 전도 상태에 놓이는 한편, 게이트(262)가 비전도 상태로 남아있다. 기입 라인(267) 상의 전위는 P2 또는 이 값에 매우 근사한 값일 것이다. 독출 회로(275)는 상기 전위를 측정하고, 이후 게이트(262)는 전도 상태에 놓인다. 저장 장치(251)를 통한 전위가 저장 장치(251) 내외로 추가 전하를 강제할 수 없기 때문에, 커패시터(252) 상의 전하만이 이동할 수 있다. 이동하는 모든 전하는 최종 전위 P3과 P2 사이의, 연관된 비-강유전체 커패시터(252)를 통한 전압차의 결과일 것이다. 이동하는 전하는 커패시터(271)에 저장된다. 게이트(262)가 전도 상태에 놓인 후에 기입 라인(267) 상의 전위를 P3으로 나타낸다. 이후, 이동한 전하는 Qm=|P2-P3|/C271이다. 그러므로, C252=Qm/|P2-P3|이다. 따라서, 기입 회로는 강유전체 커패시터마다 연관된 비-강유전체 커패시터의 변동(C252)을 보상할 수 있다.
기입 동작의 종료 시에, 연관된 비-강유전체 커패시터(252)에 저장된 모든 전하는 기입 회로(269)를 사용하여 기입 라인(267) 상의 전위를 V2로 설정하고, 강유전체 커패시터(250)를 기입 라인(267)에 연결함으로써 제거된다. 이로써, 커패시터(252)와 저장 장치(251)를 통한 모든 전위차가 제거된다. 저장 장치(251) 내의 전하는 이러한 동작에 의해 변경되지 않는다. 그러나, 커패시터(252)에 남겨진 모든 전하가 제거된다.
독출 동작이 유사한 방식으로 이루어질 수 있다. 독출 동작은 전술한 방식과 유사한 방식으로 시작된다. 강유전체 커패시터(250)가 커패시터(255)로부터 격리되는 동안, 커패시터(255)는 게이트(261)를 사용하여 제1 전위(V4)로 충전된다. 커패시터(255) 상의 전위의 실제 값이 소스 팔로워(263)와 게이트(264)를 통해 독출 회로(274)에 의해 독출되고, 전위를 독출 라인(266) 상에 커플링하는 P5로서 저장된다. 이러한 전위는 독출 회로(274)에 저장된다. 다음으로, 게이트(256)가 전도 상태에 놓인다. 전위(V4)는 V4-V2가 강유전체 커패시터(250)를 완전 분극된 업 상태로 재설정할 전위보다 더 높도록 설정된다. 그러므로, 저장 장치(251)에 저장된 모든 전하는 저장 장치(251)로부터 방출되고, 이제 병렬로 연결된 커패시터들(252, 255)로 이동한다. 소스 팔로워(263)의 게이트의 전압이 이후 다시 판독된다. 이러한 전압을 P6으로 나타낸다. 저장 장치에 저장된 전하 Q=|P5-P6|/(C252+C255)이다. C252가 알려져 있으면, 결과를 디지털화하는 것을 제외하고, 독출이 완료된다.
C252가 알려져 있지 않으면, 전술한 방식과 유사한 방식으로 결정될 수 있다. 예컨대, V4는 P5보다 더 높은 전위 P6으로 증가될 수 있고, 커패시터(255)는 P6으로 충전될 수 있는 한편, 연관된 비-강유전체 커패시터(252)는 커패시터(255)로부터 격리된다. 커패시터(255)를 통한 전위는 기입 라인(267)을 V2로 설정함으로써 0으로 설정된다. 그러므로, 게이트(256)가 전도 상태로 설정될 때, 전하는 커패시터(255)로부터 연관된 비-강유전체 커패시터(252)로 흐를 것이고, 그 결과로 커패시터(255)의 전위가 감소할 것이다. 커패시터들(255, 252)의 상대적인 크기는 이후 이러한 전위 감소량으로부터 결정될 수 있고, 그에 따라 독출 회로(274)에 의해 강유전체 메모리 셀(270)로부터 측정된 전하는 강유전체 커패시터(250) 내의 연관된 비-강유전체 정전용량에 대해 수정될 수 있다.
본 발명의 전술한 구현예들은 각각의 강유전체 메모리 셀이 디지털값을 저장 및 검색하는 디지털 메모리에 관한 것이다. 그러나, 아날로그값을 저장 및 검색하는 구현예들 역시 구성될 수 있다. 이러한 구현예들에서, 기입 회로는 강유전체 커패시터에 저장된 전하로 변환되는 디지털값이 아닌 아날로그 전압을 수신한다. 독출 회로는 이후 강유전체 커패시터에 저장된 전하를 나타내는 아날로그 값을 출력한다.
전술한 구현예들은 강유전체 커패시터가 주지의 상태로 설정되며, 1회 기입되고, 이후 독출되는 스킴을 사용한다. 그러나, 강유전체 커패시터가 재설정 후에 다수회 기입되는 구현예들 역시 구성될 수 있다. 이러한 구현예들은 "누산(accumulator)" 기능을 제공한다. 예컨대, 강유전체 커패시터가 먼저 다운 상태로 재설정되고, 이후 분극을 업 상태를 향해 이동시키는 제1 전하(Q1)가 강유전체 커패시터로 전달된다. 일정 시간 후에, 강유전체 커패시터를 업 상태를 향해 추가로 이동시키는 제2 전하(Q2)가 강유전체 커패시터로 전달되고, 기타 등등 계속된다. 강유전체 커패시터가 최종적으로 독출될 때, 출력은 Q값들의 합계와 같을 것이다. 그러므로, 강유전체 커패시터는 아날로그 합산 회로 역할을 할 것이다.
주지의 분극 상태가 강유전체 커패시터를 업 상태로 재설정하고, 이후 분극을 다운 상태를 향해 이동시키는 주지의 전하를 전달함으로써 얻어질 수 있다.
보다 일반적인 누산 기능이 강유전체 커패시터를 업 상태와 다운 상태 사이의 상태로 재설정함으로써 구성될 수 있다는 것을 주목해야 한다. 이는 강유전체 커패시터를 다운 상태로 재설정하고, 이후 강유전체 커패시터를 업 상태를 향해 이동시키는 경향이 있는 주지의 전하를 저장함으로써 달성될 수 있다. 전하의 크기 및 충전 전압의 극성을 설정함으로써 분극을 업 상태 또는 다운 상태로 이동시키는 전하들이 이제 강유전체 커패시터로 전달될 수 있다. 예컨대, 도 3에서 32로 나타낸 D/A는 양전위 또는 음전위로 커패시터(33)를 충전하도록 구성될 수 있다. 강유전체 커패시터가 최종적으로 독출될 때, 각각의 중간 상태에서의 총 저장 전하가 Qmax를 초과하지 않는다는 것을 고려하면, 결과는 저장된 전하들의 합계일 것이다.
다수의 기입 구현예들의 서브세트에서, 각각의 기입은 고정된 전하를 강유전체 커패시터로 이동시킨다. 이 경우, 강유전체 커패시터에 최종적으로 기입된 값은 바로 펄스들의 합계이다. 이러한 모드는 다수의 펄스를 설정하기 위해 저장되어야 하는 디지털 데이터값을 사용함으로써 강유전체 커패시터를 프로그래밍하기 위해 사용될 수 있다.
전술한 구현예들에서, 기입 회로는 메모리의 일부이다. 그러나, 기입 회로가 메모리의 외부에 있는 구현예들 역시 구성될 수 있다. 전하를 강유전체 커패시터 상에 강제하기 위해 필요한 전력량은 작다. 메모리 셀이 단일 메모리 셀을 구비한 경우를 고려한다. 다시 도 3을 참조한다. 기입 회로는 D/A(32)와 커패시터(33)와 스위치(36)를 포함한다. 강유전체 커패시터(31)가 이 기입 회로에 "노출된" 유일한 강유전체 커패시터이면, 커패시터(33)에 저장된 전력은 강유전체 커패시터(31)에 이미 저장된 전하에 추가적인 전하를 추가하거나 또는 상태를 기입하기에 충분하다. 이런 의미에서, 강유전체 커패시터(31)를 포함하는 회로의 잔여부는 전술한 기입 또는 누산 기능 동안 전력이 공급될 필요가 없다. 단지 하나의 강유전체 커패시터를 구비한 메모리에서는, 외부 기입을 위해 이러한 커패시터를 노출시키는 것이 쉽게 이루어진다. 예컨대, 다시 도 7을 참조한다. 메모리 셀(81)이 메모리 내의 유일한 메모리 셀이면, 게이트들(84, 88)을 생략할 수 있다. 기입 회로(75)가 음전압 레벨과 양전압 레벨 모두를 제공할 수 있으면, V2가 접지로 설정될 수 있다. 강유전체 커패시터(82)의 상태는 이후 외부 기입 회로를 라인(73)에 연결함으로써 설정될 수 있다. 강유전체 커패시터(82)의 상태를 독출하기 위해, 메모리 셀(81)은 라인(72) 상의 독출 회로와, 강유전체 커패시터(82)가 재설정될 때 강유전체 커패시터(82)로부터 방출된 전하를 독출하기 위해 필요한 회로에 연결될 것이다. 이러한 강유전체 커패시터를 복수개 구비한 메모리에서, 어드레싱 회로가 또한 외부 기입 회로로부터 전력을 공급받도록 구성될 수 있어야 한다.
전술한 구현예들에서, 강유전체 커패시터가 주지의 시작 상태로 설정된 후에 강유전체 커패시터로 전달되는 전하를 설정함으로써, 강유전체 커패시터가 프로그래밍된다. 다시 도 8a 및 도 8b를 참조한다. 강유전체 커패시터 메모리 셀의 이러한 구현예에서, 데이터는 다운으로부터 업으로의 상태의 "플립"을 중단함으로써 저장된다. 전술한 구현예들에서, 이는 원하는 지점에 도달할 때 과정을 멈추기 위해 소정의 형태의 타이머를 사용하거나 전하 전달을 제한함으로써 이루어진다. 선반 전압 영역은 실제로 시간에 따라 증가하는 선반 전압을 특징으로 한다는 것을 주목해야 한다. 이러한 선반 전압 영역의 기울기는 사용되는 특정한 강유전체 커패시터에 따라 좌우된다. 도 8a에 도시된 전압(V)이 선반 영역 동안 도달한 값으로 설정되면, 플립 과정은 완료되지 않을 것이다. 대신에, 강유전체 커패시터는 V를 특징으로 하는 부분 분극된 상태로 유지될 것이다. 따라서, 강유전체 커패시터의 상태는 강유전체 커패시터를 다운 상태로 완전히 분극시키고, 이후 저장될 데이터에 의해 결정된 전압(V)을 인가함으로써 설정될 수 있다.
이제, 강유전체 커패시터의 분극 상태를 설정하기 위해 사용될 수 있는 기입 회로의 다른 구현예를 도시한 도 13a를 참조한다. 강유전체 메모리 셀(300)은 도 8a를 참조하여 전술한 메모리 셀과 유사하고, 그에 따라 도 8a와 관련하여 설명된 소자들과 동일한 기능을 수행하는 소자들에는 동일한 도면부호들을 부여하였다. 강유전체 메모리 셀(300)에서, 전도성 부하(202)가 강유전체 커패시터(201)로 인가되는 전위를 결정하는 기입 회로(302)에 연결된다. 또한, 기입 회로(301)는 라인(205) 상에 전위를 설정한다. 강유전체 커패시터(201)에 데이터를 기입하기 전에, 기입 회로(301)는 강유전체 커패시터를 다운 상태로 재설정하는 전위차(V)를 강유전체 커패시터(201)를 통해 인가한다. 이후, 도 13b에 도시된 바와 같이, 데이터는 입력 데이터를 최소 및 최대 선반 전압(Vmin, Vmax) 사이에 있는 전압(Vd)으로 변환함으로써 강유전체 커패시터(201)에 기입된다. 도 13a에 도시된 바와 같이, 이러한 전위는 전도성 부하(202)로 인가된다. 노드(206)가 Vd에 도달하면, 추가 전하가 강유전체 커패시터(201)로 전달되지 않을 것이므로, 기입 동작은 강유전체 커패시터(201)를 원하는 상태에 남겨둔 채로 종료될 것이다.
유사한 전략이 비파괴적 독출 동작을 구성하기 위해 사용될 수 있다. 전력이 전도성 부하의 전위를 강유전체 커패시터가 프로그래밍된 선반 전압보다 더 큰 값으로 설정함으로써 프로그래밍된 강유전체 커패시터로 인가될 때, 노드(206)의 전압은 기입 사이클의 종료 시에 존재한 선반 전압으로 상승된다. 이러한 전압은 독출 회로(302)에 의해 판독되고, 이후 전위는 선반 전압 아래의 레벨로 복귀된다. 전위가 당해 전압보다 높았던 시간 동안 강유전체 커패시터 내외로 전달된 전하가 작다는 것을 고려하면, 강유전체 커패시터의 상태는 현저히 변화되지 않을 것이다. 전달되는 전하는 독출 과정 동안 전도성 부하를 충분히 높게 설정하고, 인가된 전압과 독출된 선반 전압 사이의 전압차를 가능한 한 작게 설정함으로써 최소화될 수 있다. 예컨대, 독출 전압은 Vmax로 설정될 수 있다. 독출된 선반 전압은 이후 강유전체 메모리 셀에 저장되는 데이터값으로 변형될 수 있다.
도 13a에 도시된 회로는 다른 독출 스킴들을 구현하기 위해 사용될 수도 있다. 전술한 바와 같이, 강유전체 커패시터(201)의 상태를 독출하기 위한 하나의 방법은 현재 상태로부터 완전 분극된 업 상태로의 천이를 완료하기 위해 필요한 전하를 결정하는 것이다. 다시 도 13b를 참조하면, 본 발명의 일 양상에서, 독출 회로는 기입 회로가 V의 전위를 전도성 부하로 인가할 때 노드(206)의 전압이 선반 영역에 도달하는 시간(Ts)과 전압이 선반 영역을 떠나는 시간(Tf)의 차이를 결정한다. 시간은 전도성 부하를 펄스화하고, 펄스 동안 노드(206)의 전위를 Vf로 만들기 위해 필요한 펄스들의 개수를 카운팅함으로써 간접적으로 결정되거나 직접적으로 측정될 수 있다.
다시 도 7을 참조한다. 커패시터(83)의 크기는 강유전체 커패시터(82)의 분극을 플립할 정도의 전하를 공급하기 위해 강유전체 커패시터(82)보다 현저히 더 커야 한다. 그러므로, 이러한 커패시터는 메모리 셀의 크기를 현저히 증가시킨다. 또한, 전술한 바와 같이, 정전용량의 변동은 전술한 바와 같은 문제점들을 야기할 수 있다. 이러한 문제점들은 커패시터가 컬럼 내의 모든 메모리 셀에 의해 공유되도록 커패시터(83)를 메모리 셀 외부로 이동시킴으로써 감소할 수 있다. 이로써, 셀 크기가 감소할 뿐만 아니라, 정전용량이 제어기에 의해 측정 및 저장될 수 있다.
이제, 본 발명에 따른 강유전체 메모리의 또 다른 구현예를 도시한 도 14를 참조한다. 강유전체 메모리(400)는 동작 시에 도 7에 도시된 강유전체 메모리(70)와 유사하다. 후술하는 설명을 단순화하기 위해, 강유전체 메모리(70)의 소자들과 유사한 기능들을 수행하는 강유전체 메모리(400)의 소자들에는 동일한 도면부호들을 부여하였다. 강유전체 메모리(400)는 각각의 메모리 셀 내의 도 7에 도시된 커패시터(83)가 커패시터(401)로 대체되었다는 점에서 강유전체 메모리(70)와 다르고, 커패시터(401)는 메모리 셀들의 외부에 위치되며, 컬럼 내의 모든 메모리 셀에 의해 공유된다. 강유전체 메모리 셀(410) 내부에서, 게이트(402)가 강유전체 메모리 셀(410)이 독출 또는 기입을 위해 선택될 때 커패시터(301)에 연결되는 라인(404)에 소스 팔로워(87)의 게이트를 연결한다.
본 발명의 전술한 구현예들은 PZT 강유전체 커패시터를 사용한다. 그러나, 다른 강유전물질들이 강유전체 커패시터 내의 유전 매체를 위해 사용될 수 있다. 예컨대, PLZT, PLT, 바륨 티타네이트, 비스무스 페라이트, PVDF, 리튬 니오베이트, 스트론튬 비스무스 탄탈레이트 니오베이트와 같은 Y1 세라믹, 및 PVDF와 같은 다양한 유기 폴리머에 기반한 강유전체 커패시터가 사용될 수 있다.
본 발명의 전술한 구현예들은 본 발명의 다양한 양상을 예시하기 위해 제공되었다. 그러나, 특정한 상이한 구현예들에 나타낸 본 발명의 상이한 양상들이 본 발명의 다른 구현예들을 제공하기 위해 조합될 수 있음은 물론이다. 또한, 본 발명에 대한 다양한 수정이 전술한 설명 및 첨부 도면으로부터 명백해질 것이다. 따라서, 본 발명은 후술하는 청구범위의 범주에 의해서만 제한되어야 한다.

Claims (21)

  1. 각각이 강유전체 커패시터를 포함하는 복수의 강유전체 메모리 셀;
    기입 라인;
    독출 라인;
    복수의 강유전체 메모리 셀 선택 버스로서, 하나의 상기 선택 버스가 상기 강유전체 메모리 셀들 각각에 대응하고, 상기 강유전체 메모리 셀들 각각은 강유전체 메모리 셀에 대응하는 상기 강유전체 메모리 셀 선택 버스 상의 신호들에 응답하여 상기 강유전체 메모리 셀을 상기 독출 라인과 상기 기입 라인에 각각 연결하기 위한 제1 및 제2 게이트를 포함하는 복수의 강유전체 메모리 셀 선택 버스;
    데이터값을 상기 데이터값에만 의존하는 전하로 변환한 후, 전하를 상기 기입 라인에 현재 연결된 상기 강유전체 메모리 셀의 상기 강유전체 커패시터에 저장되게 하는 기입 회로로, 상기 전하는 적어도 3가지 상태를 가진 데이터값에 의해 결정된 값을 가지는, 기입 회로; 및
    상기 독출 라인에 현재 연결된 상기 강유전체 메모리 셀의 상기 강유전체 커패시터에 저장된 상기 전하를 측정하여, 상기 상태들 중 하나의 상태에 대응하는 출력값을 생성하는 독출 회로를 포함하는 강유전체 메모리.
  2. 제1항에 있어서,
    각각의 상기 강유전체 메모리 셀은, 상기 강유전체 메모리 셀에서 강유전체 커패시터에 병렬로 연결되고 비-강유전체 정전용량을 갖는 비-강유전체 커패시터을 포함하고, 상기 기입 회로는 상기 전하를 상기 강유전체 커패시터에 저장되게 할 때 상기 비-강유전체 커패시터에 저장된 전하를 보상하는 강유전체 메모리.
  3. 제1항에 있어서, 상기 독출 라인에 현재 연결된 상기 강유전체 메모리 셀로부터 독출된 값을 상기 강유전체 메모리 셀에 재기입되게 하는 제어기를 더 포함하는 강유전체 메모리.
  4. 제1항에 있어서, 각각의 상기 강유전체 메모리 셀은:
    제3 단자 상의 신호에 의해 결정되는 제1 및 제2 단자 사이의 가변 임피던스를 갖는 스위치로, 상기 강유전체 커패시터는 상기 제3 단자와 상기 제1 단자 사이에 연결되는, 스위치를 더 포함하며,
    상기 강유전체 커패시터는 분극 상태로 특징이 지어지고, 전위차가 상기 제1 및 제2 단자 사이로 인가될 때, 상기 강유전체 커패시터의 상기 분극 상태에 의해 결정되는 방식으로 변화되는 전류가 상기 제1 단자와 상기 제2 단자 사이로 흐르는 강유전체 메모리.
  5. 제1항에 있어서, 상기 강유전체 커패시터들 각각은 최대 잔류 분극을 가지며, 각각의 강유전체 커패시터는 상기 강유전체 커패시터가 제1 방향으로 상기 최대 잔류 분극을 가지는 제1 분극 상태, 상기 강유전체 커패시터가 반대 방향으로 상기 최대 잔류분극을 가지는 제2 분극 상태, 및 상기 제1 및 제2 분극 상태 사이의 중간에 있는 잔류 분극들을 특징으로 하는 복수의 중간 잔류 분극 상태를 특징으로 하고, 상기 기입 회로는 상기 기입 라인에 연결된 상기 강유전체 커패시터를 상기 제1 분극 상태로 들어가게 하고, 이후 상기 강유전체 커패시터를 상기 중간 분극 상태들 중 하나의 상태로 들어가게 하는 전하를 데이터값에 대응하는 상기 강유전체 커패시터 상에 저장함으로써, 상기 중간 분극 상태들 중 하나의 상태로 들어가게 하는 강유전체 메모리.
  6. 제5항에 있어서, 상기 독출 회로는 상기 독출 라인에 현재 연결된 상기 강유전체 메모리 셀 내의 상기 강유전체 커패시터가 상기 제1 분극 상태로 재설정될 때 상기 강유전체 커패시터로부터 방출된 전하를 측정하는 강유전체 메모리.
  7. 제6항에 있어서, 각각의 상기 강유전체 메모리 셀은 상기 강유전체 메모리 셀에서 강유전체 커패시터에 병렬로 연결되고 비-강유전체 정전용량을 갖는 비-강유전체 커패시터을 포함하고, 상기 독출 회로는 상기 강유전체 커패시터에 저장된 상기 전하를 측정할 때 상기 비-강유전체 커패시터에 저장된 전하를 보상하는 강유전체 메모리.
  8. 제5항에 있어서, 상기 독출회로는 독출 커패시터를 포함하고, 상기 독출 커패시터는 제1 전위로 충전되며, 이후 상기 독출 라인에 현재 연결된 상기 강유전체 메모리 셀 내의 상기 강유전체 커패시터에 연결되는 강유전체 메모리.
  9. 제8항에 있어서, 상기 독출 회로는 상기 독출 커패시터가 상기 강유전체 커패시터에 연결되기 전후에 상기 독출 커패시터 상의 전하를 측정하는 강유전체 메모리.
  10. 제5항에 있어서, 상기 독출 회로는 상기 독출 라인에 현재 연결된 상기 강유전체 메모리 내의 상기 강유전체 커패시터가 상기 제2 분극 상태를 취하게 하기 위해 상기 강유전체 커패시터에 전달되어야 하는 전하를 측정하는 강유전체 메모리.
  11. 전력이 공급되지 않을 때 전하를 저장하는 강유전체 커패시터;
    상기 강유전체 커패시터에 현재 저장된 누적 전하에 의해 나타내어지는 누적 데이터 값에 부가될 제1 데이터값을 수신하고, 상기 제1 데이터값을 제1 전하로 변환하고, 상기 제1 전하를 상기 누적 전하에 부가하여, 상기 강유전체 커패시터에 새로운 누적 전하를 남기는 기입 회로; 및
    독출 신호에 응답하여, 상기 강유전체 커패시터에 현재 저장된 상기 누적 전하를 판단하며, 2가지 이상의 상태를 가지고, 상기 누적 전하에 대응하는 데이터 값에 대응하는 값을 갖는 출력 신호를 생성하는 독출 회로를 포함하는 메모리 회로.
  12. 제11항에 있어서, 상기 강유전체 커패시터가 기결정된 전하를 저장하게 하는 재설정 회로를 포함하는 메모리 회로.
  13. 제11항에 있어서, 상기 강유전체 커패시터는 잔류 분극을 특징으로 하고, 상기 기입 회로는 상기 제1 전하를 상기 강유전체 커패시터에 저장된 상기 누적 전하에 부가시키기 전에 상기 잔류 분극을 기결정된 값으로 설정하는 메모리 회로.
  14. 제11항에 있어서, 상기 강유전체 커패시터는 잔류 분극을 특징으로 하고, 상기 독출 회로는 상기 강유전체 커패시터가 기결정된 잔류 분극을 가지게 하기 위해 상기 강유전체 커패시터에 저장된 상기 누적 전하와 결합되어야 하는 전하량과 관련된 신호를 측정하는 메모리 회로.
  15. 데이터를 저장하기 위한 방법에 있어서,
    저장된 전하를 특징으로 하는 강유전체 커패시터를 기결정된 분극 상태로 재설정하는 단계;
    복수의 데이터 값들을 복수의 전하들로 변환하고, 상기 복수의 전하들을 상기 강유전체 커패시터를 재설정함이 없이, 순차적으로, 상기 저장된 전하에 추가하는 단계, 상기 저장된 전하는 상기 복수의 데이터 값들의 합에 대응됨; 및
    2가지 이상의 상태를 가지며, 상기 복수의 데이터 값들의 합과 동일한 출력 신호를 생성하는 단계를 포함하는 방법.
  16. 삭제
  17. 제15항에 있어서, 상기 강유전체 커패시터는 잔류 분극을 특징으로 하고, 상기 복수의 전하들을 상기 강유전체 커패시터에 저장된 상기 전하와 결합시키는 단계 전에 상기 잔류 분극을 기결정된 값으로 설정하는 방법.
  18. 제15항에 있어서, 상기 데이터값과 관련된 상기 전하를 상기 저장된 전하에 추가하는 단계는:
    프리차지 회로를 사용하여 상기 데이터값에 의해 결정된 전위로 기입 커패시터를 프리차징하는 단계;
    상기 기입 커패시터를 상기 프리차지 회로로부터 분리하는 단계; 및
    상기 기입 커패시터를 상기 강유전체 커패시터에 연결하는 단계를 포함하는 방법.
  19. 삭제
  20. 제15항에 있어서, 상기 데이터값과 관련된 상기 전하를 상기 저장된 전하에 추가하는 단계는 상기 데이터값에 의해 결정된 기간 동안 상기 강유전체 커패시터를 전류 제한 충전 소스에 연결하는 단계를 포함하는 방법.
  21. 제15항에 있어서, 상기 출력 신호의 상기 상태들은 상기 강유전체 커패시터에 저장된 상이한 레벨의 전하에 대응하고, 상기 상이한 레벨의 전하는 기결정된 전하 이상으로 다르며, 상기 출력 신호를 생성하는 단계는 상기 기결정된 전하 이상으로 상기 전하를 변경하지 않으면서 상기 강유전체 커패시터에 저장된 상기 전하를 결정하는 단계를 포함하는 방법.
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