JP2005050403A - 半導体記憶装置 - Google Patents
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Abstract
【課題】多値データの書き込み速度、読出し速度を大きくすること。
【解決手段】複数のビットラインＢＬ１、ＢＬ２と、それら複数のビットラインＢＬ１、ＢＬ２と交差する方向に延びている複数のワードラインＷＬ１〜ＷＬ４と、ビットラインＢＬ１、ＢＬ２とワードラインＷＬ１〜ＷＬ４との交差部に設けられた複数の強誘電体キャパシタＦ１〜Ｆ８とを備えた半導体記憶装置において、一方の電極が同じビットラインＢＬ１、ＢＬ２に接続され、他方の電極が異なるワードラインＷＬ１〜ＷＬ４に接続された抗電圧が等しく蓄積電荷量が異なる複数の強誘電体キャパシタＦ１〜Ｆ８で１つのメモリセルＣ１〜Ｃ４を構成するようにした。
【選択図】 図１
【解決手段】複数のビットラインＢＬ１、ＢＬ２と、それら複数のビットラインＢＬ１、ＢＬ２と交差する方向に延びている複数のワードラインＷＬ１〜ＷＬ４と、ビットラインＢＬ１、ＢＬ２とワードラインＷＬ１〜ＷＬ４との交差部に設けられた複数の強誘電体キャパシタＦ１〜Ｆ８とを備えた半導体記憶装置において、一方の電極が同じビットラインＢＬ１、ＢＬ２に接続され、他方の電極が異なるワードラインＷＬ１〜ＷＬ４に接続された抗電圧が等しく蓄積電荷量が異なる複数の強誘電体キャパシタＦ１〜Ｆ８で１つのメモリセルＣ１〜Ｃ４を構成するようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、多値データを記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、このような技術としては、分極反転を生じる抗電圧が互いに異なる複数の強誘電体キャパシタを並列に接続して１つのメモリセルを構成し、そのメモリセルを構成する強誘電体キャパシタに保持されている２値データの組み合わせで多値データを記憶するものが知られている（特許文献１参照。）。
【０００３】
この従来例では、メモリセルに多値データを書き込むときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに２値データを１つずつ書き込むようになっている。
【０００４】
【特許文献１】
特開平８−１８０６７３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術にあっては、メモリセルに多値データを書き込むときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに２値データを１つずつ書き込むようになっているため、書き込み速度が遅く、多値データの書き込みにかかる時間が大きくなってしまうという問題があった。
【０００６】
そこで、本発明は、上記従来の技術の未解決の問題を解決することを目的とするものであって、多値データの書き込み速度及び読み出し速度を大きくすることができる半導体記憶装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
したがって、上記課題を解決するため、本発明に係る半導体記憶装置にあっては、第１の方向に延びている複数のビットライン（ＢＬ）と、前記第１の方向と交差する第２の方向に延びている複数のワードライン（ＷＬ）と、前記ビットラインと前記ワードラインとの交差部に設けられた複数の強誘電体キャパシタとを備えた半導体記憶装置において、抗電圧が等しく、蓄積可能な電荷量が異なり、一方の電極が同じビットラインに接続され、他方の電極が異なるワードラインに接続された複数の強誘電体キャパシタで１つのメモリセルを構成することを特徴とする。
【０００８】
このように、本発明に係る半導体記憶装置にあっては、一方の電極が同じビットラインに接続され、他方の電極が異なるワードラインに接続された複数の強誘電体キャパシタで１つのメモリセルを構成するようにしたため、例えば、メモリセルに多値データを書き込むときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに書込用の電圧を同時に印加することで、それら複数の強誘電体キャパシタに２値データを同時に書き込むことができ、多値データの書き込み速度を大きくすることができる。
【０００９】
また、本発明に係る半導体記憶装置にあっては、抗電圧が互いに等しく且つ分極時の蓄積電荷量が互いに異なる複数の前記強誘電体キャパシタで１つの前記メモリセルを構成してもよく、そのようにすれば、例えば、メモリセルから多値データを読み出すときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに同じ読み出し用の電圧を同時に印可することで、それら複数の強誘電体キャパシタに保持されている２値データに応じた電荷をビットラインに同時に転送させ、それらの電荷による電流の大きさから前記２値データを同時に読み出すことができ、多値データの読み出し速度を大きくすることができる。
【００１０】
さらに、本発明に係る半導体記憶装置にあっては、強誘電体の材料及び厚さが互いに等しく且つ面積が互いに異なる複数の前記強誘電体キャパシタで１つの前記メモリセルを構成してもよく、そのようにすれば、抗電圧が互いに等しく且つ分極時の蓄積電荷量が互いに異なる複数の強誘電体キャパシタを容易に形成することができる。なおその際、強誘電体の面積が互いに異なるｎ個の前記強誘電体キャパシタで１つの前記メモリセルを構成するときには、それらｎ個の前記強誘電体キャパシタの面積比を２０：２１：…：２ｎ−１とするのが好ましい。
【００１１】
また、本発明に係る半導体記憶装置にあっては、前記メモリセルの一方の電極に接続されたビットラインの電位又は電流と予め定められた２つ以上の所定値との大小関係を検出する大小関係検出手段と、その大小関係検出手段の検出結果に基づいて前記メモリセルに格納されていた多値データを検出する多値データ検出手段とを備えるようにしてもよく、そのようにすれば、例えば、メモリセルから多値データを読み出すときに、それら複数の強誘電体キャパシタに保持されている２値データに応じた電荷をビットラインに同時に転送させることで、それらの電荷による電位又は電流の大きさから前記多値データを容易に検出できる。
【００１２】
また、本発明に係る半導体記憶装置にあっては、前記複数のワードラインを前記複数のビットラインを含む面を挟んだ両側に当該面から離して設け、その両側に設けられた複数のワードラインと前記複数のビットラインとの交差部に複数の強誘電体キャパシタを設けてもよく、そのようにすれば、単位チップ面積当たりの強誘電体キャパシタ数を大きくして、強誘電体キャパシタを高密度化でき、チップ面積を小さくすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態を図面に基づいて説明する。
＜本発明の半導体記憶装置の構成＞
図１は、本発明に係る半導体記憶装置の概略構成図である。図中、各回路素子等は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成されている。
【００１４】
この半導体記憶装置には、図１に示すように、メモリアレイ領域１が中央に形成され、そのメモリアレイ領域１の平面視下側には、複数のビットライン駆動回路及び４値比較回路を含むビットライン用回路２が配され、平面視右側には、複数のワードライン駆動回路３が配されている。また、このビットライン用回路２及びワードライン駆動回路３には、それらを制御する制御回路４が接続されている。
【００１５】
これらのうちメモリアレイ領域１には、アレイ状に複数の強誘電体キャパシタＦ１〜Ｆ８が形成されている。これらの強誘電体キャパシタＦ１〜Ｆ８の一方の電極にはＢＬ用回路２から縦方向に延びているビットラインＢＬ１、ＢＬ２が接続され、他方の電極にはワードライン駆動回路３から横方向に延びているワードラインＷＬ１〜ＷＬ４が接続されている。つまり、これらのビットラインＢＬ１、ＢＬ２とワードラインＷＬ１〜ＷＬ４との各交差部に、強誘電体キャパシタＦ１〜Ｆ８が各ライン間に挟まれて１つずつ設けられている。
【００１６】
これらの強誘電体キャパシタＦ１〜Ｆ４、Ｆ５〜Ｆ８には、分極反転を生じる抗電圧Ｖｃは等しいが面積が異なる、つまり強誘電体の材料及び厚さが等しく且つ分極時の蓄積電荷量が異なる２種類の強誘電体キャパシタＦ１、Ｆ３、Ｆ５及びＦ７と、強誘電体キャパシタＦ２、Ｆ４、Ｆ６及びＦ８とが含まれ、これら２種類の強誘電体キャパシタは、各ビットラインＢＬ１、ＢＬ２上に交互に配されている。
【００１７】
なお、本実施形態では、図２に示すように、これら２種類の強誘電体キャパシタＦ１及びＦ２等の強誘電体の面積比を２：１（２Ｓｏ：Ｓｏ）とし、図３に示すように、それらの分極時の蓄積電荷量の比を２：１（２Ｑｏ：Ｑｏ）とする。ここで、図３（ａ）は、面積が大きい強誘電体キャパシタＦ１等の印加電圧と分極状態との関係を示す図であり、図３（ｂ）は、面積が小さい強誘電体キャパシタＦ２等の印加電圧と分極状態との関係を示す図である。また、強誘電体キャパシタＦ１〜Ｆ８の印加電圧の方向は、ワードラインＷＬ１〜ＷＬ４側の電極がビットラインＢＬ１、ＢＬ２側の電極より高電位である場合を正方向とし、逆にビットラインＢＬ１、ＢＬ２側の電極がワードラインＷＬ１〜ＷＬ４側の電極より高電位である場合を負方向とする。
【００１８】
このように、本実施形態にあっては、強誘電体の面積のみが互いに異なる２つの強誘電体キャパシタの組（Ｆ１及びＦ２）、（Ｆ３及びＦ４）、（Ｆ５及びＦ６）、（Ｆ７及びＦ８）で１つのメモリセルＣ１〜Ｃ４を構成するようにしたため、抗電圧が互いに等しく且つ分極時の蓄積電荷量が互いに異なる複数の強誘電体キャパシタの組Ｆ１及びＦ２等を容易に形成できる。つまり、強誘電体キャパシタの製造時には、膜厚が均一な強誘電体を形成し、その強誘電体を開口面積が異なる２種類の開口部を有するマスクで一括露光することによって、面積のみが互いに異なる強誘電体を容易に形成することができ、分極時の蓄積電荷量が互いに異なる複数の強誘電体キャパシタの組Ｆ１及びＦ２等を容易に形成できる。
【００１９】
また、各ビットラインＢＬ１、ＢＬ２に配されている２種類の強誘電体キャパシタＦ１等のうち隣接する２つの強誘電体キャパシタＦ１及びＦ２、Ｆ３及びＦ４、Ｆ５及びＦ６、Ｆ７及びＦ８は、それぞれ１つのメモリセルＣ１〜Ｃ４を構成している。そして、分極時の蓄積電荷量が大きい強誘電体キャパシタＦ１、Ｆ３、Ｆ５及びＦ７を上位ビット、蓄積電荷量が小さい強誘電体キャパシタＦ２、Ｆ４、Ｆ６及びＦ８を下位ビットとし、強誘電体キャパシタＦ１〜Ｆ８に保持されている２値データの組み合わせでメモリセルＣ１〜Ｃ４に保持されている多値データを「００」、「０１」、「１０」、「１１」と表す。なお、図３に示すように、強誘電体キャパシタＦ１〜Ｆ８に保持されている２値データは、当該強誘電体キャパシタＦ１等が正の分極を持つ場合に「０」、負の分極を持つ場合に「１」と表す。
【００２０】
＜多値データ書き込み方法＞
次に、制御回路４で実行され、ビットラインＢＬ１、ＢＬ２やワードラインＷＬ１〜ＷＬ４の電位等を制御して、任意のメモリセルＣ１〜Ｃ４に多値データの書き込みを行う書き込み処理について説明する。
この演算処理では、図４のフローチャートに示すように、まずそのステップＳ１０１で、多値データを書き込むメモリセルＣ１〜Ｃ４に含まれる全ての強誘電体キャパシタＦ１〜Ｆ８に「０」データを書き込む。具体的には、多値データを書き込むメモリセルＣ１〜Ｃ４に対応する２つのワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をワードライン駆動回路３で３Ｖｏとし、それ以外のワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をＶｏとし、且つ、多値データを書き込むメモリセルＣ１〜Ｃ４に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で「０」とし、それ以外のビットラインＢＬ１、ＢＬ２の電位を２Ｖｏとする。ここで、図３に示すように、ワードラインＷＬ１〜ＷＬ４やビットラインＢＬ１、ＢＬ２の電位Ｖｏ、２Ｖｏ、３Ｖｏと抗電圧Ｖｃとの間には、Ｖｏ＜Ｖｃ＜２Ｖｏ＜３Ｖｏという関係があるものとする。
【００２１】
次にステップＳ１０２に移行して、多値データを書き込むメモリセルＣ１〜Ｃ４に含まれる強誘電体キャパシタＦ１〜Ｆ８のうち当該多値データに対応する強誘電体キャパシタＦ１〜Ｆ８に「１」データを書き込む。具体的には、多値データを書き込むメモリセルＣ１〜Ｃ４に含まれる強誘電体キャパシタＦ１〜Ｆ８のうち「１」データを保持させるものに対応するワードラインＷＬ１〜ＷＬ４の電位をワードライン駆動回路３で「０」とし、それ以外のワードラインＷＬ１〜ＷＬ４の電位を２Ｖｏとし、且つ、前記「１」データを保持させる強誘電体キャパシタＦ１〜Ｆ８に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で３Ｖｏとし、それ以外のビットラインＢＬ１、ＢＬ２の電位をＶｏとしてから、この演算処理を終了する。
【００２２】
＜多値データ読み出し方法＞
次に、制御回路４で実行され、ビットラインＢＬ１、ＢＬ２やワードラインＷＬ１〜ＷＬ４の電位等を制御して、任意のメモリセルＣ１〜Ｃ４から多値データの読み出しを行う読み出し処理について説明する。
この演算処理では、図５のフローチャートに示すように、まずそのステップＳ２０１で、メモリセルＣ１〜Ｃ４のうち多値データを読み出す１つのメモリセルＣ１〜Ｃ４に含まれる全ての強誘電体キャパシタＦ１〜Ｆ８に蓄積されている電荷を対応するビットラインＢＬ１、ＢＬ２に転送させる。具体的には、多値データを読み出すメモリセルＣ１〜Ｃ４に対応する２つのワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をワードライン駆動回路３で３Ｖｏとし、それ以外のワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をＶｏとし、且つ、多値データを読み出すメモリセルＣ１〜Ｃ４に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で「０」とし、それ以外のビットラインＢＬ１、ＢＬ２の電位を２Ｖｏとする。
【００２３】
また同時に、ビットラインＢＬ１、ＢＬ２に転送させた電荷による電流の大きさに基づいて、ビットライン用回路２の４値比較回路で前記メモリセルＣ１〜Ｃ４に格納されていた多値データを検出する。具体的には、ビットラインＢＬ１、ＢＬ２に転送された電荷Ｑｏによって生じる電流の大きさをＩ１とすると、ビットラインＢＬ１、ＢＬ２に転送させた電荷による電流が０．５Ｉ１より小さいか否かを４値比較回路で判定し、０．５Ｉ１より小さい場合には当該メモリセルＣ１〜Ｃ４に保持されていた多値データは「００」であるとし、そうでない場合には、当該電流が１．５Ｉ１より小さいか否かを判定する。
【００２４】
前記転送させた電荷による電流が１．５Ｉ１より小さい場合には前記メモリセルＣ１〜Ｃ４に保持されていた多値データは「０１」であるとし、そうでない場合には、当該電流が２．５Ｉ１より小さいか否かを４値比較回路で判定する。
前記転送させた電荷による電流が２．５Ｉ１より小さい場合には前記メモリセルＣ１〜Ｃ４に保持されていた多値データは「１０」であるとし、そうでない場合には、前記メモリセルＣ１〜Ｃ４に保持されていた多値データは「１１」であるとする。
【００２５】
このように、本実施形態にあっては、メモリセルＣ１〜Ｃ４の一方の電極に接続されたビットラインＢＬ１、ＢＬ２の電流と予め定められた３つの所定値０．５Ｉ１、１．５Ｉ１、２．５Ｉ１との大小関係を検出し、その大小関係に基づいてメモリセルＣ１〜Ｃ４に格納されていた多値データを検出するようにしたため、メモリセルから多値データを読み出すときに、複数の強誘電体キャパシタＦ１〜Ｆ８に保持されている２値データに応じた電荷をビットラインＢＬ１、ＢＬ２に同時に転送させることで、それらの電荷による電流の大きさから前記メモリセルＣ１〜Ｃ４に格納されていた多値データを容易に検出することができる。
【００２６】
次にステップＳ２０２に移行して、前記ステップＳ２０１で読み出した多値データを対応するメモリセルＣ１〜Ｃ４に再書き込みする。具体的には、多値データを読み出したメモリセルＣ１〜Ｃ４に含まれる強誘電体キャパシタＦ１〜Ｆ８のうち「１」データが保持されていたものに対応するワードラインＷＬ１〜ＷＬ４の電位をワードライン駆動回路３で「０」とし、それ以外のワードラインＷＬ１〜ＷＬ４の電位を２Ｖｏとし、且つ、前記「１」データを保持させる強誘電体キャパシタＦ１〜Ｆ８に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で３Ｖｏとし、それ以外のビットラインＢＬ１、ＢＬ２の電位をＶｏとしてから、この演算処理を終了する。
＜書き込み／読み出し動作の具体的状況に基づく説明＞
次に、本発明の半導体記憶装置の書き込み動作及び読み出し動作を具体的状況に基づいて説明する。
【００２７】
まず、メモリセルＣ１に多値データ「１０」の書き込みを行う書き込み処理が実行されたとする。すると、図４のフローチャートに示すように、まずそのステップＳ１０１で、メモリセルＣ１に対応する２つのワードラインＷＬ１及びＷＬ２の電位が３Ｖｏとされ、それ以外のワードラインＷＬ３及びＷＬ４の電位がＶｏとされ、且つ、メモリセルＣ１に対応するビットラインＢＬ１の電位が「０」とされ、それ以外のビットラインＢＬ２の電位が２Ｖｏとされる。
【００２８】
これにより、メモリセルＣ１に含まれる全ての強誘電体キャパシタＦ１及びＦ２の両電極間には正の電圧３Ｖｏ、つまり抗電圧Ｖｃより大きい電圧が印可され、それらの強誘電体キャパシタＦ１、Ｆ２が分極反転して「０」データが書き込まれる。なお、強誘電体キャパシタＦ１、Ｆ２に「０」データが保持されていたならばその状態が維持される。また、他の強誘電体キャパシタＦ３〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持される。
【００２９】
次に、ステップＳ１０２で、メモリセルＣ１に含まれる強誘電体キャパシタＦ１に対応するワードラインＷＬ１の電位が「０」とされ、それ以外のワードラインＷＬ２〜ＷＬ４の電位が２Ｖｏとされ、且つ、強誘電体キャパシタＦ１に対応するビットラインＢＬ１の電位が３Ｖｏとされ、それ以外のビットラインＢＬ２の電位がＶｏとされ、この演算処理が終了する。
【００３０】
これにより、メモリセルＣ１に含まれる強誘電体キャパシタＦ１の両電極間には負の電圧−３Ｖｏ、つまり負の抗電圧−Ｖｃより絶対値が大きい電圧が印可され、その強誘電体キャパシタＦ１が分極反転して「１」データが書き込まれる。また、他の強誘電体キャパシタＦ２〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持される。
【００３１】
このように、本実施形態にあっては、一方の電極が同じビットラインＢＬ１に接続され、他方の電極が異なるワードラインＷＬ１、ＷＬ２に接続された２つの強誘電体キャパシタＦ１、Ｆ２で１つのメモリセルＣ１を構成するようにしたため、メモリセルＣ１に情報を書き込むときには、メモリセルＣ１を構成する２つの強誘電体キャパシタＦ１、Ｆ２それぞれに書込用の電圧３Ｖｏ又は−３Ｖｏを同時に印加することで、それら複数の強誘電体キャパシタＦ１、Ｆ２に２値データ「０」又は「１」を同時に書き込むことができ、多値データの書き込み速度を大きくすることができる。また、書き込み速度が大きくなるため、多値データの書き込みにかかる時間が短縮され、多値データの書き込みによる消費電力を小さくすることができる。
【００３２】
一方、メモリセルＣ１から多値データ「１０」の読み出しを行う読み出し処理が実行されたとする。すると、図５のフローチャートに示すように、まずそのステップＳ２０１で、図６（ａ）の区間（１）に示すように、メモリセルＣ１に対応する２つのワードラインＷＬ１及びＷＬ２の電位が３Ｖｏとされ、それ以外のワードラインＷＬ３及びＷＬ４の電位がＶｏとされ、且つ、図６（ｂ）の区間（１）に示すように、メモリセルＣ１に対応するビットラインＢＬ１の電位が「０」とされ、それ以外のビットラインＢＬ２の電位が２Ｖｏとされる。
【００３３】
これにより、図７に実線で示すように、メモリセルＣ１に含まれる全ての強誘電体キャパシタＦ１及びＦ２の両電極間には正の電圧３Ｖｏ、つまり抗電圧Ｖｃより大きい電圧が印可され、それらのうち強誘電体キャパシタＦ１が分極反転して「０」となり、蓄積されていた電荷２ＱｏがビットラインＢＬ１に転送され、その電荷による電流２Ｉ１の大きさに応じて、ビットライン用回路２の４値比較回路で当該メモリセルにＣ１に保持されていた多値データが「１０」であると検出される。また、他の強誘電体キャパシタＦ３〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持され。
【００３４】
次に、ステップＳ２０２で、図６（ａ）の区間（２）に示すように、メモリセルＣ１に含まれる強誘電体キャパシタＦ１に対応するワードラインＷＬ１の電位が「０」とされ、それ以外のワードラインＷＬ２〜ＷＬ４の電位が２Ｖｏとされ、且つ、図６（ｂ）の区間（２）に示すように、強誘電体キャパシタＦ１に対応するビットラインＢＬ１の電位が３Ｖｏとされ、それ以外のビットラインＢＬ２の電位がＶｏとされ、この演算処理を終了する。
【００３５】
これにより、メモリセルＣ１に含まれる強誘電体キャパシタＦ１の両電極間には負の電圧−３Ｖｏ、つまり負の抗電圧−Ｖｃより絶対値が大きい電圧が印可され、その強誘電体キャパシタＦ１が分極反転して「１」データが再書き込みされる。また、他の強誘電体キャパシタＦ２〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持される。
【００３６】
このように、本実施形態にあっては、同じメモリセルＣ１を構成する２つの強誘電体キャパシタＦ１、Ｆ２を、抗電圧が等しく、且つ、分極時の蓄積電荷量が異なるものとしたため、メモリセルＣ１から多値データを読み出すときには、メモリセルＣ１を構成する２つの強誘電体キャパシタＦ１、Ｆ２それぞれに読込用の電圧３Ｖｏを同時に印可することで、それら２つの強誘電体キャパシタＦ１、Ｆ２に保持されている２値データに応じた電荷をビットラインＢＬ１に同時に出力させ、それらの電荷による電流の大きさから前記２値データを同時に読み出すことで、多値データの読み出し速度を大きくすることができる。また、読み出し速度が大きくなるため、多値データの読み出しにかかる時間が短縮され、多値データの読み出しによる消費電力を小さくすることができる。
【００３７】
ちなみに、図１１（ａ）に示すように、１つの強誘電体キャパシタＦ１、Ｆ２で１つのメモリセルを構成し、それらの強誘電体キャパシタＦ１、Ｆ２それぞれから２値データを１つずつそれぞれのビットラインＢＬ１、ＢＬ２を介して２つの２値比較回路で読み出す従来の方法では、同図（ｂ）の２本のワードラインＷＬ１、ＷＬ２を用いて２つの強誘電体キャパシタＦ１、Ｆ２から１本のビットラインＢＬ１を介してデータを同時に読み出し１つの比較回路で読み出す本実施形態の方法に比べ、比較回路の数が増え、チップ面積が大きくなってしまう。
【００３８】
また図１２（ａ）の同一サイズの強誘電キャパシタＦ１、Ｆ２からなる従来例では、同図（ｂ）に示すように、区間（１ａ）（２ａ）、（１ｂ）（２ｂ）の２回のサイクルで読出しを行うことになるため、読み出し速度が遅く、多値データの読み出しに２倍の時間がかかってしまう。しかし、本発明の方法では、同図（ｃ）に示すように、同図（ｂ）の半分の１回のサイクルでデータ読出しができるため読出し速度が速く、多値データの読出し時間は従来例の半分で済む。
【００３９】
また、図１３に示すように、それぞれ異なる抗電圧Ｖｃ１、Ｖｃ２をもつ２つの強誘電体キャパシタＦ１、Ｆ２を１つのワードラインＷＬ１とビットラインＢＬ１とに並列に接続し、それらの強誘電体キャパシタＦ１、Ｆ２それぞれから２値データを１つずつ読み出す方法では、２つの強誘電体キャパシタＦ１、Ｆ２から２値データを同時に読み出す本実施形態の方法に比べ、図１４に示すように、２発のパルスでもってワードラインＷＬ１の電位を複雑に変化させなければならず、読み出し速度が遅くなり、データの読み出しに２倍の時間がかかってしまう。なお、図１４において、抗電圧Ｖｃ１、Ｖｃ２と（１ａ）のパルスの大きさＶ１ａ、（１ｂ）のパルスの大きさＶ１ｂとは、Ｖｃ１＜Ｖ１ａ＜Ｖｃ２＜Ｖ１ｂなる関係を満たす必要がある。また、図１３（ｂ）は図１３（ａ）の等価回路図である。
【００４０】
また、図１５に、特許文献１との比較を示す。図１５（ａ）は特許文献１の図２及び図５に記載された読出し波形である。図１５（ｂ）は本発明の読出し波形ある。読出し時のセルへの印可電圧波形が簡素化されていることが判る。
なお、上記実施の形態にあっては、図１のビットライン用回路２の４値比較回路が大小関係検出手段を構成し、また同様に、図１の制御回路４が多値データ検出手段を構成する。
＜変形例＞
なお、上記実施の形態は、本発明の半導体記憶装置の一例を示したものであり、装置の構成等を限定するものではない。
【００４１】
例えば、上記実施の形態では、複数のワードラインＷＬ１〜ＷＬ４を複数のビットラインＢＬ１、ＢＬ２を含む面の上側のみに設け、その上側に設けられた複数のワードラインＷＬ１等と前記複数のビットラインＢＬ１等との交差部に複数の強誘電体キャパシタＦ１〜Ｆ８を設けた例を示したが、これに限られるものではない。例えば、図８（ａ）に示すように、前記複数のワードラインＷＬ１、ＷＬ２等を前記複数のビットラインＢＬ１等を含む面を挟んだ両側に当該面から離して設け、その両側に設けられた複数のワードラインＷＬ１、ＷＬ２等と前記複数のビットラインＢＬ１等との交差部に複数の強誘電体キャパシタＦ１、Ｆ２等を設ける、つまり前記複数のビットラインＢＬ１等を含む面を挟んだ両側に複数の強誘電体キャパシタＦ１、Ｆ２等を設けるようにしてもよく、そのようにすれば、単位チップ面積当たりの強誘電体キャパシタ数を大きくして、強誘電体キャパシタＦ１等を高密度化でき、チップ面積を小さくすることができる。なお、その際、同じメモリセルＣ１〜Ｃ４を構成する２つの強誘電体キャパシタＦ１及びＦ２、Ｆ３及びＦ４、Ｆ５及びＦ６、Ｆ７及びＦ８を前記複数のビットラインＢＬ１等を含む面を挟んだ両側の対応する位置に配するようにするのが好ましい。
なお、図８（ｂ）のように同サイズのセルをスタックさせた構造と比較すると、図８（ａ）の構造、図８（ｂ）の構造はいずれも記憶容量はともに２ビットであるが、図８（ａ）のほうが読み出し時間は半分になる。
【００４２】
また、前記複数のビットラインＢＬ１等を含む面を挟んだ両側に複数の強誘電体キャパシタＦ１、Ｆ２等を設け、同じメモリセルＣ１〜Ｃ４を構成する２つの強誘電体キャパシタＦ１及びＦ２等を当該面を挟んだ両側の対応する位置に配するときには、例えば、図９に示すように、隣接する２つのメモリセルＣ１、Ｃ２を構成する強誘電体キャパシタＦ１及びＦ２、Ｆ３及びＦ４のうち、面積の大きい強誘電体キャパシタＦ１、Ｆ３を前記ビットラインＢＬ１等を含む面を挟んで互いに反対側に配すると共に、面積の小さい強誘電体キャパシタＦ２、Ｆ４を前記ビットラインＢＬ１等を含む面を挟んで互いに反対側に配してもよく、そのようにすれば、単位チップ面積当たりの強誘電体キャパシタ数をより大きくして、強誘電体キャパシタＦ１等をより高密度化でき、チップ面積をより小さくすることができる。
【００４３】
また、上記実施の形態では、各ビットラインＢＬ１、ＢＬ２に２種類の強誘電体キャパシタＦ１及びＦ２等を交互に配し、互いに隣接する２つの強誘電体キャパシタＦ１及びＦ２等でそれぞれ１つのメモリセルＣ１〜Ｃ４を構成する例を示したが、これに限られるものではなく、例えば、各ビットラインＢＬ１、ＢＬ２に２種類の強誘電体キャパシタＦ１及びＦ２等をそれぞれ連続させて配し、互いに離れている２つの強誘電体キャパシタＦ１及びＦ２等でそれぞれ１つのメモリセルＣ１〜Ｃ４を構成するようにしてもよい。
【００４４】
さらに、２つの強誘電体キャパシタＦ１及びＦ２等で１つのメモリセルＣ１等を構成する例を示したが、これに限られるものではなく、例えば、図１０に示すように、３つ以上の強誘電体キャパシタで１つのメモリセルを構成するようにしてもよい。なお、強誘電体の面積が互いに異なるｎ個の強誘電体キャパシタＦ１〜Ｆｎで１つのメモリセルＣ１等を構成するときには、それらｎ個の強誘電体キャパシタＦ１〜Ｆｎの面積比を２０：２１：…：２ｎ−１とするのが好ましい。例えば、３つの強誘電体キャパシタＦ１〜Ｆ３でメモリセルＣ１等を構成するときには、それら強誘電体キャパシタＦ１〜Ｆ３の強誘電体の面積比が４：２：１となる強誘電体キャパシタＦ１〜Ｆ３で構成すればよい。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の概略構成を示す構成図である。
【図２】図１のメモリセルの構成を拡大して示す斜視図である。
【図３】図２の強誘電体キャパシタの特性を説明するための図である。
【図４】書き込み処理を示すフローチャートである。
【図５】読み出し処理を示すフローチャートである。
【図６】本発明の動作を説明するための説明図である。
【図７】本発明の動作を説明するための説明図である。
【図８】本発明の変形例を説明するための説明図である。
【図９】本発明の変形例を説明するための説明図である。
【図１０】本発明の変形例を説明するための説明図である。
【図１１】従来の半導体記憶装置の概略構成図である。
【図１２】従来例の動作を説明するための説明図である。
【図１３】従来の半導体記憶装置の概略構成図である。
【図１４】従来例の動作を説明するための説明図である。
【図１５】従来例との動作の比較を説明するための説明図である。
【符号の説明】
ＷＬ１〜ＷＬ４はワードライン、ＢＬ１、ＢＬ２はビットライン、Ｃ１〜Ｃ４はメモリセル、Ｆ１〜Ｆ８は強誘電体キャパシタ、１はメモリセルアレイ、２はビットライン用回路、３はワードライン用回路
【発明の属する技術分野】
本発明は、多値データを記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、このような技術としては、分極反転を生じる抗電圧が互いに異なる複数の強誘電体キャパシタを並列に接続して１つのメモリセルを構成し、そのメモリセルを構成する強誘電体キャパシタに保持されている２値データの組み合わせで多値データを記憶するものが知られている（特許文献１参照。）。
【０００３】
この従来例では、メモリセルに多値データを書き込むときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに２値データを１つずつ書き込むようになっている。
【０００４】
【特許文献１】
特開平８−１８０６７３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術にあっては、メモリセルに多値データを書き込むときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに２値データを１つずつ書き込むようになっているため、書き込み速度が遅く、多値データの書き込みにかかる時間が大きくなってしまうという問題があった。
【０００６】
そこで、本発明は、上記従来の技術の未解決の問題を解決することを目的とするものであって、多値データの書き込み速度及び読み出し速度を大きくすることができる半導体記憶装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
したがって、上記課題を解決するため、本発明に係る半導体記憶装置にあっては、第１の方向に延びている複数のビットライン（ＢＬ）と、前記第１の方向と交差する第２の方向に延びている複数のワードライン（ＷＬ）と、前記ビットラインと前記ワードラインとの交差部に設けられた複数の強誘電体キャパシタとを備えた半導体記憶装置において、抗電圧が等しく、蓄積可能な電荷量が異なり、一方の電極が同じビットラインに接続され、他方の電極が異なるワードラインに接続された複数の強誘電体キャパシタで１つのメモリセルを構成することを特徴とする。
【０００８】
このように、本発明に係る半導体記憶装置にあっては、一方の電極が同じビットラインに接続され、他方の電極が異なるワードラインに接続された複数の強誘電体キャパシタで１つのメモリセルを構成するようにしたため、例えば、メモリセルに多値データを書き込むときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに書込用の電圧を同時に印加することで、それら複数の強誘電体キャパシタに２値データを同時に書き込むことができ、多値データの書き込み速度を大きくすることができる。
【０００９】
また、本発明に係る半導体記憶装置にあっては、抗電圧が互いに等しく且つ分極時の蓄積電荷量が互いに異なる複数の前記強誘電体キャパシタで１つの前記メモリセルを構成してもよく、そのようにすれば、例えば、メモリセルから多値データを読み出すときには、メモリセルを構成する複数の強誘電体キャパシタそれぞれに同じ読み出し用の電圧を同時に印可することで、それら複数の強誘電体キャパシタに保持されている２値データに応じた電荷をビットラインに同時に転送させ、それらの電荷による電流の大きさから前記２値データを同時に読み出すことができ、多値データの読み出し速度を大きくすることができる。
【００１０】
さらに、本発明に係る半導体記憶装置にあっては、強誘電体の材料及び厚さが互いに等しく且つ面積が互いに異なる複数の前記強誘電体キャパシタで１つの前記メモリセルを構成してもよく、そのようにすれば、抗電圧が互いに等しく且つ分極時の蓄積電荷量が互いに異なる複数の強誘電体キャパシタを容易に形成することができる。なおその際、強誘電体の面積が互いに異なるｎ個の前記強誘電体キャパシタで１つの前記メモリセルを構成するときには、それらｎ個の前記強誘電体キャパシタの面積比を２０：２１：…：２ｎ−１とするのが好ましい。
【００１１】
また、本発明に係る半導体記憶装置にあっては、前記メモリセルの一方の電極に接続されたビットラインの電位又は電流と予め定められた２つ以上の所定値との大小関係を検出する大小関係検出手段と、その大小関係検出手段の検出結果に基づいて前記メモリセルに格納されていた多値データを検出する多値データ検出手段とを備えるようにしてもよく、そのようにすれば、例えば、メモリセルから多値データを読み出すときに、それら複数の強誘電体キャパシタに保持されている２値データに応じた電荷をビットラインに同時に転送させることで、それらの電荷による電位又は電流の大きさから前記多値データを容易に検出できる。
【００１２】
また、本発明に係る半導体記憶装置にあっては、前記複数のワードラインを前記複数のビットラインを含む面を挟んだ両側に当該面から離して設け、その両側に設けられた複数のワードラインと前記複数のビットラインとの交差部に複数の強誘電体キャパシタを設けてもよく、そのようにすれば、単位チップ面積当たりの強誘電体キャパシタ数を大きくして、強誘電体キャパシタを高密度化でき、チップ面積を小さくすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態を図面に基づいて説明する。
＜本発明の半導体記憶装置の構成＞
図１は、本発明に係る半導体記憶装置の概略構成図である。図中、各回路素子等は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成されている。
【００１４】
この半導体記憶装置には、図１に示すように、メモリアレイ領域１が中央に形成され、そのメモリアレイ領域１の平面視下側には、複数のビットライン駆動回路及び４値比較回路を含むビットライン用回路２が配され、平面視右側には、複数のワードライン駆動回路３が配されている。また、このビットライン用回路２及びワードライン駆動回路３には、それらを制御する制御回路４が接続されている。
【００１５】
これらのうちメモリアレイ領域１には、アレイ状に複数の強誘電体キャパシタＦ１〜Ｆ８が形成されている。これらの強誘電体キャパシタＦ１〜Ｆ８の一方の電極にはＢＬ用回路２から縦方向に延びているビットラインＢＬ１、ＢＬ２が接続され、他方の電極にはワードライン駆動回路３から横方向に延びているワードラインＷＬ１〜ＷＬ４が接続されている。つまり、これらのビットラインＢＬ１、ＢＬ２とワードラインＷＬ１〜ＷＬ４との各交差部に、強誘電体キャパシタＦ１〜Ｆ８が各ライン間に挟まれて１つずつ設けられている。
【００１６】
これらの強誘電体キャパシタＦ１〜Ｆ４、Ｆ５〜Ｆ８には、分極反転を生じる抗電圧Ｖｃは等しいが面積が異なる、つまり強誘電体の材料及び厚さが等しく且つ分極時の蓄積電荷量が異なる２種類の強誘電体キャパシタＦ１、Ｆ３、Ｆ５及びＦ７と、強誘電体キャパシタＦ２、Ｆ４、Ｆ６及びＦ８とが含まれ、これら２種類の強誘電体キャパシタは、各ビットラインＢＬ１、ＢＬ２上に交互に配されている。
【００１７】
なお、本実施形態では、図２に示すように、これら２種類の強誘電体キャパシタＦ１及びＦ２等の強誘電体の面積比を２：１（２Ｓｏ：Ｓｏ）とし、図３に示すように、それらの分極時の蓄積電荷量の比を２：１（２Ｑｏ：Ｑｏ）とする。ここで、図３（ａ）は、面積が大きい強誘電体キャパシタＦ１等の印加電圧と分極状態との関係を示す図であり、図３（ｂ）は、面積が小さい強誘電体キャパシタＦ２等の印加電圧と分極状態との関係を示す図である。また、強誘電体キャパシタＦ１〜Ｆ８の印加電圧の方向は、ワードラインＷＬ１〜ＷＬ４側の電極がビットラインＢＬ１、ＢＬ２側の電極より高電位である場合を正方向とし、逆にビットラインＢＬ１、ＢＬ２側の電極がワードラインＷＬ１〜ＷＬ４側の電極より高電位である場合を負方向とする。
【００１８】
このように、本実施形態にあっては、強誘電体の面積のみが互いに異なる２つの強誘電体キャパシタの組（Ｆ１及びＦ２）、（Ｆ３及びＦ４）、（Ｆ５及びＦ６）、（Ｆ７及びＦ８）で１つのメモリセルＣ１〜Ｃ４を構成するようにしたため、抗電圧が互いに等しく且つ分極時の蓄積電荷量が互いに異なる複数の強誘電体キャパシタの組Ｆ１及びＦ２等を容易に形成できる。つまり、強誘電体キャパシタの製造時には、膜厚が均一な強誘電体を形成し、その強誘電体を開口面積が異なる２種類の開口部を有するマスクで一括露光することによって、面積のみが互いに異なる強誘電体を容易に形成することができ、分極時の蓄積電荷量が互いに異なる複数の強誘電体キャパシタの組Ｆ１及びＦ２等を容易に形成できる。
【００１９】
また、各ビットラインＢＬ１、ＢＬ２に配されている２種類の強誘電体キャパシタＦ１等のうち隣接する２つの強誘電体キャパシタＦ１及びＦ２、Ｆ３及びＦ４、Ｆ５及びＦ６、Ｆ７及びＦ８は、それぞれ１つのメモリセルＣ１〜Ｃ４を構成している。そして、分極時の蓄積電荷量が大きい強誘電体キャパシタＦ１、Ｆ３、Ｆ５及びＦ７を上位ビット、蓄積電荷量が小さい強誘電体キャパシタＦ２、Ｆ４、Ｆ６及びＦ８を下位ビットとし、強誘電体キャパシタＦ１〜Ｆ８に保持されている２値データの組み合わせでメモリセルＣ１〜Ｃ４に保持されている多値データを「００」、「０１」、「１０」、「１１」と表す。なお、図３に示すように、強誘電体キャパシタＦ１〜Ｆ８に保持されている２値データは、当該強誘電体キャパシタＦ１等が正の分極を持つ場合に「０」、負の分極を持つ場合に「１」と表す。
【００２０】
＜多値データ書き込み方法＞
次に、制御回路４で実行され、ビットラインＢＬ１、ＢＬ２やワードラインＷＬ１〜ＷＬ４の電位等を制御して、任意のメモリセルＣ１〜Ｃ４に多値データの書き込みを行う書き込み処理について説明する。
この演算処理では、図４のフローチャートに示すように、まずそのステップＳ１０１で、多値データを書き込むメモリセルＣ１〜Ｃ４に含まれる全ての強誘電体キャパシタＦ１〜Ｆ８に「０」データを書き込む。具体的には、多値データを書き込むメモリセルＣ１〜Ｃ４に対応する２つのワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をワードライン駆動回路３で３Ｖｏとし、それ以外のワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をＶｏとし、且つ、多値データを書き込むメモリセルＣ１〜Ｃ４に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で「０」とし、それ以外のビットラインＢＬ１、ＢＬ２の電位を２Ｖｏとする。ここで、図３に示すように、ワードラインＷＬ１〜ＷＬ４やビットラインＢＬ１、ＢＬ２の電位Ｖｏ、２Ｖｏ、３Ｖｏと抗電圧Ｖｃとの間には、Ｖｏ＜Ｖｃ＜２Ｖｏ＜３Ｖｏという関係があるものとする。
【００２１】
次にステップＳ１０２に移行して、多値データを書き込むメモリセルＣ１〜Ｃ４に含まれる強誘電体キャパシタＦ１〜Ｆ８のうち当該多値データに対応する強誘電体キャパシタＦ１〜Ｆ８に「１」データを書き込む。具体的には、多値データを書き込むメモリセルＣ１〜Ｃ４に含まれる強誘電体キャパシタＦ１〜Ｆ８のうち「１」データを保持させるものに対応するワードラインＷＬ１〜ＷＬ４の電位をワードライン駆動回路３で「０」とし、それ以外のワードラインＷＬ１〜ＷＬ４の電位を２Ｖｏとし、且つ、前記「１」データを保持させる強誘電体キャパシタＦ１〜Ｆ８に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で３Ｖｏとし、それ以外のビットラインＢＬ１、ＢＬ２の電位をＶｏとしてから、この演算処理を終了する。
【００２２】
＜多値データ読み出し方法＞
次に、制御回路４で実行され、ビットラインＢＬ１、ＢＬ２やワードラインＷＬ１〜ＷＬ４の電位等を制御して、任意のメモリセルＣ１〜Ｃ４から多値データの読み出しを行う読み出し処理について説明する。
この演算処理では、図５のフローチャートに示すように、まずそのステップＳ２０１で、メモリセルＣ１〜Ｃ４のうち多値データを読み出す１つのメモリセルＣ１〜Ｃ４に含まれる全ての強誘電体キャパシタＦ１〜Ｆ８に蓄積されている電荷を対応するビットラインＢＬ１、ＢＬ２に転送させる。具体的には、多値データを読み出すメモリセルＣ１〜Ｃ４に対応する２つのワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をワードライン駆動回路３で３Ｖｏとし、それ以外のワードラインＷＬ１及びＷＬ２、ＷＬ３及びＷＬ４の電位をＶｏとし、且つ、多値データを読み出すメモリセルＣ１〜Ｃ４に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で「０」とし、それ以外のビットラインＢＬ１、ＢＬ２の電位を２Ｖｏとする。
【００２３】
また同時に、ビットラインＢＬ１、ＢＬ２に転送させた電荷による電流の大きさに基づいて、ビットライン用回路２の４値比較回路で前記メモリセルＣ１〜Ｃ４に格納されていた多値データを検出する。具体的には、ビットラインＢＬ１、ＢＬ２に転送された電荷Ｑｏによって生じる電流の大きさをＩ１とすると、ビットラインＢＬ１、ＢＬ２に転送させた電荷による電流が０．５Ｉ１より小さいか否かを４値比較回路で判定し、０．５Ｉ１より小さい場合には当該メモリセルＣ１〜Ｃ４に保持されていた多値データは「００」であるとし、そうでない場合には、当該電流が１．５Ｉ１より小さいか否かを判定する。
【００２４】
前記転送させた電荷による電流が１．５Ｉ１より小さい場合には前記メモリセルＣ１〜Ｃ４に保持されていた多値データは「０１」であるとし、そうでない場合には、当該電流が２．５Ｉ１より小さいか否かを４値比較回路で判定する。
前記転送させた電荷による電流が２．５Ｉ１より小さい場合には前記メモリセルＣ１〜Ｃ４に保持されていた多値データは「１０」であるとし、そうでない場合には、前記メモリセルＣ１〜Ｃ４に保持されていた多値データは「１１」であるとする。
【００２５】
このように、本実施形態にあっては、メモリセルＣ１〜Ｃ４の一方の電極に接続されたビットラインＢＬ１、ＢＬ２の電流と予め定められた３つの所定値０．５Ｉ１、１．５Ｉ１、２．５Ｉ１との大小関係を検出し、その大小関係に基づいてメモリセルＣ１〜Ｃ４に格納されていた多値データを検出するようにしたため、メモリセルから多値データを読み出すときに、複数の強誘電体キャパシタＦ１〜Ｆ８に保持されている２値データに応じた電荷をビットラインＢＬ１、ＢＬ２に同時に転送させることで、それらの電荷による電流の大きさから前記メモリセルＣ１〜Ｃ４に格納されていた多値データを容易に検出することができる。
【００２６】
次にステップＳ２０２に移行して、前記ステップＳ２０１で読み出した多値データを対応するメモリセルＣ１〜Ｃ４に再書き込みする。具体的には、多値データを読み出したメモリセルＣ１〜Ｃ４に含まれる強誘電体キャパシタＦ１〜Ｆ８のうち「１」データが保持されていたものに対応するワードラインＷＬ１〜ＷＬ４の電位をワードライン駆動回路３で「０」とし、それ以外のワードラインＷＬ１〜ＷＬ４の電位を２Ｖｏとし、且つ、前記「１」データを保持させる強誘電体キャパシタＦ１〜Ｆ８に対応するビットラインＢＬ１、ＢＬ２の電位をビットライン用回路２のビットライン駆動回路で３Ｖｏとし、それ以外のビットラインＢＬ１、ＢＬ２の電位をＶｏとしてから、この演算処理を終了する。
＜書き込み／読み出し動作の具体的状況に基づく説明＞
次に、本発明の半導体記憶装置の書き込み動作及び読み出し動作を具体的状況に基づいて説明する。
【００２７】
まず、メモリセルＣ１に多値データ「１０」の書き込みを行う書き込み処理が実行されたとする。すると、図４のフローチャートに示すように、まずそのステップＳ１０１で、メモリセルＣ１に対応する２つのワードラインＷＬ１及びＷＬ２の電位が３Ｖｏとされ、それ以外のワードラインＷＬ３及びＷＬ４の電位がＶｏとされ、且つ、メモリセルＣ１に対応するビットラインＢＬ１の電位が「０」とされ、それ以外のビットラインＢＬ２の電位が２Ｖｏとされる。
【００２８】
これにより、メモリセルＣ１に含まれる全ての強誘電体キャパシタＦ１及びＦ２の両電極間には正の電圧３Ｖｏ、つまり抗電圧Ｖｃより大きい電圧が印可され、それらの強誘電体キャパシタＦ１、Ｆ２が分極反転して「０」データが書き込まれる。なお、強誘電体キャパシタＦ１、Ｆ２に「０」データが保持されていたならばその状態が維持される。また、他の強誘電体キャパシタＦ３〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持される。
【００２９】
次に、ステップＳ１０２で、メモリセルＣ１に含まれる強誘電体キャパシタＦ１に対応するワードラインＷＬ１の電位が「０」とされ、それ以外のワードラインＷＬ２〜ＷＬ４の電位が２Ｖｏとされ、且つ、強誘電体キャパシタＦ１に対応するビットラインＢＬ１の電位が３Ｖｏとされ、それ以外のビットラインＢＬ２の電位がＶｏとされ、この演算処理が終了する。
【００３０】
これにより、メモリセルＣ１に含まれる強誘電体キャパシタＦ１の両電極間には負の電圧−３Ｖｏ、つまり負の抗電圧−Ｖｃより絶対値が大きい電圧が印可され、その強誘電体キャパシタＦ１が分極反転して「１」データが書き込まれる。また、他の強誘電体キャパシタＦ２〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持される。
【００３１】
このように、本実施形態にあっては、一方の電極が同じビットラインＢＬ１に接続され、他方の電極が異なるワードラインＷＬ１、ＷＬ２に接続された２つの強誘電体キャパシタＦ１、Ｆ２で１つのメモリセルＣ１を構成するようにしたため、メモリセルＣ１に情報を書き込むときには、メモリセルＣ１を構成する２つの強誘電体キャパシタＦ１、Ｆ２それぞれに書込用の電圧３Ｖｏ又は−３Ｖｏを同時に印加することで、それら複数の強誘電体キャパシタＦ１、Ｆ２に２値データ「０」又は「１」を同時に書き込むことができ、多値データの書き込み速度を大きくすることができる。また、書き込み速度が大きくなるため、多値データの書き込みにかかる時間が短縮され、多値データの書き込みによる消費電力を小さくすることができる。
【００３２】
一方、メモリセルＣ１から多値データ「１０」の読み出しを行う読み出し処理が実行されたとする。すると、図５のフローチャートに示すように、まずそのステップＳ２０１で、図６（ａ）の区間（１）に示すように、メモリセルＣ１に対応する２つのワードラインＷＬ１及びＷＬ２の電位が３Ｖｏとされ、それ以外のワードラインＷＬ３及びＷＬ４の電位がＶｏとされ、且つ、図６（ｂ）の区間（１）に示すように、メモリセルＣ１に対応するビットラインＢＬ１の電位が「０」とされ、それ以外のビットラインＢＬ２の電位が２Ｖｏとされる。
【００３３】
これにより、図７に実線で示すように、メモリセルＣ１に含まれる全ての強誘電体キャパシタＦ１及びＦ２の両電極間には正の電圧３Ｖｏ、つまり抗電圧Ｖｃより大きい電圧が印可され、それらのうち強誘電体キャパシタＦ１が分極反転して「０」となり、蓄積されていた電荷２ＱｏがビットラインＢＬ１に転送され、その電荷による電流２Ｉ１の大きさに応じて、ビットライン用回路２の４値比較回路で当該メモリセルにＣ１に保持されていた多値データが「１０」であると検出される。また、他の強誘電体キャパシタＦ３〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持され。
【００３４】
次に、ステップＳ２０２で、図６（ａ）の区間（２）に示すように、メモリセルＣ１に含まれる強誘電体キャパシタＦ１に対応するワードラインＷＬ１の電位が「０」とされ、それ以外のワードラインＷＬ２〜ＷＬ４の電位が２Ｖｏとされ、且つ、図６（ｂ）の区間（２）に示すように、強誘電体キャパシタＦ１に対応するビットラインＢＬ１の電位が３Ｖｏとされ、それ以外のビットラインＢＬ２の電位がＶｏとされ、この演算処理を終了する。
【００３５】
これにより、メモリセルＣ１に含まれる強誘電体キャパシタＦ１の両電極間には負の電圧−３Ｖｏ、つまり負の抗電圧−Ｖｃより絶対値が大きい電圧が印可され、その強誘電体キャパシタＦ１が分極反転して「１」データが再書き込みされる。また、他の強誘電体キャパシタＦ２〜Ｆ８には正又は負の電圧Ｖｏ、−Ｖｏしか印可されないので元の分極の状態が維持される。
【００３６】
このように、本実施形態にあっては、同じメモリセルＣ１を構成する２つの強誘電体キャパシタＦ１、Ｆ２を、抗電圧が等しく、且つ、分極時の蓄積電荷量が異なるものとしたため、メモリセルＣ１から多値データを読み出すときには、メモリセルＣ１を構成する２つの強誘電体キャパシタＦ１、Ｆ２それぞれに読込用の電圧３Ｖｏを同時に印可することで、それら２つの強誘電体キャパシタＦ１、Ｆ２に保持されている２値データに応じた電荷をビットラインＢＬ１に同時に出力させ、それらの電荷による電流の大きさから前記２値データを同時に読み出すことで、多値データの読み出し速度を大きくすることができる。また、読み出し速度が大きくなるため、多値データの読み出しにかかる時間が短縮され、多値データの読み出しによる消費電力を小さくすることができる。
【００３７】
ちなみに、図１１（ａ）に示すように、１つの強誘電体キャパシタＦ１、Ｆ２で１つのメモリセルを構成し、それらの強誘電体キャパシタＦ１、Ｆ２それぞれから２値データを１つずつそれぞれのビットラインＢＬ１、ＢＬ２を介して２つの２値比較回路で読み出す従来の方法では、同図（ｂ）の２本のワードラインＷＬ１、ＷＬ２を用いて２つの強誘電体キャパシタＦ１、Ｆ２から１本のビットラインＢＬ１を介してデータを同時に読み出し１つの比較回路で読み出す本実施形態の方法に比べ、比較回路の数が増え、チップ面積が大きくなってしまう。
【００３８】
また図１２（ａ）の同一サイズの強誘電キャパシタＦ１、Ｆ２からなる従来例では、同図（ｂ）に示すように、区間（１ａ）（２ａ）、（１ｂ）（２ｂ）の２回のサイクルで読出しを行うことになるため、読み出し速度が遅く、多値データの読み出しに２倍の時間がかかってしまう。しかし、本発明の方法では、同図（ｃ）に示すように、同図（ｂ）の半分の１回のサイクルでデータ読出しができるため読出し速度が速く、多値データの読出し時間は従来例の半分で済む。
【００３９】
また、図１３に示すように、それぞれ異なる抗電圧Ｖｃ１、Ｖｃ２をもつ２つの強誘電体キャパシタＦ１、Ｆ２を１つのワードラインＷＬ１とビットラインＢＬ１とに並列に接続し、それらの強誘電体キャパシタＦ１、Ｆ２それぞれから２値データを１つずつ読み出す方法では、２つの強誘電体キャパシタＦ１、Ｆ２から２値データを同時に読み出す本実施形態の方法に比べ、図１４に示すように、２発のパルスでもってワードラインＷＬ１の電位を複雑に変化させなければならず、読み出し速度が遅くなり、データの読み出しに２倍の時間がかかってしまう。なお、図１４において、抗電圧Ｖｃ１、Ｖｃ２と（１ａ）のパルスの大きさＶ１ａ、（１ｂ）のパルスの大きさＶ１ｂとは、Ｖｃ１＜Ｖ１ａ＜Ｖｃ２＜Ｖ１ｂなる関係を満たす必要がある。また、図１３（ｂ）は図１３（ａ）の等価回路図である。
【００４０】
また、図１５に、特許文献１との比較を示す。図１５（ａ）は特許文献１の図２及び図５に記載された読出し波形である。図１５（ｂ）は本発明の読出し波形ある。読出し時のセルへの印可電圧波形が簡素化されていることが判る。
なお、上記実施の形態にあっては、図１のビットライン用回路２の４値比較回路が大小関係検出手段を構成し、また同様に、図１の制御回路４が多値データ検出手段を構成する。
＜変形例＞
なお、上記実施の形態は、本発明の半導体記憶装置の一例を示したものであり、装置の構成等を限定するものではない。
【００４１】
例えば、上記実施の形態では、複数のワードラインＷＬ１〜ＷＬ４を複数のビットラインＢＬ１、ＢＬ２を含む面の上側のみに設け、その上側に設けられた複数のワードラインＷＬ１等と前記複数のビットラインＢＬ１等との交差部に複数の強誘電体キャパシタＦ１〜Ｆ８を設けた例を示したが、これに限られるものではない。例えば、図８（ａ）に示すように、前記複数のワードラインＷＬ１、ＷＬ２等を前記複数のビットラインＢＬ１等を含む面を挟んだ両側に当該面から離して設け、その両側に設けられた複数のワードラインＷＬ１、ＷＬ２等と前記複数のビットラインＢＬ１等との交差部に複数の強誘電体キャパシタＦ１、Ｆ２等を設ける、つまり前記複数のビットラインＢＬ１等を含む面を挟んだ両側に複数の強誘電体キャパシタＦ１、Ｆ２等を設けるようにしてもよく、そのようにすれば、単位チップ面積当たりの強誘電体キャパシタ数を大きくして、強誘電体キャパシタＦ１等を高密度化でき、チップ面積を小さくすることができる。なお、その際、同じメモリセルＣ１〜Ｃ４を構成する２つの強誘電体キャパシタＦ１及びＦ２、Ｆ３及びＦ４、Ｆ５及びＦ６、Ｆ７及びＦ８を前記複数のビットラインＢＬ１等を含む面を挟んだ両側の対応する位置に配するようにするのが好ましい。
なお、図８（ｂ）のように同サイズのセルをスタックさせた構造と比較すると、図８（ａ）の構造、図８（ｂ）の構造はいずれも記憶容量はともに２ビットであるが、図８（ａ）のほうが読み出し時間は半分になる。
【００４２】
また、前記複数のビットラインＢＬ１等を含む面を挟んだ両側に複数の強誘電体キャパシタＦ１、Ｆ２等を設け、同じメモリセルＣ１〜Ｃ４を構成する２つの強誘電体キャパシタＦ１及びＦ２等を当該面を挟んだ両側の対応する位置に配するときには、例えば、図９に示すように、隣接する２つのメモリセルＣ１、Ｃ２を構成する強誘電体キャパシタＦ１及びＦ２、Ｆ３及びＦ４のうち、面積の大きい強誘電体キャパシタＦ１、Ｆ３を前記ビットラインＢＬ１等を含む面を挟んで互いに反対側に配すると共に、面積の小さい強誘電体キャパシタＦ２、Ｆ４を前記ビットラインＢＬ１等を含む面を挟んで互いに反対側に配してもよく、そのようにすれば、単位チップ面積当たりの強誘電体キャパシタ数をより大きくして、強誘電体キャパシタＦ１等をより高密度化でき、チップ面積をより小さくすることができる。
【００４３】
また、上記実施の形態では、各ビットラインＢＬ１、ＢＬ２に２種類の強誘電体キャパシタＦ１及びＦ２等を交互に配し、互いに隣接する２つの強誘電体キャパシタＦ１及びＦ２等でそれぞれ１つのメモリセルＣ１〜Ｃ４を構成する例を示したが、これに限られるものではなく、例えば、各ビットラインＢＬ１、ＢＬ２に２種類の強誘電体キャパシタＦ１及びＦ２等をそれぞれ連続させて配し、互いに離れている２つの強誘電体キャパシタＦ１及びＦ２等でそれぞれ１つのメモリセルＣ１〜Ｃ４を構成するようにしてもよい。
【００４４】
さらに、２つの強誘電体キャパシタＦ１及びＦ２等で１つのメモリセルＣ１等を構成する例を示したが、これに限られるものではなく、例えば、図１０に示すように、３つ以上の強誘電体キャパシタで１つのメモリセルを構成するようにしてもよい。なお、強誘電体の面積が互いに異なるｎ個の強誘電体キャパシタＦ１〜Ｆｎで１つのメモリセルＣ１等を構成するときには、それらｎ個の強誘電体キャパシタＦ１〜Ｆｎの面積比を２０：２１：…：２ｎ−１とするのが好ましい。例えば、３つの強誘電体キャパシタＦ１〜Ｆ３でメモリセルＣ１等を構成するときには、それら強誘電体キャパシタＦ１〜Ｆ３の強誘電体の面積比が４：２：１となる強誘電体キャパシタＦ１〜Ｆ３で構成すればよい。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の概略構成を示す構成図である。
【図２】図１のメモリセルの構成を拡大して示す斜視図である。
【図３】図２の強誘電体キャパシタの特性を説明するための図である。
【図４】書き込み処理を示すフローチャートである。
【図５】読み出し処理を示すフローチャートである。
【図６】本発明の動作を説明するための説明図である。
【図７】本発明の動作を説明するための説明図である。
【図８】本発明の変形例を説明するための説明図である。
【図９】本発明の変形例を説明するための説明図である。
【図１０】本発明の変形例を説明するための説明図である。
【図１１】従来の半導体記憶装置の概略構成図である。
【図１２】従来例の動作を説明するための説明図である。
【図１３】従来の半導体記憶装置の概略構成図である。
【図１４】従来例の動作を説明するための説明図である。
【図１５】従来例との動作の比較を説明するための説明図である。
【符号の説明】
ＷＬ１〜ＷＬ４はワードライン、ＢＬ１、ＢＬ２はビットライン、Ｃ１〜Ｃ４はメモリセル、Ｆ１〜Ｆ８は強誘電体キャパシタ、１はメモリセルアレイ、２はビットライン用回路、３はワードライン用回路
Claims (6)
- 第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のワードラインと、前記ビットラインと前記ワードラインとの交差部に設けられた複数の強誘電体キャパシタとを備えた半導体記憶装置であって、
一方の電極が同じビットラインに接続され、他方の電極が異なるワードラインに接続された複数の強誘電体キャパシタで１つのメモリセルを構成したことを特徴とする半導体記憶装置。 - 抗電圧が互いに等しく且つ分極時の蓄積電荷量が互いに異なる複数の前記強誘電体キャパシタで１つの前記メモリセルを構成したことを特徴とする請求項１に記載の半導体記憶装置。
- 強誘電体の材料及び厚さが互いに等しく且つ面積が互いに異なる複数の前記強誘電体キャパシタで１つの前記メモリセルを構成したことを特徴とする請求項２に記載の半導体記憶装置。
- 強誘電体の面積が互いに異なるｎ個の前記強誘電体キャパシタで１つの前記メモリセルを構成し、それらｎ個の前記強誘電体キャパシタの面積比を２０：２１：…：２ｎ−１としたことを特徴とする請求項３に記載の半導体記憶装置。
- 前記メモリセルの一方の電極に接続されたビットラインの電位又は電流と予め定められた２つ以上の所定値との大小関係を検出する大小関係検出手段と、その大小関係検出手段の検出結果に基づいて前記メモリセルに格納されていた多値データを検出する多値データ検出手段とを備えたことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
- 前記複数のワードラインを前記複数のビットラインを含む面を挟んだ両側に当該面から離して設け、その両側に設けられた複数のワードラインと前記複数のビットラインとの交差部に複数の強誘電体キャパシタを設けたことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体記憶装置。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123528A (ja) * | 2005-10-27 | 2007-05-17 | Sanyo Electric Co Ltd | メモリ |
| JP2012129512A (ja) * | 2010-11-24 | 2012-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
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-
2003
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| US9218870B2 (en) | 2010-11-24 | 2015-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US9786670B2 (en) | 2010-11-24 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
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