KR100236994B1 - 반도체 메모리장치와 그것의 구동방법 - Google Patents

반도체 메모리장치와 그것의 구동방법 Download PDF

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KR100236994B1
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히다까쯔 오노세
유다가 고바야시
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가나이 쓰도무
가부시키가이샤 히다치 세이사꾸쇼
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Abstract

반도체 메모리 장치는 어레이에 메모리 셀 데이터가 기록 가능하고, 순차적으로 판독될 수 있는 복수의 메모리 소자를 구비한다. 각 메모리 셀은 어레이의 비트선에 접속된 일단자, 최소한 강유전체 캐패시터에 접속된 다른 단자 그리고 워드선에 접속된 제어단자를 구비한다.
상기 셀은 강유전체 캐패시터의 상태변화를 야기하기에 충분하지 않은 전압이 인가될 때 강유전체 캐패시터의 분극변화를 검출하기 위해 작동된다. 다른 방법으로, 강유전체 캐패시터와 강유전체 캐패시터와는 다른 캐패시터가 스위칭소자에 접속된다. 또다른 방법으로, 복수의 강유전체 캐패시터가 스위칭소자에 접속되어, 다른 데이터가 각각에 기록가능하다.

Description

반도체 메모리장치와 그것의 구동방법
제1도는 강유전성 재료에 인가된 전계와 분극사이의 관계를 보여 주는 다이어그램.
제2도는 강유전성 캐패시터를 보여주는 회로 다이어그램.
제3도는 제2도의 캐패시터와 결합된 메모리셀의 등가회로 다이어그램.
제4도는 본 발명의 실시예 1에 따른 메모리 셀을 보여주는 등가회로 다이어그램.
제5도는 본 발명의 실시예 1에 따른 메모리 셀 그룹을 보여주는 등가회로 다이어그램.
제6도는 실시예 1의 메모리 셀에 대한 기록 파형을 보여주는 다이어그램.
제7도는 본 발명의 실시예 2에 대한 판독 파형을 보여주는 다이어그램.
제8도는 일주변회로 장치를 보여주는 도.
제9도는 다른 주변회로장치를 보여주는 도.
제10도는 본 발명의 실시예 3의 메모리 셀 그룹을 보여주는 등가회로 다이어그램.
제11도는 본 발명의 실시예 3의 메모리 셀의 기록 파형을 보여주는 다이어그램.
제12도는 본 발명의 실시예 3의 메모리 셀의 판독 파형을 보여주는 다이어그램.
제13도는 본 발명의 실시예 3에 대한 주변회로 장치를 보여주는 도.
제14도는 본 발명의 실시예 4를 보여주는 회로 다이어그램.
제15도는 본 발명의 실시예 5의 메모리 셀을 보여주는 단면도.
제16도는 본 발명의 실시예 6의 메모리 셀을 보여주는 단면도.
제17도는 제13도의 장치를 보여주는 평면도.
제18도는 본 발명의 실시예 7의 메모리 셀을 보여주는 등가회로 다이어그램.
제19도는 본 발명의 실시예 7의 메모리셀의 기록 파형을 보여주는 다이어그램.
제20도는 본 발명의 실시예 7의 메모리 셀의 판독 파형을 보여주는 다이어그램.
제21도는 본 발명의 실시예 8에 대한 분극 그래프.
제22도는 본 발명의 실시예 9의 메모리 셀을 보여주는 등가회로 다이어그램.
제23도는 본 발명의 실시예 9의 메모리셀의 판독파형을 보여주는 다이어그램.
제24도는 본 발명의 실시예 10의 메모리 셀에서 감지 증폭기로의 회로를 나타낸 등가회로 다이어그램.
제25도는 제24도의 회로에 이용된 동기펄스를 보여주는 다이어그램.
제26도는 본 발명의 실시예 10에 이용된 강유전성 캐패시터의 특성을 보여주는 다이어그램.
제27도는 본 발명의 실시예 11에 RAM을 보여주는 블록 다이어그램.
제28도는 본 발명의 실시예 12에 RAM을 보여주는 블록 다이어그램.
제29도는 본 발명의 실시예 13를 설명하는 다이어그램.
제30도는 본 발명의 실시예 14에서 이용된 강유전성 캐패시터의 결정축을 보여주는 다이어그램.
제31도는 본 발명의 실시예 14에서 이용된 강유전성 캐패시터의 결정축과 인가된 전계의 관계를 보여주는 다이어그램.
제32도는 본 발명의 실시예 14에서 이용된 강유전성 캐패시터의 히스테리시스 특성을 보여주는 다이어그램.
제33도는 본 발명의 실시예 15에서 이용된 강유전성 재료의 결정입자를 보여주는 다이어그램.
제34도는 강유전성 재료의 결정입자를 보여주는 다이어그램.
제35도는 본 발명의 실시예 16에서 이용된 강유전성 재료의 결정입자를 보여주는 다이어그램.
제36도는 본 발명의 실시예 18에서 이용된 강유전성 재료의 강유전성 영역을 보여주는 다이어그램.
제37도는 본 발명의 실시예 20에서 이용된 강유전성 캐패시터를 보여주는 단면도.
제38도는 본 발명의 실시예 22에서 메모리 셀 장치를 보여주는 단면도.
제39도는 본 발명의 실시예 23에서 캐시(cache)메모리가 패키지된 논리소자를 보여준 다이어그램.
제40도는 본 발명의 실시예 24의 반도체 디스크를 보여주는 다이어그램.
제41도는 본 발명의 실시예 25의 메모리카드를 보여주는 다이어그램.
제42도는 본 발명의 실시예 26의 컴퓨터 시스템을 보여주는 다이어그램.
제43도는 본 발명의 실시예 27의 워드프로세서를 보여주는 다이어그램.
제44도는 본 발명의 실시예 27의 프린터를 보여주는 다이어그램.
제45도는 본 발명의 실시예 28를 게임 컴퓨터 시스템을 보여주는 다이어그램.
제46도는 본 발명의 실시예 29의 전자 데스크 컴퓨터를 보여주는 다이어그램.
제47도는 본 발명의 실시예 29의 전자노트를 보여주는 다이어그램.
제48도는 본 발명의 실시예 29의 계측기구를 보여주는 다이어그램.
제49도는 본 발명의 실시예 30의 오디오-비데오 시스템을 보여주는 다이어그램.
제50도는 본 발명의 실시예 30의 가정제품을 보여주는 다이어그램.
제51도는 본 발명의 실시예 31의 자동제어 시스템을 보여주는 다이어그램.
제52도는 본 발명의 실시예 32의 비행기 제어시스템을 보여주는 다이어그램.
제53도는 본 발명의 실시예 32의 인공위성 제어시스템을 보여주는 다이어그램.
제54도는 본 발명의 실시예 32의 로케트 제어시스템을 보여주는 다이어그램.
본 발명은 최소한 하나, 정상적으로는 복수의 메모리 셀을 구비한 반도체 메모리 장치에 관한 것이다. 또한 이러한 반도체 메모리 장치를 작동하는 방법에 관한 것이다.
반도체 메모리 장치에서, DRAM이나 SRAM과 같이, 복수의 메모리 셀이 제공되고, 각각은 스위칭 소자와 스위칭 소자에 접속된 용량성 소자를 구비한다. 주변 제어회로는 접속된 스위칭 소자와 용량성 소자의 전압을 제어하고, 또한 스위칭소자의 제어단자로의 신호를 제어해서, 각 용량성 소자의 적당한 충전량에 의해 각 메모리 셀에 데이터가 저장되도록 한다.
용량성 소자는 논리 “1”과 논리 “0”을 한정하도록 제어되어, 전체로서 메모리 장치는 각 메모리 셀의 논리신호의 형태로 데이터를 저장할 수 있다.
미합중국 특허 제4873664호에서, 이러한 메모리 장치의 용량성 소자는 강유전체 용량성 소자의 형태인 것이 제안된다. 이러한 소자는 다른 방향으로 분극되고, 일분극에서 다른 분극으로의 변화에서 히스테리시스 효과를 나타낸다. 그래서, 강유전체 용량성 소자가 일분극 상태에 있으면, 적당한 전압의 적용으로 다른 분극상태로 변화될 수 있다.
그러나, 이 전압이 제거될 때, 분극은 제1상태로 되돌아오지 않고 제2상태로 유지될 것이다. 제1상태로 되돌아오기 위해서, 반대방향으로 적당한 전압이 인가된다. 그래서, 메모리 장치의 메모리 셀에서 강유전체 용량성 소자의 사용은 메모리에 의해 저장된 데이터가 전원이 메모리 장치에서 제거될 때라도 잃어지지 않는 효과가 있다.
미합중국 특허 제4914627호에서, 미합중국 특허 제4873664호의 아이디어가 각 메모리 셀의 두 강유전체 용량성 소자를 공급함으로써 더욱 발전된다. 두 강유전체 용량성 소자는 일반적으로 메모리 셀의 스위칭 소자의 단자에 접속된다.
미합중국 특허 제4914627호에서, 같은 데이터가 메모리 셀의 두 강유전체 용량성 소자의 각각에 기록되고나서, 데이터가 분리되어 판독되는 것이 제안된다. 본 발명은 이러한 장치에 존재하는 것으로 알려진 여러 문제점을 고려함으로써, 반도체 메모리 장치의 메모리 셀의 하나 이상의 강유전체 용량성 소자를 이용하는 아이디어를 더욱 발전시키려 한다. 본 발명은 많은 형태를 가지고, 이들 형태는 세 그룹으로 나뉜다.
본 발명의 제1그룹 형태는 반도체 메모리 장치에 의해 이용된 에너지(전원)를 고려한다. 미합중국 특허 제4873664와 4914627호의 반도체 메모리 장치에서, 데이터는 분극상태를 변화하기 위해 강유전체 용량성 소자에 적당한 전압을 인가함으로써 강유전체 용량성 소자로 기록된다. 이것은 에너지를 이용하지만, 이 에너지 요구는 메모리 셀의 논리상태를 표시하는 상태 변화이기 때문에 피해질 수 없다. 그러나, 이런 정보를 판독하기 위해, 미합중국 특허 제4873664호와 제4914627호의 강유전체 용량성 소자의 분극이 역전되는 판독방법을 이용하고, 전압의 변화가 검출된다. 변화는 초기 분극상태에 달려 있으므로, 초기논리상태가 결정될 수 있다. 물론, 이것은 강유전체 용량성 소자의 논리 상태를 변화시키고, 따라서 강유전체 용량성 소자를 원래의 상태로 복귀시키기 위하여 역전 전압을 인가하는 것이 필요하다. 그래서, 판독시 강유전체 용량성 소자는 히스테리시스 전체 싸이클을 지난다. 그래서, 판독작업은 상당한 전력량이 사용된다.
다른 판독방법이 가능한 것이 이제 이해된다. 분극상태들중 하나의 분극상태에 있는 강유전체 용량성 소자를 고려해야 한다. 전압이 일방향으로 인가되면, 두가능성이 있다. 첫째로, 전압의 방향이 장치를 현 분극상태에 장치를 유지하기 위한 것이면, 분극의 변화가 없거나, 강유전체 용량성 소자의 히스테리시스 곡선의 정확한 형태에 따라서 분극의 적은 증가가 있을 수 있다. 한편, 인가전압이 전압이 충분한 경우, 그 상태를 변화시키도록 하는 방향에 있으면, 분극의 변화가 더 커진다. 물론, 인가전압이 상태변화에 따른 방향에 있고, 전압이 충분히 크면, 상태의 변화가 종전 기술과 같이 발생할 것이다. 그러나, 전압이 상태를 변화하는데 필요한 것보다 작으면, 전압의 제거는 강유전체 용량성 소자가 원래의 상태로 돌아오도록 할 것이다. 그러므로, 본 발명의 제1형태는 이런 효과가 강유전체 용량성 소자의 논리상태의 판독에 이용되는 것을 제안한다.
그래서, 상태변화에 충분하지 않은 전압이 인가되어, 분극의 변화가 검출된다. 강유전체 용량성 소자가 일분극이면, 전계로 인한 분극의 변화는 영 이하이다. 강유전체 용량성 소자가 다른 분극상태이면, 분극의 변화가 더욱 크고, 이 차이는 초기분극 상태를 판단하기 위해 검출될 수 있다. 전압이 제거될 때, 초기상태가 회복되어 전원이 덜 소비된다. 보통 각 메모리 셀의 강유전체 용량성 소자는 스위칭 소자의 단자에 접속된 일단자를 가지고, 따라서 강유전체 용량성 소자의 다른 단자와, 스위칭 소자의 제어단자와 다른 단자에 인가된 신호에 의해 분극이 제어되고 결정된다.
바람직하게는, 분극의 변화 결정은 고정분극에 있는 다른 셀(“더미셀” (dummy cell))의 다른 강유전체 용량성 소자와 비교에 근거한다. 같은 전압이 더미셀의 강유전체 용량성 소자에 인가되면, 두 강유전체 용량성 소자는 같은 분극 변화를 보여주거나(이런 경우에 둘모두 같은 분극 상태에 있다). 다른 분극 변화를 보여주는데, 이 경우에 반대 분극상태에 있다. 더미 셀의 강유전체 용량성 소자의 분극상태가 고정되어 있기 때문에, 비교에 의해 데이터가 판독되는 강유전체 용량성 소자의 분극상태, 이리하여 논리상태를 결정한다.
본 발명의 제2형태는 또한 에너지 절약을 고려하고 각 메모리 셀이 최소한의 일 강유전체 용량성 소자와 강유전체 용량성 소자가 아닌 최소한 일용량성 소자를 구비하는 것을 제안한다. 강유전체 용량성 소자와 다른 용량성 소자를 각각 메모리 셀의 스위칭 소자의 단자에 공통으로 접속된 단자를 구비한다. 데이터는 강유전체 용량성 소자의 분극을 제어함으로써 이러한 메모리 셀에 기록될 수 있고, 이러한 데이타는 전력이 반도체 메모리 장치로부터 제거되더라도 손실되지 않을 것이다. 판독작업에서, 각 신호는 강유전체 용량성 소자와 다른 용량성 소자에 인가된다. 그들의 공통 접속에 나타난 전압은 강유전체 용량성 소자의 분극상태에 달려있고, 전압을 검출함으로써 강유전체 용량성 소자의 분극상태를 결정하는 것이 가능하다.
따라서, 제2형태는 상태의 변화를 야기하는 신호를 인가하지 않고 분극상태의 검출을 가능하게하여, 전력소비를 감소시킨다.
본 발명의 제2그룹 형태는 면적의 증가없이, 메모리 장치에 저장될 수 있는 데이터의 양을 증가시키는 것과 관계한다. 미합중국 특허 제4914627호에서, 각 메모리 셀이 두 강유전체 용량성 소자를 구비하는 것이 제안되고, 또한 같은 데이터가 각각에 기록되는 것이 필요하다. 본 발명의 실시예 3는 메모리 셀이 둘 이상의 강유전체 용량성 소자를 가지는 것과, 강유전체 용량성 소자는 독자적으로 제어되어, 각각은 다른 데이터 신호를 수신하는 것을 제안한다. 그래서, 메모리 셀은 강유전체 용량성 소자가 있는 만큼의 많은 비트를 저장한다.
본 발명의 실시예 3는 스위칭 소자에 접속되지 않은 메모리 셀의 각 강유전체 용량성 소자의 단자는 각 구동선에 접속되어야 하는 불이익이 있어, 구동선의 개수는 각 메모리 셀이 저장한 비트수에 따라 증가한다. 그러나, 강유전체 용량성 소자의 강유전체 특성은 그 소자의 특성에 달려있다는 것이 알려져 있고, 따라서 메모리 셀에 복수의 강유전체 용량성 소자가 공급되고, 이들 강유전체 용량성 소자는 서로 다른 특성을 가진다. 그래서, 제1강유전체 용량성 소자는 제1전압에 의해 변화된 전압을 가지고, 제2강유전체 소자는 제1전압 보다 높은 제2전압에서 변화된 전압을 가지고, 제3강유전체 용량성 소자는 제2전압보다 더 높은 제3전압에서 변화된 분극을 가진다. 그래서, 스위칭 소자에 접속되지 않은 강유전체 소자의 단자는 공통선에 접속되고, 그들의 스위칭은 그 선에 인가된 전압에 달려 있어서, 다른 스위칭 없이 강유전체 용량성 소자중 하나이상을 스위칭 하는 것이 가능하다. 그래서, 다시 메모리 셀은 일비트이상 저장한다.
그래서, 다른 특성을 가진 이런 강유전체 용량성 소자의 사용은 본 발명의 제4형태를 나타낸다.
복수의 강유전체 용량성 소자를 이용하는 본 발명의 제3과 제4형태에서, 강유전체 용량성 소자는 하나씩 적층되어, 반도체 메모리 소자의 점유영역을 줄인다. 더욱이, 그들은 스위칭 소자위에 적층될 수 있고, 이것에 의해 셀에 필요한 공간을 감소시킨다.
멀티비트 셀은 허용하는 본 발명의 제4형태에서, 강유전체 용량성 소자는 복수의 분극상태를 갖도록 설계되어 강유전체 소자를 이들 상태중 하나로 선택적 적용하는 것이 가능하고, 다른 상태들은 다른 비트들이 저장되도록 할 수 있다.
본 발명의 제3그룹 형태는 강유전체 용량성 소자의 설계에 관련한다.
첫째로, 본 발명의 제6형태에서, 강유전체 소자의 강유전체 몸체는 인가된 전계의 방향에 평행한 분극방향을 가진다. 이런 방법으로, 분극특성은 최대화된다. 바람직하게는, 분극의 방향은 이 몸체 전체에 대한 전계에 정확히 평행하나, 실제적으로 성취하기는 어렵다. 이 몸체의 최소한 80%가 전계의 방향 5。이내의 분극축을 가지면 만족스런 특성이 성취되는 것으로 알려져 있다.
분극효과는 또한 분극의 방향과 결정표면에 의한 관계에 영향을 받고, 따라서 본 발명의 제7형태는 강유전체 몸체의 결정의 표면이 분극방향에 평행하다는 것이다. 또한, 이것은 강유전체 특성을 증진시켜 준다.
본 발명의 실시예 8에서, 강유전체 용량성 소자는 강유전체 특성을 나타내지 않는 것을 의미하는 무작위 분극이 주어져서, 표준의 용량성 소자로 사용될수 있다.
마지막으로, 강유전체 용량성 소자의 연구에서, 용량성 소자의 단자의 오옴 접촉은 용량성 소자의 강유전체 몸체와의 직접 접촉에 있다면 문제가 발생하는 결과가 얻어진다. 그러므로, 본 발명의 제9형태는 각 단자가 절연층에 의한 강유전체 몸체로부터 분리되는 것을 제안한다.
이들 형태의 각각은 독자적이지만, 실질적인 반도체 장치는 이들 형태중 하나 또는 그 이상으로 구체화되는 것에 주의하여야 한다. 그래서 이들 형태는 원한다면 결합된다. 또한 각 형태에 대해서, 본 발명은 반도체 메모리 장치와 그 동작방법에 관한 것이다.
본 발명의 실시예는 첨부한 도면을 참조하여, 예를 들어서 자세히 설명한다.
본 발명의 실시예 설명전에, 강유전체 캐패시터 동작의 일반적 원리가 설명된다.
제1도는 강유전체 재료에 인가된 전계와 분극사이의 관계와 강유전체 재료의 동작특성을 설명하는 히스테리시스 곡선이다. 제2도는 강유전체 캐패시터(385)에 대한 표준회로 심볼을 나타낸다.
강유전체 캐패시터(385)의 하측 전극(390)과 상측 전극(380) 사이에 양의 전위를 인가함으로써, 전계가 제1도에 점 A에 대응하는 값으로 인가되면 분극(PA)이 생김을 먼저 가정해야 한다. 전계가 0으로 되면, 분극은 0으로 되지 않고 점P0에서 표시되듯이 잔류 분극으로 감소한다. 전계가 역전되고 제1도의 점 B에 의해 표시된 값으로 인가되면, 분극이 사라진다.
역전된 방향으로 더 큰 전계가 점C에 의해 표시된 값으로 인가되면, 역전분극 PC가 생긴다.
전계가 영으로 돌아가면 분극은 값 P1이 되고 즉, 값 P0것과 대향한 분극을 가진다. 분극이 점 D에 의해 표시된 값으로 변하면, 분극은 사라진다. 점 B와 D의 전계는 “전계레지스턴스”라고 불린다. 전계가 다시 점 A에 대응하는 값으로 인가되면, 분극은 값 PA가 된다 결과적으로 두다른 잔류 분극상태 P0와 P1은 제로(0) 전계의 상태에 있다. 이 히스테리시스 특성은 강유전체 결정 원자의 상대 위치의 변화에 기인하고, 잔류분극은 전계가 인가되지 않으면, 시간적으로 변화하지 않는다.
더욱이, 히스테리시스 특성은 제1도에서처럼 일반적으로 직사각형 이어서 전계 레지스턴스 보다 작은 양이나 음 전계가 인다되더라도 잔류 분극이 존재하는 경우(즉 잔류분극 상태)에 대응하는 상태의 변화가 없다. 그러므로, 만약 P0로 표시된 값의 잔류 분극상태는 논리 “0”에 대응되는 것으로 생각되는 반면 P1에서 표시된 값의 잔류 분극상태는 비휘발성 메모리가 달성되는 논리 “1”에 대응되는 것으로 생각된다.
제3도는 이러한 강유전체 캐패시터를 이용한 메모리 셀의 등가 회로를 보여준다. 이 메모리 셀은 1비트의 메모리 셀을 제공하기 위해 트랜지스터(T) 형태의 일 스위칭 소자와, 이 트랜지스터(T)와 직렬 접속된 일 용량성 소자(C)를 구비한다. 메모리 셀의 용량성 소자를 만들기 위해 이용된 유전 물질은 강유전체 물질로 된다. 셀의 메모리 상태는 강유전체 물질의 잔류 분극을 이용하여 비휘발적으로 저장될 수 있다.
제3도에 도시된 강유전체 캐패시터와 메모리 셀의 기본원리는 또한 미합중국 특허 제4873664호와 제4914627호에서 기술된다.
[실시예 1]
제4도는 본 발명에 따른 실시예 1의 일메모리 셀을 보여주는 등가회로이다. 실시예 1에서, 전계 효과트랜지스터(MOSFET)는 스위칭 소자(선택 트랜지스터)로서 이용된다.
제4도에서 도시되듯이, 스위칭 소자인 MOSFET(111)의 소오스(또는 드레인)전극는 4개의 강유전체 캐패시터(112),(113),(114) 그리고(115)의 전극에 접속된 공통전극(305)을 형성된다.
4개의 강유전체 캐패시터는 설명을 예시화하도록 제4도에서 도시되지만 강유전체 커퍼시터의 개수는 본 실시예에 따라서 2이상일 수 있다. 캐패시터(112),(113),(114) 그리고 (115)의 MOSFET(111)에 접속되지 않는 전극은 각 구동선(plate line)(116),(117), (118) 그리고 (119)에 각각 독자적으로 접속된다. MOSFET(111)은 비트선(120)(BL)에 접속된 다른 전극(전극(305)이 드레인인지 소오스인지에 따라 소오스 또는 드레인)과 워드선(121)(WL)에 접속된 제어전극 (게이트전극)을 구비한다. 구동선(116),(117),(118) 그리고 (119)는 제4도에서 워드선(121)(ML)과 평행하게 배열되는 것이 도시되지만 본 실시예를 에증하는 실제반도체 장치의 메모리 셀 어레이에 엄격히 또는 일반적으로 평행할 수 있다.
계속해서 더 자세히 설명되듯이, 일 메모리 셀에 의해 점유된 면적 증가는 소자와 와이어링 선이 일메모리 셀당 증가되더라도 강유전체 캐패시터와 구동선을 적층함으로써 적게 유지되거나 감소될 수 있다.
본 발명의 구조에서 소자의 동작을 명확히 하기 위해, 다른 인접하거나 근접한 메모리들이 제5도에서 보여진다. 제5도는 8개의 메모리 셀을 보이는데, 각각은 제4도에서 도시된 회로에 상응한다. 이 메모리 셀의 개수는 설명의 편의를 위한 것이고, 메모리 셀의 개수는 본 발명에 결합한 실제메모리 장치에서는 그이상일 것이다.
각 메모리 셀은 파선에 의해 둘러싸여진 각 블록(301),(302),(303) 그리고 (304)과 (341),(342),(343) 그리고 (344)에 의해 표시된다. 메모리 셀(341),(342),(343) 그리고 (344)은 단지 파선에 의해 구성되고, 메모리 셀(301),(302),(303)과 (304)의 것과 동일한 상세한 구조를 가지고, 비트선, 워드선 그리고 구동선과 비슷하게 접속된다.
제5도는 오직 블록으로서 도시된 더미 메모리 셀(351),(352),(353) 그리고 (354)를 보여주지만, 제3도에서 도시된 것과 동일한 회로구조를 가진다. 더욱이, 더미 메모리 셀의 강유전체 캐패시터는 메모리셀의 일 강유전체 캐패시터의 정전용량 보다 더 큰 값을 갖는 정전 용량을 지닌다. 더욱이, 더미 셀의 강유전체 캐패시터의 분극상태는 고정값, 예를 들어, 논리 “0”에 상응하는 값으로 항상 고정된다.
메모리셀(301)과 (302)는 공통 비트선(120)에 접속되고, 이들중 일단은 센스 증폭기(311)에 접속된다. 메모리 셀(341)과 (342)는 센스 증폭기(311)에 접속된 일단을 또한 가진 공통비트선(125)에 접속된다. 비슷한 방법으로, 메모리 셀(303)과 (304)은 공통비트선 (122)에 접속되는 반면, 메모리 셀(343)과 (344)은 공통비트선 (126)에 접속되고, 그들의 종단은 센스 증폭기(312)에 접속된다. 비트선(120)과 (125) 및 비트선(122)와 (126)은 개별적으로 상보적 쌍을 만든다.
또한 메모리 셀(301)과 (303)은 공통워드선(121)에 접속되고; 메모리 셀(302)과 (304)은 공토워드선(123)에 접속되고; 메모리 셀(341)과 (343)은 공통워드선(127)에 접속되고; 메모리 셀(342)와 (344)은 공통워드선(128)에 접속된다. 워드선(121)과 (127) 그리고 워드선 (123)과 (128)은 서로 근접한 것으로 고려된다. 게다가, 워드선의 방향으로 배열된 메모리 셀은 공통 구동선에 접속된다.
더욱, 더미 메모리 셀은 각 비트선에 접속된다. 더미 메모리 셀(351)과 (352)은 공통 더미 워드선(152)에 접속되고, 더미 메모리 셀(352)와 (354)은 공통 더미 워드선(151)에 접속된다. 메모리 셀이나 더미 메모리 셀이 워드선(또는 더미워드선)과 비트선의 교차부에 존재하면, 어떤 메모리 셀 또는 더미 메모리 셀도 근접한 상보적 비트선과 워드선 (또는 더미 워드선)의 교차부에 존재하지 않는다.
워드선(121) 또는 (123)이 선택되면, 더미 워드선(151)이 동시에 선택된다. 동일하게, 워드선(127) 또는 (128)이 선택되면, 더미 워드선(152)이 동시에 선택된다. 일정한 메모리 셀이 이렇게 선택되면, 그메모리 셀과 접속된 비트선에 상보적인 비트선에 접속된 더미 메모리 셀이 동시에 선택된다. 각 비트선에 대해, 비트선 용량이 거기에 등가적으로 잡속되어 있다. 이 비트선 용량은 통상 비트용량 보다 크다. 반면에 각 구동선에 대해, 구동선 용량이 거기에 등가적으로 접속되어 있다. 이 구동선 용량은 예를 들어, 비트용량의 것보다 충분히 낮은 수준으로 정해진다.
여기서 비트선 용량 및 구동선 용량은 교차하는 워드선이나 다른 비트선등과의 배선용량의 총합이다.
제5도는 메모리에 대한 기록동작 파형은 제6도에 관하여 기술된다.
초기에 워드선이 대기상태에 대응하여 오프이어서, 공통전극(305),(306),(307) 그리고 (308)이 플로우팅 상태에 있도록 하는 것을 가정해야 한다. 이때에, 모든 구동선은 접지전위에 있다. 결과적으로 어떤 전위도 그들의 분극 상태가 변화되지 않고 유지되도록 강유전체 캐패시터에 인가되지 않는다. 제5도에 도시된 메모리 셀(301)을 가정해야 한다. 논리 “0”에 대응하는 정보가 강유전체 캐패시터(112)에 기록될 때, 기록한 전압(Vo)이 시간(T1)에서 구동선(116)에 인가된다(제6도의 PL에서 표시되듯이). 이와 동시에, 다른 구동선에는 Vo/2 등의 전압이 인가된다(제6도의 PL′에서 표시되듯이). 이들 다른 구동선(PL′)은 Vo/2의 전압으로 미리 충전되고 부동 상태로 된다. 결과적으로, 시간(T1)에서 (T2)로의 주기동안, 모든 강유전체 캐패시터는, 히스테리시스 특성을 직사각형으로 제어하고 전계 레지스턴스의 값을 적당히 설정함으로써 그들의 상태가 변화하지 않도록 Vo/2보다 작거나 같은 전위가 공급된다. 비트선(120)은 일련의 동작동안 접지전위(제6도의 BL에서 표시되듯이)에서 고정된다. 다른 비트선은 시간(T2)때까지 Vo/2로 미리 충전되고 부동 상태(제6도의 BL′에서 표시되듯이)로 된다.
시간(T1)에서 PL(116)에는 Vo가 인가되고, PL′(117,118,119)에는 Vo/2가 인가된다. 이들은 강유전체 캐패시터(112,113,114,115)와 공통 전극(305)을 거쳐 회로적으로 접속하고 있다. 이 때, MOSFET(111)은 오프이기 때문에, 공통전극(305)과 BL(120) 또는 기판과는 접속되어 있지 않고, 작은 접합용량 밖에 존재하고 있지 않기 때문에, 대략 상기의 회로접속으로 전위가 결정된다. 즉, 캐패시터(112)과 캐패시터(113,114,115)의 병렬용량이 직렬로 접속된 부분에(PL 116의 Vo)-(PL′ 117,118,119의 Vo/2)=Vo/2가 인가된다.
시간(T2)에서 시간(T3)로의 기간동안, 전압(제6도의 WL에서 표시되듯이)은 MOSFET(111)을 턴온하기 위해 워드선(121)에 인가된다. MOSFET(111)이 ‘온’되면, 비트선(120)(BL)과 공통전극(305)의 전위는 동일하게 되기 때문에, 강유전체 캐패시터(112)의 상측전극에 하측전극에 대해 양의 전압을 인가하여 정보 “0”이 기록된다. 시간(T2)과 (T3) 사이의 주기동안, 메모리 셀(301)의 다른 강유전체 캐패시터의 상측과 하측 전극에 인가된 것은 플로우팅 전압(Vo/2)과 접지 전압이고, 이에 따라 상기 다른 강유전체 캐패시터의 상태는 변화되지 않는다. 반면에, 동일한 워드선(121)과 접속된 메모리 셀(303)에서, Vo/2 보다 작거나 같은 전위만을 같은 셀의 강유전체 캐패시터에 공급하기 위해 공통전극 (307)이 약 Vo/2에 있도록 비트선(122)은 Vo/2로 미리 충전된다. 워드선(WL)은 시간(T3)에서 턴오프되고, 모든 구동선(PL과 PL′) 전위는 시간(T4)에서 그들의 초기 접지전위를 회복한다. 더욱이, 다른 비트선(BL′)의 전위는 그들의 초기값으로 회복되어, 일련의 동작을 종결한다. 이에 수반하여, 정보 “1”이 기록될 때, 구동선(PL)과 비트선(BL)의 동작 파형이 상호 교환된다.
상기의 동작에 의해 선택되지 않고 남은 비트선과 구동선은 부동상태에서 적절히 충전되지만 본 발명에서 필수적이지는 않다. 다시 말해, 비트선 용량은 그들의 크기가 적당히 선택되면 미리 충전될 필요가 없다. 그러나, 보통의 구조에서, 비트선 용량은 비트 용량보다 훨씬 크다. 결과적으로 T2와 T3사이의 시간동안 전압(Vo)은 메모리 셀(303)의 강유전체 캐패시터(141)와 비트선 용량사이의 직렬 접속에 인가되는데 이는 구동선(116)(PL)의 전위가 Vo이고 비트선 용량의 다른 전극은 접지 전위이기 때문이다. 비트선 용량이 강유전체 캐패시터(141)의 비트 용량보다 훨씬 크기 때문에, 전압은 상태가 깨어지기 쉽도록 캐패시터(141)에 인가된다. 그러나, 예를 들어 상술된 바와 같이 Vo/2의 충전이 적절히 행해지면, 이 충전 전압은 분극상태가 깨지기 어렵도록 유지된다. 그래서, 미리 충전(precharge)을 적절히 이용하는 구동방법은 더욱 효과적인 방법이다. 일련의 동작은 미리 충전이 해제되기 전에 보통 완성됨에 주의해야 한다.
Vo/2의 미리 충전 전압은 상기 설명에 언급되지만 적절히 선택된 타이밍에 따라서 다른 전압으로 설정되거나 변화된다.
[실시예 2]
다음에, 판독동작의 실시예가 설명된다.
제7도는 판독파형을 보여주는데, 여기에서 모든 강유전체 캐패시터는 논리 “0”이나 “1”에 대응하는 분극 상태에서 고정된다. 제5도 메모리 셀 (301)의 강유전체 캐패시터(112)의 상태 판독이 고려된다.
이 실시예에서, 판독된 메모리 셀에 접속된 비트선과 상보적 비트선은 다른 비트선의 것과 다른 부동상태가 된다.
초기에, 시간(T1)까지, 구동선(116)(PL)과는 다른 모든 구동선(PL′)과 비트선(120)과 (125)와 다른 모든 비트선(BL′)이 Vo/2의 전위로 미리 충전되고, 부동상태가 된다.
다음에, 시간(T1)에서, 전압은 공통전극(305)과 비트선(120)을 접지에 그라운드시키도록 워드선(121)(WL)에 인가된다. 비트선 (120)과 (125)(BL)은 접지 전위로 미리 충전되어 구동상태로 고정된다.
시간(T2)에서, 전압(Vo)은 구동산(116)(PL)에 인가된다. 다음에, 전위(B1)이나 (B0)는 강유전체 캐패시터(112)의 분극상태에 따라서 비트선(120)(BL)에 나타난다. 전위(B1)와 (B0)는 각각 분극상태 “1”과 “0”에 대응한다.
상태 “0”에서 분극상태는 분극의 방향과 전압 적용방향이 동일하기 때문에 변하지 않는다. 이 경우에, 전계에 비례한 충전이나 분극값의 미소한 변화가 있다. 결과적으로, 비트선(120) 전위의 증가가 적도록 적은 충전량이 비트선(120)을 통하여 흐른다.
동시에, 상보적 비트선(125)에 저속된 더미셀(352)은 비슷하게 판독된다.
더미 셀의 분극상태는 상기와 같이 항상 “0”으로 설정되지 않는다. 더미 셀의 강유전체 캐패시터는 큰 용량을 가지기 때문에, 비트선(125)의 전위 증가는 비트선(120)이 “로우(low)”로 검출되도록 비트선(120)의 것보다 크다.
시간(T1)에서 워드선(121)에 전압이 인가되고, MOSFET(111)가 온이 된다. 이 시점에서는 BL(120,125)은 미리 접지전위로 되어 있다. PL′(117,118,119)은 Vo/2이므로, 이에 따라 BL에 전위가 생기는 경우는 거의 없으나, 필요하다면 BL(120,125)를 이퀄라이저(등전위화)하면 된다. 시간(T2)에서 PL(116)에 VoRK인가되면 공지의 동작원리에 따라 판독이 행하여 진다. 즉, 제1도에서 나타낸 분극특성에서, 112가 P0의 분극상태인 경우, PL(116)에 Vo가 인가되어전계(A)가 인가되면 분극치는 거의 변하지 않으므로 전하의 이동이 적어 BL(120)에는 전위(B0)가 생긴다. 한편, 112가 P1의 분극상태였을 경우, 전계(A)가 인가되면 분극상태는 반전하기 때문에 전하의 이동이 많다. 이 때문에 BL(120)에는 전위(B0)보다 높은 전위(B1)이 생기게된다. 또한, 112가 P1의 분극 상태였을 경우에는 판독에 의하여 분극반전이 생기게 되기 때문에, 공지의 구동법과 마찬가지로 시간(T0) 이후 재기록이 행하여 진다. 이 때 PL′(117,118,119)은 Vo/2이므로 강유전체 캐패시터(113,114,115)의 상태가 변화는 경우는 없다.
상태 “1”에서 분극의 방향과 전압적용의 방향은 서로 반대이다. 결과적으로 분극은 T2와 T3 사이의 시간동안 역전된다. 다시 말해, 본 실시예의 판독동작은 그것이 분극상태를 변화시킨다는 의미에서 부정적이다. 이때 분극값이 크게 변화되기 때문에, 비트선(120)의 전위가 크게 변하도록 많은 전하량이 비트선(120)을 통하여 흐른다. 상보적 비트선 (125)의 전위증가가 상술한 바와 같기 때문에, 비트선(120)의 전위 증가는 비트선 (120)에 나타난 전위가 “하이(high)”로 검출되도록 비트선(125)의 것보다 크다.
시간(T3)에서, 센스 증폭기(311)는 전압을 전위(B1)에 대해서는 전압(Vo)으로 전위(B0)에 대해서는 접지전위로 증폭하기 시작한다.
시간(T4)에서, 구동선(116)(PL)의 전위는 접지전위로 변한다. 다음에, 강유전체 캐패시터(112)가 상태 “1”에 있을 때, 상측 전극에 대한 양의 전위가 하측 전극에 인가되어, 초기 상태가 메모리 셀로 재기록 된다. 캐패시터(112)가 상태 “0”에 있을 때, 분극상태가 변화되지 않고 유지되도록 분극의 초기방향에 반대 방향으로 어떤 전계도 인가되지 않는다.
이후에, 워드선(121)(WL)은 시간(T5)에서 턴오프되고, 다른 전극은 초기 상태로 적당히 설정된다.
Vo/2이하의 전위는 일련의 동작동안 강유전체 캐패시터(112)와 다른 캐패시터에 인가되지 않기 때문에, 그들의 분극상태는 히스테리시스 특성을 제어하고 전계 레지스턴스의 값을 제어함으로써 같게 유지된다.
본 실시예에서, 비트선과 구동선에 미리 충전된 전압이나 이것에 대한 타이밍이 적절히 선택되기 때문에, 선택되지 않고 남은 강유전체 캐패시터에 인가된 전위는 감소되어 정보 래칭(latching)특성을 증가시킨다.
상기 실시예 1과 2에서 구동선은 워드선에 평행이다. 제8도는 제6도와 제7도에 관하여 기술된 동작을 달성하기 위해 메모리 셀 어레이를 제어하기 위한 주변회로를 나타낸다. 제8도는, 제5도에서 도시된 배열에 상응하는 메모리 셀 어레이(360)가 워드선 데코더와 구동장치(361)에 접속된 워드선을 구비하는 것을 나타낸다. 비슷한 방법으로, 센스 증폭기와 데코더(362)는 비트선에 접속된다. 그래서 센스 증폭기(362)는 제5도의 센스증폭기 (311)과 (312)와 결합된다. 워드선 데코더와 구동장치(361)와 센스 증폭기(362)는 워드선과 비트선에 적당한 신호를 인가하기 위해 워드선 데코더와 구동자치(361)와 센스증폭기(362)를 제어하는 각각의 신호를 발생시키는 제어장치(363)에 접속된다. 이 구조는 직사각형의 배열 때문에 종래의 메모리 셀 어레이에 일반적으로 동일하고 워드선 데코더와 구동장치(361)의 신호는 “X신호”로 언급되고 센스 증폭기(632)로부터 신호는 “Y신호”라고 불린다.
그러나 종래 장치와는 달리, 구동선 데코더와 구동장치(364)는 구동선의 각 그룹(예를 들어, 제5도의 구동선(116),(117),(118),(119)에 대응하는 그룹)에 제공된다. 일 구동선에 데코더와 구동장치(364)만이 간단화를 위해 제8도에 도시된다. 구동선 데코더와 구동장치(364)는 제어장치(363)에 접속되어, 적절한 구동신호가 구동선 데코더와 구동장치(364)에 접속된 구동선의 하나 이상을 선택하기 위해 구동선 데코더와 구동장치(364)에 보내진다. 구동선 데코더와 구동장치(364)는 대응 워드선이 선택될 때 작동되고, 제6도와 7도에 관하여 설명된 방법으로 선택된 메모리 셀의 구동선의 하나 이상을 구동시킨다.
제8도에서 도시된 구성에서, 구동선 데코더와 구동장치(364)는 메모리 셀 어레이(360)와 워드선 데코더와 구동장치(361)사이에 위치한다.
제9도는 구동선 데코더와 구동장치(364)가 워드선 데코더와 구동장치(361)로부터 메모리 셀 어레이(360)의 대향측에 위치하는 다른 구성을 보여준다. 더욱이, 제9도의 구성에서, 각 구동선 그룹의 개별 구동선은 다른 그룹의 대응 구동선에 접속되어, 구동선 데코더와 구동장치(364)는 각 구동선 그룹의 대응 멤버에 공동으로 접속된다.
[실시예 3]
본 실시예에서, 구동선은 종전의 실시예에서의 워드선 보다는 비트선에 평행으로 배열된다.
제10도는 결과구조를 보여주는 회로 접속 다이어그램이다. 본 실시예에서, 제5도와 같이, 4개의 메모리 셀만이 상보적 메모리 셀과 더미셀과 함게 설명된다. 메모리 셀은 제5도와 같이 셀당 4비트 즉, 4개의 강유전체 캐패시터와 일선택 트랜지스터가 제공되는 구조를 가지나 셀당 더 많은 비트가 제공된 구조를 가질 수 있다.
본 실시예에서 도시되듯이, 4비트 메모리 셀(701),(702),(703) 그리고 (704)은 워드선과 비트선과 관련하여 제5도의 것과 동일한 접속을 가진다. 그래서, 메모리 셀(701)과, (703) 및 (702)과, (704)은 각각 공통워드선(721)와 (723)에 접속된다. 메모리 셀(701)과 (702) 그리고 (703)과 (704)는 각각 공통비트선(715)와 (717)에 더욱 접속된다. 이들 비트선(715)와 (717)은 각각 센스증폭기 (709)와 (710)에 접속되는데, 이들은 차례로 비트선(715)와 (717)에 상보적인 비트선(716)과 (718)에 접속된다. 메모리셀은 워드선(721)과 (723) 및 비트선(716)과 (718)사이의 교차부에 있지 않고, 워드선(722)와 (724) 및 비트선(715)와 (717) 사이의 교차부에는 메모리 셀이 있지 않다. 워드선(722)와 (724) 그리고 비트선(716)과 (718)사이의 교차부에는 메모리 셀(705),(706),(707) 그리고 (708)이 있고, 이들 메모리 셀은 점선에 의해 구성되더라도 메모리 셀(701),(702),(703) 그리고 (704)의 것과 비슷한 회로 구조를 가지고, 구동선에 접속된다.
실선에 의해 구성되듯이 더미 셀(711),(712),(713) 그리고 (714)는 각각 비트선(715),(716),(717) 그리고 (718)에 접속된다.
더미 셀(711)과 (713)은 공통 워드선(719)에 접속되고 더미 셀(712)와 (714)는 공통워드 선(720)에 접속된다. 더미 셀(711),(712),(713) 그리고 (714)는 일체의 메모리 셀에 동일하고, 예를 들어 워드선에 접속된 게이트와 비트선에 접속된 소오스(또는 드레인) 전극을 가진 트랜지스터와 일 캐패시터로 구성된다. 실시예 1인 제5도의 구조와의 차이는 구동선(725),(726),(727) 및 (728)과, (729), (730), (731) 및 (732)가 비트선에 평행하고, 비트선에 평행한 메모리 셀(701)과 (702) 및 (703)과 (704)에 공동으로 접속된다는 것이다.
제11도는 구동선이 비트선에 평행인 본 실시예의 구조에 대한 기록 파형의 예를 보여준다: 시간(T1)까지 선택되지 않고 남겨진 강유전체 캐패시터의 구동선(PL′)의 전위는 예를 들어 Vo/3으로 설정된다. 다음에, 전위(Vo)는 시간(T1)에서 선택된 강유전체 캐패시터의 구동선(PL)에 인가된다. 시간(T1)과 시간(T2) 사이의 간격동안 2Vo/3 전위가 선택된 강유전체 캐패시터의 구동선과 공유된 다른 강유전체 캐패시터의 둘 이상의 직렬 접속에 인가되어, 약 Vo/3 만큼 낮은 전압이 선택되지 않고 남은 강유전체 캐패시터에 인가된다. 다음에, 시간(T2)에서 전압은 워드선(WL)에 인가된다. 비트선(BL)의 전위는 항상 이 동작동안 접지 전위로 정해진다. 결과적으로, 상태 “0”은 T2와 T3 사이의 시간 동안 선택된 강유전체 캐패시터의 기록된다. 더욱, 이 때에, 약Vo/3의 전압이 선택되지 않은 강유전체 캐패시터에 인가된다. 다음, 시간(T3)에서 워드선(WL)이 턴오프되고, 시간(T4) 및 시간(T4)이후에 구동선(PL과 PL′)이 각각 그들의 초기 상태로 돌아온다. 상태 “0”으로의 기록을 위해, 구동선(PL)과 비트선(BL)의 파형이 상호 교환된다.
제12도는 본 실시예의 구동선이 비트선에 평행인 구조의 판독파형의 예를 보여준다. 시간(T1)에서, 전위는 워드선(WL)에 인가된다. 다음에, 시간(T2)에서, 전위(Vo)가 선택된 강유전체 캐패시터의 구동선(PL)에 인가되고, 전위(Vo/3)가 선택되지 않은 강유전체 캐패시터의 구동선 (PL′)에 인가된다. 다음에, 전위(B1)(상태 “1”에서) 또는 B0 (상태 “0”에서)는 비트선(BL)의 분극상태에 따라서 나타난다. 시간 (T2)와 시간(T3) 사이에서, Vo/3 만큼의 낮은 전압이 선택되지 않은 강유전체 캐패시터에 인가된다. 시간(T3)에서, 센스증폭기는 전위 (B1)를 Vo로 이동하고 전위(B0)를 접지전위로 변경하기 시작한다.
이와 동시에, 2Vo/3 전압은 선택되지 않은 강유전체 캐패시터의 구동선 (PL′)에 인가된다. 결과적으로, Vo/3만큼 낮은 전위는 선택되지 않는 강유전체 캐패시터에 인가된다. 시간((T4)에서, 구동선(PL)은 재기록 동작이 시간(T4)과 시간(T5) 사이에서 수행되도록 접지 전위에 돌아온다. 다음에, 시간(T5)에서, 워드선(WL)은 턴오프되고, 시간(T6)에서 비트선(BL)과 구동선(PL′)은 초기 상태로 돌아온다. 예를 들면 Vo/3인 낮은 전압은 선택되지 않고 남은 강유전체 캐패시터에 일련의 판독과 기록 동작에 인가되기 때문에, 분극상태는 변할 것같지 않다. 더욱, 비트선과 구동선이 본 구조에서 평행이기 때문에, 비트선과 구동선의 전위를 동기하는 것이 쉽다.
제13도는 비트선과 구동선이 평행인 실시예에 대한 주변회로의 배열을 보여준다. 이 배열은, 메모리 셀 어레이(760)가 제어장치(763)에 차례로 접속된 워드선 데코더와 구동장치(761)와 센스증폭기(762)에 접속된 점에서 제9도의 것과 일반적으로 동일하다. 더욱이, 각 구동선 그룹에 각각 접속된 구동선 데코더와 구동장치(764)가 있다. 제13도의 배열과 제9도의 배열의 유일한 차이점은 제13도에서 도시된 배열에서, 구동선 데코더와 구동장치(764)는 메모리 셀 어레이(760)와 센스 증폭기(762)사이에 위치한다.
[실시예 4]
본 실시예에서, 구동선은 모두 팽행이지는 않고 워드선에도 평행하지 않다. 다시 말해, 약간의 구동선은 워드선 방향이나 비트선 방향에 평행하지 않게 위치한 메모리 셀 사이에 공유된다.
제14도는 본 실시예의 회로 접속 다이어그램이다. 제14도에서, 각 메모리 셀은 4비트의 메모리 용량을 가지고 직사각형 구조에 의해 보여진다.
비트선, 워드선 그리고 구동선은 개별 직선으로 표시되지만, 더미셀 센스 증폭기는 생략된다. 제14(a)도는 상기 논의된 실시예와 비슷한 방법으로 접속된 메모리 셀, 비트선 그리고 워드선만을 보여준다. 제14(b)도는 각 메모리 셀에 접속된 4개의 구동선을 보인다. 구동선이 후에 설명되는 것과 같이 축적된 형태로 형성되기 때문에, 그들은 도시되듯이 평행일 필요가 없다.
구동선의 접속을 명확히 하기 위해, 개별층에서 구동선과 메모리 셀은 제14(c),14(d),14(e) 그리고 14(f)도에서 분리되어 도시된다.
구동선의 축적순서는 단계를 고려하면서 그들의 형태를 용이하게 하고 와이어링 용량을 줄이기 위해 선택된다.
이러한 배열로, 전압(Vo)은 종전의 실시예와 달리 선택되지 않은 둘이나 셋이 직렬 접속된 강유전체 캐패시터에 인가되지 않는다. 다시 말해, 전압(Vo) 은 선택되지 않는 그 이상의 적렬 접속 강유전체 캐패시터에 인가된다. 결과적으로, 선택되지 않는 강유전체 캐패시터에 인가된 전압은 분극상태가 변화될 것같지 않도록 더욱 감소된다.
이렇게 설명된 배열에서, 판독동안 비트선에 나타난 전위는 더미셀에 접속된 상보적 비트선의 전위와 비교하여 결정된다. 예를 들어, 전위는 상보적 비트선에 기준전력원을 접속함으로써 비교된다. 더욱, 더미 셀은 적당히 설정된 상유전성으로 형성된다.
제9,10 그리고 13도를 참조하여 설명되듯이 메모리 어레이의 성분 구동은 메모리 셀 어레이의 주변의 전기회로에 의해 성취된다. 이들 주변회로는 기본적으로 종전기술의 것과 같다.
그래서, 이들 주변회로는 통상입력/출력 버퍼 뿐만 아니라 워드선 선택용 데코더, 비트선의 전위검출용 센스증폭기 그리고 비트선 선택용 Y-선택기에 의해 예시화 된다. 전위(Vo/2)의 설정, 미리 충전 그리고 부동은 종전 기술에서 알려진 것과 비슷한 방법에 의한다. 회로는 CMOS, BiCMOS 그리고 바이폴라 장치로 구성된다.
종전 기술과의 차이는 구동선중 특정하나를 선택하기 위한 하나이상의 선택기(구동선 데코더와 구동장치 364,764)가 있는 것이다. 일 특정 비트의 선택은 특정 개별 워드선, 비트선 그리고 구동선을 선택함으로써 수행된다. 결과적으로, 어드레스 신호는 데코더와 Y-선택기와 같이 구동선 선택기에 부분적으로 입력된다. 그래서, 구동선 데코더와 구동장치의 회로는 종래 데코더에 기본적으로 동일하나 일찍이 논의된 파형의 발생을 허용하기 위한 회로구조를 가진다.
구동선 데코더와 구동장치는 구동선이 워드선에 평행일 때, 데코더의 영역과 동일한 영역이나 데코더의 영역에 대하여 메모리 어레이의 대향측상의 영역에서 구성된다. 구동선 데코더와 구동장치가 데코더의 영역과 동일한 영역에 있을 때, 어드레스 신호 와이어링선을 배열하는 것이 쉽다. 더욱, 이런 경우에, 구동선과 워드선의 구동을 동기화하는 것이 쉽다. 데코더에 대하여 어레이의 대향측상의 영역에 있을 때, 소자와 접속 와이어링 선을 배열하는 것이 쉽다. 구동선이 비트선에 평행일 때, 구동선 데코더와 구동장치가 센스증폭기의 것과 동일한 영역이나 센스증폭기에 대하여 메모리 어레이의 대향측상의 영역에서 배열된다. 이 경우에, 구동선과 비트선의 구동을 동기화하는 것이 쉽다. 강유전체 캐패시터와 구동선이 후에 설명되듯이 바람직하게 축적되기 때문에, 메모리 셀에 대한 면적이 각 메모리 셀에 대한 와이어링이 증가되더라도 증가되지 않는다. 구동선을 구동선 데코더와 접속하기 위한 부분에서, 관통구멍은 반도체 기판위에 형성된 구동선 데코더와 구동장치의 전극과 개별 와이어링선을 접속하기 위해 적당히 배열될 필요가 있다.
[실시예 5]
제15도는 본 발명의 다른 실시예의 단면도이다.
제15도는 2개의 메모리 셀을 보여주는데, 이들의 각각은 4비트 메모리 용량을 제공하는 구조를 갖는다. 반도체 기판(1361)은 NMOSFET(1362)와 (1363)을 가져서 그위에 선택 트랜지스터를 형성한다. NMOSFET(1362)와 (1363)은 그들 사이에 공유되고 비트선(1365)에 접속된 소오스와 드레인 확산층(1364)을 갖는다.
본 실시예는 비트선 차폐구조를 갖는다.
NMOSFET(1362)와 (1363)은 워드선으로 작용하는 게이트전극 (1368)과 (1369)을 갖는다. NMOSFET(1362)와 (1363)의 다른 소오스나 드레인 확산층(1366)과 (1367)은 뒤이어 설명되듯이, 복수의 강유전체 캐패시터의 공통전극에 접속된다.
제15도의 오른쪽과 왼쪽 메모리셀이 동일한 구조를 가지기 때문에 오른쪽 메모리 셀만이 상세히 설명된다.
중간층막(1370)과 접촉구멍이 형성된 후, NMOSFET(1363)의 소오스나 드레인 전극(1367)에 접속된 전극(1372)이 형성된다. 전극(1372)은 강유전체 절연층(1373)에 의해 덮혀진다. 이 강유전체 절연층(1373)은 거기에 접촉구멍(1371)을 가지고, 전극(1374)와 (1376)이 그 위에 형성된다.
전극(1374)은 전극 (1372)에 접속되고, 전극(1376)은 구동선중 하나에 접속된다.
다음에, 강유전체 절연막(1377)이 형성된다. 이 강유전체 절연막(1377)은 거기에 접촉구멍(1375)을 가지고 전극(1378)과 (1383)이 그 위에 형성된다. 전극(1383)이 전극(1374)에 접속되고, 전극(1378)은 구동선중 하나에 접속된다. 비슷하게, 강유전체 절연막(1387)이 형성된다. 이 강유전체 절연막(1387)은 거기에 접촉구멍(1379)을 가지고 전극(1381)과 (1388)이 그위에 형성된다. 전극 (1381)은 전극(1383)에 접속되고, 전극(1388)은 구동선중 하나에 접속된다.
다음에, 강유전체 절연막(1389)이 형성된다. 이 강유전체 절연막(1389)은 거기에 접촉구멍(1382)을 가지고 전극(1384)과 (1391)이 그위에 형성된다. 전극(1391)은 전극(1381)에 접속되고, 전극 (1384)은 구동선중 하나에 접속된다. 더욱, 강유전체 절연필름(1392)이 형성된다. 이 강유전체 절연막(1392)은 거기에 접촉구멍(1393)을 가지고, 그위에 전극(1394)을 가진다. 이 전극(1394)은 전극(1391)에 접속된다.
마지막으로, 보호절연막(1386)이 형성된다.
그래서, 전극(1372),(1374),(1383),(1381),(1391) 그리고(1394)는 공통전극을 형성하기 위해 접속되고, 구동선(1376)은 강유전체 절연막(1373)과 (1377) 사이에 있도록 공통전극에 상대적으로 위치되어, 강유전체 캐패시터를 형성한다. 비슷하게, 구동선(378), 구동선(388) 그리고 구동선(384)은 각각 강유전체 절연막(1377)과 (1387)를, 강유전체 절연막(1387)과 (1389)를 그리고 강유전체 절연막 (1389)와 (1392)를 개별적으로 통해서 강유전체 캐패시터를 형성한다.
이들 강유전체 절연막은 설명되듯이, 보통 상유전성 절연막 예를 들어 SiO2으로 적층된다. 더욱, 플래너(planar) 단계가 적당히 삽입된다. 공통전극은 메모리 셀에 고유하고 서로에게 독립적이다. 그러나 구동선은 인접한 셀의 것에 접속됨에 주의해야 한다.
이런 구조로, 본 실시예에 따른 4비트의 일 메모리 셀은 종전기술의 1비트의 일 메모리 셀에 의해 점유된 것에 대응하는 면적에서 형성된다. 적층된 공통 전극과 구동선은 본 실시예의 직각 방향에서 형성되고 경사져 적층된다. 비트선 시일드 구조로 인해, 강유전체 캐패시터가 형성된 후 비트선을 빼기 위한 접촉을 형성할 필요성이 없어 강유전체 캐패시터의 면적이 증대된다.
[실시예 6]
제16도는 본 발명의 다른 실시예의 단면도이다.
제16도는 4비트 저장용 구조를 가진 일메모리 셀을 보여준다. 제15도의 실시예에 대해, 반도체기판(400)은 선택 트랜지스터를 제공하기 위해 그 위에 NMOSFET(401)을 가진다. 이 NMOSFET(401)는 이제 설명되듯이, 복수의 강유전체 캐패시터의 공통전극에 접속된 소오스/드레인 확산층 (402)을 가진다.
본 실시예에서, 절연막과 전극은 구동선 전극(403),(404),(405) 그리고 (406)을 형성하기 위해 순차적으로 적층된다. 이후에, 접촉구멍(418)은 절연막(410)과 구동선을 통해 형성된다.
다음에, 강유전체막은 등방성으로 배치되고, 강유전체 막(407)과 (408)을 형성하기 위해 이방성으로 에칭된다. 그래서, 강유전체 캐패시터는 구동선 전극(403),(404),(405) 그리고 (406)과 전극 (409)사이에 형성된다.
제17도는 본 실시예의 메모리 셀을 보여주는 평면도이다. 제16도는 제17도의 선 A-A′의 단면도이다.
소자 형성영역(417)은 선택 트랜지스터(416)의 워드선(415)으로 형성된다. 구동선 전극(414)와 절연막이 형성된 후, 접촉구멍(413)은 그 측면에 형성된 강유전체 막(411)을 가진다. 더욱, 전극(412)은 제11도의 것과 동일한 단면구조를 만들도록 형성된다. 구동선 전극(414)은 4층 전극을 갖도록 고려된다.
이렇게 설명된 강유전체 캐패시터는 일반적으로 상기 설명과 같이 직사각형 히스테리시스 특성을 갖는다. 그래서, 분극값이 일정 값보다 작거나 같은 전압으로 변하지 않는 것이 바람직하다. 결과적으로, 선택 되지 않은 강유전체의 분극상태는 오랜 시간동안 유지된다. 일정 값보다 작거나 같은 전압은 동작동안 선택되지 않은 강유전체 캐패시터에 인가된 것이고 판독과 기록전압(Vo)의 절반으로 예시화된다. 다시 말해, 강유전체 캐패시터의 전계 레지스턴스가 Vo 미만으로 정해진다. 결과적으로, 강유전체 캐패시터는 잔류분극이 전계 레지스턴스의 2/3 이하인 전계에 대해 변하지 않는 히스테리시스 특성을 갖는다.
동작동안 선택되지 않은 강유전체 캐패시터에 인가된 전압은 구동 방법이나 전압설정에 의해 감소될 때, 잔류분극값이 전계 레지스턴스의 2/3 이하인 전계에 대해 더 쉽게 변하도록 시스테리시스 특성을 갖는 강유전체 캐패시터를 사용하는 것이 가능하다.
[실시예 7]
제18도는 메모리 셀의 등가회로의 다른 실시예이다.
상기 멀티비트 강유전체 메모리에 대해, 사용된 트랜지스터가 비트선(421)에 접속된 소오스/드레인 전극과 워드선(420)에 접속된 게이트 전극을 갖는 MOSFET(419)에 의해 예시화된다. MOSFET(419)의 다른 소오스/드레인 전극은 강유전체 캐패시터(422),(423),(424) 그리고 (425)의 일 전극에 접속된다. 이 실시예에서, 강유전체 캐패시터(422),(423),(424) 그리고 (425)는 공통 구동선(432)에 접속된 그들의 다른 전극을 구비한다. 더욱, 강유전체 캐패시터(422),(423),(424) 그리고 (425)는 개별적으로 다른 전계 레지스턴스(Ec1),(Ec2),(Ec3) 그리고 (Ec4)를 구비한다. 이들 전계 레지스턴스는 Ec1<Ec2<Ec3<Ec4 이도록 선택된다.
본 실시예에서 네개의 강유전체 캐패시터가 있으나 전계 레지스턴스가 다르면 둘이상일 수 있다.
제19도는 제18도의 실시예의 메모리 셀의 기록 파형을 보여주는데, 여기에서 강유전체 캐패시터(422)(423), 그리고 (424)가 상태 “1”로 기록되는 반면 강유전체 캐패시터(425)는 상태 “0”으로 기록된다.
시간(T1)에서, 전압(Vo)은 구동선(432)(PL)에 인가된다. 전압(Vo)은 값(Ec4) 보다 큰 값으로 설정된다. 비트선(421)(BL)은 접지전위로 설정된다. 시간(T2)까지 선택되지 않은 메모리 셀의 비트선 (BL′)의 전위는 값(Vo)으로 설정된다.
다음에, 시간(T2)에서, 전압은 MOSFET(419)를 턴온하기 위해 워드선(420)(ML)에 인가된다. 이때에, 양의 전압(Vo)은 상측전극, 즉 선택된 메모리 셀의 강유전체 캐퍼시터의 구동선에 인가되어, 모든 메모리 셀의 강유전체 캐패시터는 상태 “0”으로 설정된다. 반면에, 이 때에, 구동선 전위(PL)와 비트선전위(BL′)이 동일하기 때문에 전압은 같은 워드선과 접속되지만 선택되지 않은 메모리 셀의 강유전체 캐패시터에 인가된다. 결과적으로, 이들 캐패시터는 그들의 상태를 유지한다.
다음. 시간(T3)에서, 선택되지 않은 메모리 셀의 구동선(432)(PL)과 비트선(BL′)은 접지전위로 동시에 설정된다. 이 때에, 전압은 선택된 메모리 셀의 강유전체 캐패시터와 선택되지 않은 메모리 셀의 강유전체 캐패시터에 인가되지 않는다.
다음에, 시간(T4)에서, 전압(V1)은 비트선(421)에 인가된다. 또한, 시간(T4)에서, 전압(V1)은 비트선(421)에 인가된다. 전압(V1)은 Ec3<V1<Ec4로 정해진다. 결과적으로 강유전체(422),(423) 그리고 (424)의 분극 상태는 “0”에서 “1”로 전환되는 반면, 강유전체 캐패시터 (425)는 변화되지 않고 남는다.
이후에, 시간(T5)에서, 워드선(420)(WL)이 턴오프된다. 시간(T6)에서, 비트선(421)(BL)이 턴오프되어, 기록 동작을 완성한다.
그래서, 강유전체 캐패시터(422),(423),(424)는 상태 “1”로 기록되고, 강유전체 캐패시터(425)는 상태 “0”으로 기록된다. 전압(V1)을 적당히 설정함으로써, 상태 “1”로 기록될 강유전체 캐패시터의 개수는 5개의 메모리 셀 상태를 만들도록 설정될 수 있다. 반면에, 구동선(435)(PL)과 비트선(421)(BL)의 동작파형이 전환되면, 모든 강유전체 캐패시터는 상태 “1”로 먼저 기록되고, 약간의 강유전체 캐패시터는 설정된 전압에 따라서 상태 “0”으로 기록된다. 이 경우에, 선택되지 않은 메모리 셀의 비트선(BL′)의 전위는 최소한 워드선이 온인 동안에 구동선의 것과 같은 파형이 주어진다. 그래서, 메모리 셀의 전개수는 3비트에 상응하는 정보가 저장된다.
제20도는 본 실시예의 메모리 셀에 대한 판독파형을 보여준다. 강유전체 캐패시터(422),(423) 그리고 (424)는 상태 “1”로 기록되는 반면 강유전체 캐패시터(425)는 상태 “0”으로 기록된다고 가정된다.
시간(T1)에서, 전압(Vo)은 구동선(435)(PL)에 인가된다. 전압 (Vo)은 값(Ec4)보다 크게 설정된다. 비트선(120)(BL)은 접지전위로 설정되고 나서 부동상태가 된다. 시간(T2)까지, 선택되지 않은 메모리 셀의 비트선(BL′)전위는 값(Vo)으로 설정된다.
다음에, 시간(T2)에서, 전압은 MOSFET(419)를 턴온하기 위해 워드선(420)(WL)에 인가된다. 결과적으로, 양의 전압(Vo)은 모든 강유전체가 상태 “0”으로 변경되도록 선택된 메모리셀의 강유전체 캐패시터에 인가된다. 이 때에, 비트선에 흐르는 전하량은 강유전체 캐패시터의 상태에 따라 다르다. 명확하게, 전하량은 분극상태가 변하지 않으며 작으나, 상태가 “1”에서 “0”에서 전환되면 더 커진다. 결과적으로, 전전하량은 4개의 강유전체 캐패시터의 상태에 따라 다르다. 그래서, 비트선에 만들어진 전위는 저장된 상태가 판정 되도록 강유전체 캐패시터의 상태에 따라 다르다. 이 때에, 저장된 상태는 상보적 비트선에 접속된 더미 메모리 셀의 전위와 기준전원과 비교하여 판정된다. 본 실시예에서 8개의 상태는 동일해야만 하나 종전기술의 것과 동일한 단일 센스증폭기가 결정되는 것은 어렵다.
본 실시예에서, 비트선(421)(BL)은 상태가 다른 레벨의 상보적 비트선 전위와 비교하여 구별되도록 7개의 센스증폭기에 접속된다. 다른 방법으로, 비트선(421)(BL)은 상태가 전위 결정을 위한 타이밍을 변경함으로써 설명되도록 세 개의 센스증폭기에 접속된다.
다음에, 시간(T3)에서, 재기록 전압(V1)은 상태 결정의 결과에 근거하여 비트선(421)(BL)에 인가된다. 전압(V1)은 Ec3<V1<Ec4의 범위 내에서 설정된다. 다음에, 시간(T4)에서, 선택되지 않은 메모리 셀의 구동선(432)(PL)과 비트선(BL′)의 전위는 동시에 접지전위로 설정된다. 결과적으로, 강유전체 캐패시터(422),(423) 그리고 (424)의 분극된 상태는 “0”에서 “1”로 전환되지만, 강유전체 캐패시터(425)는 변화하지 않고 남는다. 이후에, 워드선(420)(WL)은 시간(T5)에서 턴오프되고, 비트선(421)(BL)은 시간(T6)에서 턴오프되어 판독동작을 종결한다.
그래서, 메모리 셀의 상태가 검출되고, 강유전체 캐패시터(422),(423) 그리고 (424)가 상태 “1”로 재기록 되는 반면 강유전체 캐패시터(425)가 상태 “0”으로 재기록된다. 높은 전계 레지스턴스를 가진 강유전체 캐패시터(425)는 상태 “1”인 반면 낮은 전계 레지스턴스를 갖는 강유전체 캐패시터중 약간의 “0”으로 될 때, 판독동작은 구동선의 파형과 비트선을 적당히 설정하고 역전함으로써 수행된다.
[실시예 8]
종전의 실시예에서, 멀티비트 메모리 셀은 복수의 강유전체 캐패시터를 셀에 공급함으로써 얻어진다. 그러나, 그 강유전체 캐패시터가 복수의 상태를 갖도록 설계되면 단일 강유전체 캐패시터를 이용하는 것도 가능하다. 메모리 셀의 구조는 제3도에서 도시된 것과 동일하다.
제21도는 이러한 강유전체 메모리 셀의 히스테리시스 특성을 보여준다.
종전에 설명된 강유전체 캐패시터에서, 분극상태를 역전하는데 불충분한 전계가 인가되면, 초기 분극상태는 전계가 제거될 때 회복된다. 그러나 본 실시예에서, 초기분극 상태가 P1이고 전계 E2(완전한 분극의 역전을 야기하지 않는)가 인가되고 제거되면, 분극상태는 P1이 아니라 분극 P2로 돌아온다. 상태 P1과 P2의 차이는 판독동작이 수행될 때 전압의 차이에 의해 확인(판독)된다. 복수의 분극상태(P1, P2, P3, P3′, P2′ 그리고 P1′)를 제공함으로써, 그리고 인가된 전계를 적당히 선택함으로써, 복수의 분극상태는 확인되어 멀티비트 메모리가 얻어진다.
제21도에서 도시된 배열에서, 3비트 배열이 얻어진다.
본 실시예의 구동방법은 제16도 또는 제17도에서 예시된 것과 일반적으로 같다.
[실시예 9]
본 실시에에서, 전류소비를 줄이려하고 강유전체 캐패시터의 수명을 연장하려는 구조가 고려된다. 이것은 일메모리 셀에 등가하는 회로를 나타내는 제22도를 참조하여 설명된다. 본 실시예는 트랜지스터로서 MOSFET를 이용한다.
MOSFET(431)은 전극노드(426)(N)을 제공하기 위해 강유전체 캐패시터(428)와 상유전성 캐패시터(427)의 일전극에 접속된 소오스/드레인 전극을 구비한다. 강유전체 캐패시터(428)의 다른 전극은 구동선(429)에 접속된다. MOSFET(431)는 비트선(433)(BL)에 접속된 다른 소오스/드레인 전극과 워드선(432)(WL)과 접속된 게이트 전극을 구비한다. 보통 상유전성 캐패시터(427)의 다른 전극은 기준선(430)에 접속된다. 이 기준선(430)은 접지전위와 같은 고정전위에 있다.
제1도의 강유전체 메모리 셀과 비교하여, 본 실시예는 MOSFET(431)이 접속된 전극부(426)과 접속된 상유전성 캐패시터(427)의 일전극을 갖는다. 보통 상유전성 캐패시터(427)의 용량은 강유전체 캐패시터(428) 보다 더 작게, 예를 들어 약 1/9 정도로 충분히 작게 만들어지는 것이 바람직하다.
본 실시예의 메모리 셀의 판독 동작은 제23도를 참조하여 셜명된다. 보통 판독 방법이 분극상태를 역전하여도, 이 상태는 본 실시예의 판독동작 동안 역전되지 않는다.
무엇보다도 본 실시예에서, 전압(Vo)은 시간(T1)에서 구동선(429)(PL)에 인가된다. 전압(Vo) 인가될 때, 공통전극노드(426)(N)의 전압은 상유전성 캐패시터(427)의 커패시턴스와 강유전체 캐패시터(428)의 커패시턴스 사이의 전압분배에 따라서 그리고 강유전체 캐패시터(112)의 분극된 상태에 따라 값(B1)이나 (B0)를 취하게된다. 이들 값(B1)이나 (B0)은 전압(V1)보다 약간 크거나 작다. 상유전성 캐패시터의 용량이 강유전체 캐패시터(428)의 용량의 약 1/9이면, 강유전체 캐패시터(428)에 인가될 전압(Vo - B1) 또는 (Vo - B0)이 Vo의 약 1/10이도록 하는 전압(Vo)이 상유전성 캐패시터(427)에 인가된다.
그래서, 강유전체 캐패시터(428)에 인가된 전압은 그의 분극된 상태가 역전되지 않도록 매우 작은 값을 가진다.
전압(B1)이나 (B0)의 값은 강유전 캐패시터(428)의 히스테리시스 특성에 따라 결정된다. 분극상태가 “0”에 있으면, 전압적용의 방향과 분극의 방향은 분극값이 변하지 않거나 적은 양만큼 변하도록 동일하다.
결과적으로 비유전 상수는 전압분배에 의해 결정된 전극노드(426)의 전위를 B0로 강하하기 위해 용량이 감소되도록 비교적 적은 값을 취한다.
반면에, 분극상태가 “1”에 있을 때, 전압적용의 방향과 전극의 방향은 분극값이 변하도록 서로 반대이다. 결과적으로, 비유전 상수는 전압분배에 의해 결정된 전극노드(426)의 전위를 B1으로 상승하기 위해 용량이 증가되도록 큰 값을 취한다. 결과적으로, B1과 B0 사이의 중심값 (V1)은 강유전체 캐패시터(428)의 히스테리시스 특성에 의해 미리 결정된 것이다.
시간(T2)까지, 비트선(433)(BL)과 상보적 비트선을 포함한 다른 비트선은 전압(V1)으로 미리 충전되고 부동상태가 된다. 비트선(433)(BL)과 다른 상보적 비트선은 공지된 균일한 방법에 의해 같은 전위로 바람직하게 균일화된다.
시간(T2)에서, 전압은 MOSFET(431)을 턴온하여 공통전극노드(426)(N)와 비트선(433)(BL)을 접속하기 위하여 워드선(432)(WL)에 인가된다. 다음에, 전하의 변경 즉, 전하분배가 공통전극노드(426)(N)와 비트선(433)(BL)사이의 전위차에 의해 일어나서 공통전극노드 (426)(N)은 V1에 근접한 전위(B1′) 또는 (B0′)을 취하는 반면 비트선 (433)(BL)은 B1″ 또는 B0″을 취한다. 상보적 비트선과 워드선(432)(WL) 사이에 메모리 셀이 없기 때문에, 상보적 비트선의 전위는 B1“이나 B0”의 전위가 각각 “1”이나 “0”에서 있는 것으로 확인된다. “1”이나 “0”의 결정을 확실히 하기 위해, B1″이나 B0″의 전위는 상당한 접음 여유에 의해 적당히 설정된다. 시간(T3)에서, 센스증폭기는 전위(B1″)을 Vo으로 전위(B0″)를 접지 전위로 바꾸기 위해 작동된다.
시간(T3)와 시간(T4)사이의 강유전체 캐패시터(428)의 분극 상태는 처음에 “0”에 있으면, 전압(Vo)은 구동선(429)(PL)에 이간되는 반면 접지전위가 공통전극노드(426)(N)에 인가되어 초기 분극방향과 전계 방향은 상태의 변화가 발생되지 않도록 동일하다. 반면에, 강유전체 캐패시터(428)의 분극 상태는 초기에 “1”에 있으면 전압(Vo)은 구동선(429)(PL)과 비트선(433)(BL), 즉 공통전극노드(426)(N)에 인가되어서, 전계가 인가되지 않고 상태의 변화가 없다. 시간(T4)에서, 구동선의 전위는 접지전위로 그라운드된다.
그 다음에, 강유전체 캐패시터(428)의 분극 상태는 초기에 “0”에 있으면, 시간(T4)와 시간(T5)사이의 간격동안 접지전위가 구동선(429)(PL)과 비트선(433)(BL), 즉, 공통전극노드(426)(N)에 인가되어 전계가 변하지 않고 상태의 변화도 없다. 반면에, 강유전체 캐패시터(428)의 분극 상태가 초기에 “1”이면 접지전위가 구동선(429)(PL)에 인가되는 반면, 전압(Vo)은 비트선(433)(BL), 즉, 공통 전극 노드(426)(N)에 인가되어, 초기분극 방향과 전계방향이 재기록 동작에 수행하도록 동일하다. 이때에, 판독전압이 낮기 때문에, 분극값은 변화되지 않고 전류소비를 줄인다.
분극값의 큰 변화가 없기 때문에, 분극상태, 즉 유전체 캐패시터(428)의 결정사태는, 강유전체 캐패시터(428)가 품질이 저하되지 않아서 수명이 연장되도록 크게 변하지는 않는다.
다음에, 시간(T5)에서, 워드선(432)(WL)은 비트선을 초기상태로 되돌리기 위해 턴오프된다. 그래서, 전류소비는 판독동작과 강유전체 캐패시터의 수명동안 감소된다.
이 판독방법은 제22도의 본 실시예에 뿐만 아니라 본 발명의 다른 실시예에 따른 멀티비트 강유전체 메모리의 공통전극 노드에 상유전성 캐패시터를 부가함으로써 구성된 메모리 셀에도 인가된다. 상유전성 캐패시터는 상유전성 절연막 즉, SiO2, SiN, SiON 또는 공지된 DRAM에 대한 적층막으로 형성된다. 다른 방법으로, 상유전성 캐패시터는 반도체 기판과 반도체 기판중에 형성되고 공통전극노드(426)(N)에 접속된 MOSFET(432)의 소오스/드레인 전극사이에 pn 접합의 형태이다. 두 경우에서, 커패시턴스는 판독동작 동안 강유전체 캐패시터에 인가된 전압을 줄이고 판독을 위한 충분한 잡음 여유를 비트선에 공급하기 위해 적당히 설정되어야 한다.
[실시예 10]
제24도는 메모리 셀에서 센스증폭기까지의 다른실시예의 구조를 보여준다. 본 회로에서 사용된 동기 펄스의 파형은 제25도에서 도시된다.
제26도는 본 실시예에서 사용된 강유전체 캐패시터의 특성을 보여주는 다이어그램이다. 본 실시예는 메모리 셀과 더미 셀이 그때에 발생된 전하량 사이의 차이로 인한 전위차를 검출하기 위해 동시에 판독되는 방법을 일례로서 취한 것을 설명한다.
더미 셀의 상태는 항상 제26도에서 도시되듯이, 상태(D)에 고정된다.
선택된 메모리 셀의 상태는 상태(A)에 있다고 가정된다. 이 상태에서, 선택 트랜지스터는 구동선에 전위(a)를 인가하기 위해 펄스(φT)로 턴온 된다. 이때에, 제26도의 분극(m)에 상응하는 전하는 비트선(1)으로 흐르며 분극(n)에 상응하는 전하는 비트선(2)으로 흐른다. 제26도에서 보이듯이 m≫n이어서, 비트선(1)은 높은 전위를 가진다. 이 전위차는 센스증폭기에 의해 수신되고 증폭되면, 메모리 셀의 정보가 판독된다.
다음에, 재기록회로가 작동된다. 이와 동시에, 구동선의 전위가 “0”이 된다. 재기록회로는 높은 전위측을 더 높은 레벨(예를 들어, 거의 전원전위)로 상승하고 낮은 전위측을 더 낮은 레벨(예를 들어, 전위 0)로 강화하기 위한 일종의 래치회로이다. 이 때에, 메모리 셀의 강유전체 캐패시터는 선택 트랜지스터를 턴오프함으로써 상태(A)로 돌아갈 때까지 제26도의 상태(C)를 취한다. 그래서, 더미 셀과 비교해서, 강유전체 캐패시터의 상태를 확인하는 것이 가능해진다. 전압(A)이 인가될 때, 더미 셀에 대한 강유전체 캐패시터의 분극변화의 큰 차가 있으면, 강유전체 캐패시터는 상태(A)에 있다. 반면에, 변화가 작으면, 강유전체 캐패시터는 상태(D)에 있다. 전압(a)이 강유전체 캐패시터의 분극을 역전하는데 충분하지 않기 때문에, 초기 상태가 어떤것이든 그 전압의 제거는 강유전체 캐패시터가 초기상태로 돌아가도록 한다. 그래서, 본 실시예에서, 판독동작 동안, 강유전체 캐패시터의 분극상태가 역전될 필요가 없고, 초기상태가 재기록될 필요가 없다.
그래서, 판독동작에 의한 에너지 소비는, 점(A),(B),(F),(E),(D) 그리고 (C)에 의해 정의된 공지된 강유전에 메모리에 상응하는 영역보다 작은, 제26도에서 평행선으로 그어진 영역으로 표시되고 그 결과 에너지 소비가 감소된다. 그래서, 강유전체 물질의 노화를 방지 하는 동안 높은 속도로 판독동작을 수행하는 것이 가능하다.
더미셀은 본 실시예에서 사용되나 선택 트랜지스터가 미리 주어진 비트선 저위로 개방되면 사용될 필요가 없다.
상기 설명된 실시예의 구조를 가진 메모리 소자의 적용 범위가 이제 설명되듯이 세 종류의 랜덤 액세스 메모리(RAM)에 의해 예시된다.
첫 번째 적용은 강유전체 물질의 히스테리시스 특성을 이용하고 전기적 백업을 필요로 하지 않는 비휘발성 강유전체 RAM(FRAM)이다.
이 경우의 액세스 시간은 약 마이크로초이고 자기디스크나 광학디스크 같은 비휘발성 메모리의 액세스 시간(약 밀리초)의 1/1000이다. 더욱이, 단위면적당 기록밀도는 더큰 용량을 지닌 메모리가 제공되도록 자기디스크 또는 광학디스크와 같은 비휘발성 메모리의 것보다 우수하다. 반면에, 공지된 FRAMS의 비트 코스트(bit cost)는 자기 디스크 또는 광학디스크의 약 1000배 이지만, 본 발명은 그것이 큰 효과가 만족되도록 약 10배로 가능하게는 같은 레벨로 되도록 한다. 멀티비트메모리 셀이 채택되면, 효과는 증진된다. 더욱, 본 발명의 비휘발성 RAM(FRAM)은 동작속도, 저장용량 그리고 제조의 편리함에서 EEPROM 보다 우수하다.
두 번째 적용은 유전율이 히스테리시스 특성이 부족하여도 현저히 크다는 사실을 이용하는 다이나믹 RAM(DRAM)이다.
이 경우 휘발성 때문에, 정보 재생동작과 전기적 백업이 공지된 DRAM에서처럼 요구된다. 그러나, 트랜치(trench)구조와 같은 복잡한 구조가 일메모리 소자로 채택되지 않아도 미세한 구조가 공지된 DRAM의 것보다 에러 발생의 위험이 적은 큰 용량의 DRAM이 적당한 코스트에서 제공되는 효과가 주어지도록 쉽게 제조될 수 있다.
첫 번째와 두 번째 적용을 이용한 시스템이 실시예 11과 12를 이용하여 설명된다.
[실시예 11]
제27도는 본 발명에 따른 DRAM 또는 비휘발성 RAM의 구조를 보여주는 블록 다이어그램이다.
제27도에서, 실선의 사각블럭은 일선택 트랜지스터와 일 강유전체 캐패시터로 구성된 메모리 셀이나 더미 메모리 셀을 나타낸다. 워드선과 구동선은 제27도의 I/O신호블럭(제어장치(601))에서 지시된 입력신호에 의해 전위가 공급된다. 개별메모리 셀로부터 정보를 판독하기 위해, 실시예 10의 것과 동일한 동작을 수행하는 것은 충분하다.
그래서, 방사선에 크게 저항하는 DRAM이나 비휘발성 RAM을 제작하는 것이 가능하다.
[실시예 12]
제28도는 일 메모리 셀로 다수의 비트의 정보를 판독/기록 가능한 DRAM 또는 비휘발성 RAM의 구조의 일시시예를 보여주는 블록 다이어그램이다.
본 실시예는 4비트 구조이다. 제28도에서, 파선에 의해 보여진 직각사각형의 블록은 일 선택 트랜지스터와 4개의 강유전체 캐패시터로 구성된 멀티비트 메모리 셀이나 더미메모리 셀을 나타낸다. 전위는 제28도의 I/O블럭 (제어장치(602))에 의해 나타낸 입력신호에 의해 워드선과 플레이트선에 인가된다.
개별 메모리 셀로부터 정보를 판독하는 동작은 실시예 1,2,3 또는 10의 것과 동일하다.
그래서, 방사선에 크게 저항하는 DRAM 또는 비휘발성 RAM 또는 큰 용량을 제작하는 것이 가능하다.
[실시예 13]
RAM의 제3 배열은 DRAM 보다 큰 용량을 가지지 않으나 메모리 재생기능을 필요로 하지 않는 정전 RAM(SRAM)이고, 높은 속도로 동작할 수 있다. 이 경우에, 또한, DRAM과 관련하여 상기 설명되듯이 높은 신뢰성, 큰 용량 그리고 공지된 SPAM의 것보다 적은 코스트가 동시에 달성되는 효과가 얻어진다.
제29도는 일 메모리 셀로 다수의 비트 정보를 판독/기록 가능한 SPAM 구조의 일실시예를 보여주는 블록 다이어그램이다.
본 실시예는 4비트 구조에 의해 예시된다.
제29도는 CMOS형의 SRAM 등의 4종류의 메모리를 보여준다. 4식 메모리와 다른 것들은 강유전체 캐패시터(Cn)와 구동선(PLn)을 변화함으로써 대응될 수 있다.
nMOS형의 장치는 CMOS구조와는 다른 것이라도 CMOS구조가 적은 전력소비 때문에 바람직하다.
[실시예 14]
상기 실시예는 강유전체 캐패시터와 결합된 메모리 장치의 구조를 모두 논의했다. 그러나, 일찍이 언급했듯이, 본 발명은 강유전체 캐패시터 그 자체 구조의 개선을 또한 시도하고, 이 실시예를 지금 설명한다.
제30도는 강유전체 캐패시터(500)에서 강유전체 결정(501)의 자발적인 분극에 평행한 방향(또는 역방향)의 결정축(502)을 보인다.
상기 강유전체 캐패시터(500)는 예로써, 제4도에서 보인 것과 같이 강유전체 캐패시터(112) 내지 (115) 어느것과도 대응되고, 구동선과 접속된 일전극과 MOSFET의 드레인에 접속된 다른 전극을 구비한다.
강유전체 결정(501)의 잔류분극의 순 크기(net magnitude)는 인가된 전계 벡터에 결정축(502)의 투영(projection)의 합으로 결정된다. 따라서, 상기 결정축(502)이 따로따로일 때, 순잔류분극은 작아진다. 저장된 정보의 신뢰성을 증대하기 위해, 캐패시터(500)의 영역이 유지되는 것이 필요하다.
극 전환에 관여하는 분극자의 수가 작기 때문에, 이 전환은 약한 전장에서 발생한다. 따라서, 상기 강유전체 캐패시터(500)은 히스테리시스 특성을 깨끗하게 나타내지 못하고, 방해하는 경향이 있다. 더욱이, 만약 이러한 강유전체 캐패시터(500)가 잔류분극을 이용한 비휘발성 메모리 요소로서 사용되면, 메모리 에러가 발생하기 쉽다.
따라서, 본 실시예에서, 결정축(502)방향과 인가된 전계 사이의 각도(θ)가 5。 보다 크지 않은 강유전체(501) 부분이 상기 캐패시터 (500)을 구성하는 강유전체 결정(501)의 전체의 80%를 차지한다. 결과적으로, 상기 순 잔류분극은 그 경우의 1.8배로 증대되고 여기에서 상기 결정축(502)은 제21도에서 보였듯이 완전히 각각이고, 그것에 의해 전계 저항이 증가한다.
결과적으로, 상기 히스테리시스 특성은 제32도에서 보이듯이 더욱 정확하게 얻어진다. 메모리 에러를 줄이는 반면에 정보저장의 신뢰성은 증진된다. 더욱이, 동일한 잔류분극을 달성하기 위하여 메모리 소자의 크기가 감소될 수 있는 효과를 주기 위해 캐패시터의 면적은 각각의 결정축을 가진 캐패시터의 것의 60%이다. 부수적으로, 캐패시터(500)의 일전극은 본 발명의 드레인과 접속되어 있으나 소오스 전극과 접속될 수도 있다.
만약 캐패시터(500)가 강유전체물질로 만들어지면, 상기 유전율은 공지된 유전체물질(예를 들어, SiO2또는 Ta2O)보다 훨씬 크다.
결과적으로, 캐패시터(500)에 저장된 전하는 전극의 표면면적을 줄이기 위해 증가될 수 있는 효과가 있다. 따라서, 이 효과는 사용된 강유전체 결정이 BaTiO3로 설명될 것이다.
BaTiO3의 비유전율은 실내온도에서 약 수천이고, SiO2의 유전율(즉, 4.6)보다는 약 천배 크고, Ta2O5의 유전율(즉, 12)보다는 약 천배 이상 크다. 결과적으로, 상기 전극의 표면면적은 1/100에서 1/000 까지 줄일 수 있다.
사용된 유전물질이 SiO2일 때, 사용된 면적은 상기 캐패시터가 좋은 메모리 소자에 대해서 더 작아진다. 소프트 에러를 제거하기에 충분한 전하로 캐패시터를 채우기 위해, 상기 구조는 절연막을 경유하여 상기 MOSFET의 게이트 전극위에 캐패시터를 형성하여 3차원으로 만든다.
다른 실현성은 트랜치 구조를 이용하는 것인데, 여기에서 상기 캐패시터는 상기 소오스 또는 드레인 전극에 근접한 깊은 트랜치를 형성하여 구성된다. 이러한 장치는 캐패시터의 상기 전극의 표면 면적과 캐패시터에 저장된 전하를 증대시키기 위해 필요하다.
다른 선택은 SiO2보다 높은 비유전율을 가진 Ta2O5를 쓰는 것이다. 이러한 선택이 이용된 후에라도, 전체 메모리소자의 평면 면적에 대한 캐패시터의 비율이 50%를 초과하고, 제조공정이 복잡한 어려움이 있다.
이에 반해서, 본 발명에서와 같이 BaTiO3와 같은 강유전체 물질의 캐패시터 제조로 히스테리시스를 보이지 않고, 전극표면은 이것의 대단히 높은 유전율로 확실히 감소되어서 충분한 전하가 트랜치 구조와 같은 복잡한 구조의 사용없이 충전될 수 있다. 이와 같이, 상기 제조공정을 용이하게 하는 이점이 있다. 더욱이, 상기 캐패시터의 전극 면적이 메모리 소자의 전체 평면면적에 대한 비율은 30% 또는 그 이하로 낮아도 충분하며, 이것은 메모리 소자의 좋은 구조의 달성을 위해 중요한 잇점이 된다.
[실시예 15]
다음, 상기 최적 조건 결정과 강유전체 물질의 분극구조가 설명된다.
제33도는 다수 결정상태의 강유전체 물질(510)의 결정면을 보이는 다이어그램이다. 상기 강유전체 물질(510)은 본 발명에서 이것의 결정면(512)을 상기 결정축(502)과 평행 방향으로 잡았다.
상기 결정면(512)과 상기 결정축(402)이 제34도에서 보이듯이 상기 강유전체 물질(510)의 하측에서 상측면까지 평행상태가 아니면, 상기 결정면(512)에서 분극이 발생한다. 강유전체 물질(510)에서 기록된 정보기록을 재기록 하기 위해, 여기에 상기 강유전물질(510)의 상기 순분극의 전환을 위해 전계를 적용한다.
그러나, 만약, 상기 강유전 물질(510)이 여러번 재기록되면, 결정면(512)에 압력이 집중되어 그것에 의해 강유전체 물질(510)의 수명이 단축된다. 더 심각한 문제는 순잔류 분극의 감소와 상기 히스테리시스 특성의 저하이다.
이와반대로, 만약, 강유전체 물질(510)의 결정면이 본 실시예에서와 같이 결정축(502)과 평행이면, 상기 결정면(512)에서 분극이 발생하지 않아 상기 결정면(512)에 압력의 집중이 감소된다. 이것은 강유전체 막의 수명을 연장한다. 분극측의 방향이 이 방법으로 정의되기 때문에 더 순잔류분극은 우수한 히스테리시스 특성을 주기에 충분히 높아질 수 있다.
[실시예 16]
앞의 실시예에 추가하여, 상기 강유전체 물질(510)의 상기 결정면 (512)의 제35도에서 보이듯이 전계의 적용방향과 평행이다. 그러면, 상기 압력의 집중이 감소되고 상기 히스테리시스 특성이 증대된다.
상기 결정면(512)과 상기 전계 적용의 방향이 평행으로 되기 위하여, 다결정의 마이크로 단일 결정형 영역(511)은 스퍼티링 또는 진공석출 방법과 부가적으로 형성된 막을 열에 달굼으로써 분극축과 평행인 결정축(512)의 방향으로 일 전극에서 다른 전극으로 원추형 성장되는 것이 좋다.
[실시예 17]
강유전체 막이 비결정질이고, 결정축만이 본 발명에서 상기 분극과 같은 방향으로 연결되었을 때, 만약 다른 축이 긴 거리를 유지하지 않고 완전히 따로 따로 이더라도 다결정 강유전체 막의 상기 실시예의 것과 유사한 구조로 만듬으로써 유사한 효과를 얻을 수 있다.
[실시예 18]
비록 상기 강유전체가 단일 결정으로 만들어진다 할지라도, 자발적 분극의 방향은 분극된 구조를 가지는 것으로 공지된다. 캐패시터를 만들기 위해 사용될 강유전체 물질은 바람직하게 높은 분극 전환율을 가지고, 반도체 물질(특히 Si)과 그 물질의 불순물분포에 악영향을 미치지 않아야 한다.
특히 적당한 것은 무기의 강유전체 물질이 변위 또는 무변위의 위상 변화를 위한 희티탄석 형태의 결정구조를 갖는 것이다. 강유전성을 나타낼 때, 상기 강유전체 물질은 다른 결정축에서 보다 쌍을 이룬 결정축에서 더 약간 변형된 결정축을 가진 입방형을 갖는다. 제36a와 제36b에서 보이듯이 이러한 경우에 강유전체 영역은 분극축이 90°의 각도(예를들면, 90° 범위의 구조) 또는 180° 각도(예를 들면, 180° 범위의 구조)에 되도록 한다. 만약 전계가 외부에서 상기 강유전체 물질(520)로 적용되면 접촉영역(525)은 전계에 근접한 방향을 갖는 분극(위쪽으로 간주한다)을 연장하도록 이동한다. 상기 인가된 전계가 전계저항과 같으면, 상측과 하측영역은 같은 면적을 가져서 순분극은 0이다. 만약 전계가 더 인가된다면, 상측영역은 모든 영역이 상측방향을 향할때까지 증가한다. 이 경우에, 분극축과 인가된 전계는 다결정의 강유전체 물질을 사용하여 본 실시예에서 설명한 것과 비슷한 논리로 같은 방향이 바람직하다. 따라서, 본 실시예에서, 경계지역(525)과 인가된 전계사이에 각도가 0° (또는 180°)가 되도록 설정된다. 결과적으로, 분극축(521)이 전계와 평행방향(또는 역평행방향)으로 향하여 순 잔류분극을 증대시키고, 우수한 히스테리시스 특성을 제공한다. 경계지역과 인가된 전계사이의 각도는 45°가 되어야 한다.
본 실시예는 우수한 히스테리시스 특성을 달성하는 방법을 설명했다.
히스테리시스가 나타날 때, 높은 비등방성 결정축은 상기 유전체 인자에서 나타난다. 즉, 유전체인자는 분극측과 수직축 사이에서 매우 다르다.
[실시예 19]
히스테리시스 특성을 이용하지 않는 DRAM에 대해 유전체 인자는등방성이 바람직하다. 따라서, 이 경우에, 상기 DRAM은 자발적인 분극이 일정하지 않은 강유전체 물질로 만들어져야 한다. 즉, 상기 DRAM은 완전 무배향의 비결정질 강유전체 막으로 만드는 것이 바람직하다.
[실시예 20]
다음에, 캐패시터의 유전물질이 강유전체 물질과 상유전 물질의 적층으로 만들어진 강유전체 캐패시터의 상기 구조를 설명한다. 제37도는 이러한 캐패시터(530)의 일부분을 보인다. 상유전 물질(532),(533)은 전극(534),(535)과 상기 강유전체 막(531)사이에 화학적 반작용을 막고, 상기 강유전체 막(531)의 전류 누출을 억압하고, 상기 전극(534)와 (535)사이의 부착을 증진하고, MOSFET 위에 영영향도 미치지 않게하고, 더운 온도에 기인한 어떠한 역영향도 방지하기 위해서 상기 강유 전체 물질(531)과 전극(534)과 (535)사이에서 절연막으로 형성되는 것이 바람직하다.
본 실시예에서 상기 강유전체물질(532)은 좋은 예가 되는 BaTiO3를 사용하고, 상기 상유전 물질(532)와 (533)은 좋은 예가 되는 실리콘 산(SiO)을 사용한다. SiO의 막 (532)와 (533)은 상기 BaTiO3막 (531)의 상기 비유전율로부터 결정된다. BaTiO3에 대해, 예를 들어 비유전율은 상기 제조방법에 의존하여 약 6,000 이다. SiO가 약 5의 비유전율을 가지기 때문에, BaTiO3막 (531)에서 SiO막(532와 533)으로의 전계보다 10배 높게 전계를 인가시키기 위하여 SiO막 (532와 533)은 BaTiO3막 (531)의 1/100두께를 갖는다. 더 명확하게, BaTiO3막 (531)이 0.1㎛의 두께를 가지면 상기 SiO막 (532와 533)은 0.8nm가 바람직하다.
다음은, 적당한 제조방법을 설명한다. 첫째, 하측전극(534)는 스퍼터링 방법으로 형성되고, 예를 들면, SiO막(532)은 예를 들면, 화학적 기상성장 방법(CVD)로 형성된다. 이 경우, 기판의 온도는 높은 물질의 SiO막을 형성하도록 한다. 다음으로, BaTiO3막 (531)은 예를 들어 스퍼터링 방법으로 형성된다. SiO막(533)은 필름(531)위에 형성된다. 만약, 이 시간에, 수소를 포함한 환원대기중에 고온이 있으면, 산소는 BaTiO3막 (531)에서 나가 강유전체 물질과 같은 성질을 저하시킨다. 더욱이, 유전인자가 스스로 감소하기 때문에, 기판온도는 상측 SiO막(533)을 형성하는 동안에 부수적으로 올라가지 않는다. 본 실시예에서, 마이크로파 플라즈마 CVD 방법은 높은 품질의 SiO막이 낮은 온도에서 형성되기 위해 쓰인다. 다음으로, 상측 전극(535)은 불필요한 지역을 제거하기 위해 스퍼터링 방법으로 형성된다. 그후에, 필요한 공정이 수행된다.
이 방법으로, 상유전막과 강유전체막이 적층되는 캐패시터(500)의 형성이 가능하다. 상유전 막과 강유전체 막의 적층 이익은 BaTiO3막 에 인가된 전계의 제어용량이다. 특히, 이 BaTiO3막의 두께는 메모리 소자의 크기를 고려하여 0.1㎛ 이하로 요구된다. 그러나, 전압이 몇 볼트로 인가되면, 전계는 절연파괴의 위험과 함께 몇백 KV/cm까지 높아질 수 있다. 그와는 반대로, 본 실시예에서 강유전체막에 인가된 전계는 상기 강유전체막이 상기 강유전체 필름을 상유전 막 사이에 끼워넣어 제어할 수 있게 인가되었다. 결과적으로, 여기에 절연파괴를 야기할 가능성은 없다.
더욱이, 인가된 전계의 크기가 전계저항보다 작을 수 있다. 본 실시예에서, 예를 들면, SiO막(532와 533)의 두께는 2nm 또는 그 이하여서, 상기 전계의 크기는 약 몇 KV/cm로 BaTiO3막 (531)에 인가된다.
본 실시예는 상유전 막을 SiO로 만드는 경우를 설명했지만, 이것은 유사한 효과로 질화실리콘(SiN)으로 대신할 수 있다.
[실시예 21]
다음에 상유전체 박막의 구성에 대하여 기술한다.
강유전체 박막은 일반적으로 BaTiO나 그의 치환체, Pb(TixZr1-x)O3와 같은 물질로 만들어진다. 특히 Pb(TixZr1-x)O3가 높은 큐리(curie)점과 높은 잔류분극을 갖기 때문에 본 발명에서 사용되는 강유전체 캐패시터로 사용되어진다. 더구나, 우수한 유전특성을 갖는 강유전체 박막은 PbTiO3- PbZrO3에 (A1/2, A1/2)TiO3, Pb(B1/3, B2/3)O3, Pb(B1/2, B1/2)O3, Pb(B1/2, B1/2)O3및 Pb(B1/4, B3/4)O3를 첨가한 3원 시스템으로 형성할 수가 있다. 여기에서 상기 언급한 복합화합물로 A1+: Li, Na, K이나 Ag; A3+: Bi, La, Ce이나 Nd; B1+: Li이나 Cu; B2+: Mg, Ni, Zn, Mn, Co. Sn, Fe, Cd이나 Cu; B3+: Mn, Sb, Al, Yb, In, Fe, Co, Sc, Y나 Sn; B5+: Nb, Sn, Ta이나 Bi; 및 B6+: W, Te나 Re를 이용할 수가 있다. 이들에서 PbTiO3-PbZrO3-Pb(Mg1/3, Nb2/3)O3의 3성분계 박막은 우수한 유전특성을 나타낸다. 더구나 Pb(TixZr1-x)O3에 수 mol%의 La2O3, Nd2O3, Nb2O5, Ta2O3, Bi2O3또는 WO3를 첨가함으로써 메모리소자에 특히 중요한 영역벽의 이동이 용이하게 된다. 따라서 메모리 소자의 기록과 소거과정에서 분극으로 인해 야기되는 내부변형을 노화를 줄이도록 분산할 수가 있다.
상기 강유전체 박막은
(i) 마그네트론(magnetron) 스퍼터링이나 이온빔(ion beam) 스퍼터링과 같은 스퍼터링 법.
(ii) 진공 CVD, 고주파 플라즈마 CVD, 마이크로파 플라즈마 CVD와 같은 CVD 법.
(iii) 솔-겔(sol-gel)법(즉, Pb나 Ti가 첨가된 유기화합물이나 알키레이트가 유기용제에 혼합되고, 그 혼합물이 기판에 얇게 분포시킨 다음 광조사나 열처리하여 막을 형성하는 방법)등으로 형성할 수가 있다.
강유전체 물질이 상기 언급한 바와 같이 산화물이기 때문에, 박막을 형성하는 시점에서 산소의 상태가 극히 중요하다. 따라서, 들뜬상태의 산소레디칼이나 산소이온을, 고밀도로 형성하기 위한 ECR(Electron Cyclotron Resonance)마이크로파 플라즈마 스퍼터링법이나 고주파 마그네트론 스퍼터링법으로 결정축이 배열된 벽을 갖는 강유전성 다결정 박막을 형성할 수가 있다.
이들 스퍼터링법중의 하나로 막을 형성할 때에 온도는 450℃이하가 바람직하다. 고온에서의 Pb나 O의 부착계수는 화학량론비 상쇄로 저감된다. 확산층이 상기 언급한 바와 같이 전극으로 형성될 때, 상유전체 박막을 하층에 형성한 방법은 Si표면의 산화가 우수한 절연내압을 갖는 SiO2막을 형성하도록 스퍼터링중에 플라즈마에서 산소로 조성할 수 있기 때문에, 상기 언급한 마그네트론 스퍼터링이나 ECR 마이크로파 플라즈 스퍼터링법으로 하는게 유리하다. 강유전체 박막과 상유전체 박막 사이의 접촉면에서 확산되는 이러한 SiO2막은 안정된 절연내압을 가지며 유전특성이 우수하다.
솔-겔법을 이용하게 되면, MOSFET의 소오스/드레인 전극의 접촉점의 측벽에 우수한 피복도를 갖는 강유전체 박막을 형성할 수가 있다.
강유전체 박막은
I) 0.1~0.01 mol/ℓ의 농도를 갖는 알콜과 같은 유기용매액으로 하기 위하여 Pb(OR1)2, Ti(OR2)3및 Zn(OR3)4(여기에서 R1, R2, R3는 C3H7과 C4H9를 포함하는 알킬그룹을 나타냄)로 배합된 금속알코사이드를 소정비율로 혼합하고,
ii) 그 액체의 살포와 건조를 반복하고,
iii) 전기로에서 액체에 열을 가함으로써 형성할 수가 있다.
액체의 건조시에, 대략 150℃의 O2의 주변온도에서 자외선을 조사하여 우수한 절연내압을 갖는 강유전체 박막을 형성할 수가 있다. 알코사이드의 반응이 자외선에의해 촉진되고 오존이 부분적으로 발생하기 때문에, 강유전체 박막의 산소 결핍의 생성이 부분적으로 적게된다. 이러한 막은 600~800℃의 산소공기중에서 열이 가해져도 된다. 이러한 열가함에 의하여 상기 언급한 Si 확산층의 경계면에 산화막이 형성됨으로써 상유전체 물질과 강유전체 박막으로 구성되어 안정된 경계면을 갖는 적층막을 형성할 수가 있다.
[실시예 22]
다음에 단일 메모리소자의 구조예를 제38도를 참조하여 설명한다.
이 실시예에서 캐패시터는 MOSFET의 상기 드레인 영역에 형성된다.
이러한 캐패시터의 형성방법은 하기에 상세히 기술한다. 먼저, Si 기판(540)에 소오스 영역(541)과 드레인 영역(542)이 형성된다. 그런 뒤 게이트 산화막과 게이트전극(543)이 형성되고 절연막(548)으로 덮혀진다.
소오스영역(541)에 인접한 절연막(548)에서 접촉홀이 개방되고, 소오스전극(544)이 형성된 다음 다시 절연막(548)이 덮혀진다.
다음에, 드레인측에 접촉홀이 형성되고, 전극(545)이 형성된다.
강유전체물질은 그위에 성장되어 전극(547)으로 형성됨으로써 캐패시터로 형성된다. 이 캐패시터는 다시 절연막(548)으로 덮혀진다.
이러한 구성에 의하여, 캐패시터로 강유전체물질을 사용하는 메모리소자는 통상의 메모리소자 제조방법에 의해 쉽게 제조된다.
집적도를 개선하기 위하여, 두 메모리소자 사이에 소오스영역(541)이 바람직하게 공유된다. 이 경우에 있어서 소오스 전극(544)은 좌우대칭의 구조로 된다. 또한 전극(546)의 위 뿐만아니라 드레인 영역(542)의 바로위에 강유전체 물질(547)를 형성할 수가 있다. 본 실시예에서 캐패시터가 드레인 위에 형성되어 있지만 소오스측에 형성해도 된다.
[실시예 23]
상기 기술한 실시예에서 언급한 바와 같이 메모리 소자를 이용하는 시스템에 대해 기술한다.
제39도는 캐시 메모리로서 캐피지된 본 발명에 따른 FRAM, DRAM 및 SRAM을 갖는 논리소자(즉, 마이크로컴퓨터)를 보여준다. 본 발명에서와 같은 메모리소자가 패키지된 캐시메모리로 사용되면, 용량이 커지므로 전력소비를 감소시킬 수 있다. 따라서 소비전력이 적고 고도의 기능을 갖는 논리소자로 구성할 수가 있다는 이점이 있다.
또다른 효과는 소프트에러에 탄력적인 마이크로컴퓨터를 얻을 수 있다는 것이다.
[실시예 24]
본 발명의 FRAM, DRAM 및 SRAM이 제40도에서 보여주는 바와 같이 반도체 디스크로 사용되면, 상기 언급한 바와 같이 알맞는 비용과 대용량의 고체기록매체로 사용할 수가 있다. FRAM을 사용하게 되면 비휘발성 소자이기 때문에 정전시에 인터럽션이 필요치 않고, 따라서 기억된 내용을 다른 비휘발성 메모리매체(자기디스크나 자기테이프)에 복사해 둘 필요가 없다. 또한 부분이동이 되지 않기 때문에 충격저항이 개선되고 전력소모가 적다.
더구나 소프트에러에 강한 반도체 디스크를 얻을 수 있다는 또다른 이점이 있다.
[실시예 25]
제41도에서 보여주는 바와 같이, 강유전체 재료를 이용하는 FRAM과 SRAM은 반도체 디스크에 뿐아니라 메모리카드에도 응용할 수 있다. FRAM을 이용하는 카드(즉, FRAM 카드)는 공지의 메모리카드와 달리 이 카드에 캐피지된 어떤 메모리홀딩 셀도 필요로 하지 않는다. 따라서, FRAM카드는 플로피디스크로 사용할 수가 있고, 또한 종래의 플로피디스크보다 억세스 속도가 빠르고 대용량이라는 이점을 갖는다.
그러므로 FRAM 및 SRAM을 이용하는 상기 언급한 메모리가 워크스테이션이나 포터블 컴퓨터시스템이 소형이고 교환가능한 보조 메모리 매체와 같은 플로디스크로 이용되면, 디스크의 회전이 필요치 않으므로 회전기구의 장치가 필요치 않게되어 시스템을 소형화 할 수 있다. 또한 고속으로 대용량의 정보를 기록/판독하므로 소비전력이 저감된다. 따라서 전체시스템의 처리능력이 향상된다는 이점이 있다.
또다른 이점은 SRAM을 이용하는 공지의 메모리카드의 제조비용 보다 낮은 제조비용으로 대용량인 메모리카드를 제공할 수 있다는데 있다.
FRAM이 메모리 카드로 사용되면, 공지의 SRAM 메모리카드에서 다른 카드로 패키지된 메모리 홀딩전원이 필요치 않으므로 선뢰도가 향상된다.
또다른 이점은 홀딩용량이 크고 제조비용이 낮다는 것이다.
[실시예 26]
상기 논리소자(즉, 마이크로컴퓨터), 본 발명에 따른 메모리소자(즉, FRAM, DRAM 및 SRAM), 본 발명에 따른 반도체 디스크 및 본 발명에 따른 메모리카드는 슈퍼컴퓨터, 대형컴퓨터, 범용컴퓨터, 중형 컴퓨터 및 소형컴퓨터, 워크스테이션, 퍼스널컴퓨터, 포터블 컴퓨터, 랩톱컴퓨터, 노트형(또는 노트북형)컴퓨터 등에 사용될 더욱 효과적이다.
이러한 실시예에서 설명한 컴퓨터시스템은 제42도에서 보여준다.
제42도에서 DRAM 및 SRAM 디스크는 공지의 구성배열과 유사하지만 대용량이고 값이 저렴한 반도체 디스크로서 사용되어지므로, 처리능력의 성능이 높다는 이점이 있고, 특히 소형 및 대형컴퓨터에 유리하다.
다른 한편, FRAM 디스크는 공지의 반도체 디스크에 비해 비휘발성, 대용량 및 전력소비가 적은 이점을 갖는다. 특히 비휘발성이기 때문에 전기적 백업이 필요치 않고, 중소형 및 대형컴퓨터에서 처럼 인터럽션용 밧데리 전원이 필요치 않아 전체 시스템을 소형화 할 수 있는 이점이 있다.
더구나 기억된 내용을 액세스속도가 늦은 자기 디스크에 복제할 필요가 없으므로 공지의 시스템보다 빠른 속도로 많은 정보를 처리할 수가 있어, 속도의 증가, 성능의 향상, 크기의 감소 및 전체시스템의 가격의 저감이 더욱 용이하게 가능하다는 이점을 갖는다.
더구나, 포터블 퍼스널컴퓨터 뿐만 아니라 노트형 컴퓨터 또한 어떠한 자기디스크도 필요로 하지 않으므로 진동에 강한 시스템으로 구성할 수가 있다. 또한 전력소비가 적기 때문에 컴퓨터가 장시간동안 밧데리를 사용할 수가 있고, 운반이 편리하며, 달리는 차에서도 안전하게 사용할 수가 있다.
특히, 본 발명에 따른 논리소자(즉, 마이크로컴퓨터)가 신호처리기로 사용되거나, 본 발명에 따른 메모리소자가 주기억장치로 사용되면, 대용량의 정보를 고속으로 액세스 할 수가 있다. 따라서, 극히 고도하고 복잡한 정보처리를 단시간에 할 수 있다는 이점을 더 갖는다.
[실시예 27]
더욱이, 본 발명에 따른 논리소자(즉, 마이크로컴퓨터) 및 메모리소자를 이용하는 시스템 반도체 디스크나 메모리 카드는 컴퓨터시스템 뿐만 아니라 워드프로세서와 같은 OA 시스템에 사용해도 된다.
제43도는 본 실시예를 설명하기 위한 워드프로세서의 구조예를 보여준다.
제44도는 프린터의 구조를 보여주는 다이어그램이다.
소형이나 포터블 컴퓨터시스템과 같은 공지의 OA시스템에서, 자기 디스크 시스템이 대용량의 보조기억장치로 사용되고, 플로피디스크 시스템이 소용량의 교환가능한 보조기억장치로 사용된다.
컴퓨터 시스템에 적용되어지는 것과 동일한 이유로, 전체시스템은 본 발명에 따른 메모리카드, 반도체디스크, 메모리소자를 이용하여 고신뢰화, 저가격화, 소형화를 용이하게 할 수가 있다.
[실시예 28]
본 발명의 또다른 예는 제45도에서 보여주는 바와 같이 게임 컴퓨터시스템으로 사용된다. 본 발명을 이용하여 안정된 가격의 대용량의 메모리를 제공할 수가 있기 때문에, 매우 복잡한 게임을 쉽게 설계할 수가 있고, 프로그램이 고속으로 동작된다. 이러한 효과는 포터블 게임 시스템에 특히 유리하다.
[실시계 29]
본 발명의 또다른 실시예는 제46도에서 설명되는 바와 같은 전자 데스크 컴퓨터 시스템이나, 제47도에서 보여주는 전자노트나, 제48도에서 보여주는 계측기이고, DRAM 이나 SRAM과 같은 반도체 메모리소자나, 메모리카드와 같은 외부 보조기억장치를 이용하여 시스템을 사용한다. 본 발명을 사용할 때의 이점은 상기 기술한 실시예에서와 같이 매우 현저한다.
[실시예 30]
본 발명의 또다른 실시예는 TV세트와 같은 가전제품에 적용된다.
이러한 가전제품은 전자화가 더욱 촉진되고, 기능의 향상과 더불어 사용되는 메모리의 용량이 더욱 증가된다. 그러나 종래 장치에 있어서, DRAM이 고가이기 때문에, 고기능의 시스템은 가격이 비싸다는 문제를 갖는다. 다른 한편, 본 발명에 따른 메모리 소자를 제49도에서 보여주는 가전제품의 도식적 구성예에 사용하게 되면 고기능의 시스템을 저가로 제공할 수가 있다.
[실시예 31]
더욱이, 제51도에서 보여주는 바와 같이, 자동차의 엔진이나 서스펜션 제어용 시스템에도 응용할 수가 있다. 이 시스템은 기억된 내용을 신뢰할 수 있다는 중요한 이점을 갖는다. 본 발명에 따른 고유전율을 갖는 강유전체 물질을 이용하는 DRAM을 이용함으로써 외란에 대한 내성이 향상되므로 신뢰도가 증진된다.
더욱이 대용량의 메모리가 제공되기 때문에, 이러한 시스템은 부품수가 적고 고도의 처리능력을 갖는다.
더욱이, FRAMs를 사용하게 되면, 전력소비가 저감되므로 제어시스템의 전력소비가 저감되어 마일수를 향상할 수가 있다.
[실시예 32]
본 발명의 메모리소자는 제52도에서 도식적으로 보여주는 항공기, 제53도에서 도식적으로 보여주는 우주 정류장이나 인공위성, 제54도에서 도식적으로 보여주는 로케트를 제어하기 위해, 상기 기술한 자동차의 제어시스템에 사용되는 동일한 이유로 적용할 수가 있다. 인공위성, 우주정류장이나 로케트에 있어서, 이 제어시스템은 방사선 밀도가 지구보다 훨씬 높은 우주공간에서도 동작된다. 그러나 공지의 메모리시스템은 방사선에 대한 신뢰성이 높지 않고, 대용량의 RAM를 제공할 수가 없어 전체시스템의 부피가 커진다는 문제를 갖는다. 다른 한편, 본 발명에 따른 DRAN나 FRAM를 사용하게 되면, 이 제어시스템은 대용량일지라도 방사선에 대한 내성이 높기 때문에 우주공간에서 더욱 쉽게 동작할 수 있다. 또한 고처리능력, 소형, 경량 및 저전력 소비형인 제어시스템을 제공할 수가 있기 때문에, 항공기, 인공위성, 우주정류장 및 로케트용으로 적합하다.
본 발명에 따른 비휘발성 메모리를 갖는 용량이 증가된 반도체장치를 제조하기 위한 구동방법 및 장치를 제공할 수가 있다.
또한 비휘발성 메모리를 갖는 반도체장치의 수명을 개선하기 위한 구동방법 및 장치를 제공할 수가 있다. 메모리를 갖는 반도체장치의 외부영향에 대해 내성이 증진된 구동방법 및 장치를 제공할 수가 있다.
또한 본 발명은 이러한 반도체 장치의 제조사용을 포함한다.

Claims (35)

  1. 최소한 하나의 메모리 셀을 가지고 있으며, 최소한 하나의 상기 메모리셀은 최소한 하나의 강유전체 용량소자를 가지고 있으며, 최소한 하나의 상기 강유전체 용량 소자는 제1과 제2의 분극상태를 가지고 있고, 상기 강유전체 용량소자는 강유전체 스위칭소자를 가로질러 공급되는 제1, 제2전압 각각에 의해서 이들 분극상태사이에서 스위칭 될 수 있고; 상기 강유전체 용량소자가 상기 제1상태가 되도록 상기 강유전체 용량소자를 거쳐 상기 제1전압을 공급하고; 상기 강유전체 용량소자가 상기 제1상태로부터 다른 상태로 변화하도록 상기 제2상태에 대응하는 전압과는 다른 또 다른 전압을 공급하고; 제1상태와 상기 또다른 상태 사이에서 최소한 하나의 상기 강유전체 용량소자에 걸리는 분극의 변화를 측정하는 반도체 메모리의 구동방법에 있어서, 상기 최소한 하나의 메모리 셀은 제1단자, 제2단자 및 제어단자를 가지는 스위칭 소자를 가지고 상기 스위칭 소자의 상기 제1단자는 상기 최소한 하나의 강유전체 용량소자의 제1단자에 연결되고, 상기 또 다른 전압은 상기 반도체 메모리장치의 판독동작동안에 공급되고 상기 판독동작동안 강유전체 용량소자에 공급된 유일한 전압이고, 상기 제1상태로부터 상기 제2상태로의 분극상태의 변화를 발생하기에는 불충분한 크기를 가지며, 상기 강유전체 용량소자에 걸친 분극변화를 측정하는 단계는 상기 스위칭 소자의 상기 제어단자에 제1신호를 공급하는 단계와 상기 스위칭 소자의 상기 제2단자에서 신호를 측정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 구동방법.
  2. 제1항에 있어서, 상기 최소한 하나의 메모리 셀은 제1, 제2 그리고 제어단자를 가지는 스위칭소자를 가지고 있으며, 상기 스위칭소자의 상기 제1단자는 상기 강유전체 용량소자의 제1단자에 접속되고, 상기 강유전체 용량소자에 걸친 상기 극성변화의 측정단계는 상기 스위칭소자의 상기 제어단자에 제1신호를 공급하는 단계와 상기 스위칭소자의 상기 제2단자에서 전압을 측정하는 단계를 포함하는 반도체 메모리장치의 구동방법.
  3. 제1항에 있어서, 상기 메모리장치는 최소한 하나의 또 다른 강유전체 용량소자를 가지고 있는 또 다른 메모리 셀을 가지고 있으며, 상기 방법은; 최소한 하나의 상기 또 다른 강유전체 용량소자가 소정의 상태가 되도록 상기 또다른 강유전체 용량소자에 소정의 전압을 공급하고, 상기 또 다른 강유전체 용량소자에 상기 또 다른 전압을 공급하고, 상기 또 다른 전압에 기인한 최소한 하나의 상기 또 다른 강유전체 용량소자의 극성변화를 측정하고, 상기 제1상태가 상기 소정의 상태와 일치하는가 여부를 결정하기 위해서, 최소한 하나의 상기 또 다른 강유전체 용량소자의 상기 극성변화와 최소한 하나의 상기 또 다른 강유전체 용량소자의 극성변화를 비교하는 것을 포함하는 반도체 메모리장치의 구동방법.
  4. 제1항에 있어서, 상기 강유전체 용량소자에 상기 제1전압을 재공급하여 상기 강유전체 용량소자가 상기 제1상태로 돌아가도록 하는 것을 포함하는 반도체 메모리장치의 구동방법.
  5. 제1항에 있어서, 상기 강유전체 용량소자는 초기에는 상기 제2상태이고 상기 제1전압이 상기 강유전체 용량소자를 상기 제2상태로부터 상기 제1상태로 변화하도록 하는 반도체 메모리장치의 구동방법.
  6. a) 최소한 하나의 강유전체 용량소자를 가지고 있으며, 상기 최소한 하나의 강유전체 용량소자는 제1과 제2의 분극상태를 가지고 있으며 각각 제1과 제2의 전압에 의해서 이들 사이에서 스위칭될 수 있는 최소한 하나의 메모리셀과; b) 상기 강유전체 용량소자가 상기 제1상태로 있도록 상기 강유전체 용량소자에 상기 제1전압을 공급하고; 상기 강유전체 용량 소자가 상기 제1상태로부터 다른 상태로 변화되도록 상기 강유전체 용량소자를 가로질러 상기 제2상태에 대응하는 전압과 다른 또다른 전압을 공급하기 위한 제어회로와; c) 상기 제1상태와 다른 상태 사이의 상기 강유전체 용량소자의 극성변화를 측정하기 위한 측정수단을 가지고 있는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 최소한 하나의 메모리셀은 제1, 제2 그리고 제어단자를 가지고 있는 스위칭소자를 가지고 있으며, 상기 스위칭소자의 상기 제1단자는 상기 강유전체 용량소자의 제1단자에 연결되어 있는 반도체 메모리장치.
  8. 제6항에 있어서, 상기 메모리 장치는 최소한 하나의 또 다른 강유전체 용량소자를 가지는 또 다른 메모리셀을 가지고 있으며; 상기 제어회로는, 최소한 하나의 상기 또 다른 강유전체 용량소자가 소정의 상태가 되도록 소정의 전압을 최소한 하나의 상기 또 다른 강유전체 용량소자에 공급하고, 상기 또 다른 강유전체 용량소자에 상기 또 다른 전압을 공급하도록 배치되고; 상기 측정수단은, 상기 제1상태가 상기 소정의 상태와 일치하는가를 판단하기 위해서 최소한 하나의 상기 강유전체 용량소자의 상기 분극 변화와 최소한 하나의 상기 또 다른 강유전체 용량소자의 상기 분극 변화를 비교하도록 배치되어 있는 반도체 메모리장치.
  9. 제6항에 있어서, 상기 메모리장치는 복수개의 강유전체 용량소자를 가지고 있으며: 상기 복수개의 강유전체 용량소자는 서로 전기적으로 연결된 제1단자를 가지고 있는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 복수개의 강유전체 용량소자는 서로 전기적으로 연결된 제2단자를 가지고 있으며, 최소한 두 개의 상기 강유전체 용량소자는 서로 다른 강유전성인 반도체 메모리장치.
  11. 제6항에 있어서, 상기 최소한 하나의 메모리셀은 최소한 하나의 강유전체 용량소자가 아닌 다른 용량소자를 더 가지고 있으며, 상기 최소한 하나의 강유전체 용량소자와 상기 다른 용량소자는 상호 전기적으로 연결된 단자를 가지고 있는 반도체 메모리장치.
  12. 제6항에 있어서, 상기 최소한 하나의 메모리셀은 상기 제1 및 또다른 전압에 응답하여 상기 최소한 하나의 강유전체 용량소자에 소정의 방향으로 전기장을 발생하기 위한 수단을 가지고 있으며, 상기 최소한 하나의 강유전체 용량소자의 분극 축은 실질적으로 상기 소정의 방향과 평행인 것을 반도체 메모리장치.
  13. 제6항에 있어서, 상기 최소한 하나의 강유전체 용량소자는: 반대면들을 가지고 있는 강유전체 재료의 몸체와; 상기 각각의 반대면 상에 형성된 절연층과; 상기 각각의 절연층 상에 형성된 도전층을 가지고 있는 반도체 메모리장치.
  14. 최소한 하나의 메모리셀을 포함하고 있는 반도체 메모리장치에 있어서, 상기 최소한 하나의 메모리 셀은: 제1,제2 그리고 제어단자를 가지고 있는 최소한 하나의 스위칭 소자와; 상기 스위칭 소자의 상기 제1단자에 연결된 제1단자를 각각 가지고 있는 복수개의 용량소자를 가지고 있으며; 상기 복수개의 용량소자중 최소한 하나는 강유전체 용량소자이고, 상기 복수개의 용량소자중 최소한 하나의 또 다른 것은 강유전체 용량 소자와 다른 것인 반도체 메모리장치.
  15. 제14항에 있어서, 상기 복수개의 용량소자중 상기 최소한 하나의 용량은 상기 복수개의 용량소자중 최소한 하나의 상기 또 다른 것보다 더 큰 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 복수개의 용량소자 중 하나 이상이 강유전체 용량소자인 반도체 메모리장치.
  17. 반도체 메모리장치인 구동방법에 있어서, a) 상기 메모리장치는 최소한 하나의 메모리셀을 가지고 있으며, 상기 최소한 하나의 메모리셀은, ⅰ) 제1,제2 그리고 제어단자를 가지고 있는 최소한 하나의 스위칭소자와; ⅱ) 상기 스위칭 소자의 상기 제1단자에 연결된 제1단자를 각각 가지고 있는 복수의 용량소자를 구비하고, 상기 복수의 용량소자의 최소한 하나는 강유전체 용량소자이고, 상기 복수의 용량소자중 최소한 또 다른 하나는 강유전체 용량소자와 다른 용량소자이고, b) 상기 방법은: 상기 복수의 상기 용량소자 중 최소한 하나의 상기 또 다른 제2단자의 전압을 소정의 전압으로 일정하게 유지시키고; 상기 복수의 용량소자중 상기 최소한 하나가 제1상태가 되도록, 상기 복수의 상기 용량소자중 상기 최소한 하나의 상기 제2단자에 제1전압을 공급하고; 상기 복수의 용량소자중 상기 최소한 하나의 상기 제2단자에 제2전압을 공급하고; 상기 복수의 용량소자 중 상기 최소한 하나의 상기 제2전압에 기인한 분극변화를 측정하는 것을 포함하는 반도체 메모리장치의 구동방법.
  18. 제17항에 있어서, 상기 복수의 용량소자중 상기 최소한 하나의 분극의 변화측정은, 상기 스위칭소자의 상기 제어단자에 신호를 공급하고, 상기 제2단자에서 또 다른 전압을 검출하고, 상기 소정의 상기 전압과 상기 또 다른 전압을 비교하는 것을 포함하는 반도체 메모리장치의 구동방법.
  19. 제1, 제2 그리고 제어단자를 가지고 있는 최소한 하나의 스위칭 소자와; 상기 스위칭 소자의 상기 제1단자에 연결된 제1단자를 각각 가지고 있는 복수개의 용량소자를 구비하는 최소한 하나의 메모리 셀을 가지고 있는 반도체 메모리장치 구동방법에 있어서; 상기 복수의 용량소자의 적어도 2개가 강유전체 용량소자이고, 상기 방법은: 복수의 상기 용량소자중 최소한 둘의 상기 각각의 제1구동상태가 각각의 제1분극에 대응하도록 각각의 상기 용량소자에 대해서 각각의 제1구동상태를 발생시키고, 상기 용량소자의 선택된 최소한 하나를 제2분극에 대응하는 제2구동 상태로 변화시키고, 상기 용량소자의 선택된 최소한 하나와는 다른 상기 용량소자를 각각의 상기 제1동작상태에 유지하기 위해서, 상기 용량소자중 선택된 최소한 하나의 제2단자에 제1전압을, 상기 용량소자중 선택된 최소한 하나와 다른 상기 용량소자의 제2단자에 상기 제1전압과 다른 제2전압을 선택적으로 공급하는 반도체 메모리장치의 구동방법.
  20. 제19항에 있어서, 상기 용량소자 중 선택된 최소한 하나의 분극이 상기 용량소자의 상기 최소한 하나의 용량소자가 상기 제2상태로 변화된 후에 조사되는 반도체 메모리 장치 구동방법.
  21. 제20항에 있어서, 상기 분극은, 상기 스위칭소자의 상기 제어단자에 신호의 공급하고, 상기 스위칭 소자의 제2단자에서 또다른 전압을 검출하는 것에 의해 조사되는 반도체 메모리 장치 구동방법.
  22. 제20항에 있어서, 상기 메모리 장치는 최소한 하나의 또 다른 강유전체 용량소자를 가지는 또 다른 메모리 셀을 가지고 있으며, 상기 방법은; 최소한 하나의 또 다른 상기 강유전체 용량소자가 소정의 상태가 되도록 최소한 하나의 또 다른 상기 강유전체 용량소자에 소정의 전압을 공급하고; 최소한 하나의 상기 또 다른 강유전체 용량소자의 일 단자에 상기 제1전압을 공급하고; 최소한 하나의 상기 또 다른 강유전체 용량소자에서의 상기 제1전압에 기인한 분극의 변화를 측정하고; 상기 제2상태가 상기 소정의 상태에 일치하는가를 판단하기 위해서, 선택된 최소한 하나의 상기 용량소자의 분극의 변화와 최소한 하나의 또 다른 상기 강유전체 용량소자의 분극의 변화를 비교하는 것을 더 포함하는 반도체 메모리 장치 구동방법.
  23. 최소한 하나의 스위칭 소자와 복수개의 용량소자를 가지고 있으며, 상기 최소한 하나의 스위칭소자는 제1,제2 그리고 제어단자를 가지고 있으며, 상기 복수개의 용량소자는 상기 스위칭소자의 제1단자에 연결된 제1단자를 가지고 있으며, 복수개의 상기 용량소자중 최소한 두 개는 강유전체 용량소자로 된 최소한 하나의 반도체 메모리셀과; 복수개의 상기 용량소자중 최소한 두 개의 각각 제1구동상태가 각각 제1분극에 대응하도록 각각의 상기 용량소자에 대해서 각각의 제1구동 상태를 발생하고, 상기 용량소자의 선택된 하나가 제2분극에 대응하는 제2구동상태로 변화하고, 각각의 상기 제1구동상태에서 상기 용량소자의 선택된 최소한 하나와 다른 상기 용량소자로 유지하기 위해서 상기 용량소자중 최소한 하나의 제2단자에 제2전압을, 상기 용량소자중 선택된 최소한 하나와 다른 상기 용량소자의 제2단자에 상기 제1전압과 다른 제2전압을 선택적으로 공급하기 위한 제어수단을 포함하는 반도체 메모리장치.
  24. 제23항에 있어서, 상기 최소한 하나의 메모리셀의 하나 이상의 상기 복수개의 용량소자는 강유전체 용량소자인 반도체 메모리장치.
  25. 제24항에 있어서, 상기 최소한 하나의 메모리 셀의 상기 강유전체 용량소자는 쌓여올려져 있는 반도체 메모리장치.
  26. 제25항에 있어서, 최소한 하나의 상기 메모리셀의 상기 스위칭 소자상에 상기 강유전체 용량소자가 올려져 있는 반도체 메모리장치.
  27. 제23항에 있어서, 상기 메모리소자의 제1의 메모리셀의 복수의 상기 용량소자의 제1소자의 제2단자는 상기 메모리소자의 제2의 메모리셀의 복수의 상기 용량소자의 제1소자의 제2단자에 연결되고, 상기 메모리소자의 제1의 메모리셀의 복수의 상기 용량소자의 제1소자의 제2단자는 상기 메모리소자의 제3의 메모리셀의 복수개의 상기 용량소자의 한 소자의 제2단자에 연결하는 반도체 메모리장치.
  28. 최소한 하나의 메모리 셀을 포함하고 있으며, 상기 최소한 하나의 메모리 셀은 최소한 하나의 용량소자와 상기 용량소자에 소정의 방향으로 전계를 발생시키는 수단을 가지고 있는 반도체 메모리장치에 있어서; 각각의 상기 메모리셀의 용량소자는 강유전체 몸체를 가지고 있으며, 상기 몸체의 분극측이 실질적으로 소정의 방향과 평행인 반도체 메모리장치.
  29. 제28항에 있어서, 상기 강유전체 몸체는 복수의 강유전체 결정을 포함하는 각각의 상기 결정은 상기 분극축에 평행인 표면을 가지고 있는 반도체 메모리장치.
  30. 최소한 하나의 메모리셀을 포함하고 있으며, 상기 최소한 하나의 메모리 셀은 최소한 하나의 용량소자와 상기 용량소자에 소정의 방향으로 전계를 발생시키는 수단을 가지고 있는 반도체 메모리 장치에 있어서; 각각의 상기 메모리셀의 상기 최소한 80%이상이 상기 소정의 축의 5%이내에 분극축을 가지고 있는 반도체 메모리장치.
  31. 최소한 하나의 메모리셀을 포함하고 있으며, 상기 최소한 하나의 메모리셀은 최소한 하나의 용량소자와 상기 용량소자에 소정의 방향으로 전계를 발생시키는 수단을 가지고 있는 반도체 메모리장치에 있어서; 각각의 상기 메모리셀의 용량소자는 강유전성 몸체를 가지고 있으며, 상기 강유전성 몸체는 복수개의 강유전체 결정을 가지고 있으며, 각각의 상기 결정은 결정의 분극축에 평행한 표면을 가지고 있는 반도체 메모리 장치.
  32. 최소한 하나의 메모리셀을 포함하고 있으며, 각각의 메모리셀은 최소한 하나의 강유전체 용량소자를 가지고 있으며, 상기 강유전체 용량소자는 불규칙하게 배열되는 분극축을 가지고 있어 등방유전성질을 가지고 있는 반도체 메모리 장치.
  33. 반대면들을 가지고 있는 강유전체 재료의 몸체와; 상기 각각의 반대면상에 형성된 절연층과; 상기 각각의 절연층상에 형성된 도전층을 가지고 있는 강유전체 용량소자.
  34. 최소한 하나의 메모리 셀을 포함하고 있는 반도체 메모리장치에 있어서, 상기 최소한 하나의 메모리셀은; 제1,제2 그리고 제어단자를 가지고 있는 최소한 하나의 스위칭 소자와; 상기 스위칭 소자의 상기 제1단자에 연결된 제1단자를 가지고 있는 복수개의 용량소자를 가지고 있으며; 상기 복수개의 용량소자중 최소한 둘은 강유전체 용량소자이고, 상기 용량소자의 제2단자는 상호 전기적으로 연결되어 있고, 상기 강유전체 용량소자의 최소한 둘은 다른 강유전 특성을 갖는 반도체 메모리 장치.
  35. 각각의 셀은 제1,제2 그리고 제어단자를 가지는 최소한 하나의 스위칭 소자를 가지고 있는 복수개의 메모리 셀과 상기 스위칭 소자의 상기 제1단자에 연결된 제1단자를 가지고 있는 최소한 하나의 강유전체 용량소자를 가지고 있는 반도체 메모리 장치를 구동하는 구동 방법에 있어서, 상기 방법은; 상기 강유전체 용량소자의 최소한 세 분극상태중 선택되는 하나를 발생하도록 상기 스위칭소자의 제2단자와 제어단자 그리고 상기 강유전체 용량소자의 제2단자에 공급되는 전압을 제어하는 것을 포함하는 구동방법.
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