JP4141767B2 - 強誘電体キャパシタを使用した不揮発性データ記憶回路 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 133
- 238000013500 data storage Methods 0.000 title claims description 37
- 230000000630 rising effect Effects 0.000 claims description 29
- 230000004913 activation Effects 0.000 claims description 23
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 34
- 230000008878 coupling Effects 0.000 description 19
- 238000010168 coupling process Methods 0.000 description 19
- 238000005859 coupling reaction Methods 0.000 description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 18
- 230000010287 polarization Effects 0.000 description 16
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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Description
【発明の属する技術分野】
本発明は、強誘電体キャパシタを使用した不揮発性データ記憶回路に関し、特に、電源オフ時のストア動作を安定させることができる不揮発性データ記憶回路に関する。
【0002】
【従来の技術】
高速動作可能なデータ記憶回路として、1対のインバータの入出力を交差接続したラッチ回路がある。ラッチ回路は、フリップフロップを構成する要素回路として利用されたり、SRAMのメモリセルとして利用される。かかるラッチ回路は、それ自体揮発性のデータ記憶回路であり、電源が遮断されると、保持しているデータが失われる。そこで、不揮発性のデータ記憶回路が提案されている。
【0003】
不揮発性のデータ記憶回路として、後述の非特許文献1には、SRAMのメモリセルを構成するラッチ回路の記憶ノードに、強誘電体キャパシタを可変容量キャパシタとして接続したものが提案されている。図1は、かかるメモリセルの回路図である。このメモリセルは、CMOSインバータ1a,1bの入出力端を交差接続したラッチ回路2と、ゲートがワード線WLにソース・ドレインの一方がビット線BL、BLXに接続されたトランスファーゲート4a,4bと、ラッチ回路2の1対の記憶ノードN,NXに接続された強誘電体キャパシタFC1,FC2とで構成される。強誘電体キャパシタFC1,FC2の反対側の電極は、プレート線PLが接続される。
【0004】
1対のインバータからなるラッチ回路2は、電源が遮断されるとデータが消失する。しかし、1対の記憶ノードN,NXに強誘電体キャパシタFC1,FC2を接続することで、記憶ノードの電圧レベルに応じて、強誘電体キャパシタの強誘電体膜の分極方向を制御することができ、かかる分極方向は、電源遮断後も残留分極として維持される。
【0005】
例えば、ノードNがLレベル、ノードNXがHレベルとすると、プレート線PLがLレベルの時は、強誘電体キャパシタFC2に電圧が印加され、分極方向は矢印の向きになる。また、プレート線PLをHレベルに駆動すると、強誘電体キャパシタFC1に逆方向の電圧が印加されて、分極方向は逆向きになる。この分極方向は、強誘電体膜のヒステリシス特性により、電源が遮断されても維持される。この動作をストア動作と称する。
【0006】
電源がオンにされる時、電源VDDが徐々に立ち上がるが、分極方向の違いにより、強誘電体キャパシタのノードN,NXから見た容量は、FC1>FC2の関係になる。そのため、電源VDDの立ち上がりに伴って、インバータ1a,1bのPチャネルトランジスタを流れる電流によるノードN,NXの電圧レベルの上昇は、容量が大きいキャパシタFC1側で遅く、容量が小さいキャパシタFC2側で速い。その結果、ノードN,NXには電圧差が生成され、ラッチ回路2の増幅動作により、ノードN,NXに電源遮断前のLレベルとHレベルとがリストアされる。この動作をリコール動作と称する。
【0007】
【非特許文献1】
T. Miwa et al. "A 512 Kbit Low-voltage NV-SRAM with the size of a conventional SRAM", 2001 Symposium on VLSI Circuit Digest of Technical Papers
【0008】
【発明が解決しようとする課題】
図1に示した不揮発性データ保持回路では、電源電圧VDDが低い電圧の時は、インバータ1a,1bのトランジスタのリーク電流により強誘電体キャパシタFC1,FC2が充電される。従って、ノードN,NXの電圧は、充電リーク電流と強誘電体キャパシタFC1,FC2の容量により決まる。ここで、キャパシタを充電するリーク電流とはPチャネルトランジスタのリーク電流とNチャネルのリーク電流の差になる。このトランジスタのリーク電流は、閾値電圧のバラツキによって大きく異なる。例えば、閾値電圧がdVth=80mAばらつくと、リーク電流は1桁近く相違する。
【0009】
従って、ラッチ回路を構成するトランジスタの閾値電圧のバラツキによっては、リコール動作でHレベルとLレベルとが反転することがある。閾値電圧のバラツキは、プロセスに依存するバラツキであり、これを少なくすることは困難である。
【0010】
このような課題を解決するために、本出願人は、先に特許出願を行い、強誘電体キャパシタを使用した不揮発性データ保持回路の改良例を提案した。例えば、特願平13−400507号(平成13年(2001年)12月28日出願)である。この改良例によれば、ラッチ回路の電源側に活性化用トランジスタを設け、リコール動作では、最初にプレート線PLを駆動して、強誘電体キャパシタの分極方向に応じた電圧をラッチ回路の1対の記憶ノードに生成し、その後活性化用トランジスタを駆動して、ラッチ回路を活性化し、記憶ノードの電圧差を増幅して、元のデータをラッチするようにする。
【0011】
この改良例では、ラッチ回路の記憶ノードにそれぞれ1対の強誘電体キャパシタを接続し、電源遮断時に2つのプレート線を駆動してデータをストアし、電源オン時に1つのプレート線を駆動してデータをリコールする。1対の強誘電体キャパシタの容量の差を利用して、リコール動作時により大きな電圧差をラッチ回路の記憶ノードに生成することができる。
【0012】
しかしながら、この改良例において、ストア動作で2つのプレート線を駆動すると、強誘電体キャパシタを介したカップリングノイズによりラッチ回路の1対の記憶ノードのレベルが反転する場合がある。記憶ノードには、そこに接続されるトランジスタの接続容量や配線容量などの寄生容量が接続されるが、強誘電体キャパシタの容量は、その寄生容量に比べると非常に大きい。従って、上記カップリングノイズの影響は大きく、そのため記憶ノードのレベルが大きく変動してラッチ回路のデータが反転し、強誘電体キャパシタへのデータ書き込みが失敗することがある。
【0013】
上記の問題は、集積度を上げるためにラッチ回路のトランジスタサイズを小さくして、その電流駆動能力が低下する場合や、ラッチ回路のインバータ能力のアンバランス、記憶ノードの寄生容量のアンバランスが存在する場合などにより顕著になる。
【0014】
そこで、本発明の目的は、安定に動作する強誘電体キャパシタを使用した不揮発性データ記憶回路を提供することにある。
【0015】
また、本発明の別の目的は、ストア時の動作を安定化させた強誘電体キャパシタを使用した不揮発性データ記憶回路を提供することにある。
【0016】
また、本発明の更に別の目的は、リコール時に再書き込みを可能にした強誘電体キャパシタを使用した不揮発性データ記憶回路を提供することにある。
【0017】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第1の側面は、不揮発性データ記憶回路において、記憶ノードを有するデータ保持回路と、記憶ノードに一方の電極が接続された複数の強誘電体キャパシタとを有する。そして、データ保持回路のデータを強誘電体キャパシタに書き込むストア動作時において、複数の強誘電体キャパシタの他方の電極に供給されるプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングを異ならせたことを特徴とする。
【0018】
上記第1の側面によれば、ストア動作時において、記憶ノードに接続される複数の強誘電体キャパシタに印加されるプレート信号のタイミングがずれているので、強誘電体キャパシタを介するカップリングノイズを分散させて低減することができ、データ保持回路のデータ反転を防止することができる。
【0019】
上記の発明のより好ましい実施例では、2つの強誘電体キャパシタに印加される第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングを一致させる。つまり、第1のプレート信号を先に印加し、その立ち下がりタイミングに合わせて第2のプレート信号を立ち上がらせる。これにより、2つのキャパシタを介するカップリングノイズが逆相になって相殺され、データ反転を防止することができる。
【0020】
上記の目的を達成するために、本発明の第2の側面は、不揮発性データ記憶回路において、記憶ノードを有するデータ保持回路と、記憶ノードに一方の電極が接続された1対の強誘電体キャパシタとを有する。そして、強誘電体キャパシタのデータをデータ保持回路に書き戻すリコール動作時において、1対の強誘電体キャパシタの他方の電極に供給されるプレート信号のタイミングをずらし、第1のプレート信号を印加した時にデータ保持回路を活性化してデータをラッチし、その後第2のプレート信号を印加することを特徴とする。
【0021】
上記第2の側面によれば、第1のプレート信号の印加により記憶ノードに電圧を発生させ、その時にデータ保持回路を活性化してデータをリストアする。その時、第1の強誘電体キャパシタにはデータの再書き込みが行われる。そして、更に、第2のプレート信号の印加により第2の強誘電体キャパシタにもデータの再書き込みが行われる。
【0022】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0023】
図2は、前述の先願特許明細書に開示されている不揮発性フリップフロップの回路図である。このフリップフロップは、前段のマスターラッチ回路10と後段のスレーブラッチ回路12で構成されるD型フリップフロップである。マスターラッチ回路10は、1対のインバータ13,14と、トランスファーゲート15、16で構成され、クロックCKがLレベルの時に入力データDinを入力し、クロックCKがHレベルの時にラッチする。スレーブラッチ回路12も、1対のインバータ1a,1bと、トランスファーゲート17,18で構成され、クロックCKがHレベルの時にマスターラッチ回路の出力を入力し、クロックCKがLレベルの時にラッチする。スレーブラッチ回路12が保持するデータは、出力データDoutとして出力される。
【0024】
図2の例では、スレーブラッチ回路12の1対の記憶ノードN、NXにそれぞれ強誘電体キャパシタFC1,FC2が接続され、そのキャパシタの反対側の電極にプレート信号PLが印加される。また、スレーブラッチ回路12のインバータ1a,1bの高電源側と低電源側には、それぞれ活性化用のトランジスタPT1,NT1が設けられ、それらの活性化用トランジスタのゲートには、活性化信号EN,ENXが印加される。従って、図2のフリップフロップでは、スレーブラッチ回路が保持するデータが、電源オフになっても保持される。
【0025】
スレーブラッチ回路の電源遮断時のストア動作は、従来例と同じであり、ラッチ回路が記憶ノード対N,NXにLレベルとHレベルを維持しているとすると、プレート信号PLがLレベル、Hレベル、Lレベルと変化して、強誘電体キャパシタFC1,FC2に矢印の分極状態が生成される。電源がオンする時のリコール動作は、従来例と異なり、プレート信号PLをLレベルからHレベルに駆動し、分極状態に応じて、ラッチ回路の記憶ノード対N、NXにある電圧差を発生させ、その後、活性化信号EN,ENXをそれぞれHレベル、Lレベルに駆動して、ラッチ回路12を活性化し、記憶ノード対の電圧差を増幅して、元のデータをラッチする。
【0026】
図2の不揮発性ラッチ回路では、強誘電体キャパシタFC1,FC2の容量値の違いにより、記憶ノード対N、NXに電圧差を生成する。しかし、2つのキャパシタの容量の違いだけでは、十分な電圧差を生成することができない。そこで、記憶ノード対に複数の強誘電体キャパシタを接続して、リコール動作時に記憶ノード対により大きな電圧差を生成する。
【0027】
図3は、先願特許明細書に開示されている別の不揮発性フリップフロップの回路図であり、上記のとおり、記憶ノード対N、NXにそれぞれ1対の強誘電体キャパシタFC1,FC3及びFC2,FC4を接続している。そして、それらキャパシタの反対側の電極には、第1のプレート線PL1と第2のプレート線PL2とが接続される。
【0028】
図4は、図3の不揮発性フリップフロップの動作波形図である。また、図5は、強誘電体キャパシタの分極方向を示す図であり、図6は、記憶ノード対N,NXに接続される容量の等価回路図である。これらを参照しながら、不揮発性フリップフロップの動作を説明する。
【0029】
仮に、ラッチ回路12が、ノードNがLレベル、ノードNXがHレベルの状態にあるとする。その状態で電源オフにする前にストア動作が行われる。図4に示されるとおり、第1及び第2のプレート信号PL1,PL2がLレベル(グランド電圧)から一旦Hレベル(電源電圧)にされ、再度Lレベルにされる。両プレート信号がLレベルの時は、強誘電体キャパシタFC2,FC4に負の方向の電圧が印加され、それらの強誘電体膜はヒステリシス曲線の点Aに移動し、矢印方向に分極する。その後、プレート信号PL1,PL2がHレベルになると、強誘電体キャパシタFC2,FC4には電圧印加がなくなり、点Bに移動する。一方、強誘電体キャパシタFC1,FC3には、正方向の電圧が印加され、点Cに移動して、FC2,FC4とは逆の矢印方向に分極する。その後、プレート信号PL1,PL2がLレベルになると、キャパシタFC1,FC3は点Dに移動し、キャパシタFC2,FC4は点Aに移動する。
【0030】
これにより、ラッチ回路12のデータは、4つの強誘電体キャパシタに保持される。その後、電源が遮断されると、ラッチ回路12の記憶ノード対N、NXの電圧レベルは消失し、キャパシタFC2,FC4は点Bに移動する。電源の遮断でラッチ回路の保持データは消失するが、強誘電体キャパシタには残留分極として残るので、データは維持される。
【0031】
次に、電源をオンにすると、電源電圧VDDの上昇に伴って、Hレベルに制御される活性化信号ENXも上昇する。従って、活性化信号ENはLレベル、その反転信号ENXはHレベルに制御され、ラッチ回路12は非活性状態になる。そこで、第1のプレート信号PL1をLレベルからHレベルにすると、強誘電体キャパシタFC1,FC2には、ストア時と同じ方向の電圧が印加され、強誘電体キャパシタFC3,FC4には、ストア時と逆方向の電圧が印加される。つまり、第1のプレート信号PL1がHレベルになると、強誘電体キャパシタFC1,FC2は、ヒステリシス曲線の点C側に移動し、強誘電体キャパシタFC3,FC4は、点A側に移動する。印加される電圧Vに対して電荷量Qが異なるので、キャパシタの容量Cは、C=Q/Vの関係から、FC1<FC3、FC2>FC4の関係になる。小さい容量を50fF、大きい容量を200fF、そして、記憶ノードN、NXの寄生容量を5fFとすると、その等価回路は、図6に示される通りである。
【0032】
第1のプレート信号PL1がHレベル(3.3V)になった時の各記憶ノードN、NXの電圧Vn、Vnxは、各ノードに接続される容量分割により、
Vn=3.3V×(50fF/(5fF+50fF+200fF))=0.65V
Vnx=3.3V×(200fF/(5fF+50fF+200fF))=2.59V
になる。
【0033】
各記憶ノードN、NXにそれぞれ1対の強誘電体キャパシタを接続することで、リコール動作時にFC1<FC3、FC2>FC4の関係を利用して、より大きな電圧差を記憶ノード対に生成することができる。この状態で、ラッチ回路の活性化信号EN,ENXをHレベル、Lレベルに駆動すると、ラッチ回路12が活性化され、記憶ノード対の電圧差を増幅し、元のデータを確実にラッチすることができる。
【0034】
図7は、図3,4の問題点を説明する図である。図6に示されるとおり、記憶ノード対N、NXの寄生容量5fFに比較すると、強誘電体キャパシタFC1〜FC4の容量値はかなり大きい。従って、ストア動作の時のプレート信号PL1,PL2のLレベルからHレベルへの立ち上がり時や、HレベルからLレベルへの立ち下がり時において、記憶ノード対N、NXにカップリングノイズが重畳される。
【0035】
図7において、第1及び第2のプレート信号PL1,PL2が立ち上がるタイミングでは、そのカップリングによりノードNX、Nが共に上昇し、定常状態の電圧差dV1が、dV2に変化している。また、プレート信号が立ち下がるタイミングでは、ノードNX、Nが共に下降し、電圧差dV3に縮小している。この例は、例えば、ノードNXを駆動するインバータ1aのPチャネルトランジスタの駆動能力が低く、ノードNを駆動するインバータ1bのNチャネルトランジスタの駆動能力が高い場合にあらわれる波形である。または、ノードNXの寄生容量が小さく、ノードNの寄生容量が大きい場合にあらわれる波形である。
【0036】
つまり、プレート信号の立ち上がりのカップリングノイズは、ラッチ回路12の動作により吸収され、記憶ノードN、NXはL、Hレベル状態を維持しようとする。しかし、インバータ1aのPチャネルトランジスタの駆動能力が弱く、インバータ1bのNチャネルトランジスタの駆動能力が高い場合は、インバータ1aのPチャネルトランジスタで駆動されているHレベル側のノードNXのレベルは、カップリングノイズにより大きな影響を受けて、その電圧変動がより大きくなる。一方、インバータ1bのNチャネルトランジスタで駆動されているLレベル側のノードNのレベルは、カップリングノイズを吸収して、その電圧変動がより小さくなる。そのため、プレート信号PL1,2の立ち下がりエッジで、両記憶ノード間の電圧dV3が極端に小さくなる。最悪の場合は、図7(B)に示されるとおり、記憶ノード対の電圧レベルが反転する場合もある。これが、ストア動作の失敗につながる。
【0037】
上記とは逆の特性バラツキ、つまり、インバータ1aのPチャネルトランジスタの駆動能力が高く、インバータ1bのNチャネルトランジスタの駆動能力が低い場合は、図7(A)において、プレート信号PL1,2の立ち上がりエッジの時にデータの反転が発生する危険がある。つまり、カップリングノイズにより、ノードNはより高く上昇し、ノードNXはあまり上昇せずに、電圧差dV2が極端に縮小するからである。
【0038】
上記のデータ反転の問題は、ラッチ回路の記憶ノードの寄生容量がアンバランスの場合も同様に発生する。一般のラッチ回路は、ラッチ反転が生じやすくなるように、インバータやノード対の容量をアンバランスに形成する場合がある。そのようなラッチ回路の場合は、上記の問題が深刻になる。また、製造バラツキによりインバータの能力にアンバランスが生じることもある。
【0039】
図8は、本実施の形態における不揮発性フリップフロップの回路図である。図3と同じ引用番号が与えられており、マスターラッチ回路10とスレーブラッチ回路12とからなり、マスターラッチ回路10は、インバータ13,14を有し、スレーブラッチ回路12は、インバータ1a,1bを有する。図8には、インバータ1a,1bの具体的なCMOSインバータ回路が示されている。これらのインバータのPチャネルトランジスタは、その基板(n型半導体)が電源VDDに接続され、Nチャネルトランジスタは、その基板(p型基板)がグランド電圧VSSに接続される。そして、活性化用トランジスタPT1とNT1を介して、電源VDDとグランドVSSに接続される。
【0040】
図8の不揮発性フリップフロップは、スレーブラッチ回路12が強誘電体キャパシタFC1〜FC4を有し、不揮発性ラッチ回路になっている。そして、それらの強誘電体キャパシタに供給される第1及び第2のプレート信号PL1,PL2が、プレート信号発生回路20により生成される。本実施の形態では、このプレート信号発生回路20が生成する第1及び第2のプレート信号PL1,PL2のタイミングが、図7の例とは異なる。
【0041】
図9は、本実施の形態におけるプレート信号の第1の例を示す波形図である。図9は、電源オフ時のストア動作における第1及び第2のプレート信号PL1,PL2と、ラッチ回路の記憶ノード対N.NXの波形を示す。第1の例では、時刻t1で第1のプレート信号PL1が立ち上がり、その後、所定の時間経過後の時刻t2で第2のプレート信号PL2が立ち上がる。そして、時刻t3で第1のプレート信号PL1が立ち下がり、その後時刻t4で第2のプレート信号PL2が立ち下がる。
【0042】
このように、第1及び第2のプレート信号の立ち上がりと立ち下がりタイミングをそれぞれずらすことにより、2つのプレート信号の駆動に伴うカップリングノイズが重畳することはなくなり、分散される。従って、時刻t1〜t4でのそれぞれのカップリングノイズの大きさを低減することができ、それにより、記憶ノードN、NXの電圧変動幅を小さくすることができる。その結果、図9に示されるとおり、時刻t3,t4での動作マージンが増加し、カップリングノイズにより記憶ノードの電圧レベルが反転しにくくなる。この例では、インバータ1aのPチャネルトランジスタの駆動能力が低く、インバータ1bのNチャネルトランジスタの駆動能力が高い場合を前提に説明している。その逆の場合であっても、プレート信号の立ち上がりタイミングが時刻t1,t2とずれているので、その時の動作マージンも大きくなる。
【0043】
第1の例では、第1及び第2のプレート信号の立ち上がりと立ち下がりタイミングがそれぞれずれていれば良い。従って、例えば、第1のプレート信号PL1が先に立ち上がり、第2のプレート信号PL2が後で立ち上がった後、第2のプレート信号PL2が立ち下がり、第1のプレート信号PL1が立ち下がっても良い。また、第1及び第2のプレート信号の順番が逆であってもよい。いずれにしても、プレート信号の駆動に伴う強誘電体キャパシタによるカップリング動作を分散することで、ラッチ回路のデータ反転を抑制することができる。
【0044】
図10は、第1の波形例を生成するプレート信号発生回路図である。このプレート信号発生回路20は、ストア信号STOREとリコール信号RECALLに応じて制御信号22A,22Bを生成する制御信号発生回路22と、プレート信号PLを波形成形するインバータ24,25と、そのプレート信号PLを制御信号22A,22Bに応じて出力するANDゲート26,27と、複数段のインバータで構成されるディレイチェーン回路28とを有する。
【0045】
図10のプレート信号発生回路20は、図4に示したように、ストア動作では、第1及び第2のプレート信号PL1,PL2を生成し、リコール動作では、第1のプレート信号PL1のみを生成する。但し、ディレイチェーン回路28を第2のプレート信号の伝播ルート内に設けることで、図9のように、第2のプレート信号PL2の立ち上がりと立ち下がりのタイミングを共に、第1のプレート信号PL1よりも遅らせることができる。
【0046】
図11は、第1の波形例を生成する別のプレート信号発生回路図である。この例では、図10のディレイチェーン回路28に替えて、インバータ30と、遅延キャパシタ33と、シュミットトリガゲート31と、インバータ32を設ける。シュミットトリガゲートは、入力の立ち上がり時の反転閾値電圧が比較的高く、入力の立ち下がり時の反転閾値電圧が比較的低いゲートである。遅延キャパシタ33により伝播信号の立ち上がりと立ち下がりが緩やかになり、シュミットトリガゲート31により、立ち上がり、立ち下がり傾斜に応じた遅延時間が、第2のプレート信号PL2に与えられる。従って、生成される第1及び第2のプレート信号の波形は、図9と同じようになる。但し、図11では、多段のインバータからなるディレイチェーン28を要しないので、回路規模を小さくすることができる。
【0047】
図12は、本実施の形態におけるプレート信号の第2の例を示す波形図である。この例では、第1のプレート信号PL1の立ち下がりタイミングと第2のプレート信号PL2の立ち上がりタイミングとをほぼ一致させている。それにより、時刻t2では、両プレート信号PL1,PL2の駆動に伴うカップリングノイズ方向が逆方向になり、ノイズが相殺される。そして、時刻t1,t3では、単一のプレート信号しか駆動されないので、カップリングノイズは小さくなり、動作マージンが増大する。図12の例では、第1のプレート信号と第2のプレート信号のパルス幅W1と、遅延量D1とを等しくすることで、共通のパルス信号から両プレート信号PL1,2を生成し、第1のプレート信号PL1の立ち下がりタイミングと第2のプレート信号PL2の立ち上がりタイミングとを一致させている。
【0048】
上記の立ち下がりと立ち上がりのタイミングをほぼ一致させるとは、一方の立ち上がり期間と他方の立ち下がり期間の少なくとも一部で重複する程度に一致しているなどを意味する。
【0049】
図13は、第2の波形例を生成するプレート信号生成回路図である。この回路では、ディレイ回路34とインバータ35とANDゲート36により、共通のプレート信号PLから、遅延時間D1と同じパルス幅のパルス信号36Aが生成される。この信号36Aをもとにして、第1及び第2のプレート信号PL1,PL2が生成される。そして、第2のプレート信号PL2の伝播経路に同じディレイ回路34が設けられ、第2のプレート信号PL2は、遅延時間D1だけ第1のプレート信号PL1より遅れる。その結果、図12に示すように、両プレート信号PL1,PL2は同じパルス幅(W1=D1)を有し、互いにパルス幅分だけ遅延した波形になる。そのため、第1のプレート信号PL1の立ち下がりエッジと第2のプレート信号PL2の立ち上がりエッジのタイミングとが整合する。
【0050】
図14は、本実施の形態におけるプレート信号の第3の例を示す波形図である。図14には、図4と同様に、電源オフの時のストア動作と電源オンの時のリコール動作とが示されている。図4と異なるところは、ストア動作時には、2つのプレート信号PL1,PL2の一方の立ち下がりと立ち上がりタイミングが一致するようにずれており、リコール時には、第1のプレート信号PL1が駆動された後に、第2のプレート信号PL2も駆動される。更に正確にいうと、2つのプレート信号の関係は、ストア動作時とリコール動作時とで同じになっている。
【0051】
ストア動作では、第1のプレート信号PL1と第2のプレート信号の立ち上がりタイミングがずれており、また、立ち下がりタイミングもずれている。更に、第1のプレート信号PL1の立ち下がりタイミングと第2のプレート信号PL2の立ち上がりタイミングとが一致している。従って、図12で説明したとおり、ラッチ回路の記憶ノード対へのカップリングノイズは分散され、または相殺され、それによるラッチ回路のデータ反転は抑えられる。
【0052】
リコール動作では、第1のプレート信号PL1が先に立ち上がる。それにより、前述した原理で、記憶ノード対N、NXに電圧差が生成される。その状態で、活性化信号EN,ENXがそれぞれHレベル、Lレベルに駆動され、ラッチ回路12が活性化される。それに伴い、記憶ノード対の電圧差が増幅され、元のデータがラッチされる。
【0053】
この状態から第1のプレート信号PL1をLレベルに下げることで、強誘電体キャパシタFC1,FC2には、データに対応した分極状態が生成される。即ち、強誘電体キャパシタFC1,FC2への再書き込みが完了する。更に、この波形例では、第2のプレート信号PL2がHレベルに駆動され、その後Lレベルに戻される。これにより、強誘電体キャパシタFC3,FC4にも、データに対応した分極状態が生成される。従って、全ての強誘電体キャパシタFC1〜FC4に、データの再書き込みが行われるので、その直後に何らかの事故により電源が遮断しても、強誘電体キャパシタがデータを保持しているので、再度電源をオンして、データのラッチ回路へのリコールを行うことができる。
【0054】
図14の波形例では、ストア動作時とリコール動作時とで、第1及び第2のプレート信号PL1,PL2は同じである。従って、これらのプレート信号生成回路の構成も簡単にできる。図15が、第3の波形例のプレート信号生成回路図である。図15のプレート信号生成回路は、図13の回路から、制御信号発生回路22とANDゲート26,27をなくすことにより得られる。つまり、ストア動作とリコール動作とで同じプレート信号を生成するので、それらに関する回路は不要になる。図15の回路例でも、第1及び第2のプレート信号PL1,PL2は、同じパルス幅を有し、そのパルス幅分だけ一方の信号がずれている。
【0055】
図16は、本実施の形態における不揮発性ラッチ回路の変形例を示す図である。この例では、前述のとおり、フリップフロップ回路のスレーブラッチを不揮発性にしている。この回路では、スレーブラッチ回路12の記憶ノード対N,NXの寄生容量をバランスさせて等しくするために、ダミーゲート17D、18Dを追加している。つまり、ノードNには、トランスファーゲート17と18とが接続されており、それに伴いCMOSトランジスタのジャンクション容量がノードNの寄生容量として存在している。そこで、もう一方のノードNXにも同じ寄生容量を持たせるために、常時導通状態のCMOSトランスファーゲート17D、18Dが設けられる。記憶ノードN,NXの寄生容量が等しければ、ストア動作でのカップリングノイズによるデータ反転の発生を抑えることができる。
【0056】
更に、図16の変形例では、図示されないが、スレーブラッチ回路12の1対のインバータ1a,1bのPチャネルトランジスタとNチャネルトランジスタの形状が、両トランジスタの電流駆動能力が同程度になるように設計されている。例えば、トランジスタサイズ(チャネル幅やチャネル長など)や、不純物濃度などによって変動する駆動能力が、同程度になるようにされている。より厳密に述べると、一方のインバータのPチャネルトランジスタと他方のインバータのNチャネルトランジスタの電流駆動能力が同じ程度になっていれば、カップリングノイズの影響を同程度にすることができる。このように、1対のインバータのトランジスタの電流駆動能力にアンバランスがなければ、前述のストア動作時のカップリングによるデータ反転を抑制することができる。
【0057】
図17は、本実施の形態におけるメモリ回路の図である。本実施の形態の不揮発性ラッチ回路は、メモリ回路のメモリセルとして使用することができる。図17のメモリ回路では、ワード線WLとビット線対BL0,BL0X〜BL2,BL2Xとの交差位置に、メモリセルMCが設けられる。このメモリセルMCは、1対のインバータ1a,1bで構成されるラッチ回路40と、その記憶ノードN,NXに接続される4つの強誘電体キャパシタFC1〜FC4と、ワード線WL及びビット線対BL0,BL0Xに接続されるトランスファートランジスタ41,42とを有する。そして、全てのメモリセルのラッチ回路40に共通に、活性化トランジスタPT1,NT1が設けられ、このトランジスタは、活性化信号ENX,ENにより駆動される。
【0058】
更に、各メモリセルの強誘電体キャパシタFC1〜FC4の反対側電極には、プレート信号生成回路20から、第1のプレート信号PL1と第2のプレート信号PL2とが供給される。このプレート信号PL1,PL2は、上記した実施の形態と同じ波形、タイミングを有する。
【0059】
このメモリ回路では、電源オンの間は、各メモリセルのラッチ回路40が活性化状態にあり、通常のSRAMと同様の動作を行う。そして、電源をオフにするときに、プレート信号PL1,PL2がタイミングをずらして生成され、各メモリセルの記憶ノード対N,NXのデータに応じて、強誘電体キャパシタの分極状態が生成される。また、電源オンの時は、プレート信号PL1が生成されてから、活性化信号EN,ENXによりメモリセルのラッチ回路が活性化されて、データがリストアされる。その後、第2のプレート信号PL2も駆動されて、データの再書き込みが行われる。
【0060】
以上の通り、本実施の形態によれば、強誘電体キャパシタを使用した不揮発性データ保持回路において、データストア動作でのデータ反転を防止することができる。また、リコール動作では、強誘電体キャパシタにデータの再書き込みを行うことができる。
【0061】
また、前述の実施の形態では、フリップフロップのスレーブラッチ回路に強誘電体キャパシタを設けて不揮発性にしたが、マスターラッチ回路側に同様の強誘電体キャパシタを設けて不揮発性にしてもよい。
【0062】
以上、実施の形態例をまとめると以下の付記の通りである。
【0063】
(付記1)不揮発性データ記憶回路において、
記憶ノードを有するデータ保持回路と、
前記記憶ノードに一方の電極が接続された複数の強誘電体キャパシタとを有し、
前記データ保持回路のデータを前記複数の強誘電体キャパシタに書き込むストア動作時において、前記複数の強誘電体キャパシタの他方の電極に、立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングを異ならせた複数のプレート信号がそれぞれ供給されることを特徴とする不揮発性データ記憶回路。
【0064】
(付記2)付記1において、
前記データ保持回路は、1対のインバータの入出力端子を交差接続したラッチ回路であり、前記記憶ノードは、当該入出力端子対であることを特徴とする不揮発性データ記憶装置。
【0065】
(付記3)付記1において、
前記記憶ノードに接続される複数の強誘電体キャパシタが、第1及び第2の強誘電体キャパシタとを有し、
前記第1及び第2の強誘電体キャパシタに印加される第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶装置。
【0066】
(付記4)付記3において、
前記データ保持回路は、活性化信号に応答して当該データ保持回路を活性化する活性化回路を有し、
前記強誘電体キャパシタに書き込んだデータを前記データ保持回路に書き込むリコール動作時において、前記第1のプレート信号が駆動された後に、前記活性化回路により前記データ保持回路が活性化されることを特徴とする不揮発性データ記憶装置。
【0067】
(付記5)付記4において、
前記リコール動作時において、前記データ保持回路が活性化された後に、前記第2のプレート信号が駆動されることを特徴とする不揮発性データ記憶回路。
【0068】
(付記6)付記4において、
前記ストア動作時とリコール動作時とで、前記第1及び第2のプレート信号とが同じタイミング波形を有することを特徴とする不揮発性データ記憶装置。
【0069】
(付記7)不揮発性データ記憶回路において、
第1及び第2の記憶ノードを有するデータラッチ回路と、
前記第1の記憶ノードに一方の電極が接続された第1及び第2の強誘電体キャパシタと、前記第2の記憶ノードに一方の電極が接続された第3及び第4の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第1及び第3の強誘電体キャパシタの他方の電極に第1のプレート信号が供給され、前記第2及び第4の強誘電体キャパシタの他方の電極に第2のプレート信号が供給され、前記第1及び第2のプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングが異なっていることを特徴とする不揮発性データ記憶回路。
【0070】
(付記8)付記7において、
前記ストア動作時において、前記第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶回路。
【0071】
(付記9)付記7において、
前記強誘電体キャパシタのデータをデータラッチ回路に書き込むリコール動作時において、前記第1及び第3の強誘電体キャパシタの他方の電極に前記第1のプレート信号が供給され、その状態で前記データラッチ回路が活性化され、その後、前記第2及び第4の強誘電体キャパシタの他方の電極に前記第2のプレート信号が供給されることを特徴とする不揮発性データ記憶回路。
【0072】
(付記10)付記7において、
前記第1及び第2の記憶ノードのいずれか一方に、ダミーゲート回路が接続されていることを特徴とする不揮発性データ記憶回路。
【0073】
(付記11)付記7において、
前記データラッチ回路は、入出力端子を交差接続した1対のインバータを有し、当該1対のインバータは、同等の電流駆動能力を有するPチャネルトランジスタとNチャネルトランジスタとを有することを特徴とする不揮発性データ記憶回路。
【0074】
(付記12)不揮発性データ記憶回路において、
記憶ノードを有するデータ保持回路と、
前記記憶ノードに一方の電極が接続された1対の強誘電体キャパシタとを有し、
前記強誘電体キャパシタのデータを前記データ保持回路に書き戻すリコール動作時において、前記1対の強誘電体キャパシタの他方の電極に供給される第1及び第2のプレート信号のタイミングをずらし、前記第1のプレート信号を印加した時に前記データ保持回路を活性化してデータをラッチし、その後前記第2のプレート信号を印加することを特徴とする不揮発性データ記憶回路。
【0075】
(付記13)不揮発性メモリ回路において、
複数のワード線と、
複数のビット線対と、
前記ワード線とビット線対の交差位置に配置されたメモリセルとを有し、
前記メモリセルは、
第1及び第2の記憶ノードを有するデータラッチ回路と、
前記第1の記憶ノードに一方の電極が接続された第1及び第2の強誘電体キャパシタと、前記第2の記憶ノードに一方の電極が接続された第3及び第4の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第1及び第3の強誘電体キャパシタの他方の電極に第1のプレート信号が供給され、前記第2及び第4の強誘電体キャパシタの他方の電極に第2のプレート信号が供給され、前記第1及び第2のプレート信号の立ち上がり又は立ち下がりの少なくともいずれか一方のタイミングが異なっていることを特徴とする不揮発性メモリ回路。
【0076】
(付記14)付記13において、
前記ストア動作時において、前記第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性メモリ回路。
【0077】
(付記15)付記13において、
前記強誘電体キャパシタのデータをデータラッチ回路に書き込むリコール動作時において、前記第1及び第3の強誘電体キャパシタの他方の電極に前記第1のプレート信号が供給され、その状態で前記データラッチ回路が活性化され、その後、前記第2及び第4の強誘電体キャパシタの他方の電極に前記第2のプレート信号が供給されることを特徴とする不揮発性メモリ回路。
【0078】
【発明の効果】
以上、本発明によれば、強誘電体キャパシタを使用した不揮発性データ記憶回路において、データリストア動作時の動作を安定させることができる。
【図面の簡単な説明】
【図1】従来の強誘電体キャパシタを利用したメモリセルの回路図である。
【図2】先願特許明細書に開示されている不揮発性フリップフロップの回路図である。
【図3】先願特許明細書に開示されている別の不揮発性フリップフロップの回路図である。
【図4】図3の不揮発性フリップフロップの動作波形図である。
【図5】強誘電体キャパシタの分極方向を示す図である。
【図6】記憶ノード対N,NXに接続される容量の等価回路図である。
【図7】図3,4の問題点を説明する図である。
【図8】本実施の形態における不揮発性フリップフロップの回路図である。
【図9】本実施の形態におけるプレート信号の第1の例を示す波形図である。
【図10】第1の波形例を生成するプレート信号発生回路図である。
【図11】第1の波形例を生成する別のプレート信号発生回路図である。
【図12】本実施の形態におけるプレート信号の第2の例を示す波形図である。
【図13】第2の波形例を生成するプレート信号生成回路図である。
【図14】本実施の形態におけるプレート信号の第3の例を示す波形図である。
【図15】第3の波形例を生成するプレート信号生成回路図である。
【図16】本実施の形態における不揮発性ラッチ回路の変形例を示す図である。
【図17】本実施の形態におけるメモリ回路の図である。
【符号の説明】
12 不揮発性ラッチ回路、スレーブラッチ回路
1a,1b 1対のインバータ
N,NX 1対の記憶ノード
FC1〜FC4 強誘電体キャパシタ
PL1,PL2 第1、第2のプレート信号
22 プレート信号生成回路
PT1,NT1 活性化回路、活性化トランジスタ
EN,ENX 活性化信号
Claims (8)
- 不揮発性データ記憶回路において、
1対のインバータの入出力端子を交差接続したラッチ回路を有し、前記入出力端子対を記憶ノード対とするデータ保持回路と、
前記記憶ノード対に一方の電極が接続された第1及び第2の強誘電体キャパシタ対とを有し、
前記データ保持回路のデータを前記第1及び第2の強誘電体キャパシタ対に書き込むストア動作時において、前記第1及び第2の強誘電体キャパシタ対の他方の電極に、第1及び第2のプレート信号がそれぞれ供給され、前記第1及び第2のプレート信号の立ち上がり及び立ち下がりのタイミングが異なり、前記第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶回路。 - 請求項1において、
前記データ保持回路は、活性化信号に応答して当該データ保持回路を活性化する活性化回路を有し、
前記強誘電体キャパシタ対に書き込んだデータを前記データ保持回路に書き込むリコール動作時において、前記第1のプレート信号が駆動された後に、前記活性化回路により前記データ保持回路が活性化されることを特徴とする不揮発性データ記憶回路。 - 請求項2において、
前記リコール動作時において、前記データ保持回路が活性化された後に、前記第2のプレート信号が駆動されることを特徴とする不揮発性データ記憶回路。 - 不揮発性データ記憶回路において、
1対のインバータの入出力端子を交差接続したラッチ回路を有し、前記入出力端子対を第1及び第2の記憶ノードとするデータラッチ回路と、
前記第1の記憶ノードに一方の電極が接続された第1及び第2の強誘電体キャパシタと、前記第2の記憶ノードに一方の電極が接続された第3及び第4の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第1及び第3の強誘電体キャパシタの他方の電極に第1のプレート信号が供給され、前記第2及び第4の強誘電体キャパシタの他方の電極に第2のプレート信号が供給され、前記第1及び第2のプレート信号の立ち上がり及び立ち下がりのタイミングが異なり、前記第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性データ記憶回路。 - 請求項4において、
前記強誘電体キャパシタのデータをデータラッチ回路に書き込むリコール動作時において、前記第1及び第3の強誘電体キャパシタの他方の電極に前記第1のプレート信号が供給され、その状態で前記データラッチ回路が活性化され、その後、前記第2及び第4の強誘電体キャパシタの他方の電極に前記第2のプレート信号が供給されることを特徴とする不揮発性データ記憶回路。 - 請求項4において、
前記第1及び第2の記憶ノードのいずれか一方に、ダミーゲート回路が接続されていることを特徴とする不揮発性データ記憶回路。 - 不揮発性データ記憶回路において、
1対のインバータの入出力端子を交差接続したラッチ回路を有し、前記入出力端子対を記憶ノード対とするデータ保持回路と、
前記記憶ノード対に一方の電極が接続された第1及び第2の強誘電体キャパシタ対とを有し、
前記データ保持回路のデータを前記第1及び第2の強誘電体キャパシタ対に書き込むストア動作時において、前記第1及び第2の強誘電体キャパシタ対の他方の電極に、第1及び第2のプレート信号がそれぞれ供給され、前記第1及び第2のプレート信号の立ち上がり及び立ち下がりのタイミングが異なり、前記第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングがほぼ一致し、
前記第1及び第2の強誘電体キャパシタ対のデータを前記データ保持回路に書き戻すリコール動作時において、前記第1及び第2の強誘電体キャパシタ対の他方の電極に供給される前記第1及び第2のプレート信号のタイミングをずらし、前記第1のプレート信号を印加した時に前記データ保持回路を活性化してデータをラッチし、その後前記第2のプレート信号を印加することを特徴とする不揮発性データ記憶回路。 - 不揮発性メモリ回路において、
複数のワード線と、
複数のビット線対と、
前記ワード線とビット線対の交差位置に配置されたメモリセルとを有し、
前記メモリセルは、
1対のインバータの入出力端子を交差接続したラッチ回路を有し、前記入出力端子対を第1及び第2の記憶ノードとするデータラッチ回路と、
前記第1の記憶ノードに一方の電極が接続された第1及び第2の強誘電体キャパシタと、前記第2の記憶ノードに一方の電極が接続された第3及び第4の強誘電体キャパシタとを有し、
前記データラッチ回路のデータを前記強誘電体キャパシタに書き込むストア動作時において、前記第1及び第3の強誘電体キャパシタの他方の電極に第1のプレート信号が供給され、前記第2及び第4の強誘電体キャパシタの他方の電極に第2のプレート信号が供給され、立ち上がり及び立ち下がりのタイミングが異なり、前記第1のプレート信号の立ち下がりと第2のプレート信号の立ち上がりのタイミングがほぼ一致していることを特徴とする不揮発性メモリ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002247347A JP4141767B2 (ja) | 2002-08-27 | 2002-08-27 | 強誘電体キャパシタを使用した不揮発性データ記憶回路 |
US10/647,439 US6934178B2 (en) | 2002-08-27 | 2003-08-26 | Nonvolatile data storage circuit using ferroelectric capacitors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002247347A JP4141767B2 (ja) | 2002-08-27 | 2002-08-27 | 強誘電体キャパシタを使用した不揮発性データ記憶回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004087003A JP2004087003A (ja) | 2004-03-18 |
JP4141767B2 true JP4141767B2 (ja) | 2008-08-27 |
Family
ID=32055020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002247347A Expired - Fee Related JP4141767B2 (ja) | 2002-08-27 | 2002-08-27 | 強誘電体キャパシタを使用した不揮発性データ記憶回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6934178B2 (ja) |
JP (1) | JP4141767B2 (ja) |
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US8015046B2 (en) * | 2002-05-31 | 2011-09-06 | Sap Aktiengesellschaft | Dynamic representations of processes |
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Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2002
- 2002-08-27 JP JP2002247347A patent/JP4141767B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-26 US US10/647,439 patent/US6934178B2/en not_active Expired - Lifetime
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US8015046B2 (en) * | 2002-05-31 | 2011-09-06 | Sap Aktiengesellschaft | Dynamic representations of processes |
US7953625B2 (en) | 2002-10-29 | 2011-05-31 | Sap Aktiengesellschaft | Available resource presentation |
Also Published As
Publication number | Publication date |
---|---|
US20040085798A1 (en) | 2004-05-06 |
JP2004087003A (ja) | 2004-03-18 |
US6934178B2 (en) | 2005-08-23 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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