JP4932341B2 - 半導体記憶装置及び半導体記憶装置の動作方法 - Google Patents
半導体記憶装置及び半導体記憶装置の動作方法 Download PDFInfo
- Publication number
- JP4932341B2 JP4932341B2 JP2006174498A JP2006174498A JP4932341B2 JP 4932341 B2 JP4932341 B2 JP 4932341B2 JP 2006174498 A JP2006174498 A JP 2006174498A JP 2006174498 A JP2006174498 A JP 2006174498A JP 4932341 B2 JP4932341 B2 JP 4932341B2
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- potential
- switch unit
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
- G11C11/4125—Cells incorporating circuit means for protecting against loss of information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
本発明にかかる半導体記憶装置は、少なくとも一対の記憶ノードを備えるSRAMセルと、一対の前記記憶ノードの一方に一端が接続される第1の容量素子と、一対の前記記憶ノードの他方に一端が接続される第2の容量素子と、前記第1及び第2の容量素子の他端間の節点と電源とを接続するスイッチ部と、前記SRAMセルが所定の動作状態のとき、前記スイッチ部により、前記節点を前記電源から電気的に切り離すことで、前記第1及び第2の容量素子を一対の前記記憶ノードの間に直列接続した状態とさせる制御回路と、を備える半導体記憶装置。
また、本発明にかかる半導体記憶装置の動作方法は、一対の記憶ノードに容量の一端が接続されており、当該容量の他端にスイッチ部が接続されている半導体記憶装置の動作方法であって、前記スイッチ部は、半導体記憶装置が所定の速度以上で動作するとき、前記他端をフローティングとする。
以下、図面を参照して本発明の実施の形態について説明する。図1に示すように、半導体記憶装置(ここでは、SRAM)1は、CMOS型の複数のトランジスタから構成されるメモリセル(SRAMセル)2を含む。このメモリセル2は、NMOS駆動トランジスタTr2、Tr4と、PMOS負荷トランジスタTr1、Tr3と、NMOS転送トランジスタTr5、Tr6と、を有する。このメモリセル2には、電位調整回路3が電気的に接続されている。
なお、SRAM1が読み出し又は書き込み動作中にあるときを第一動作状態とし、SRAM1が待機状態にあるときを第二動作状態としてもよい。この場合においても、後述の説明と同様に、SRAM1が読み出し又は書き込み動作中にあれば、SER耐性よりもSRAM1の動作速度を優先させることができる。また、後述の説明と同様に、SRAM1が待機状態にあれば、SRAM1の動作速度よりもSER耐性を優先させることができる。
また、ここでは、電源ライン(VSSライン、VDDライン)とクロスカップルノード12の上部ノード12aとは同層に配置されている。また、誘電膜23は、クロスカップルノード12を覆うとともに、電源ライン(VDDライン、VSSライン)も覆っている。かかる構成により、好適に容量C1、C2を形成できる。誘電膜23は、誘電材料から構成され、例えば、二酸化シリコン(SiO2)、窒化シリコン(SiN)、酸化チタン(TiO2)等の材料を用いて構成できる。
図5に示すように、メモリセル2Acは、他端電極40(図示せず)のほか、拡散領域110、120、ゲート領域13、ワード線WL、VDDライン、VSSライン、クロスカップルノード11、クロスカップルノード12、ビア15を有している。
次に、図6、図7及び図8を用いて、本発明の第2の実施の形態について説明する。同一の要素には同一の符号を付し、重複する説明は省略する。
2 メモリセル
3 電位調整回路
4 スイッチ回路
11 クロスカップルノード
A 接点
B 仮想接点
CP 接点
SWa スイッチ部
Claims (15)
- 一対の記憶ノードと、
前記記憶ノードに一端が接続された容量と、
前記容量の他端に接続されるとともに、半導体記憶装置が所定の速度以上で動作するとき、前記他端をフローティングとするスイッチ部と、
を備える半導体記憶装置。 - 前記スイッチ部は、半導体記憶装置が所定の速度以下で動作するとき又は半導体記憶装置が待機するとき、前記他端の電位を電源電位又は接地電位に設定することを特徴とする請求項1記載の半導体記憶装置。
- 前記スイッチ部は、より高い信号電圧又はより低い信号電圧が与えられて半導体記憶装置が動作するとき、前記他端の電位を電源電位と接地電位との間の電位に設定することを特徴とする請求項1記載の半導体記憶装置。
- 前記スイッチ部は、制御回路からの制御信号に基づいて、前記他端の接続状態を変更することを特徴とする請求項1記載の半導体記憶装置。
- 前記スイッチ部は、電界効果トランジスタを含んで構成されることを特徴とする請求項4記載の半導体記憶装置。
- 前記記憶ノードは、複数のトランジスタの間の配線領域を含むことを特徴とする請求項1記載の半導体記憶装置。
- 前記容量は、前記配線領域上にある誘電膜を含んで構成されることを特徴とする請求項6記載の半導体記憶装置。
- 前記誘電膜は、実質的に前記配線領域を覆っていることを特徴とする請求項7記載の半導体記憶装置。
- 一対の記憶ノードに容量の一端が接続されており、当該容量の他端にスイッチ部が接続されている半導体記憶装置の動作方法であって、
前記スイッチ部は、半導体記憶装置が所定の速度以上で動作するとき、前記他端をフローティングとする、半導体記憶装置の動作方法。 - 前記スイッチ部は、半導体記憶装置が所定の速度以下で動作するとき又は半導体記憶装置が待機するとき、前記他端の電位を電源電位又は接地電位に設定することを特徴とする請求項9記載の半導体記憶装置の動作方法。
- 前記スイッチ部は、より高い信号電圧又はより低い信号電圧が与えられて半導体記憶装置が動作するとき、前記他端の電位を電源電位と接地電位との間の電位に設定することを特徴とする請求項9記載の半導体記憶装置の動作方法。
- 前記スイッチ部は、制御回路からの制御信号に基づいて、前記他端の接続状態を変更することを特徴とする請求項9記載の半導体記憶装置の動作方法。
- 前記スイッチ部は、電界効果トランジスタを含んで構成されることを特徴とする請求項12記載の半導体記憶装置の動作方法。
- 少なくとも一対の記憶ノードを備えるSRAMセルと、
一対の前記記憶ノードの一方に一端が接続される第1の容量素子と、
一対の前記記憶ノードの他方に一端が接続される第2の容量素子と、
前記第1及び第2の容量素子の他端間の節点と電源とを接続するスイッチ部と、
前記SRAMセルが所定の動作状態のとき、前記スイッチ部により、前記節点を前記電源から電気的に切り離すことで、前記第1及び第2の容量素子を一対の前記記憶ノードの間に直列接続した状態とさせる制御回路と、
を備える半導体記憶装置。 - 前記所定の動作状態のとき、前記SRAMセルは、読み出し又は書き込み動作中にあることを特徴とする請求項14記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006174498A JP4932341B2 (ja) | 2006-06-23 | 2006-06-23 | 半導体記憶装置及び半導体記憶装置の動作方法 |
US11/808,991 US7782653B2 (en) | 2006-06-23 | 2007-06-14 | Semiconductor memory device and method of operating the semiconductor memory device |
KR1020070059962A KR20070122143A (ko) | 2006-06-23 | 2007-06-19 | 반도체 기억 장치 및 이 반도체 기억 장치를 작동하는 방법 |
CNA2007101095390A CN101093722A (zh) | 2006-06-23 | 2007-06-25 | 半导体存储装置以及操作该半导体存储装置的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006174498A JP4932341B2 (ja) | 2006-06-23 | 2006-06-23 | 半導体記憶装置及び半導体記憶装置の動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008004208A JP2008004208A (ja) | 2008-01-10 |
JP4932341B2 true JP4932341B2 (ja) | 2012-05-16 |
Family
ID=38873397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006174498A Expired - Fee Related JP4932341B2 (ja) | 2006-06-23 | 2006-06-23 | 半導体記憶装置及び半導体記憶装置の動作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7782653B2 (ja) |
JP (1) | JP4932341B2 (ja) |
KR (1) | KR20070122143A (ja) |
CN (1) | CN101093722A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100858293B1 (ko) * | 2007-10-01 | 2008-09-11 | 최웅림 | Nand 메모리 셀 어레이, 상기 nand 메모리 셀어레이를 구비하는 nand 플래시 메모리 및 nand플래시 메모리의 데이터 처리방법 |
IT1397216B1 (it) * | 2009-12-29 | 2013-01-04 | St Microelectronics Srl | Dispositivo di memoria sram |
US8305820B2 (en) * | 2010-04-29 | 2012-11-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Switched capacitor based negative bitline voltage generation scheme |
TWI621127B (zh) * | 2013-10-18 | 2018-04-11 | 半導體能源研究所股份有限公司 | 運算處理裝置及其驅動方法 |
FR3018944A1 (fr) * | 2014-03-21 | 2015-09-25 | St Microelectronics Rousset | Dispositif de memoire associant un plan memoire du type sram et un plan-memoire du type non volatil, durci contre des basculements accidentels |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4638463A (en) * | 1985-01-24 | 1987-01-20 | International Business Machines Corporation | Fast writing circuit for a soft error protected storage cell |
JPH0616355B2 (ja) * | 1985-11-21 | 1994-03-02 | 日本電気株式会社 | スタテイツクメモリ |
JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
JPH04310693A (ja) * | 1991-04-09 | 1992-11-02 | Oki Electric Ind Co Ltd | スタティックramの読出し方法 |
JP3214004B2 (ja) * | 1991-12-17 | 2001-10-02 | ソニー株式会社 | 半導体メモリ装置及びその製法 |
KR100305123B1 (ko) * | 1992-12-11 | 2001-11-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 정적랜덤액세스메모리셀및이를포함하는반도체장치 |
JPH0846060A (ja) * | 1994-08-03 | 1996-02-16 | Hitachi Ltd | 半導体記憶装置 |
JPH08106787A (ja) * | 1994-10-04 | 1996-04-23 | Oki Electric Ind Co Ltd | メモリセル安定化回路 |
US5481492A (en) * | 1994-12-14 | 1996-01-02 | The United States Of America As Represented By The Secretary Of The Navy | Floating gate injection voltage regulator |
JPH10199996A (ja) * | 1997-01-10 | 1998-07-31 | Hitachi Ltd | 半導体集積回路装置 |
US6198652B1 (en) * | 1998-04-13 | 2001-03-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor integrated memory device |
KR100471168B1 (ko) * | 2002-05-27 | 2005-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 |
JP4579506B2 (ja) * | 2003-06-06 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP4247163B2 (ja) * | 2003-12-25 | 2009-04-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2006
- 2006-06-23 JP JP2006174498A patent/JP4932341B2/ja not_active Expired - Fee Related
-
2007
- 2007-06-14 US US11/808,991 patent/US7782653B2/en not_active Expired - Fee Related
- 2007-06-19 KR KR1020070059962A patent/KR20070122143A/ko not_active Application Discontinuation
- 2007-06-25 CN CNA2007101095390A patent/CN101093722A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2008004208A (ja) | 2008-01-10 |
US20070297215A1 (en) | 2007-12-27 |
KR20070122143A (ko) | 2007-12-28 |
US7782653B2 (en) | 2010-08-24 |
CN101093722A (zh) | 2007-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3920851B2 (ja) | 半導体メモリ装置 | |
JP5076462B2 (ja) | 半導体メモリデバイス | |
JP2007173385A (ja) | 半導体集積回路装置 | |
JP2006004974A (ja) | 半導体記憶装置 | |
KR20070038015A (ko) | 반도체기억장치 | |
JP2003059273A (ja) | 半導体記憶装置 | |
JP2009117024A (ja) | メモリ素子およびその動作方法 | |
JP4932341B2 (ja) | 半導体記憶装置及び半導体記憶装置の動作方法 | |
JP2006093696A (ja) | 集積回路メモリ装置 | |
JP4416474B2 (ja) | 半導体記憶装置 | |
JP4314085B2 (ja) | 不揮発性半導体記憶装置 | |
JP4138392B2 (ja) | 不揮発性強誘電体メモリ装置の参照電圧発生回路 | |
US9659607B2 (en) | Sense amplifier circuit and semiconductor memory device | |
US20020186593A1 (en) | Semiconductor memory device | |
JP5337010B2 (ja) | 半導体集積回路 | |
JP5134845B2 (ja) | 半導体装置 | |
JP7352741B2 (ja) | 読み取りおよび書き込み変換回路及びメモリ | |
JPH04111297A (ja) | スタティック・ランダム・アクセス・メモリセル | |
JP3557051B2 (ja) | 半導体記憶装置 | |
JP6522186B2 (ja) | 半導体記憶装置 | |
KR100479291B1 (ko) | 동작 안정성이 높은 비휘발성 메모리 셀을 갖는 반도체기억 장치 | |
JP2007328864A (ja) | 緩衝型強誘電体コンデンサラッチ回路 | |
JP2006237776A (ja) | 強誘電体コンデンサラッチ回路 | |
JPS6027119B2 (ja) | 半導体メモリ | |
JP2002093171A (ja) | 半導体記憶装置および読み出し方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090515 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111116 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120215 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |