JP3214004B2 - 半導体メモリ装置及びその製法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
にα線等によるソフトエラー耐性を施した例えばＳＲＡ
Ｍにおけるメモリセルの構造及びその製法に関する。
にα線等によるソフトエラー耐性を施した例えばＳＲＡ
Ｍにおけるメモリセルの構造及びその製法に関する。
【０００２】
【従来の技術】従来の半導体メモリ装置、例えばＳＲＡ
Ｍは、図７の等価回路図に示すように、一対のドライバ
トランジスタ（Ｎ−ＭＯＳトランジスタ）Ｔｒ1 及びＴ
ｒ2 と該ドライバトランジスタＴｒ1 及びＴｒ2 の各記
憶ノードＮ1 及びＮ2 に接続された一対の高抵抗負荷Ｒ
1 及びＲ2 からなるフリップフロップ回路ＦＦと、一対
のアクセストランジスタ（Ｎ−ＭＯＳトランジスタ）Ｑ
1 及びＱ2 とからメモリセルが構成されている。尚、図
において、ＷＬはワード線、ＢＬ及び反転ＢＬはビット
線である。
Ｍは、図７の等価回路図に示すように、一対のドライバ
トランジスタ（Ｎ−ＭＯＳトランジスタ）Ｔｒ1 及びＴ
ｒ2 と該ドライバトランジスタＴｒ1 及びＴｒ2 の各記
憶ノードＮ1 及びＮ2 に接続された一対の高抵抗負荷Ｒ
1 及びＲ2 からなるフリップフロップ回路ＦＦと、一対
のアクセストランジスタ（Ｎ−ＭＯＳトランジスタ）Ｑ
1 及びＱ2 とからメモリセルが構成されている。尚、図
において、ＷＬはワード線、ＢＬ及び反転ＢＬはビット
線である。
【０００３】従来のＳＲＡＭの構成を図８の断面図にて
説明すると、ドライバトランジスタＴｒ1 のゲート電極
Ｇ1 及びアクセストランジスタＱ2 のゲート電極（ワー
ド線）２１が第１層目の多結晶シリコン層にて形成さ
れ、特に、ドライバトランジスタＴｒ1 のゲート電極Ｇ
1 上に層間絶縁膜２２を介して高抵抗負荷Ｒ2 を構成す
る多結晶シリコン層２３が積層されている。
説明すると、ドライバトランジスタＴｒ1 のゲート電極
Ｇ1 及びアクセストランジスタＱ2 のゲート電極（ワー
ド線）２１が第１層目の多結晶シリコン層にて形成さ
れ、特に、ドライバトランジスタＴｒ1 のゲート電極Ｇ
1 上に層間絶縁膜２２を介して高抵抗負荷Ｒ2 を構成す
る多結晶シリコン層２３が積層されている。
【０００４】この多結晶シリコン層２３とゲート電極Ｇ
1 は、図示の例では、アクセストランジスタＱ2 のドレ
イン領域２４上にて接続され、この接続点にて図７の等
価回路で示す記憶ノードＮ1 が構成される。尚、図にお
いて、２５はビット線（反転ＢＬ）が接続されるアクセ
ストランジスタＱ2 のソース領域を示し、２６はシャン
ト用のＡｌ配線を示す。
1 は、図示の例では、アクセストランジスタＱ2 のドレ
イン領域２４上にて接続され、この接続点にて図７の等
価回路で示す記憶ノードＮ1 が構成される。尚、図にお
いて、２５はビット線（反転ＢＬ）が接続されるアクセ
ストランジスタＱ2 のソース領域を示し、２６はシャン
ト用のＡｌ配線を示す。
【０００５】そして、従来では、α線等によるソフトエ
ラーを防止するために、図７に示すように、各記憶ノー
ドＮ1 及びＮ2 と接地（ＧＮＤ）間にコンデンサＣ1 及
びＣ 2 を接続するようにしている。このコンデンサＣ1
（及びＣ2 ）は、図８において、多結晶シリコン層２３
とゲート電極Ｇ1 との接続点上に誘電体膜を介して多結
晶シリコン層からなるキャパシタプレート電極２７を積
層することにより構成される。このキャパシタプレート
電極２７は、図示しない接地線に例えば配線層により接
続される。
ラーを防止するために、図７に示すように、各記憶ノー
ドＮ1 及びＮ2 と接地（ＧＮＤ）間にコンデンサＣ1 及
びＣ 2 を接続するようにしている。このコンデンサＣ1
（及びＣ2 ）は、図８において、多結晶シリコン層２３
とゲート電極Ｇ1 との接続点上に誘電体膜を介して多結
晶シリコン層からなるキャパシタプレート電極２７を積
層することにより構成される。このキャパシタプレート
電極２７は、図示しない接地線に例えば配線層により接
続される。
【０００６】
【発明が解決しようとする課題】ところで、従来のＳＲ
ＡＭは、コンデンサを接地（ＧＮＤ）に接続させる必要
があることから、図８におけるキャパシタプレート電極
２７を別に設けた接地線に配線層を介して接続する必要
がある。
ＡＭは、コンデンサを接地（ＧＮＤ）に接続させる必要
があることから、図８におけるキャパシタプレート電極
２７を別に設けた接地線に配線層を介して接続する必要
がある。
【０００７】従って、従来においては、キャパシタプレ
ート電極２７を接地線に接続するための余分な配線空間
（領域）が必要になると共に、配線層をコンタクトさせ
るための開口を設けるための工程が新たに必要となり、
製造工程の複雑化、製造コストの高価格化を招くという
不都合がある。
ート電極２７を接地線に接続するための余分な配線空間
（領域）が必要になると共に、配線層をコンタクトさせ
るための開口を設けるための工程が新たに必要となり、
製造工程の複雑化、製造コストの高価格化を招くという
不都合がある。
【０００８】本発明は、このような課題に鑑み成された
もので、その目的とするところは、記憶ノード上に積層
されるキャパシタプレート電極を接地線に接続するため
の工程が不要となり、しかも、小さな配線空間で記憶ノ
ード上に大きな容量を設けることができる半導体メモリ
装置を提供することにある。
もので、その目的とするところは、記憶ノード上に積層
されるキャパシタプレート電極を接地線に接続するため
の工程が不要となり、しかも、小さな配線空間で記憶ノ
ード上に大きな容量を設けることができる半導体メモリ
装置を提供することにある。
【０００９】また、本発明は、簡単なプロセスで、かつ
小さな配線空間に大きな容量を記憶ノード上に設けるこ
とができ、しかもその製造工程の簡略化、製造コストの
低廉化を図ることができる半導体メモリ装置の製法を提
供することにある。
小さな配線空間に大きな容量を記憶ノード上に設けるこ
とができ、しかもその製造工程の簡略化、製造コストの
低廉化を図ることができる半導体メモリ装置の製法を提
供することにある。
【００１０】
【課題を解決するための手段】本発明は、一対のドライ
バトランジスタＴｒ1 及びＴｒ2 と該ドライバトランジ
スタＴｒ1 及びＴｒ2 上に夫々記憶ノードＮ1 及びＮ2
を接続点として積層された一対の高抵抗負荷Ｒ1 及びＲ
2 により構成されたフリップフロップ回路ＦＦと、一対
のアクセストランジスタＱ1 及びＱ2 とからメモリセル
が構成された半導体メモリ装置において、一対のドライ
バトランジスタＴｒ1 及びＴｒ2 の各記憶ノードＮ1 及
びＮ2 間を、誘電体膜６を介してキャパシタプレート電
極８で接続し、該キャパシタプレート電極８を外部とは
接続されないフローティング電極として構成する。
バトランジスタＴｒ1 及びＴｒ2 と該ドライバトランジ
スタＴｒ1 及びＴｒ2 上に夫々記憶ノードＮ1 及びＮ2
を接続点として積層された一対の高抵抗負荷Ｒ1 及びＲ
2 により構成されたフリップフロップ回路ＦＦと、一対
のアクセストランジスタＱ1 及びＱ2 とからメモリセル
が構成された半導体メモリ装置において、一対のドライ
バトランジスタＴｒ1 及びＴｒ2 の各記憶ノードＮ1 及
びＮ2 間を、誘電体膜６を介してキャパシタプレート電
極８で接続し、該キャパシタプレート電極８を外部とは
接続されないフローティング電極として構成する。
【００１１】また、本発明は、一対のドライバトランジ
スタＴｒ1 及びＴｒ2 と該ドライバトランジスタＴｒ1
及びＴｒ2 上に夫々記憶ノードＮ1 及びＮ2 を接続点と
して積層された一対の高抵抗負荷Ｒ1 及びＲ2 （高抵抗
負荷層４ａ及び４ｂ）により構成されたフリップフロッ
プ回路ＦＦと、一対のアクセストランジスタＱ1 及びＱ
2 とからメモリセルが構成された半導体メモリ装置の製
法において、ゲート配線Ｇ1 （及びＧ2 ）を有するドラ
イバトランジスタＴｒ1 （及びＴｒ2 ）上に、ゲート配
線Ｇ 1 （及びＧ 2 ）に接続するように導電層４ａ（及び
４ｂ）を形成し、この導電層４ａ（及び４ｂ）を覆って
層間絶縁膜３を形成した後、ドライバトランジスタＴｒ
1 （及びＴｒ2 ）の記憶ノードＮ1 （及びＮ2 ）となる
部分の層間絶縁膜３に開口３ａを設ける。
スタＴｒ1 及びＴｒ2 と該ドライバトランジスタＴｒ1
及びＴｒ2 上に夫々記憶ノードＮ1 及びＮ2 を接続点と
して積層された一対の高抵抗負荷Ｒ1 及びＲ2 （高抵抗
負荷層４ａ及び４ｂ）により構成されたフリップフロッ
プ回路ＦＦと、一対のアクセストランジスタＱ1 及びＱ
2 とからメモリセルが構成された半導体メモリ装置の製
法において、ゲート配線Ｇ1 （及びＧ2 ）を有するドラ
イバトランジスタＴｒ1 （及びＴｒ2 ）上に、ゲート配
線Ｇ 1 （及びＧ 2 ）に接続するように導電層４ａ（及び
４ｂ）を形成し、この導電層４ａ（及び４ｂ）を覆って
層間絶縁膜３を形成した後、ドライバトランジスタＴｒ
1 （及びＴｒ2 ）の記憶ノードＮ1 （及びＮ2 ）となる
部分の層間絶縁膜３に開口３ａを設ける。
【００１２】その後、開口３ａを通して導電層４ａ（及
び４ｂ）に低抵抗化用不純物を導入した後、開口３ａを
含む全面に誘電体膜６を形成する。その後、全面に半導
体膜８を形成した後、半導体膜８及び下層の誘電体膜６
をパターニングして半導体膜によるキャパシタプレート
電極８を形成する。
び４ｂ）に低抵抗化用不純物を導入した後、開口３ａを
含む全面に誘電体膜６を形成する。その後、全面に半導
体膜８を形成した後、半導体膜８及び下層の誘電体膜６
をパターニングして半導体膜によるキャパシタプレート
電極８を形成する。
【００１３】
【作用】上述の本発明の構成によれば、一対のドライバ
トランジスタＴｒ1 及びＴｒ2の各記憶ノードＮ1 及び
Ｎ2 間を、誘電体膜６を介してキャパシタプレート電極
８で接続して、このキャパシタプレート電極８を外部と
は接続されないフローティング電極として構成し、等価
的に、記憶ノードＮ1 及びＮ2 間に直列接続の２つの容
量Ｃ1 及びＣ2 を接続するようにしたので、キャパシタ
プレート電極８を接地線に接続しなくても、フリップフ
ロップ回路ＦＦの動作から上記２つの容量Ｃ1 及びＣ2
は、等価的にミラー容量として現れ、実効的に従来とほ
ぼ同じ容量を持たせることができる。
トランジスタＴｒ1 及びＴｒ2の各記憶ノードＮ1 及び
Ｎ2 間を、誘電体膜６を介してキャパシタプレート電極
８で接続して、このキャパシタプレート電極８を外部と
は接続されないフローティング電極として構成し、等価
的に、記憶ノードＮ1 及びＮ2 間に直列接続の２つの容
量Ｃ1 及びＣ2 を接続するようにしたので、キャパシタ
プレート電極８を接地線に接続しなくても、フリップフ
ロップ回路ＦＦの動作から上記２つの容量Ｃ1 及びＣ2
は、等価的にミラー容量として現れ、実効的に従来とほ
ぼ同じ容量を持たせることができる。
【００１４】換言すれば、キャパシタプレート電極８を
接地線に接続することなく、記憶ノードＮ1 及びＮ2 上
に大きな容量を設けることができることになり、その
分、配線空間（領域）を占有する必要がなくなると共
に、接地線に接続するための配線層の形成及び配線層と
コンタクトをとるための開口を形成する必要がなくな
る。
接地線に接続することなく、記憶ノードＮ1 及びＮ2 上
に大きな容量を設けることができることになり、その
分、配線空間（領域）を占有する必要がなくなると共
に、接地線に接続するための配線層の形成及び配線層と
コンタクトをとるための開口を形成する必要がなくな
る。
【００１５】また、本発明の製法によれば、層間絶縁膜
３の開口３ａを通してドライバトランジスタＴｒ1 （及
びＴｒ2 ）のゲート配線Ｇ1 （及びＧ2 ）に接続された
導電層４ａ（及び４ｂ）に低抵抗化用不純物を導入した
後、開口３ａを含む全面に誘電体膜６を形成し、その
後、全面に半導体膜８を形成した後、半導体膜８及び下
層の誘電体膜６をパターニングして半導体膜によるキャ
パシタプレート電極８を形成するようにしたので、簡単
なプロセスで、かつ小さな配線空間に大きな容量を記憶
ノードＮ1 （及びＮ2 ）上に設けることができ、しかも
その製造工程の簡略化、製造コストの低廉化を図ること
ができる。また、これにより、キャパシタプレート電極
８下の誘電体膜６が、導電層４ａ（及び４ｂ）中、低抵
抗化用不純物が導入された部分上に限定される。
３の開口３ａを通してドライバトランジスタＴｒ1 （及
びＴｒ2 ）のゲート配線Ｇ1 （及びＧ2 ）に接続された
導電層４ａ（及び４ｂ）に低抵抗化用不純物を導入した
後、開口３ａを含む全面に誘電体膜６を形成し、その
後、全面に半導体膜８を形成した後、半導体膜８及び下
層の誘電体膜６をパターニングして半導体膜によるキャ
パシタプレート電極８を形成するようにしたので、簡単
なプロセスで、かつ小さな配線空間に大きな容量を記憶
ノードＮ1 （及びＮ2 ）上に設けることができ、しかも
その製造工程の簡略化、製造コストの低廉化を図ること
ができる。また、これにより、キャパシタプレート電極
８下の誘電体膜６が、導電層４ａ（及び４ｂ）中、低抵
抗化用不純物が導入された部分上に限定される。
【００１６】特に、開口３ａを通してゲート配線Ｇ
1 （及びＧ2）に導入される低抵抗化用不純物としてＮ
型の不純物を用い、上記誘電体膜６としてＳｉ3 Ｎ4 膜
を用いることにより、ＳＲＡＭの高抵抗負荷Ｒ1 及びＲ
2 となる高抵抗素子やＰチャネル型ＴＦＴ素子のＢＴ
（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ）ストレス法によ
る故障モード検出時における特性の不安定化を回避させ
ることができる。
1 （及びＧ2）に導入される低抵抗化用不純物としてＮ
型の不純物を用い、上記誘電体膜６としてＳｉ3 Ｎ4 膜
を用いることにより、ＳＲＡＭの高抵抗負荷Ｒ1 及びＲ
2 となる高抵抗素子やＰチャネル型ＴＦＴ素子のＢＴ
（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ）ストレス法によ
る故障モード検出時における特性の不安定化を回避させ
ることができる。
【００１７】
【実施例】以下、図１〜図６を参照しながら本発明の実
施例を説明する。図１は、本実施例に係るＳＲＡＭの要
部を示す平面図であり、図２は図１におけるＡ−Ａ線上
の断面図、図３は図１におけるＢ−Ｂ線上の断面図、図
４は図１におけるＣ−Ｃ線上の断面図である。また、図
５は、本実施例に係るＳＲＡＭのメモリセルを示す等価
回路図である。
施例を説明する。図１は、本実施例に係るＳＲＡＭの要
部を示す平面図であり、図２は図１におけるＡ−Ａ線上
の断面図、図３は図１におけるＢ−Ｂ線上の断面図、図
４は図１におけるＣ−Ｃ線上の断面図である。また、図
５は、本実施例に係るＳＲＡＭのメモリセルを示す等価
回路図である。
【００１８】本実施例に係るＳＲＡＭは、図５に示すよ
うに、一対のドライバトランジスタ（Ｎ−ＭＯＳトラン
ジスタ）Ｔｒ1 及びＴｒ2 と該ドライバトランジスタＴ
ｒ1 及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続された
一対の高抵抗負荷Ｒ1 及びＲ 2 からなるフリップフロッ
プ回路ＦＦと、一対のアクセストランジスタ（Ｎ−ＭＯ
Ｓトランジスタ）Ｑ1 及びＱ2 とからメモリセルが構成
されている。尚、図において、ＷＬはワード線、ＢＬ及
び反転ＢＬはビット線である。
うに、一対のドライバトランジスタ（Ｎ−ＭＯＳトラン
ジスタ）Ｔｒ1 及びＴｒ2 と該ドライバトランジスタＴ
ｒ1 及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続された
一対の高抵抗負荷Ｒ1 及びＲ 2 からなるフリップフロッ
プ回路ＦＦと、一対のアクセストランジスタ（Ｎ−ＭＯ
Ｓトランジスタ）Ｑ1 及びＱ2 とからメモリセルが構成
されている。尚、図において、ＷＬはワード線、ＢＬ及
び反転ＢＬはビット線である。
【００１９】即ち、このＳＲＡＭの要部の構成を図１〜
図４に基いて説明すると、Ｐ型のウェル領域１上にＳｉ
Ｏ2 等からなるゲート絶縁膜２を介してドライバトラン
ジスタＴｒ1 及びＴｒ2 の各ゲート電極Ｇ1 及びＧ2 が
例えば１層目の多結晶シリコン層にて形成され、このゲ
ート電極Ｇ1 及びＧ2 上に層間絶縁膜３を介して高抵抗
負荷Ｒ1 及びＲ2 を構成する２層目の多結晶シリコン層
（以下、便宜的に高抵抗負荷層と記す）４ａ及び４ｂが
積層されて構成されている。
図４に基いて説明すると、Ｐ型のウェル領域１上にＳｉ
Ｏ2 等からなるゲート絶縁膜２を介してドライバトラン
ジスタＴｒ1 及びＴｒ2 の各ゲート電極Ｇ1 及びＧ2 が
例えば１層目の多結晶シリコン層にて形成され、このゲ
ート電極Ｇ1 及びＧ2 上に層間絶縁膜３を介して高抵抗
負荷Ｒ1 及びＲ2 を構成する２層目の多結晶シリコン層
（以下、便宜的に高抵抗負荷層と記す）４ａ及び４ｂが
積層されて構成されている。
【００２０】尚、ドライバトランジスタＴｒ1 及びＴｒ
2 の各ゲート電極Ｇ1 及びＧ2 は、その一部がアクセス
トランジスタＱ1 及びＱ2 のドレイン領域（図示せず）
に接続されている。また、図１において、５はＶｃｃラ
インを示し、Ｎ1 及びＮ2 は高抵抗負荷層４ａ及び４ｂ
と下層のゲート電極Ｇ1 及びＧ2 との接続点、即ち図５
における記憶ノードを示す。
2 の各ゲート電極Ｇ1 及びＧ2 は、その一部がアクセス
トランジスタＱ1 及びＱ2 のドレイン領域（図示せず）
に接続されている。また、図１において、５はＶｃｃラ
インを示し、Ｎ1 及びＮ2 は高抵抗負荷層４ａ及び４ｂ
と下層のゲート電極Ｇ1 及びＧ2 との接続点、即ち図５
における記憶ノードを示す。
【００２１】しかして、本例においては、ゲート電極Ｇ
1 及びＧ2 と高抵抗負荷層４ａ及び４ｂとの２つの接続
点（記憶ノード）Ｎ1及びＮ2 上にＳｉ3 Ｎ4 からなる
誘電体膜６（及び誘電体膜６の熱酸化膜７）を介して連
続する一層の多結晶シリコン層からなるキャパシタプレ
ート電極８（図１において斜線で示す）を形成して構成
される。この構成を等価的にみると、図５に示すよう
に、２つの記憶ノードＮ 1 及びＮ2 間に、２つのコンデ
ンサＣ1 及びＣ2 が夫々直列に接続された回路構成とな
る。
1 及びＧ2 と高抵抗負荷層４ａ及び４ｂとの２つの接続
点（記憶ノード）Ｎ1及びＮ2 上にＳｉ3 Ｎ4 からなる
誘電体膜６（及び誘電体膜６の熱酸化膜７）を介して連
続する一層の多結晶シリコン層からなるキャパシタプレ
ート電極８（図１において斜線で示す）を形成して構成
される。この構成を等価的にみると、図５に示すよう
に、２つの記憶ノードＮ 1 及びＮ2 間に、２つのコンデ
ンサＣ1 及びＣ2 が夫々直列に接続された回路構成とな
る。
【００２２】次に、上記２つのコンデンサＣ1 及びＣ2
による容量値について説明する。ここで、Ｃ1 ＝Ｃ2 ＝
Ｃとすると、図７及び図８で示す従来のキャパシタプレ
ート電極２７を接地する場合、各記憶ノードＮ1 及びＮ
2 上には、夫々Ｃだけの容量が付くことになるが、本例
のように、接地しないで２つのキャパシタプレート電極
８を接続した場合、数１に示すように、Ｃ／２と従来の
半分の容量値となってしまう。
による容量値について説明する。ここで、Ｃ1 ＝Ｃ2 ＝
Ｃとすると、図７及び図８で示す従来のキャパシタプレ
ート電極２７を接地する場合、各記憶ノードＮ1 及びＮ
2 上には、夫々Ｃだけの容量が付くことになるが、本例
のように、接地しないで２つのキャパシタプレート電極
８を接続した場合、数１に示すように、Ｃ／２と従来の
半分の容量値となってしまう。
【数１】
【００２３】しかし、本例のように配置された容量は、
ＳＲＡＭにおけるフリップフロップ回路の動作からミラ
ー容量としてみることができる。従って、数２で示すよ
うに、実効的には倍の容量と同じように働くことにな
り、容量値としては、従来の容量値と同じものとなる。
ＳＲＡＭにおけるフリップフロップ回路の動作からミラ
ー容量としてみることができる。従って、数２で示すよ
うに、実効的には倍の容量と同じように働くことにな
り、容量値としては、従来の容量値と同じものとなる。
【数２】
【００２４】上述のように、本例によれば、一対のドラ
イバトランジスタＴｒ1 及びＴｒ2 の各記憶ノードＮ1
及びＮ2 間を、誘電体膜６を介してキャパシタプレート
電極８で接続して、等価的に、記憶ノードＮ1 及びＮ2
間に直列接続の２つのコンデンサＣ1 及びＣ2 を接続す
るようにしたので、キャパシタプレート電極８を接地線
に接続しなくても、フリップフロップ回路の動作から上
記２つのコンデンサＣ 1 及びＣ2 は、等価的にミラー容
量として現れ、実効的に従来とほぼ同じ容量を持たせる
ことができる。
イバトランジスタＴｒ1 及びＴｒ2 の各記憶ノードＮ1
及びＮ2 間を、誘電体膜６を介してキャパシタプレート
電極８で接続して、等価的に、記憶ノードＮ1 及びＮ2
間に直列接続の２つのコンデンサＣ1 及びＣ2 を接続す
るようにしたので、キャパシタプレート電極８を接地線
に接続しなくても、フリップフロップ回路の動作から上
記２つのコンデンサＣ 1 及びＣ2 は、等価的にミラー容
量として現れ、実効的に従来とほぼ同じ容量を持たせる
ことができる。
【００２５】即ち、キャパシタプレート電極８を接地線
に接続することなく、各記憶ノードＮ1 及びＮ2 上に大
きな容量を設けることができることになり、その分、配
線空間（領域）を占有する必要がなくなると共に、接地
線に接続するための配線層の形成及び配線層とコンタク
トをとるための開口を形成する必要がなくなる。また、
記憶ノードＮ1 及びＮ2 に大きな容量を設けることがで
きることから、α線等によるソフトエラーに対する耐性
を著しく改善させることができる。
に接続することなく、各記憶ノードＮ1 及びＮ2 上に大
きな容量を設けることができることになり、その分、配
線空間（領域）を占有する必要がなくなると共に、接地
線に接続するための配線層の形成及び配線層とコンタク
トをとるための開口を形成する必要がなくなる。また、
記憶ノードＮ1 及びＮ2 に大きな容量を設けることがで
きることから、α線等によるソフトエラーに対する耐性
を著しく改善させることができる。
【００２６】次に、上記本例に係るＳＲＡＭの製法を図
１におけるＣ−Ｃ線上の断面を主体にして図６に基いて
説明する。尚、図２に対応するものについては同符号を
記す。
１におけるＣ−Ｃ線上の断面を主体にして図６に基いて
説明する。尚、図２に対応するものについては同符号を
記す。
【００２７】まず、図６Ａに示すように、Ｐ型のウェル
領域１上にゲート絶縁膜２を介して形成されたドライバ
トランジスタＴｒ1 のゲート電極Ｇ1 を含む全面にＳｉ
Ｏ2 からなる第１の層間絶縁膜３（厚み約２００Å）を
ＣＶＤ法により堆積する。その後、高抵抗負荷層との接
続部分に対応する箇所に開口３ａを設ける。その後、全
面に薄膜の多結晶シリコン層を形成した後、該多結晶シ
リコン層をパターニングして高抵抗負荷層４ａを形成す
る。このとき、高抵抗負荷層４ａが開口３ａを通して下
層のゲート電極Ｇ1 に接続される。
領域１上にゲート絶縁膜２を介して形成されたドライバ
トランジスタＴｒ1 のゲート電極Ｇ1 を含む全面にＳｉ
Ｏ2 からなる第１の層間絶縁膜３（厚み約２００Å）を
ＣＶＤ法により堆積する。その後、高抵抗負荷層との接
続部分に対応する箇所に開口３ａを設ける。その後、全
面に薄膜の多結晶シリコン層を形成した後、該多結晶シ
リコン層をパターニングして高抵抗負荷層４ａを形成す
る。このとき、高抵抗負荷層４ａが開口３ａを通して下
層のゲート電極Ｇ1 に接続される。
【００２８】次に、図６Ｂに示すように、全面にＳｉＯ
2 からなる第２の層間絶縁膜９をＣＶＤ法により形成す
る。その後、高抵抗負荷層４ａとゲート電極Ｇ1 との接
続部分に対応した箇所に開口９ａを設ける。その後、高
抵抗負荷層４ａのゲート電極Ｇ1 との接続部分における
抵抗を下げるために、上記開口９ａを通して、高抵抗負
荷層４ａの上記接続部分に、低抵抗化用のＮ型不純物、
例えば砒素（Ａｓ）をイオン注入する。このときのイオ
ン注入条件は、注入エネルギ＝２５ｋｅＶ、注入量＝３
×１０15ｃｍ-2である。このイオン注入後、結晶改善等
を目的とした活性化アニールを行う。
2 からなる第２の層間絶縁膜９をＣＶＤ法により形成す
る。その後、高抵抗負荷層４ａとゲート電極Ｇ1 との接
続部分に対応した箇所に開口９ａを設ける。その後、高
抵抗負荷層４ａのゲート電極Ｇ1 との接続部分における
抵抗を下げるために、上記開口９ａを通して、高抵抗負
荷層４ａの上記接続部分に、低抵抗化用のＮ型不純物、
例えば砒素（Ａｓ）をイオン注入する。このときのイオ
ン注入条件は、注入エネルギ＝２５ｋｅＶ、注入量＝３
×１０15ｃｍ-2である。このイオン注入後、結晶改善等
を目的とした活性化アニールを行う。
【００２９】次に、図６Ｃに示すように、開口９ａから
露出する高抵抗負荷層４ａの表面に形成されている自然
酸化膜を除去するために全面にライト・エッチングを行
う。その後、全面に５０〜１００Å程度のＳｉ3 Ｎ4 膜
６をＣＶＤ法で堆積した後、Ｓｉ3 Ｎ4 膜６の表面を熱
酸化してＳｉ3 Ｎ4 膜６の膜質を改善させる。このと
き、Ｓｉ3 Ｎ4 膜６の表面に薄い熱酸化膜７が形成され
る。
露出する高抵抗負荷層４ａの表面に形成されている自然
酸化膜を除去するために全面にライト・エッチングを行
う。その後、全面に５０〜１００Å程度のＳｉ3 Ｎ4 膜
６をＣＶＤ法で堆積した後、Ｓｉ3 Ｎ4 膜６の表面を熱
酸化してＳｉ3 Ｎ4 膜６の膜質を改善させる。このと
き、Ｓｉ3 Ｎ4 膜６の表面に薄い熱酸化膜７が形成され
る。
【００３０】その後、全面に厚み約５００Å程度の多結
晶シリコン層をＣＶＤ法にて形成した後、該多結晶シリ
コン層をパターニングして多結晶シリコン層によるキャ
パシタプレート電極８を形成する。この多結晶シリコン
層８のパターニング時、下層の熱酸化膜７及びＳｉ3 Ｎ
4 膜６を同時にパターニングする。その後、キャパシタ
プレート電極８に、低抵抗化用の不純物、例えば砒素
（Ａｓ）をイオン注入した後、活性化アニールを行って
本例に係るＳＲＡＭを得る。この工程以降は、従来から
行われている工程と同じように、Ａｌ配線層下の層間絶
縁膜の形成〜Ａｌ配線層のコンタクト用開口の形成〜Ａ
ｌ配線層の形成〜と進めればよい。
晶シリコン層をＣＶＤ法にて形成した後、該多結晶シリ
コン層をパターニングして多結晶シリコン層によるキャ
パシタプレート電極８を形成する。この多結晶シリコン
層８のパターニング時、下層の熱酸化膜７及びＳｉ3 Ｎ
4 膜６を同時にパターニングする。その後、キャパシタ
プレート電極８に、低抵抗化用の不純物、例えば砒素
（Ａｓ）をイオン注入した後、活性化アニールを行って
本例に係るＳＲＡＭを得る。この工程以降は、従来から
行われている工程と同じように、Ａｌ配線層下の層間絶
縁膜の形成〜Ａｌ配線層のコンタクト用開口の形成〜Ａ
ｌ配線層の形成〜と進めればよい。
【００３１】この製法によれば、層間絶縁膜９の開口９
ａを通して高抵抗負荷層４ａにおけるドライバトランジ
スタＴｒ1 のゲート電極Ｇ1 との接続部分に低抵抗化用
不純物を導入した後、開口９ａを含む全面にＳｉ3 Ｎ4
膜６を形成し、その後、全面に多結晶シリコン層８を形
成した後、多結晶シリコン層８並びに下層の熱酸化膜７
及びＳｉ3 Ｎ4 膜６をパターニングして多結晶シリコン
層によるキャパシタプレート電極８を形成するようにし
たので、簡単なプロセスで、かつ小さな配線空間に大き
な容量を記憶ノードＮ1 及びＮ2 上に設けることがで
き、しかもその製造工程の簡略化、製造コストの低廉化
を図ることができる。
ａを通して高抵抗負荷層４ａにおけるドライバトランジ
スタＴｒ1 のゲート電極Ｇ1 との接続部分に低抵抗化用
不純物を導入した後、開口９ａを含む全面にＳｉ3 Ｎ4
膜６を形成し、その後、全面に多結晶シリコン層８を形
成した後、多結晶シリコン層８並びに下層の熱酸化膜７
及びＳｉ3 Ｎ4 膜６をパターニングして多結晶シリコン
層によるキャパシタプレート電極８を形成するようにし
たので、簡単なプロセスで、かつ小さな配線空間に大き
な容量を記憶ノードＮ1 及びＮ2 上に設けることがで
き、しかもその製造工程の簡略化、製造コストの低廉化
を図ることができる。
【００３２】特に、キャパシタプレート電極８下の熱酸
化膜７及びＳｉ3 Ｎ4 膜６（Ｏ−Ｎ−Ｏ構造）が高抵抗
負荷層４ａ中、Ｎ型の不純物が導入された部分上に限定
されるため、例えばＢＴストレス法による故障モード
（結晶欠陥、酸化膜欠陥、不純物汚染等）の検出時にお
けるＯｘｉｄｅ−Ｓｉ3 Ｎ4 界面への電荷導入に伴う特
性の不安定性は問題にならない。
化膜７及びＳｉ3 Ｎ4 膜６（Ｏ−Ｎ−Ｏ構造）が高抵抗
負荷層４ａ中、Ｎ型の不純物が導入された部分上に限定
されるため、例えばＢＴストレス法による故障モード
（結晶欠陥、酸化膜欠陥、不純物汚染等）の検出時にお
けるＯｘｉｄｅ−Ｓｉ3 Ｎ4 界面への電荷導入に伴う特
性の不安定性は問題にならない。
【００３３】
【発明の効果】本発明に係る半導体メモリ装置によれ
ば、記憶ノード上に積層されるキャパシタプレート電極
を接地線に接続するための工程が不要となり、しかも、
小さな配線空間で記憶ノード上に大きな容量を設けるこ
とができる。
ば、記憶ノード上に積層されるキャパシタプレート電極
を接地線に接続するための工程が不要となり、しかも、
小さな配線空間で記憶ノード上に大きな容量を設けるこ
とができる。
【００３４】また、本発明に係る半導体メモリ装置の製
法によれば、簡単なプロセスで、かつ小さな配線空間に
大きな容量を記憶ノード上に設けることができ、しかも
その製造工程の簡略化、製造コストの低廉化を図ること
ができる。
法によれば、簡単なプロセスで、かつ小さな配線空間に
大きな容量を記憶ノード上に設けることができ、しかも
その製造工程の簡略化、製造コストの低廉化を図ること
ができる。
【図１】本実施例に係るＳＲＡＭの要部を示す平面図。
【図２】図１におけるＡ−Ａ線上の断面図。
【図３】図１におけるＢ−Ｂ線上の断面図。
【図４】図１におけるＣ−Ｃ線上の断面図。
【図５】本実施例に係るＳＲＡＭのメモリセルを示す等
価回路図。
価回路図。
【図６】本実施例に係るＳＲＡＭの製法を示す工程図。
【図７】従来例に係るＳＲＡＭのメモリセルを示す等価
回路図。
回路図。
【図８】従来例に係るＳＲＡＭの要部を示す断面図。
Ｔｒ1 ，Ｔｒ2 ドライバトランジスタ Ｑ1 ，Ｑ2 アクセストランジスタ Ｒ1 ，Ｒ2 高抵抗負荷 Ｃ1 ，Ｃ2 コンデンサ ＦＦ フリップフロップ回路 ＢＬ，反転ＢＬ ビット線 ＷＬ ワード線 Ｇ1 ，Ｇ2 ゲート電極 １ Ｐ型のウェル領域 ２ ゲート絶縁膜 ３ 層間絶縁膜 ４ａ，４ｂ 高抵抗負荷層 ６ 誘電体膜 ７ 熱酸化膜 ８ キャパシタプレート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (3)
- 【請求項１】 一対のドライバトランジスタと該ドライ
バトランジスタ上に夫々記憶ノードを接続点として積層
された一対の高抵抗負荷により構成されたフリップフロ
ップ回路と、一対のアクセストランジスタとからメモリ
セルが構成された半導体メモリ装置において、 上記一対のドライバトランジスタの各記憶ノード間が、
誘電体膜を介してキャパシタプレート電極で接続され、
該キャパシタプレート電極が外部とは接続されないフロ
ーティング電極となっていることを特徴とする半導体メ
モリ装置。 - 【請求項２】 一対のドライバトランジスタと該ドライ
バトランジスタ上に夫々記憶ノードを接続点として積層
された一対の高抵抗負荷により構成されたフリップフロ
ップ回路と、一対のアクセストランジスタとからメモリ
セルが構成された半導体メモリ装置の製法において、 ゲート配線を有する上記ドライバトランジスタ上に、該
ゲート配線に接続するように導電層を形成する工程と、 上記導電層を覆って 層間絶縁膜を形成する工程と、 上記ドライバトランジスタの上記記憶ノードとなる部分
の上記層間絶縁膜に開口を設ける工程と、 上記開口を通して上記導電層に低抵抗化用不純物を導入
する工程と、 上記開口を含む全面に誘電体膜を形成する工程と、 全面に半導体膜を形成した後、該半導体膜及び下層の誘
電体膜をパターニングして上記半導体膜によるキャパシ
タプレート電極を形成する工程とを有することを特徴と
する半導体メモリ装置の製法。 - 【請求項３】 上記低抵抗化用不純物としてＮ型の不純
物を用い、上記誘電体膜としてＳｉ3 Ｎ4 膜を用いるこ
とを特徴とする請求項２記載の半導体メモリ装置の製
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33366591A JP3214004B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体メモリ装置及びその製法 |
| KR1019920022150A KR930015014A (ko) | 1991-12-17 | 1992-11-24 | 반도체메모리장치 및 그 제법 |
| US08/345,335 US5498563A (en) | 1991-12-17 | 1994-11-21 | Method of manufacturing a static random access memory device including a coupling capacitor between a pair of storage nodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33366591A JP3214004B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体メモリ装置及びその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167037A JPH05167037A (ja) | 1993-07-02 |
| JP3214004B2 true JP3214004B2 (ja) | 2001-10-02 |
Family
ID=18268603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33366591A Expired - Fee Related JP3214004B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体メモリ装置及びその製法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5498563A (ja) |
| JP (1) | JP3214004B2 (ja) |
| KR (1) | KR930015014A (ja) |
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|---|---|---|---|---|
| KR100489531B1 (ko) * | 2002-06-28 | 2005-05-16 | 동부아남반도체 주식회사 | 캐패시터의 제조 방법 |
| JP2004079696A (ja) * | 2002-08-14 | 2004-03-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP4531615B2 (ja) | 2005-02-03 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4932341B2 (ja) * | 2006-06-23 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置の動作方法 |
| JP2009044183A (ja) * | 2008-10-24 | 2009-02-26 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187362A (ja) * | 1985-02-15 | 1986-08-21 | Nec Corp | 半導体集積回路装置 |
| JPH0685431B2 (ja) * | 1985-06-10 | 1994-10-26 | 株式会社日立製作所 | 半導体装置 |
| KR900005038B1 (ko) * | 1987-07-31 | 1990-07-18 | 삼성전자 주식회사 | 고저항 다결정 실리콘의 제조방법 |
| US4984200A (en) * | 1987-11-30 | 1991-01-08 | Hitachi, Ltd. | Semiconductor circuit device having a plurality of SRAM type memory cell arrangement |
| US5145799A (en) * | 1991-01-30 | 1992-09-08 | Texas Instruments Incorporated | Stacked capacitor SRAM cell |
-
1991
- 1991-12-17 JP JP33366591A patent/JP3214004B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-24 KR KR1019920022150A patent/KR930015014A/ko not_active Application Discontinuation
-
1994
- 1994-11-21 US US08/345,335 patent/US5498563A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015014A (ko) | 1993-07-23 |
| US5498563A (en) | 1996-03-12 |
| JPH05167037A (ja) | 1993-07-02 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |