JPH06350055A

JPH06350055A - 半導体記憶装置

Info

Publication number: JPH06350055A
Application number: JP5141838A
Authority: JP
Inventors: Takatoshi Ito; 貴敏伊藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-06-14
Filing date: 1993-06-14
Publication date: 1994-12-22
Anticipated expiration: 2011-09-04
Also published as: JP2531345B2

Abstract

(57)【要約】【目的】半導体記憶装置の製造工程数を削減する。【構成】抵抗負荷型セルを備えるＳＲＡＭのメモリセ
ル内で第一ドライバトランジスタのドレインと、第二ド
ライバトランジスタのゲート電極と、高抵抗負荷素子の
一端とを一括に接続するコンタクトを、第一ドライバト
ランジスタのドレイン拡散層のためのコンタクトホール
内に設ける。コンタクトホール形成のためのエッチング
工程が１回で済むので、工程数が削減でき製造時間及び
コストが低減される。コンタクトを金属配線層で第一ス
イッチングトランジスタのソースと接続することによ
り、メモリセルの読み書きの高速化が可能であり、ま
た、コンタクトを第二ドライバトランジスタのゲート電
極を介して第一スイッチングトランジスタのソースと接
続することにより、設計の自由度が高まる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、抵抗負荷素子とスイッチングトランジスタ及
びドライバトランジスタとの接続を容易にしたスタティ
ック型の半導体記憶装置の構造に関する。

【０００２】

【従来の技術】スタティック型の半導体記憶装置（以
下、ＳＲＡＭと呼ぶ）は、近年特に高集積化が進んでお
り、例えば４メガビットの大容量を有するＳＲＡＭも出
現している。ＳＲＡＭには、メモリセルの負荷手段を、
デプリーション型ＭＯＳトランジスタで形成したデプリ
ーション負荷型セルを有するものと、多結晶シリコン
（ポリシリコン）等の抵抗負荷素子で形成した抵抗負荷
形セルを有する型式のものとがあり、後者は抵抗負荷型
ＳＲＡＭと呼ばれる。抵抗負荷型ＳＲＡＭは、多結晶シ
リコンを高抵抗の負荷素子に形成することが容易なた
め、特に消費電流の低減による大容量化及び高集積化に
適しており、近年多く採用される傾向にある。

【０００３】図３は、抵抗負荷型メモリセルの一般的な
構成を示す回路図である。同図に示したように、抵抗負
荷型メモリセルでは、抵抗（高抵抗）負荷素子Ｒの一端
ｒ１と、第一ドライバトランジスタ（第一のトランジス
タ）Ｑ１のドレインＱ１ｄと、第二ドライバトランジス
タ（第二のトランジスタ）Ｑ２のゲート電極Ｑ２ｇと、
第一スイッチングトランジスタ（第三のトランジスタ）
Ｑ３のソースＱ３ｓとを電気的に一括接続するノードａ
１が存在する。従来、これらの接続を行うために、図５
及び図６に示した構造が採用されている。図５は、従来
の抵抗負荷型メモリセルのノードａ１部分の模式的平面
図、図６はそのＶＩーＶＩ断面図である。

【０００４】図５及び図６において、Ｐ型基板１上にロ
コス酸化膜２及び各トランジスタのゲート酸化膜を形成
した段階で、第一のトランジスタＱ１のドレイン９及び
第三のトランジスタＱ３のソース１１上のゲート酸化膜
４の一部をリソグラフィ技術を用いて選択的に除去し
て、ゲート酸化膜除去領域２０を設ける。次いで、第二
のトランジスタＱ２のゲート電極を形成する際に、ゲー
ト酸化膜除去領域２０を成す第一のトランジスタＱ１の
ドレイン９及び第三のトランジスタＱ３のソース１１
を、このゲート電極を構成する多結晶シリコン７により
直接に接続する。

【０００５】その後、第二のトランジスタＱ２のゲート
電極７を覆って第一の絶縁層１３を全面に形成し、フォ
トリソグラフィによるエッチング技術を用いて、第二の
トランジスタＱ２のゲート電極７の上部にコンタクトホ
ール２３を開口する。次いで、高抵抗負荷素子１４をポ
リシリコンで形成する際に、コンタクトホール２３内に
もポリシリコンコンタクトを形成することにより、第二
のトランジスタＱ２のゲート電極７と高抵抗負荷素子１
４とを接続することで、ノードａ１が形成される。

【０００６】次に、高抵抗負荷素子１４を覆って第二の
絶縁層１５を形成し、フォトリソグラフィによるエッチ
ング技術を用いてコンタクトホール１６を開口する。高
抵抗負荷素子１４の他端ｒ２や、第一のトランジスタＱ
１のソースＱ１ｓ等を電源ライン等に接続するために、
コンタクトホール１６内部にバリアメタル１７及びタン
グステン埋込み層１８を形成する。

【０００７】なお、図３に示した他方の高抵抗負荷素子
Ｒの一端ｒ３、第二スイッチングトランジスタＱ４のソ
ースＱ４ｓ、第二ドライバトランジスタＱ２のドレイン
Ｑ２ｄ、及び、第一ドライバトランジスタＱ１のゲート
Ｑ１ｇの接続構造は、図５及び図６に示した接続構造と
同様である。

【０００８】特開平２−７９４７０号公報では、メモリ
セルの断面図（図７）及び回路図（図８）に示したよう
に、上記ＳＲＡＭのノードａ１の接続構造について別の
例を開示している。この公報記載の公知技術では、高抵
抗負荷素子を第一の抵抗部Ｒ１及び第二の抵抗部Ｒ２の
２つの部分に分けることとし、絶縁層２４上に形成され
た半導体層から成る第一の抵抗部２７と、第一の抵抗部
２７よりも比抵抗の高い材料からなり、コンタクトホー
ル２６内に形成された第二の抵抗部を成すコンタクト２
５とで高抵抗負荷素子を構成する。このコンタクト２５
により、第一のトランジスタＱ１のドレイン９と高抵抗
負荷素子との接続、及び第二のトランジスタＱ２のゲー
ト電極７と高抵抗負荷素子との接続を行う。

【０００９】

【発明が解決しようとする課題】先に示した従来の技術
では、第一のトランジスタＱ１のドレイン９、第二のト
ランジスタＱ２のゲート電極７、第三のトランジスタＱ
３のソース１１、高抵抗負荷素子１４、及び、アルミニ
ウム配線１９を相互に接続するために、ゲート酸化膜、
第一の絶縁層１３及び第二の絶縁層１５の夫々の選択的
除去を必要な都度行うため、３回のフォトリソグラフィ
によるエッチング工程を採用する。

【００１０】また、前記公報記載の公知技術では、コン
タクトホール２６以外にも第一のトランジスタＱ１のド
レイン９と第二のトランジスタＱ２のゲート電極７とを
接続するためのゲート酸化膜の選択的除去、並びに、図
示されていないが、第一のトランジスタＱ１のソース１
０と配線とを接続するために絶縁層の選択的除去が必要
であり、やはり３回のエッチング工程を採用する。

【００１１】上記の如く、従来の技術及び前記公報記載
の公知技術では、ＳＲＡＭのメモリセル部においてトラ
ンジスタの拡散層、ゲート電極、高抵抗負荷素子、及
び、配線を一括接続するために、絶縁層の３回の選択的
除去の工程を必要としている。かかる多くの工程によ
り、ＳＲＡＭの製造時間及び費用が多くかかるという問
題がある。

【００１２】本発明は、上記に鑑み、メモリセルの一括
接続部分についてその形成のための工程数が少なくて済
むため、製造時間及び費用が節約可能な抵抗負荷型のＳ
ＲＡＭを提供することを目的とする。

【００１３】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、半導体基板上に形成さ
れる４つのトランジスタと該トランジスタ上部に形成さ
れる２つの抵抗負荷素子とを１つのメモリセル内に備え
るスタティック型の半導体記憶装置において、第一の前
記トランジスタの拡散層と、該拡散層の一部を覆うゲー
ト酸化膜上に形成される、第二の前記トランジスタのゲ
ート電極と、該ゲート電極を覆う第一の絶縁層上に形成
される第一の前記抵抗負荷素子の一端とを、前記拡散層
のためのコンタクトホール内で一括に接続する第一のコ
ンタクトを備えることを特徴とする。

【００１４】

【作用】第一のトランジスタの拡散層、第二のトランジ
スタのゲート電極、及び、高抵抗負荷素子の一端を、拡
散層のためのコンタクトホール内で一括接続する第一の
コンタクトを備える構成により、接続に必要な絶縁膜の
選択的除去工程が、拡散層のためのコンタクトホール形
成時の選択的除去工程のみで足り、工程数の削減が可能
である。

【００１５】

【実施例】図面を参照して本発明を更に詳しく説明す
る。図１及び図２は夫々、本発明の第一の実施例の半導
体記憶装置を成す抵抗負荷型ＳＲＡＭにおけるメモリセ
ル部分の構造を模式的に示す断面図及び平面図である。
なお、図１は図２のＩ−Ｉ断面である。また、図３は、
図１及び図２に示した抵抗負荷型ＳＲＡＭのメモリセル
の回路図でもある。即ち、図３中の、第一ドライバトラ
ンジスタ（第一のトランジスタ）Ｑ１のドレインＱ１
ｄ、第二ドライバトランジスタ（第二のトランジスタ）
Ｑ２のゲート電極Ｑ２ｇ、第一スイッチングトランジス
タ（第三のトランジスタ）Ｑ３のソースＱ３ｓ、及び、
高抵抗負荷素子Ｒの一端ｒ１を一括に接続する接続ノー
ドａ１の構造が、図１及び図２に示されている。

【００１６】上記実施例の半導体記憶装置について、図
１及び図２を参照し、主としてその製造工程を記述する
ことにより構成を説明する。Ｐ型基板１上にロコス酸化
膜２を形成した後に各トランジスタのゲート酸化膜を形
成する。次いで、例えばシート抵抗４０Ω／□程度とな
るようにリンがドープされた多結晶シリコンを約３００
０Å厚に成長形成し、フォトリソグラフィによるエッチ
ング技術を用いてパターニングすることでゲート電極６
〜８を形成する。

【００１７】次に、例えば砒素を加速電圧７０ｋｅＶ、
ドーズ量５Ｅ１５（１／cm²）の条件でイオン注入を行
い、各トランジスタのソース及びドレインを形成する。
このとき、第一のトランジスタＱ１のドレイン９と、第
二のトランジスタＱ２のゲート電極７との間には、第二
のトランジスタＱ２のゲート酸化膜５が介在し、従って
これら相互は電気的に絶縁されている。次に、第一の酸
化膜１３を例えば１０００Å厚にＣＶＤ法により全面に
形成する。

【００１８】その後、全面に、シート抵抗が１テラΩ／
□程度である多結晶シリコンを、約１０００Åの厚みに
成長形成し、フォトリソグラフィによるエッチング技術
を用いてパターニングすることで、高抵抗負荷素子１４
を形成する。なお、図１に示したように、高抵抗負荷素
子１４と第二のトランジスタＱ２のゲート電極７のパタ
ーニングは、第二のトランジスタＱ２のゲート電極７
が、後に形成されるコンタクトホール内で、高抵抗負荷
素子１４の下から階段状に露出するような配置となるよ
うに行う。第二のトランジスタＱ２のゲート電極７と高
抵抗負荷素子１４とは、第一の絶縁層１３により電気的
に絶縁されている。

【００１９】次に、第二の絶縁層１５を形成し、フォト
リソグラフィによるエッチング技術を用いて、必要なコ
ンタクトホール１６を開口する。コンタクトホール１６
は、第一及び第二の絶縁層１３、１５並びにゲート酸化
膜５を同時に選択的に除去することで形成され、図中に
示した２つのコンタクトホール１６は夫々、第一のトラ
ンジスタＱ１のドレインの一部及び第三のトランジスタ
Ｑ３のソース１１の一部を露出させている。また、一方
のコンタクトホール１６の内部には、第二のトランジス
タＱ２のゲート電極７の一部及び高抵抗負荷素子１４の
一部が夫々露出する。

【００２０】次に、例えばチタン及び窒化チタンで構成
されるバリアメタル１７を全面に形成し、更に、例えば
タングステンを、コンタクトホール１６内を含む全面に
約８０００Å厚で、ＣＶＤ法により成長形成する。次い
で、異方性エッチングにより、コンタクトホール１６内
部以外のタングステンを除去することにより、タングス
テンの埋込層１８を形成する。このように比抵抗の小さ
なタングステン材料を採用することにより、抵抗値が低
いコンタクトを形成することが出来る。その後、デポジ
ッション及びパターニングによりアルミニウム配線１９
を形成し、素子間の電気的接続を行う。

【００２１】以上のようにして得られた、本発明の実施
例の半導体記憶装置を成すＳＲＡＭでは、図１に示した
ように、第一のトランジスタＱ１のドレイン９、第二の
トランジスタＱ２のゲート電極７及び高抵抗負荷素子１
４の一端は夫々、第一のトランジスタＱ１のドレイン９
のためのコンタクトホール１６の内部で、バリアメタル
１７及びタングステンの埋込層１８により、第一のトラ
ンジスタＱ１のドレイン９と電気的に接続されている。
また、第三のトランジスタＱ３のソース１１と、このタ
ングステンの埋込層１８とはアルミニウム配線１９によ
り電気的に接続されている。

【００２２】なお、図３に示した、他方の高抵抗負荷素
子Ｒの一端ｒ３、第二スイッチングトランジスタ（第四
のトランジスタ）Ｑ４のソースＱ４ｓ、第二ドライバト
ランジスタＱ２のドレインＱ２ｄ、及び、第一ドライバ
トランジスタＱ１のゲートＱ１ｇの接続構造は、図１及
び図２に示した接続構造と同様である。

【００２３】図４は、本発明の第二の実施例の半導体記
憶装置の構成を示す図１と同様な図である。なお、図４
の参照符号は、理解を容易にするために図１と同じ参照
符号を採用した。第二の実施例では、第一の実施例と同
様に、第一のトランジスタＱ１のドレイン９のためのコ
ンタクト１８により、第二のトランジスタＱ２のゲート
電極７、高抵抗負荷素子１４、及び、第一のトランジス
タＱ１のドレインの一括接続を、コンタクトホール１６
の内部で行う構成を採用する。しかし、アルミニウム配
線を第一のトランジスタＱ１のドレイン９上のコンタク
ト１８に接続する構成に代えて、コンタクト１８と第三
のトランジスタＱ３のソースとの接続は、例えば図６に
示したように、第二のトランジスタＱ２のゲート電極を
利用し、ゲート電極７を第三のトランジスタＱ３のソー
スに直接に接続することにより行う。

【００２４】上記実施例に示したように、本発明の半導
体記憶装置では、ＳＲＡＭのメモリセル部における、第
一のトランジスタＱ１のドレイン、第二のトランジスタ
Ｑ２のゲート電極、高抵抗負荷素子、及び配線の一括接
続を１つのコンタクトにより行う構成を採用したので、
フォトリソグラフィによるエッチング工程を１回で済ま
すことができ、従来技術に比してエッチング工程を２回
減らすことを可能とした。

【００２５】なお、上記第一の実施例では、第一のトラ
ンジスタＱ１のドレインＱ１ｄと、第三のトランジスタ
Ｑ３のソースＱ３ｓとの接続をアルミニウム配線で行う
ため、ゲート電極を利用した接続に比べると、Ｐ型基板
との間の寄生容量及び配線抵抗を低減することが出来る
ので、メモリセルの読み書きのスピードが速くなる。

【００２６】また、第二の実施例では、第一のトランジ
スタＱ１のドレインＱ１ｄと第三のトランジスタＱ３の
ソースＱ３ｓとの接続を、第二のトランジスタＱ２のゲ
ート電極を利用して行う構成を採用することにより、第
一の実施例に比べるとメモリセルの読み書きのスピード
は低下するものの、回路設計の自由度を高めることが可
能である。

【００２７】上記実施例に示した構成は本発明の好適な
実施例であり、本発明は、上記実施例から、種々の変形
及び修正が可能である。従って、本発明は、上記実施例
の構成のみに限定されるものではない。

【００２８】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によると、絶縁膜の選択的除去工程の削減によ
り、半導体記憶装置の製造時間及びコストの削減が可能
であるという効果がある。

【図面の簡単な説明】

【図１】本発明の第一実施例の半導体記憶装置のメモリ
セル部分の断面図。

【図２】図１の実施例の半導体記憶装置のメモリセル部
分の平面図。

【図３】本発明の実施例及び一般的な抵抗負荷型の半導
体記憶装置のメモリセルの構成を示す回路図。

【図４】本発明の第二の実施例の半導体記憶装置のメモ
リセル部分の断面図。

【図５】従来の技術の半導体記憶装置のメモリセル部分
の平面図。

【図６】図５のメモリセル部分におけるＶＩ−ＶＩ断面
図。

【図７】公知技術の半導体記憶装置のメモリセル部分の
断面図。

【図８】図７のメモリセル部分の構成を示す回路図。

【符号の説明】

Ｑ１〜Ｑ４トランジスタＲ、Ｒ１、Ｒ２高抵抗負荷素子１半導体基板２ロコス酸化膜３〜５ゲート酸化膜６〜８ゲート電極９第一のトランジスタＱ１のドレイン１０〜１２ソース１３第一の絶縁層１４高抵抗負荷素子１５第二の絶縁層１６コンタクトホール１７バリアメタル１８タングステン埋込層１９アルミニウム配線

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成される４つのトラン
ジスタと該トランジスタ上部に形成される２つの抵抗負
荷素子とを１つのメモリセル内に備えるスタティック型
の半導体記憶装置において、第一の前記トランジスタの拡散層と、該拡散層の一部を
覆うゲート酸化膜上に形成される、第二の前記トランジ
スタのゲート電極と、該ゲート電極を覆う第一の絶縁層
上に形成される第一の前記抵抗負荷素子の一端とを、前
記拡散層のためのコンタクトホール内で一括に接続する
第一のコンタクトを備えることを特徴とする半導体記憶
装置。
【請求項２】前記第一のコンタクトが、タングステン
の埋込層として構成されることを特徴とする請求項１に
記載の半導体記憶装置。
【請求項３】前記第一のコンタクトの上端が、前記抵
抗負荷素子を覆う第二の絶縁層上に形成される配線層と
接続されることを特徴とする請求項１又は２に記載の半
導体記憶装置。
【請求項４】前記配線層と第三の前記トランジスタの
拡散層とを接続する第二のコンタクトを更に備えること
を特徴とする請求項３に記載の半導体記憶装置。
【請求項５】前記ゲート電極が第三の前記トランジス
タの拡散層に接続されることを特徴とする請求項１又は
２に記載の半導体記憶装置。