JP2610968B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims 3
- 238000009792 diffusion process Methods 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 230000003071 parasitic effect Effects 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 239000004020 conductor Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000002161 passivation Methods 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000011231 conductive filler Substances 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、異なったドーピングを施された拡散領域を
相互接続する、導体で充填したトレンチに関する。
相互接続する、導体で充填したトレンチに関する。
B.従来技術 相補型金属酸化膜シリコン（CMOS）法では、Ｎ型FET
とＰ型FETのゲート電極が相互接続される。したがっ
て、ある印加電圧で、一方のデバイスが常にオフとな
る。このような構成では、不必要な接地電流路が豊富に
あるNMOS（すなわち、Ｎ型FETのみ）法に比べて、多大
な電力節約が得られる。
とＰ型FETのゲート電極が相互接続される。したがっ
て、ある印加電圧で、一方のデバイスが常にオフとな
る。このような構成では、不必要な接地電流路が豊富に
あるNMOS（すなわち、Ｎ型FETのみ）法に比べて、多大
な電力節約が得られる。
ある種のCMOS回路では、Ｎ型ソース／ドレイン拡散領
域の一つをＰ型ソース／ドレイン拡散領域の一つに相互
接続することも必要である。このような回路の１例が、
第３図（従来技術）に示した通常の６デバイス式静的ラ
ンダム・アクセス・メモリ（SRAM）セルである。第１図
では、斜線をつけたボックスでＰ型トランジスタを示
し、中空のボックスでＮ型トランジスタを示す。Ｎ型ト
ランジスタ10及び12は、Ｎ型デバイス14及び18とＰ型デ
バイス16及び20から構成される４デバイス式ラッチによ
って画定されるメモリ・セルにアクセスする働きをす
る。トランジスタ14のＮ型ドレイン拡散領域とトランジ
スタ16のＰ型ドレイン拡散領域の間のN1での相互接続、
及びトランジスタ18のＮ型ドレイン拡散領域とトランジ
スタ20のＰ型ドレイン拡散領域の間のN2での相互接続が
問題となる。
域の一つをＰ型ソース／ドレイン拡散領域の一つに相互
接続することも必要である。このような回路の１例が、
第３図（従来技術）に示した通常の６デバイス式静的ラ
ンダム・アクセス・メモリ（SRAM）セルである。第１図
では、斜線をつけたボックスでＰ型トランジスタを示
し、中空のボックスでＮ型トランジスタを示す。Ｎ型ト
ランジスタ10及び12は、Ｎ型デバイス14及び18とＰ型デ
バイス16及び20から構成される４デバイス式ラッチによ
って画定されるメモリ・セルにアクセスする働きをす
る。トランジスタ14のＮ型ドレイン拡散領域とトランジ
スタ16のＰ型ドレイン拡散領域の間のN1での相互接続、
及びトランジスタ18のＮ型ドレイン拡散領域とトランジ
スタ20のＰ型ドレイン拡散領域の間のN2での相互接続が
問題となる。
通常、これらの拡散領域の相互接続は、不動態層中に
形成したヴァイアを通して金属の層を付着させ、問題の
拡散領域に結合させることによって、実現される。1987
年４月28日付けでオチイに授与され、東芝に譲渡された
「半導体デバイス製造法（Method of Manufacturing Se
miconductor Device）」と題する、米国特許第4661202
号明細書の第１図及び第２図に、そのような相互接続の
例が示されている。上記の特許は、また、Ｎ型デバイス
とＰ型デバイスを互いに分離するために誘電体で充填し
たトレンチも開示している。
形成したヴァイアを通して金属の層を付着させ、問題の
拡散領域に結合させることによって、実現される。1987
年４月28日付けでオチイに授与され、東芝に譲渡された
「半導体デバイス製造法（Method of Manufacturing Se
miconductor Device）」と題する、米国特許第4661202
号明細書の第１図及び第２図に、そのような相互接続の
例が示されている。上記の特許は、また、Ｎ型デバイス
とＰ型デバイスを互いに分離するために誘電体で充填し
たトレンチも開示している。
ただし、この通常の相互接続法は、第１図のSRAMセル
のような回路に適用する場合、欠点がある。この場合に
は、密度が最大になるように、回路を設計しなければな
らない。従来技術の金属相互接続法を使用する場合、金
属層が、（ａ）ノードN1及びN2で拡散領域相互間の相互
接続、（ｂ）ノードN1とデバイス18及び20のゲートとの
間の相互接続、（ｃ）ノードN2とデバイス14及び16のゲ
ートとの間の相互接続、（ｄ）金属ビット線、（ｅ）VH
及びVG用の電源電圧接点を実現しなければならない。レ
イアウト・モデル作成から、メモリ・セルの密度をあま
り低下させずに、上記の相互接続要件のすべてを同時に
満たすように、金属層を画定するのは不可能なことが判
明した。
のような回路に適用する場合、欠点がある。この場合に
は、密度が最大になるように、回路を設計しなければな
らない。従来技術の金属相互接続法を使用する場合、金
属層が、（ａ）ノードN1及びN2で拡散領域相互間の相互
接続、（ｂ）ノードN1とデバイス18及び20のゲートとの
間の相互接続、（ｃ）ノードN2とデバイス14及び16のゲ
ートとの間の相互接続、（ｄ）金属ビット線、（ｅ）VH
及びVG用の電源電圧接点を実現しなければならない。レ
イアウト・モデル作成から、メモリ・セルの密度をあま
り低下させずに、上記の相互接続要件のすべてを同時に
満たすように、金属層を画定するのは不可能なことが判
明した。
これらの相互接続機能のうちのどれを別の導電構造に
分担させるかを考えると、相互接続しようとする構造と
同じ高さの表面上にある構造を使用するのが有利にな
る。たとえば、通常、ゲートを画定するポリシリコン層
と同じポリシリコン層によって、CMOSゲート電極を相互
接続する。上記の相互接続機能（ｂ）ないし（ｅ）で
は、ある表面高さの構造と別の表面高さの構造の間の相
互接続が必要となるので、拡散領域と同じ高さの表面上
（すなわち基板の真下）にある導電構造を利用して、相
互接続要件（ａ）を満たすのが有利である。中間にある
分離構造によって通常実施されるラッチ・アップ予防策
（たとえば、上記のオチイの特許を参照されたい）に影
響しないように、拡散領域を相互接続しなければならな
い。ドープ・シリコン領域を単に組み込んで、拡散領域
を互いに結合させる場合、得られるソース／ドレイン領
域と基板またはＮ型ウェルの間の接続が満足できないも
のになる。
分担させるかを考えると、相互接続しようとする構造と
同じ高さの表面上にある構造を使用するのが有利にな
る。たとえば、通常、ゲートを画定するポリシリコン層
と同じポリシリコン層によって、CMOSゲート電極を相互
接続する。上記の相互接続機能（ｂ）ないし（ｅ）で
は、ある表面高さの構造と別の表面高さの構造の間の相
互接続が必要となるので、拡散領域と同じ高さの表面上
（すなわち基板の真下）にある導電構造を利用して、相
互接続要件（ａ）を満たすのが有利である。中間にある
分離構造によって通常実施されるラッチ・アップ予防策
（たとえば、上記のオチイの特許を参照されたい）に影
響しないように、拡散領域を相互接続しなければならな
い。ドープ・シリコン領域を単に組み込んで、拡散領域
を互いに結合させる場合、得られるソース／ドレイン領
域と基板またはＮ型ウェルの間の接続が満足できないも
のになる。
したがって、当技術分野では、回路性能を劣化させず
に、Ｎ型拡散領域とＰ型拡散領域を相互接続する構造の
必要性が増してきた。
に、Ｎ型拡散領域とＰ型拡散領域を相互接続する構造の
必要性が増してきた。
C.発明が解決しようとする問題点 本発明の目的は、拡散領域と同じ表面高さの導電構造
を使用して、Ｎ型拡散領域とＰ型拡散領域を相互接続す
る手段を提供することにある。
を使用して、Ｎ型拡散領域とＰ型拡散領域を相互接続す
る手段を提供することにある。
本発明のもう一つの目的は、得られる回路の性能特性
が劣化しない、表面下拡散相互接続手段を提供すること
にある。
が劣化しない、表面下拡散相互接続手段を提供すること
にある。
本発明のさらにもう一つの目的は、CMOS回路のレイア
ウト密度が最大になる、拡散相互接続手段を提供するこ
とにある。
ウト密度が最大になる、拡散相互接続手段を提供するこ
とにある。
D.問題点を解決するための手段 本発明の上記及びその他の目的は、Ｎ型拡散領域をＰ
型拡散領域に結合する表面下の相互接続手段によって実
現される。相互接続手段は、両拡散領域間に配置された
導体充填トレンチから構成される。トレンチの両側壁部
及び底部に、薄い誘電体層がある。トレンチ内部の導体
が、拡散領域と接触している。トレンチは寄生ソース領
域（すなわち、結合した拡散領域）に短絡する寄生ゲー
トを生じるので、拡散領域相互間での寄生デバイスの形
成が抑制される。したがって、このトレンチは、通常の
トレンチ分離構造よりも浅くてよい。さらに、このトレ
ンチは、次に付着される金属層のための、結合した拡散
領域への拡大された接触区域を与える。
型拡散領域に結合する表面下の相互接続手段によって実
現される。相互接続手段は、両拡散領域間に配置された
導体充填トレンチから構成される。トレンチの両側壁部
及び底部に、薄い誘電体層がある。トレンチ内部の導体
が、拡散領域と接触している。トレンチは寄生ソース領
域（すなわち、結合した拡散領域）に短絡する寄生ゲー
トを生じるので、拡散領域相互間での寄生デバイスの形
成が抑制される。したがって、このトレンチは、通常の
トレンチ分離構造よりも浅くてよい。さらに、このトレ
ンチは、次に付着される金属層のための、結合した拡散
領域への拡大された接触区域を与える。
E.実施例 第１図は、Ｐ型デバイス50及びＮ型デバイス60を上に
形成させた基板70を示す。基板70は、〈100〉方向に配
向したＰ＋型単結晶シリコンである。基板70上にＰ−型
エピタキシャル・シリコン層72を成長させ、通常のマス
キング法及び注入法によりエピタキシャル層72の一部中
にＮ型ウェル74を画定する。図には一つのＮ型ウェルを
含むCMOS基板が示してあるが、本発明は「ツイン・タブ
（２槽式）」（すなわち、別々にＮ型ウェルとＰ型ウェ
ルがある）のCMOS基板またはＰ型ウェルを含むCMOS基板
上でも実施できる。Ｎ型ウェル74内に、Ｐ型デバイス50
が形成される。これは、Ｐ＋型ソース／ドレイン拡散領
域52、54とデバイスのチャンネル領域を制御するために
拡散領域52、54相互間の基板の部分の上方に配置された
ゲート電極56とから構成される。同様に、Ｎ型トランジ
スタ60は、Ｎ＋型ソース／ドレイン拡散領域62、64なら
びに、このデバイスのチャンネル領域を制御するゲート
電極66から構成される。２個のトランジスタのゲート電
極56、66は、当該ゲート誘電体上に配置された同じ導電
材料（たとえば、ドープしたポリシリコン・タングステ
ンなどの耐火金属、ケイ化タングステンなどの耐火金属
ケイ化物）から形成される。導体は、両電極間で連続し
ていて、したがってその間の電気的結合を実現する。基
板上に不動態層80（たとえば、ホウリンケイ酸ガラスや
ホウケイ酸ガラスなどのドープしたガラス、またはポリ
イミドなどの有機樹脂）を被覆し、不動態層上に金属の
層（図示せず）を付着させて、不動態層中に食刻したヴ
ァイア（図示せず）を通して接点を設ける。
形成させた基板70を示す。基板70は、〈100〉方向に配
向したＰ＋型単結晶シリコンである。基板70上にＰ−型
エピタキシャル・シリコン層72を成長させ、通常のマス
キング法及び注入法によりエピタキシャル層72の一部中
にＮ型ウェル74を画定する。図には一つのＮ型ウェルを
含むCMOS基板が示してあるが、本発明は「ツイン・タブ
（２槽式）」（すなわち、別々にＮ型ウェルとＰ型ウェ
ルがある）のCMOS基板またはＰ型ウェルを含むCMOS基板
上でも実施できる。Ｎ型ウェル74内に、Ｐ型デバイス50
が形成される。これは、Ｐ＋型ソース／ドレイン拡散領
域52、54とデバイスのチャンネル領域を制御するために
拡散領域52、54相互間の基板の部分の上方に配置された
ゲート電極56とから構成される。同様に、Ｎ型トランジ
スタ60は、Ｎ＋型ソース／ドレイン拡散領域62、64なら
びに、このデバイスのチャンネル領域を制御するゲート
電極66から構成される。２個のトランジスタのゲート電
極56、66は、当該ゲート誘電体上に配置された同じ導電
材料（たとえば、ドープしたポリシリコン・タングステ
ンなどの耐火金属、ケイ化タングステンなどの耐火金属
ケイ化物）から形成される。導体は、両電極間で連続し
ていて、したがってその間の電気的結合を実現する。基
板上に不動態層80（たとえば、ホウリンケイ酸ガラスや
ホウケイ酸ガラスなどのドープしたガラス、またはポリ
イミドなどの有機樹脂）を被覆し、不動態層上に金属の
層（図示せず）を付着させて、不動態層中に食刻したヴ
ァイア（図示せず）を通して接点を設ける。
特に関係があるのは、Ｐ＋拡散領域54とＮ＋拡散領域
62の間に配置された充填トレンチ100である。トレンチ
内に配置された導電層120が、拡散領域54及び62を互い
に電気的に結合する。薄い誘電体構造110により、導体1
20が（上記にリストした導電材料のどれから構成される
ものでもよいが、Ｐ型ドープ・ポリシリコンが好まし
い）基板70から絶縁される。
62の間に配置された充填トレンチ100である。トレンチ
内に配置された導電層120が、拡散領域54及び62を互い
に電気的に結合する。薄い誘電体構造110により、導体1
20が（上記にリストした導電材料のどれから構成される
ものでもよいが、Ｐ型ドープ・ポリシリコンが好まし
い）基板70から絶縁される。
拡散領域とポリ充填トレンチ間の電気的結合は、導電
領域がもたらす。これらの導電領域は、基板表面に導電
層を付着させて食刻し、または柱状結晶粒の成長を促進
する条件下で（チタンなどの）耐火金属層を付着させ、
焼結してケイ化チタンを形成させることにより、形成で
きる。しかし、好ましい方法は、エピタキシャル・シリ
コンが露出シリコン領域上にだけ選択的に成長し、他の
誘電体領域は覆わずに側方に延びて薄い誘電体領域110
だけを覆うような条件（SiCl2H2＋HCl、温度880℃、気
圧40トル）に基板をさらし、チタンなどの耐火金属を
（390℃で）付着させ、焼結して、誘電体領域110上方に
架橋して架橋接点76Aとなるケイ化物を形成すると同時
に、ゲート電極、ソース電極、ドレイン電極上にケイ化
物領域76Bを設けることによってこれらの電極の導電性
を増大させるように、導電領域を形成する方法である。
領域がもたらす。これらの導電領域は、基板表面に導電
層を付着させて食刻し、または柱状結晶粒の成長を促進
する条件下で（チタンなどの）耐火金属層を付着させ、
焼結してケイ化チタンを形成させることにより、形成で
きる。しかし、好ましい方法は、エピタキシャル・シリ
コンが露出シリコン領域上にだけ選択的に成長し、他の
誘電体領域は覆わずに側方に延びて薄い誘電体領域110
だけを覆うような条件（SiCl2H2＋HCl、温度880℃、気
圧40トル）に基板をさらし、チタンなどの耐火金属を
（390℃で）付着させ、焼結して、誘電体領域110上方に
架橋して架橋接点76Aとなるケイ化物を形成すると同時
に、ゲート電極、ソース電極、ドレイン電極上にケイ化
物領域76Bを設けることによってこれらの電極の導電性
を増大させるように、導電領域を形成する方法である。
トレンチは、その側壁部上に配置された絶縁体110の
通常の厚さよりもはるかに薄い誘電体構造を有する。誘
電体構造は、酸化シリコン、窒化シリコン、酸窒化シリ
コン、またはそれらの組合せで作成できる。一般に、誘
電体は、厚さが最大で200Å程度である。これは、一般
に絶縁分離に通常使用する誘電体層よりもはるかに薄
い。その理由については、以下で説明する。酸化シリコ
ン（40Å）と窒化シリコン（70Å）から成る二重層構造
が、充分な誘電体構造を与えることが判明している。
通常の厚さよりもはるかに薄い誘電体構造を有する。誘
電体構造は、酸化シリコン、窒化シリコン、酸窒化シリ
コン、またはそれらの組合せで作成できる。一般に、誘
電体は、厚さが最大で200Å程度である。これは、一般
に絶縁分離に通常使用する誘電体層よりもはるかに薄
い。その理由については、以下で説明する。酸化シリコ
ン（40Å）と窒化シリコン（70Å）から成る二重層構造
が、充分な誘電体構造を与えることが判明している。
導体充填トレンチは、トランジスタの拡散領域に導体
を電気的に結合させて記憶キャパシタ構造を作成する、
動的ランダム・アクセス・メモリ（DRAM）の適用例で使
用されてきた。ルー（Lu）等の論文「SPTセル−ダイナ
ミックRAM用の新式基板プレート・トレンチ・セル（The
SRT Cell-A New Substrate-Plate Trench Cell For DR
AMS）」ISSCC技術論文要旨（Digest of Technical Pape
rs）、1987年を参照されたい。さらに、隣接するＮ型デ
バイスとＰ型デバイスの間の絶縁分離を行なうため厚い
（最大5000Å）誘電体層を側壁上に配置させ、末ドープ
のポリシリコンで充填したトレンチが知られている。19
87年３月３日付けでロキン（Loquin）等に授与され、AT
＆Ｔに譲渡された「ラッチアップ防止用CMOSデバイス
（Latchup-Preventing CMOS Device）」と題する米国特
許第4647957号明細書を参照されたい。
を電気的に結合させて記憶キャパシタ構造を作成する、
動的ランダム・アクセス・メモリ（DRAM）の適用例で使
用されてきた。ルー（Lu）等の論文「SPTセル−ダイナ
ミックRAM用の新式基板プレート・トレンチ・セル（The
SRT Cell-A New Substrate-Plate Trench Cell For DR
AMS）」ISSCC技術論文要旨（Digest of Technical Pape
rs）、1987年を参照されたい。さらに、隣接するＮ型デ
バイスとＰ型デバイスの間の絶縁分離を行なうため厚い
（最大5000Å）誘電体層を側壁上に配置させ、末ドープ
のポリシリコンで充填したトレンチが知られている。19
87年３月３日付けでロキン（Loquin）等に授与され、AT
＆Ｔに譲渡された「ラッチアップ防止用CMOSデバイス
（Latchup-Preventing CMOS Device）」と題する米国特
許第4647957号明細書を参照されたい。
上記のように、本発明の充填トレンチは、異なったド
ーピングを施された拡散領域相互間の結合をもたらす。
このため、金属層を使用して拡散領域を互いに結合する
必要がなくなり、したがって得られる集積回路の密度が
増加する。
ーピングを施された拡散領域相互間の結合をもたらす。
このため、金属層を使用して拡散領域を互いに結合する
必要がなくなり、したがって得られる集積回路の密度が
増加する。
この充填トレンチは、Ｎ型トランジスタとＰ型トラン
ジスタの間の絶縁分離を増強する。上記の薄い誘電体に
より導電性トレンチ充填物120が、Ｎ型デバイスとＰ型
デバイスの間に形成される寄生デバイスに対する制御ゲ
ートとして働くことができる。たとえば、トレンチ充填
物120は、Ｐ＋型拡散54、Ｎ型ウェル74、Ｐ＋型基板に
よって画定される寄生デバイスをゲート制御する。トレ
ンチ充填物120がソース拡散領域54に電気的に結合し、
かつＰ＋基板は常に接地電位の寄生ドレインになるの
で、ゲートとソースの電位差は常にゼロであり、寄生FE
Tデバイスがオンに切り替わることはない。同様に、Ｎ
型ウェル74、エピタキシャル層72、及びＮ＋型拡散領域
62によって画定される第２の寄生デバイスも、拡散領域
62に結合された導電性充填物120によってゲート制御さ
れ、そのゲートとソースの電位差はゼロとなる。また、
Ｎ型ウェルは常に＋Vh電位の寄生ドレインとなるので、
この寄生デバイスがオンに切り替わることはできない。
言いかえると、充填トレンチは、その側壁のまわりでの
寄生デバイスの形成を抑制するゲート・ソース結合をも
たらす。実際上、トレンチの深さは重要でない。トレン
チの深さは、拡散領域と同じ深さにしてもよく、また、
Ｎ型ウェルの底部にまで延びて追加のＰ−Ｎ境界をもた
らしてもよい。
ジスタの間の絶縁分離を増強する。上記の薄い誘電体に
より導電性トレンチ充填物120が、Ｎ型デバイスとＰ型
デバイスの間に形成される寄生デバイスに対する制御ゲ
ートとして働くことができる。たとえば、トレンチ充填
物120は、Ｐ＋型拡散54、Ｎ型ウェル74、Ｐ＋型基板に
よって画定される寄生デバイスをゲート制御する。トレ
ンチ充填物120がソース拡散領域54に電気的に結合し、
かつＰ＋基板は常に接地電位の寄生ドレインになるの
で、ゲートとソースの電位差は常にゼロであり、寄生FE
Tデバイスがオンに切り替わることはない。同様に、Ｎ
型ウェル74、エピタキシャル層72、及びＮ＋型拡散領域
62によって画定される第２の寄生デバイスも、拡散領域
62に結合された導電性充填物120によってゲート制御さ
れ、そのゲートとソースの電位差はゼロとなる。また、
Ｎ型ウェルは常に＋Vh電位の寄生ドレインとなるので、
この寄生デバイスがオンに切り替わることはできない。
言いかえると、充填トレンチは、その側壁のまわりでの
寄生デバイスの形成を抑制するゲート・ソース結合をも
たらす。実際上、トレンチの深さは重要でない。トレン
チの深さは、拡散領域と同じ深さにしてもよく、また、
Ｎ型ウェルの底部にまで延びて追加のＰ−Ｎ境界をもた
らしてもよい。
第２図は、本発明の表面下トレンチ接続を使用した、
第３図に概略図で示したような、６デバイス式スタティ
ックRAMセルのレイアウト平面図である。第２図におい
て、第１ないし第３図と同じ参照番号は、同じ構造上の
特徴を示すものとする。すなわち、第３図のトランジス
タ10及び12のゲートはポリシリコン線WLのポリシリコン
部分G10、G12によって画定され、そのドレイン領域はBL
接点10A及び12Aと接触する基板70部分によって画定さ
れ、そのソース領域はポリシリコン線WLの下方の基板部
分によって画定される。後２者の基板部分は、Ｎ型デバ
イス14及び18の拡散電極62、62Aをも画定する。デバイ
ス14及び18のゲート電極は、それぞれポリシリコン部分
66、66Aによって画定される。デバイス14及び18の他の
拡散電極は、それぞれ、ポリシリコン部分66、66Aのも
う一方の側の基板部分64、64Aによって画定される。最
後に、Ｎ＋型ウェル領域74内に形成された拡散領域52、
52Aと54、54Aによって、デバイス16と20が画定され、そ
の間に挟まれているポリシリコン部分56、56Aがゲート
電極となる。絶縁分離は領域78によってもたらされる。
第３図に概略図で示したような、６デバイス式スタティ
ックRAMセルのレイアウト平面図である。第２図におい
て、第１ないし第３図と同じ参照番号は、同じ構造上の
特徴を示すものとする。すなわち、第３図のトランジス
タ10及び12のゲートはポリシリコン線WLのポリシリコン
部分G10、G12によって画定され、そのドレイン領域はBL
接点10A及び12Aと接触する基板70部分によって画定さ
れ、そのソース領域はポリシリコン線WLの下方の基板部
分によって画定される。後２者の基板部分は、Ｎ型デバ
イス14及び18の拡散電極62、62Aをも画定する。デバイ
ス14及び18のゲート電極は、それぞれポリシリコン部分
66、66Aによって画定される。デバイス14及び18の他の
拡散電極は、それぞれ、ポリシリコン部分66、66Aのも
う一方の側の基板部分64、64Aによって画定される。最
後に、Ｎ＋型ウェル領域74内に形成された拡散領域52、
52Aと54、54Aによって、デバイス16と20が画定され、そ
の間に挟まれているポリシリコン部分56、56Aがゲート
電極となる。絶縁分離は領域78によってもたらされる。
トランジスタ14、16及び18、20のゲート66、56と66
A、56Aは、それぞれ同じポリシリコン線によって実現さ
れ、したがって相互接続されている。トランジスタ14、
16のゲートを画定するポリシリコン線は、金属セグメン
ト（図示せず）で覆われた接点C2によって、デバイス20
の拡散電極54Aに結合される。トランジスタ18、20のゲ
ートを画定するポリシリコン線は、接点C1とC3を結合す
る金属線（図示せず）により、トランジスタ16の拡散領
域54に結合される。他の金属線及び接点（図示せず）
が、接地用接点及びVH用接点となる。特に関係があるの
は、ノードN1及びN2（すなわち、トランジスタ14、18の
拡散電極62、62A）をそれぞれデバイス16、20の拡散電
極54、54Aに結合させるポリ充填トレンチ100、100Aであ
る。金属層を上にかぶせてこの結合を行なった場合、領
域62及び62Aに対する接点を収容できるようにレイアウ
トを拡張しなければならず、その上、C2−C3結合に干渉
しない結合金属線を設けるのに余分のスペースが必要と
なる。
A、56Aは、それぞれ同じポリシリコン線によって実現さ
れ、したがって相互接続されている。トランジスタ14、
16のゲートを画定するポリシリコン線は、金属セグメン
ト（図示せず）で覆われた接点C2によって、デバイス20
の拡散電極54Aに結合される。トランジスタ18、20のゲ
ートを画定するポリシリコン線は、接点C1とC3を結合す
る金属線（図示せず）により、トランジスタ16の拡散領
域54に結合される。他の金属線及び接点（図示せず）
が、接地用接点及びVH用接点となる。特に関係があるの
は、ノードN1及びN2（すなわち、トランジスタ14、18の
拡散電極62、62A）をそれぞれデバイス16、20の拡散電
極54、54Aに結合させるポリ充填トレンチ100、100Aであ
る。金属層を上にかぶせてこの結合を行なった場合、領
域62及び62Aに対する接点を収容できるようにレイアウ
トを拡張しなければならず、その上、C2−C3結合に干渉
しない結合金属線を設けるのに余分のスペースが必要と
なる。
第３図に示した配置図は、本発明のもう一つの利点を
示している。通常、金属接点を形成する際に、下にある
拡散電極との位置合せがきわめて重要である。たとえ
ば、接点C1を形成する際に、通常は、Ｎ＋型ウェル74の
縁部、ならびに隣接するポリシリコン線と絶縁分離領域
に関して、クリチカルな位置合せを維持する。しかし、
ポリ充填トレンチ100が領域54に結合しているため、ト
レンチにより接触する面積が拡大するので、これらの構
造との位置合せは、もはや重要でない。第３図に示すよ
うに、今や、Ｎ型ウェル74の縁部を越えて接点C1を形成
することができる。これらのクリチカルな位置合せとい
う制約条件を最小にすることにより、誤位置合せの可能
性は減少し、したがって本発明の構造を設けるために加
工されるウエーハの製造収量が増加する。
示している。通常、金属接点を形成する際に、下にある
拡散電極との位置合せがきわめて重要である。たとえ
ば、接点C1を形成する際に、通常は、Ｎ＋型ウェル74の
縁部、ならびに隣接するポリシリコン線と絶縁分離領域
に関して、クリチカルな位置合せを維持する。しかし、
ポリ充填トレンチ100が領域54に結合しているため、ト
レンチにより接触する面積が拡大するので、これらの構
造との位置合せは、もはや重要でない。第３図に示すよ
うに、今や、Ｎ型ウェル74の縁部を越えて接点C1を形成
することができる。これらのクリチカルな位置合せとい
う制約条件を最小にすることにより、誤位置合せの可能
性は減少し、したがって本発明の構造を設けるために加
工されるウエーハの製造収量が増加する。
本発明の精神及び範囲から逸脱せずに、上記構造にさ
まざまの修正を施すことができることを了解されたい。
たとえば、本発明を６デバイス・メモリ・セルに関して
説明したが、Ｎ型デバイスとＰ型デバイスの拡散電極を
相互接続する任意の論理回路またはメモリ回路に本発明
が適用できることを理解されたい。
まざまの修正を施すことができることを了解されたい。
たとえば、本発明を６デバイス・メモリ・セルに関して
説明したが、Ｎ型デバイスとＰ型デバイスの拡散電極を
相互接続する任意の論理回路またはメモリ回路に本発明
が適用できることを理解されたい。
第１図は、本発明の相互接続構造を示す基板の断面図で
ある。 第２図は、本発明の相互接続構造を使った６デバイス式
スタティックRAMセルのレイアウトの平面図である。 第３図（従来技術）は、通常の６デバイス式スタティッ
クRAMセルの略図である。 50……Ｐ型デバイス、52……Ｐ＋型ソース拡散領域、54
……Ｐ＋型ドレイン拡散領域、56……ゲート電極、60…
…Ｎ型トランジスタ、62……Ｎ＋型ソース拡散領域、64
……Ｎ＋型ドレイン拡散領域、66……ゲート電極、70…
…基板、72……Ｐ型エピタキシャル・シリコン層、74…
…Ｎ型ウェル、80……不動態層、100……充填トレン
チ、110……誘電体層、120……導電層。
ある。 第２図は、本発明の相互接続構造を使った６デバイス式
スタティックRAMセルのレイアウトの平面図である。 第３図（従来技術）は、通常の６デバイス式スタティッ
クRAMセルの略図である。 50……Ｐ型デバイス、52……Ｐ＋型ソース拡散領域、54
……Ｐ＋型ドレイン拡散領域、56……ゲート電極、60…
…Ｎ型トランジスタ、62……Ｎ＋型ソース拡散領域、64
……Ｎ＋型ドレイン拡散領域、66……ゲート電極、70…
…基板、72……Ｐ型エピタキシャル・シリコン層、74…
…Ｎ型ウェル、80……不動態層、100……充填トレン
チ、110……誘電体層、120……導電層。
Claims (1)
- 【請求項１】それぞれソース、ドレイン拡散領域を有す
るＰ型デバイスおよびＮ型デバイスを備える半導体装置
において、 上記Ｐ型デバイスおよびＮ型デバイスに面する部分にお
いて半導体基板に形成された、底部および側壁を有する
トレンチと、 上記トレンチの内壁面を覆うように上記底部と上記側壁
に約200オングストロームより薄い厚さに形成された誘
電体層と、 上記トレンチを充填するドープ・ポリシリコンとを備
え、 上記トレンチは、上記ポリシリコンを介して、上記Ｐ型
デバイスのソース、ドレイン拡散領域の１つと、上記Ｎ
型デバイスのソース、ドレイン拡散領域の１つとを電気
的に接続するための手段を与え、かつ、上記Ｐ型デバイ
スおよびＮ型デバイスの上記１つの拡散領域をデバイス
領域の１つとする寄生デバイスの形成を抑制する、上記
ポリシリコンをゲートとするゲート・ソース結合をもた
らすことを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13595487A | 1987-12-21 | 1987-12-21 | |
| US135954 | 1987-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173741A JPH01173741A (ja) | 1989-07-10 |
| JP2610968B2 true JP2610968B2 (ja) | 1997-05-14 |
Family
ID=22470550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291129A Expired - Lifetime JP2610968B2 (ja) | 1987-12-21 | 1988-11-19 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0321763B1 (ja) |
| JP (1) | JP2610968B2 (ja) |
| DE (1) | DE3855255T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007063728B4 (de) | 2006-03-07 | 2018-12-13 | Infineon Technologies Ag | Halbleiterbauelementanordnung mit einem Trench-Transistor |
| US8501561B2 (en) | 2006-03-07 | 2013-08-06 | Infineon Technologies Ag | Method for producing a semiconductor component arrangement comprising a trench transistor |
| US8779506B2 (en) | 2006-03-07 | 2014-07-15 | Infineon Technologies Ag | Semiconductor component arrangement comprising a trench transistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498223A (en) * | 1982-04-23 | 1985-02-12 | Gte Laboratories Incorporated | Method of fabrication of monolithic integrated circuit structure |
| US4463491A (en) * | 1982-04-23 | 1984-08-07 | Gte Laboratories Incorporated | Method of fabricating a monolithic integrated circuit structure |
| JPS6146042A (ja) * | 1984-08-10 | 1986-03-06 | Nec Corp | 半導体装置 |
| US4593459A (en) * | 1984-12-28 | 1986-06-10 | Gte Laboratories Incorporated | Monolithic integrated circuit structure and method of fabrication |
| JPH0770685B2 (ja) * | 1985-04-25 | 1995-07-31 | 日本電信電話株式会社 | 相補形ｍｉｓ半導体集積回路 |
| JPH0687500B2 (ja) * | 1987-03-26 | 1994-11-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
-
1988
- 1988-11-19 JP JP63291129A patent/JP2610968B2/ja not_active Expired - Lifetime
- 1988-12-05 DE DE3855255T patent/DE3855255T2/de not_active Expired - Fee Related
- 1988-12-05 EP EP88120242A patent/EP0321763B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0321763A3 (en) | 1990-09-19 |
| JPH01173741A (ja) | 1989-07-10 |
| DE3855255T2 (de) | 1996-11-21 |
| DE3855255D1 (de) | 1996-06-05 |
| EP0321763A2 (en) | 1989-06-28 |
| EP0321763B1 (en) | 1996-05-01 |
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