JPS63239973A - 集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野） 本発明は集積回路およびその￥Ｊ造方法に関する。

（従来の技術） 従来のバルクＣＭＯ８（ＮＭＯ８装置が基板のｐ型領域
に形成され、ＰＭＯ８装置が［）型領戚に形成されてい
る）は縮尺がうまくいかない。また、ラッチアップ（す
なわち、パワーと接地の間の奇生ザイリスタの点孤）と
して知られた回路条件はＭ（）なければならず、このこ
とは、ｎ＋からｐ＋へのソース／ドレイン間の大きな最
小間隔（通常、最小配列の５倍以上）が回路設計者によ
って維持されなければならない。この開隔規則は全体の
回路面積のうちのかなりの部分がＮＭＯ８領域とＰ　Ｍ
　ＯＳ領域の間で単なる空の領域として浪費されること
を意味する。回路がより小さな寸法に縮尺されるにつれ
て、ｐ＋からｎ＋に至る最小間隔が通常、最小配列と同
じ位の速度で縮尺できなくなり、全体面積のさらに大き
な部分が　＋　−ｐ＋間隔上に無駄にされる。

この制約を回避し、また単一事象の不調に強くするため
に、種々の５ｏｌ（シリコン・詞ン・インシュレータ）
装置が提案された。ＮＭＯ３装百およびＰＭＯ８装置が
同一の半導体母体の一部でない場合は、ラッチアップが
起らず、ｎ＋〜ｐ＋間隔をそれに関連した制約ではなく
なる。

しかし、これら種々の提案された構造はバルクＣＭＯ８
よりもかなり性能が低く、製造するのも非常に難かしい
ことが判った。低性能は通常、装四形式の１つ（通常、
ＰＭＯ８Ｂ置）に対して多結晶シリコン（ポリシリコン
）またはアニールされたポリシリコンを用いることから
生じる。製）への困難性はスタン９０ＭＯ３構造（すな
わち、ＰＭＯ８装置がＮＭＯ８装置のゲート−Ｌにかぶ
さるので、ＮＭＯ８装置の前部ゲートである同一の線が
ＰＭＯ８装置の後部ゲートとなるもの）を構成しようと
する（このような構造が小型化のためには非常に有利で
あることが広く認められているにもかかわらず）ことに
よって倍加される。このような提案構造の１つの例は、
Ｈａｌｈｉに付与された米国特許第４，５０２，２０２
号に示されている。

（発明のＲ要） 本発明は、極めてコンパクトで、ラッチアップそれに付
随した設計のυ１杓に関係なく、単一事象不調に比較的
強く、高いチャンネル移動度を与え、そして製造するの
がそれ程困難でない０ＭＯ３構）告を製造する別の方法
を提供する。

本発明においては、０ＭＯ８論理は、ＮＭＯ８装置およ
びＰＭＯ３装置の間にそれらを制御ｌする絶縁ゲートを
置いてそれらの装置をトレンチの対面壁土に配置づるこ
とによって構成される。

本発明の別の利点は、ｎ＋〜ｐ′設シ１規則が全く必要
なくなるので、本発明に従がって形成される論理は設計
するのが極めて命中であるということである。設計時間
は現代の集積回路のコストの大きな要素であるから、−
Ｆの点は重要な利点である。

刊行された文献には、トレン１の側壁上にある縦形ＩＧ
ＦＥＴが記載されている。、Ｒｉ（ｈａｒｄｓｏｎｃｔ
　　ａｔ、、　　八　丁ｒＣｎｃｈ　　Ｔｒａｎｓｉｓ
ｔｏｒ　　ＤＲＡＭ　　Ｃｅｌｌ（ｐａｐｅｒ２ｇ、　
６　ａｔ　ｔｌｌｃ　１９８５　　ＩＥＤＨ）　　（本
明細古に参考のために提示）を参照せよ。しかし、この
ような装置は、底ノードが容易に接近できないからラン
ダムロジックには適していない。したがって、このよう
なトランジスタは１トランジスタ１）　ＲＡ　Ｍセルの
パス１〜ランジスタには適しているが、ＳＲＡＭセルの
バスゲートを与えるのには適用しにくい。

こうして、底ノードが容易に接近でさる非常にコンパク
トなトレンチ内１〜ランジスタ構造を提供することが本
発明の利点である。

また、従来の最も秀れたトレンチ内１〜ランジスタ構造
でも通常、バルク材料内にトランジスタのチャンネルを
有していたから、このような構造を０ＭＯ８に適用しよ
うとするとｐ＋〜ビ間隔がポテンシャル問題を起すおそ
れがあった。

そこで、ｎ゛〜ｐ＋間隔問題を起さないで完全な０Ｍ０
８回路を実現できる非常にコンパクトなトレンチ内トラ
ンジスタ構造を提供することが本発明の利点である。

本発明のいくつかの実施例では、いくつかのリセスはＮ
ＭＯ８装置だけを含むように構成され、他の（＝Ｊ近の
トレンチはＰＭＯ３＆置だけを含むように構成される。

このことは、ＮＭＯ８゜ＰＭＯ３両装置を共通のトレン
チ内に製造する配列制約を緩和し、しかも、０Ｍ０３回
路の高密度パックのための本発明の利点のいくつかを保
持する。

本発明のいくつかの実施例では、ＣＭＯＳインバータの
出力ノードに対する金属柱状コンタクトを形成するのに
セルファラインエッチが用いられるので・能動装置に対
する金属化によるコンタクトが簡単になる。これらの実
施例は上記利点に加えて、極めてコンパクトなレイアウ
トが可能になるという利点も有する。

本発明のいくつかの実施例では、インバータは曇板に全
くコンタクトを形成しないで完全に酸化物分離される。

これらの実施例は上記利点の他に、単一事象不調が大ぎ
く減少されるという利点を右している。

本発明のいくつかの実施例では、パワーおよび接地線は
埋込み拡散を介して経路を定められるが、任意のワイヤ
接続が必要とぎれる全てのノードが表面領域に導かれる
。これらの実施例は上記利点に加えて、コンタクトエツ
チングおよび制約がｌｌｊ純化され、コンタクトの配置
に関する設へ１規則も一般的に簡単にされるという利点
を有する。

本発明のいくつかの実施例では、入力ゲートを形成する
エッチは基板内にエッチするにうに延長され、その際、
このエッチの酸化物充填によって基板内のパワー、接地
拡散間に改良され分−１が与えられる。

本発明のいくつかの実施例では、ＮＭＯ３Ｍ置およびＰ
ＭＯ８装置に対する上部ソース／トレインコンタクトを
与えるｎ＋およびｐ＋ポリシリコン層はこれらの装置の
能動領域を通って延長されるので、表面コンタクトが出
力を与えるようにこれらのポリシリコン層になされる。

本発明の好適な方法実施例では、パターン形成インプラ
ンテーションが底部の　＋、ｐ＋領領域形成した模、能
動装置に対してチャンネル領域を与えるほぼ真性のシリ
コンを上方へ（フィールド酸化物内の開口へ）成長さぜ
るのに選択エピタキ工程が用いられる。その際、パター
ン形成インブラントはチャンネル領域を適当にドープす
るのに用いられる。（任意的には、このエピタキシャル
材料が適当な原位置ドーピングを用いて被着される場合
は、一方の側だけはその導電型を設定するのにパターン
形成インブラン１−を必要とするだろう。） これが行なわれると、上部のポリシリコン層がパターン
形成インプランテーションを用いて（１つか２つのマス
ク工程で）被着、高濃度ドープされ、ＮＭＯ８装置およ
びＰＭＯ８装置に対して上部ソース／ドレインコンタク
ト＃ｉ域を与えるｎ＋およびｐ＋ポリシリコン領域を形
成する。（この高濃度ドープポリシリコン膜からの外方
拡散によって結晶再成長半導体内に実際に浅い接合が形
成され、実際のソース／ドレイン領域として働らく）。

さらに別のパターン形成エッチが、少なくともいくつか
のＩｎｎ口内のエピタキシャル材料を横切って溝をカッ
トづるのに用いられるので、絶縁誘電体はこの溝の側壁
上に形成でき、ゲート電極【よこの誘電体内に配置でき
る。

いくつかの実／Ｉｌ！ｉＰＡでは、この溝内に小さな穴
を画定するのにセルファラインシーケンスが用いられる
ので、絶縁金属ポストが底部の　＋、ｐ＋拡散に時下し
て、それと接触Ｍることができる。もつとも、この部類
の実施例は、入力−出力ノードの奇生容量がかなり大き
くなるという欠点がある。１底部のｎ＋、ｐ＋領領域酸
化物分離されない実施例では、それらの一方は接合分離
されるのが望ましい。たとえば、基板がｐ型の場合は、
ｐ＋底部が好適にｎ＋底部領域より浅いので、ｐ＋底部
領域は基板から接合分離される。

別の部類の実施例では、底部ｎ＋およびｐ＋領域に対し
て酸化物領域上に結晶半導体を画定するのに固体相エピ
タキシーが用いられる。

入力ゲー１〜はそれ自身、等角に被着されたポリシリコ
ンであるから、その入力ゲートはチップを横切って経路
を定められ、他の回路機能も同様に実施できる。

ポリシリコンデヤンネルの１１型はインプランテーショ
ンによって定められるから、全てのトレンチが一方の側
にＰＭＯ３装置を他方の側にＮＭＯ８装置を有すること
は必ずしも必要ない。

（この構成は中−のインバータゲートを与えるが、勿論
、他の多くの論理ゲート構成でもよい）。トレンチによ
っては、２個のＰＭＯ８装置を含んでもよく、２個のＮ
ＭＯ８装置を含んでもよく、たった１個の能動装置を含
んでもよく、または（トレンヂ壁に沿って分離を与える
いくつかの付加的工程（たとえば、第２のスロットエッ
チ）を加えて）２個以上の能動装置を１個のトレンチ内
に含ませるようにしてもよい。

本発明のいくつかの実施例では、底部のｎ＋ノードおよ
び底部のｐ＋ノードは一緒に接続する必要はない。これ
によって、ランダムロジックを構成するのにかなり付加
的なフレキシビリティが与えられる。

本発明によって、集積回路を製造する方法であって、 イ）表面近くに少なくとも１つの単結晶半導体部を含む
基板を用意する工程、口）該基板の該半導体部の所定の
表面領域に高濃度のドーパントを導入する工程、ハ）前
記基板の前記半導体部を所定の位置で露出する開口を有
する成長阻止材料を該半導体部上に備える工程、二）伺
加的半導体材料が前記基板の前記単結晶半導体部の露出
領域上にエピタキシャル成長し、前記成長阻止材料上に
は全く成長しない条件で前記付加的半導体材料を前記基
板上に選択的にエピタキシャル成長させる工程、ホ）前
記成長阻止材料の前記開口の少なくとも複数において前
記選択エピタキシャル成長させた材料が複数個のｎ型部
、ｐ型部の両方を含むように前記選択エピタキシャル成
長材料の各部にドーバン１−を導入する工程、へ）前記
少なくとも複数の開口にある前記選択エピタキシャル成
長材料の各部をエッチ除去してそのｎ型部をｐ型部から
分離する工程、およびト）少な（とも１つの前記リセス
内に延びる各部を有し、前記選択エピタキシャル成長材
料の前記ｎ型部およびｐ型部の両方に容は結合した薄膜
絶縁制御ゲート唐を形成する工程、を含む前記方法が提
供される。

また、本発明によって、 集積回路装置であって、中に少なくとも１つのリセスを
有する厚い誘電体、前記リセスの一方の側にあるｎ型絶
縁ゲート縦形電界効果トランジスタ、該ｎ型縦形電界効
果トランジスタから離れて、前記リセスの他方の側にあ
るｐ型絶縁ゲート電界効果トランジスタ、および前記ｎ
型およびｐ型の電界効果トランジスタの両方における電
流を、制御する、前記リセス内のＩＩＩ　！ＩＩゲート
を備えた前記集積回路、が提供される。

さらに、本発明によって、中に少なくとも１つのリセス
を有する厚い誘電体、一方の側面からそれに対向した側
面へ該リセスを横切って走るトレンチ、該リセスの第３
の側面にあるｎ型半導体材料の母体、前記リセスの第４
の側面にあるｐ型半導体材料の母体、および前記リセス
内に配置され、前記ｎを母体は表面および前記ｎ型母体
の表面から絶縁され、かつそれに容量結合された制御ゲ
ートを有し、前記ｎ型母体は前記ｎ型母体から前記リセ
ス内で前記トレンチによって横方向に分離され、それに
よって前記制御ゲートに印加された電圧が前記各母体の
各表面の表面キャリア密度を制御する、集積回路装置が
提供される。

（実施例） 好適実施例の製造法および利用法を極めて：Ｔ細に説明
する。しかし、本発明は広く利用可能な発明思想を提示
し、極めて多くの態様で実現可能であり、これから説明
する特定の実施例は本発明を製造し、利用する特定の態
様を示すにすぎず、本発明を限界づけるものではないこ
とに注意すべぎである。

第１図は本発明のサンプル実施例を示す。基板１０（た
とえば、単結晶ｐ型シリコン）はモート領域を除いて全
部、フィールド酸化物１２によって被覆されている。第
１図におけるモート領域は、ｐ＋拡散１４およびｎ＋拡
散１６を有し、ｎ＋拡散１６はｐ＋拡散１４より深くて
それをｐ型基根１０から分離する。第２の厚い酸化物１
８はフィールド酸化物１２およびモート領域の各部を覆
い、リセスこの第２の厚い酸化物１８の所望の能動装置
位置にカットされる。エピタキシャル（すなわち、単結
晶）材料がこのリセス内に形成され、ｎ型チャンネル領
域２０およびｎ型チャンネル領域２２を与える。被覆ポ
リシリコン層はｎ＋上部ソース／ドレインコンタクト！
［２４およびｐ＋上部ソース／ドレインコンタクト領域
２６を与える。

（領域１４．１６，２０．２２．２４およびから婢い酸
化物３０によって絶縁された）絶縁ポリシリコンプラグ
２８が厚い酸化物１８のリセス内にｔｆｆｉＬ、、酸（
１３０を介しｒ、領１１６，２０゜２４によって画定さ
れた縦形ＮＭＯ８Ｈ置および領域１４．２２．２６によ
って画定された縦形ＰＭＯ３装置を制ｍするようにそれ
らと容量結合する。レベル間誘電体３２によって絶縁さ
れたパターン形成金属層３４はポリシリコンゲートＨ２
８その他の選択位置に接触する。第２Ａ図〜第２Ｇ図は
この構造を！ｌｌ造でるサンプルプロセスシーケンスを
示す。

第２Ａ図は基板１０およびフィールド酸化物領ｈｉｉ１
２を示す。（ＬＯＧＯ８，ＭＦ３Ｒ（ＳＷＡＭ　Ｉ　）
　、または他の従来の手段によって形成された）フィー
ルド酸化物領域１２は、図示のようにモート領域１３を
画定する。インブラントは基板１０のモート領域１３内
にｐ＋領域１４およびｎ＋領域１６を形成する。第２Ｃ
図に示された例では、厚い酸化物１８がモート領域を画
定するフィールド酸化物１２と一致した縁をもつものと
して示されているが、かならずそうでなければならない
という訳ではなく、実際も全てそのようにはなっていな
いことに注意を要する。

選択エピタキシャル成長工程を用いて、酸化物領域上に
シリコンを成長させないで、シリコンが露出される領域
上に単結晶シリコンを成長さぼる。

このような成長の条件は、たとえば、５　Ｑ　Ｔａｒｒ
。

９５０℃での５ｉｔ−１２ｃ１２＋ｌ−１ｃＩ＋ｌ−１
２でよい。選択エピタキシャル成長については、本明柵
古に参考のために提示された文献、０ｎｅ−ｑｕａｒｔ
ｃｒ　ｌｌ１ｉｃｒｏｎ　ＣＨＯ３ｌ５ｏｌａｔｉｏｎ
　Ｔｅｃｈｎｉｑｕｅ　ｗｉｔｈＳｉｄｅｗａｌｌ　Ｉ
ｎ５ｕｌａｔｏｒ　ａｎｄ　５ｅｌｅｃｔｉｖｅ　Ｅｐ
ｉｔａｘｙ、　　”１９８６　１ＥＤＨ，ｏａａｅＳ４
１９〜４２２にも記載されている。

こうして、第２Ｄ図に示されるように、エピタキシャル
領域２０および２２が厚い酸化物１８内。

に前もってパターン形成されたリセス内に形成される。

第２Ｄ図は、領域１４．１６間の横方向境界とほぼ一致
するものとして領域２０．２２間の横方向境界が示され
ているが、必ずしもそうでなくともよい。実際に、この
一致またはその欠如は、この境界の直上の領域２０．２
２の各部は次のエッチ工程で除去されるから重要でない
。次に、（２個か１個のマスクを用いる）パターン形成
インブラントを用いて、エピタキシャル材料内に領域２
０．２２に対するチャンネルドーピングを画定する。領
１２０．２２を形成した後（領域２０゜２２は必ずとい
う訳ではないが、図示のように厚い酸化物１８の頂部と
同一高さになっているのがよい）、付加的なポリシリコ
ン層が厚い酸化物１８およびエピタキシャル材料２０．
２２の表面上に被着される。次に（１個か２個のマスク
を用いる）パターン形成インブラントを用いて対向した
ドープ領域２４．２６を画定する。ここで、次の処理の
間に、ｎ型ドーパントが層２４から外方拡散してｐ型エ
ピタキシャル材料２０の表面付近に浅いｎ＋拡散２５を
形成し、また同様にｐ＋ポリシリコン層２６からのドー
パントの外方拡散によってポリシリコン２６がエピタキ
シャル材料２２と接触する浅いｐ“拡散２７を形成する
ことに注意を要する。

次に、トレンチエッチを行なって、ポリシリコン層２４
．２６、およびエピタキシャル材料２０゜２２．２５．
２７を通って基板領域１４．１６まで（または幾分その
中へ）トレンチ４ｏを（所望の能動装置に）カットする
。次に、酸化物３０をトレンチ４０と並ぶように成長さ
せる。成長条件に応じて、酸化物３０は通常、ポリシリ
コン領域の近くでは厚くなり、また高濃度ドープ領域の
近くでｒＪ幾分即くなるかもしれない。しかし、この酸
化物は低濃度ドープエピタキシャル材料領域２０．２２
の付近では最も薄くなり、酸化物３０がゲート酸化物ど
して動くのはこれら位置においてである。また、誘電体
３０の全部または一部を与えるのに被着された誘電体は
用いることもでき、さらに勿論、二酸化シリコン以外の
誘電体を用いることもできるだろう。次に、第２のポリ
シリコン層２８を等角面に被着、エッチしてゲート電極
２８を与える。この第２のポリシリコン層は一方■１１
、望ましくはｎ＋で高濃度ドープするのがよい（これは
ＰＯＣｌ３ドーピングを用いて達成できる）。こうして
、第２Ｆ図に示された構造が形成される。

次に、レベル間誘電体４２が被着され、コンタクｌ−が
パターン形され、（必要に応じて、層４２の片持ら梁エ
ツチング、ＢＰＳＧ再フローのようなプロフィール修正
技術を用いて）エッチされる。

第２Ｑ図は、金属層３４が埋込み拡＠１４および１６と
接触する別のＨ置配列を示す。この接触がそれを介して
なされる厚い酸化物１８内のりセスは（先のリセスがエ
ッチされるときではなく）コンタクｌ−１ツチの際に好
適エッチされるので１ビタキシーは金属コンタクト用の
リセスの位置には生じない。

上述の例は、縦形ＰＭＯ８装置および縦形ＮＭＯ８装置
が単一のリセス内に含まれているインバータの製造法を
示した。しかし、関連したドーピングは通常、パターン
インプランテーションによって画定されるから、必ずし
も上述のようになっている必要はない。第３図は別の配
置の例を示し、そこではゲート２８は（ｎ型エピタキシ
ャル材料２２内のチャンネル）を有する単一のＰＭＯ８
装置だけを指す。第４図はさらに別の例を示し、そこで
はゲート２８は、トレンチの各側面に１つづある、（底
部のソース／ドレイン端子が接続されている）２個のＰ
ＭＯ３装置を指１゜したがって、本発明は、ＰＭＯ８装
置とＮＭＯ８装置が制御ゲートを共用するリセス、およ
び二個のＮＭＯ８装置を直列′に含む他のリセスを有す
る集積回路を提供するのに応用できる。本発明はまた、
（チャンネル領域２ｏをチャンネル領！４２２から区別
するマスクインプランテーション工程を修正することに
よって）、種々の閾値を右する少なくとも１ｓ’ａ型の
装置を提供づるのに応用できる。たとえば、２＠の高エ
ネルギインブラントおよび適所ドーピングを用いること
によって、本発明は４個の型式の装置（たとえば、高量
値電圧Ｎ　Ｍ　ＯＳ装置、通常のＮＭＯ３装置、”自然
″（すなわち低閾値電圧）ＮＭＯ８￥ｉ置、およびＰＭ
Ｏ３！！ｉ置）を提供することができる。

第５Ａ図〜ｆｆ１５０図は本発明のいくつかの実施例に
よる甲−インバータ用のサンプルマスクを示ず一部オー
バレイ図である。整列（アライメント点１．２および３
は３つの図全部でオーバレイを示すように示されている
。

第５Ａ図は、第２Δ図および第２Ｂ図のモート領１４！
１３の限界、すなわち酸化物１２の限界を画定するモー
トマスク５１０を示す。

拡散（領域＞１４．１６を形成するモート領域１３のイ
ンプランテーションは第５Ｂ図に示されたマスク５１６
（または、マスクされているドーパント種によってはそ
の相補体）によって画定される。

誘電体１８内のりセスは第５Ｂ図に示されたフィールド
マスク５１８によって画定される。

チャンネル領域２０および２２を形成づる選択エピタキ
シャル材料のインプランテーションは、第５Ｂ図に示さ
れたマスク５１６（または、マスクされているドーパン
ト種によってはその相補体）によって画定される。

ｎ“ソース／ドレインコンタクト層２４およびｐ＋ソー
ス／ドレインコンタクト層２６を形成する第１のポリシ
リコン層のインプランテーションは、第５Ｂ図に示され
たマスク５１６（または、マスクされているドーパント
種によってはその相補体）によって画定される。第１の
ポリシリコン層（ポリ１層）の境界は第５Ｂに示された
マスク５２ｏ（または、マスクされているドーパント種
によってはその相補体）および（マスク５２２ににつて
画定された）トレンチエッチによって画定される。本実
施例においては、ポリ１層のｎ＋部は接地バスとして用
いられ、ポリ１層のｐ＋２６は■ＤＤバスとして用いら
れる。

トレンチ４０の配置は第５Ｃ図に示されたマスク５２２
によって画定される。

制御ゲート２８の位置を含む、第２のポリシリコン層の
境界は、第５Ａ図に示されたマスク５１２によって画定
される。

コンタクトの配置は第５Ａ図に示されたマスク５１４に
よって画定される。コンタクト穴は、大文字Ｘで充填さ
れることによってさらにマスクされる、 金属層３４の境界は第５Ｃ図に示されたマスク５２４に
よって画定される。

第６図は本発明の代替実施例を示す。この場合、埋込拡
散が、パワー、接地バスのために用いられ、基板内のト
レンチはそれらの間の分離を与えるために用いられる。

本実施例においては、基板１０はモー１−領域を画定す
るフィールド酸化物１２、およびそのモート領域内のｐ
＋拡散およびｎ＋拡散１６を有づ−る。この場合、ｐ＋
拡散１４はｎ型層１６′によって接合分離される０Ｍ化
物充填トレンチ１１はｐ＋拡ｒＩ１１４’をｎ＋拡散１
６から横方向に分離するので、拡ｒｌｉ　１４および１
６を最小のラッチアップリスクでパワー、接地バス用に
用いることができるａｐｎ型領域２０よびｎ型領域２２
を含むエピタキシャル層は縦形能動装置のヂャンネルｆ
ｆｉ［を与え、ｎ１領域２４およびｐ領域を含むポリシ
リコン層は縦形能動装置の上部ソース／ドレインに対す
るコンタクトを与える。

埋込み拡散のお互いの分離のためには、酸化物充填トレ
ンチ１１を与える特別の処理が必要であるが、個々の入
力、出力の全部が上側コンタクトで直接に接近可能にな
る大ぎな利点を有ザる。すなわち、第６図は、両方とも
ポリ２層のゲート２８によって指定される。縦形ＮＭＯ
８ｌ−ランジスタおよび縦形ＰＭＯ８ｌ−ランジスタを
示し、そのＮＭＯＳトランジスタはポリ１領域２４にの
出力ノードを有し、ＰＭＯ８ｉ−ランジスタはポリ１領
１４２６上の出力ノードを有する。これらの出力ノード
は、単純なインバータを与えるために一緒にストラップ
できるが、それらを別々に用いることもできる。このこ
とはランダムロジックを構成する際、極めて便利である
。

本発明の多くの実施例において、セルフアラ、イン直ｌ
＆反応シリサイド化工程を実施して窒化チタン局所相互
接続を形成するのが有用である。窒化チタン局所相互接
続は、窒化チタンが良好な拡散障壁となるから、ポリ１
層のｐ＋部２６をポリ１層のｎ＋部２４またはポリ２層
のｎ＋ゲート２８に接続する際に便利である。

第８図に示された別の部類の実施例では、出力が拡散１
４および１６（これらは第８図に示されたスタッドコン
タクト４４によって接近される）によって与えられるよ
うに論理ゲートが構成される。これを実現する工程修正
は、トレンチを充填しないで、トレンチの側壁を被覆す
るにすぎず、真中に空隙を残すに十分に薄いポリシリコ
ン２８を被着することである。（この実施例を実現する
際には、全屈スタッド４４がポリシリコン線２８と短絡
することなしに穴の底部で拡散１４．１６と接触できる
ように、平坦化窒化物プラグを用いて上記空隙を一時的
に充填し、上部酸化物４６の厚さを増大できるようにす
るのがよい）。次に、この穴の側壁上に絶縁酸化物４６
を成長または被着させて、ポリ２層の入力ゲートを出力
線４４を形成し、その次に、正角金属波谷（たとえば、
ＣＶＤタングステン）を行なって出力線４４を形成する
。本実施例は入力１！１Ｊ２８から出力線４４への結合
容量が非常に大きいという欠点を有するが、小型性、お
よび水平寸法が増大するという長所を有する。

第９図は本発明の別の部類の実施例を示すが、そこでは
、底部のｎ＋、ｐ＋ソース／ドレイン拡ｒ１．１４″、
１６″は完全に酸化物分離されている。

この構造は、たとえば第７Ａ図、第７Ｂ図および第７Ｃ
図に示された固相エピタキシによって実現できる。第７
Ａ図に示されるように、単結晶シリコン基板１０は、そ
の上に形成され、能動素子領域の所望の位置に近接した
間口１０４を有するようにパターン形成されたマスク層
１０２を有する。

次に、アモルファスシリコン層１０６が、２００℃のプ
ラズマ増強被着法ににつて被着される。周知のように、
基板１０およびアモルファスシリコン層１０６を加熱づ
ると、基板１０の結晶格子パターンと一致して層１０６
の再結晶がなされる。

この再結晶化層は、結晶化がそれ程長い距離に広がらイ
ｒいかぎり（たとえば数ミクロン以下）か２１り良好な
性質を有する。次に、再結晶化層１０６′はインプラン
テーションによつＣドープして層１６”’およびＦｆｌ
ｌ　４　”’を形成する。次に、エピタキシャル層１０
８を再結品層１０６′上に成長させて第７Ｂ図の構造を
形成する。次に、分ｉｌｌ〜レンチをエッヂして、ざら
に分！ｆＷ体１１４を充填し、ｎ＋層１６　’およびｐ
＋層１４″から元の基板１ｏに至る接続を除去する。す
なわち、分離量ｒ１１１２は種穴配置１０４を全面的に
被覆する。次にエピタキシャル１ｉ１１０８のパターン
形成インプランテーションによってｐ型チャンネル領域
２０およびｎ型チャンネル領Ｖｉ２２が与えられ、さら
に、上述した任意の方法に従って処理が続けられる。代
替的に、非常に類似した構造が、シリコン・オン・イン
シュレータウェーハ（たとえば、１０１８ｆｆ−２以上
の酸素（または窒素）イオンがシリコン中にインブラン
トされ、非常に高温でアニールして結晶シリコン層の下
に埋込み酸化、物（または窒化物）層を形成したもの）
で出発させるだ番プでも達成できる。

本発明を製造する別の製造過程は次のとおりである〈ク
リーンアップ・アッシング（ａｓｈｉｎ（＋）デダレー
ズおよびそれに類似した当然のそれ程重要でない工程は
、当業杏には明らかだから省略する）。

・　出発ウェーハは、１０〜１５Ω１の抵抗率までｐ型
ドープされた＜１００＞シリコンである。

・　最初にＭＦ３Ｒ（ＳＷＡＭ　Ｉ　）法を用いて、第
２八図に示されたように酸化物１２によって囲まれたモ
ート１３を画定する。たとえば、３５０人の酸化物を成
長させ、１４００人の窒化物をＬＰ　Ｇ　Ｖ　Ｄによて
被着し、マスクエッチによってモート領域１３上以外の
保護酸化物／窒化物キャップを除ムし、次に、シリコン
エッチを用いて酸化物１２が１０００人の深さまで位置
するシリコンにリセスを設ける。次に、チャンネルスト
ップインブラント（たとえば、ｌ　Ｑ　Ｑ　ＫｅＶで３
Ｅ１２ＣＲ−２のボロン）が付加される。酸化物１２を
成長さｌ！（たとえば、７５００人まで）、平坦化する
。

・　埋込み拡散１６をブランケットインブラント（２Ｅ
１５ｃ１Ｒ−２のリン）によって形成される。レジスト
をパターン形成してｐ＋ソース／ドレイン１４の所望の
位置をボロンインブラント（たとえば、４５にｅＶ′ｃ
２Ｅ１５のボロン）に露出する。

これによって第２Ｂ図の構造が形成される。

・　誘電体１８を形成する（たとえば、２５０人の成長
酸化物上に１４０００人の高密度化ＬＰＧＶＤ酸化物）
。パターン形成エラ升によって、第２Ｃ図に示すように
、リセス１７を誘電体１８中にエッチする。

・　選択性エピタキシャル成長工程を実行覆る（たとえ
ば、大気圧１０００℃でｓ＋＋−＋２Ｃ１２）。これに
よって、露出シリコン領域１４゜１６上にエピタキシャ
ル材料を成長させるが、誘電体１８上には何らの材料も
被着しない。望ましくは、エピタキシャル材料は誘電体
１８とほぼ同一平面になる厚さまで成長させる。任意的
には、レジストエッチバック法によって誘電体１８の表
面で平坦化できる。

・　チＡ７ンネル領域２０．２２はたとえばブランケッ
ト３重リンインブラント（たとえば、３５０ＫｅＶでの
８Ｅ　１１ｃｍ−２＋　１７０ＫｅＶ　Ｔ：の５Ｅ１１
ｔ：ｍ　　＋５０ＫｅＶ　ｔ’ｆ７）　１　Ｅ　１１ｃ
ＩＲ−２）　ソｈニｆ”＜ｖスク５重ボロンインブラン
ト（たとえば３２０ＫｅＶ　Ｆ（７）３Ｅ　１２ａ−２
−ｔ−１５０Ｋｅｙ　テ（７）２Ｅ　１２ａｘ　　＋７
０ＫｅＶでのＩ　Ｅ　１２ａ−２＋３５ＫｅＶでの８Ｅ
　１１Ｃ１１＋　１０ＫｅＶ　ｒ（７）７Ｅ　１１ｃｍ
−”）　ニＪ：つてドープする。

・　第１の薄膜ポリシリコン層（これは第２Ｄ図に２４
．２６で示された領域を形成する）を、たとえば５００
０人のポリシリコンを被着し、またＩＥ１５ａＩＩ−２
のリンを２４０にｅＶでブランケットインブラントして
領域２４を形成することによって、またマスクインブラ
ント（たとえば、１００にｅＶで１Ｅ１５σ−２のボロ
ン）を実施して領域２６をドープすることによって形成
する。このポリシリコン層は比較的厚く、第２Ｇ図に示
されたようなコンタクト構造を形成する深いコンタクト
エッチの間に大きな処理余裕を与える。ｎ＋インブラン
トは、比較的高いポリシリコンの拡散性をあてにしてド
ーパントを垂直分布させることによって低エネルギで実
施することも可能である。これによって第２Ｄ図の構造
が形成される。（ポリシリコン層２４下の浅いｎ＋拡＠
２５およびｐ　ポリシリコン層２６下の浅いｐ＋拡散は
、ポリシリコン層から結晶１ｉ！２０．２２へのドーパ
ント種の外方拡散（次の処理工程でも幾分生じる）によ
って形成される。） ・　酸化物ハードマスク３０をたとえば３５００Ａまで
′ｍ着して所望のトレンチ配置を露出するようにエッチ
する。タイミングを合せたトレンチエッチ（たとえば、
ＲＩＥモードすなわち低い総圧力での塩素を基本とした
化学作用を用いてンを層１４．１６を通してでなく層２
４．２６．２０゜２２を通して（ハードマスク３０によ
って露出されている場合）エッチするように行なう。こ
れによって第２Ｅ図に示された構造が得られる。

・　グミ酸化物を成長させ、はぎ取り、ゲート酸化物３
１を成長させる。（勿論、酸化物３ｏの厚さは通常、前
の酸化物はぎ取り工程の間は幾分減少され、この成長工
程の間は幾分増大される）。

ポリシリコンをたとえば４５００人まで被着し、また９
００℃でＰＯＣｌ３を用いてドープする。

ここで任意の酸化物被着、エッチバック工程を行なって
このポリシリコン層の空隙を充填するのがよい。すなわ
ち、このポリシリコン層はトレンチ４０の幅の半分近く
の厚さに被着するのが望ましいが、被着厚さだけでは空
隙が生じないようにすることはできない。すなわち、被
着とＬＰＣＶＤ酸化物の１００％〜１２０％エッチバッ
クによって空隙が問題にならないようにすることができ
る。

このポリシリコンをパターン形成し、エッチして相互接
続および複数個の制御ゲート２８を画定する。これによ
って、第２Ｆ図に示された構造が形成される。

・　別の任意ではあるが有利な製造過程を含まぜるのが
望ましい。すなわち、前の、および後の工程のいくつか
によって導入されるかなり急な地形を考慮して、一般的
な平坦化工程を含ませる。この例では、１０００人のＬ
ＰＧＶＤ酸化物を被着し、レジストコートを延ばして、
堅焼し、さらに酸化物とハードレジストの間に約１：１
のエッチ速度比を有するエッチをポリシリコン構造２８
がだいたい露出されるまで付加する。この工程によって
酸化物フィラメントが与えられ、地形が急であった位置
でレベル間誘電体４２の下になる。このレベル間Ｘｓ体
４２は、たとえば、ホスホシリケートガラスを１０００
人に続いて４０００人被着し、それに続いて平滑化のた
めの短いリフ口を行なうことによって形成される。

・　コンタクトは、たとえばレジストマスクをパターン
形成し、酸化物エッチを用いてＨ４４２および１８を通
して（レジストマスクまたは上のポリシリコン層によっ
て保護されない場合に）拡散１４．１６、第１のポリシ
リコン層２４．２６および第２のポリシリコン層２８に
達するようにエッチを行なうことによって形成する。エ
ッチがＭｆｆｉ体１８を通して侵入している闇にポリシ
リコンそのエッチに長時間さらされるから、このエッチ
は、ポリシリコンに大きな選択性のある化学（たとえば
、臭素をベースとした側壁パシバント（たとえばＩ−Ｉ
　ＣＩ　／　ＩＩ　Ｂ　ｒ　）を含む化学）を用いて行
なうのがよい。代替的には、勿論、この段階で別のマス
クを用いて、ポリシリコンに対するコンタクトとは別に
基板に対するコンタクトを形成することもできる。

・　さらに従来通りの工程が続く。本実施例では、金属
を被着しくたとえば、６００人のｌ’ｉＷ、それに李売
いて３０００人のＣＶＤタングステン、それに続いて５
０００人（７）ＡＩ−１％　　Ｓｉ）、色素レジストで
パターン形成し、エッチし、シンクＪる。最後に、窒化
シリ：コンの保護オーバコー１〜をプラズマ’ａｎし、
エッチしＣ接着パッド位置を露出する。

本発明による高密度化は任意のライ１フ接続構成に対し
て特にｉ利である。たとえば、本発明の１つの応用は、
（金属パターンをほんの少しだけ変力しＣ）各ブロック
をｆツイヤ接続してＮＡＮＤゲート、ＮＯＲゲートまた
はバッファを構成できるようにレイアラ１へされた３つ
の１−レンチの投数ブロックを有する集積回路である。

１実施例において、各トレンチがＰＭＯ８装置Ｊ３よび
ＮＭＯ８装首の両りを含む場合、これは、第１のりレス
では高い供給線（たとえば！−５Ｖ　）をＰＭＯ８Ｗ置
にソースに接続し、他方ＮＭＯ８装置を浮遊ソースをも
ったままにり゛ることによって、また第２のりヒスでは
低い供給線〈たとえば、接地、ｏｖ）をＮＭＯ３装置の
ソースに接続し、他方ＰＭＯ３装ｆｆｉを浮遊ソースを
もったままにすることによって実現できる。このＶ＊セ
ルは次のように種々のグーｊ〜を実現するように構成で
きる。

・　ＮＯＲゲートを実現するには、 第１人力は第１、第２リセスのυＩｔｌｌゲートに（＝
Ｊ加し、 第３人力は第３リヒスの制御ゲートに付加し、第１リセ
スの出力は第３リセスのＰＭＯＳソース（上部ｐ゛）に
接続し、 第２りヒスの出力は第３りヒスの出力と並列にツイヤ接
続してゲート出力を与え、 第３トレンチのＮＭＯＳソース（上部　＋　＞を低供給
レール（たとえば接地）に接続する。

・ＮＡＮＤゲートを実現するためには、第１人力を第１
、第２のリセスの制御ゲートに付加し、 第２人力を第３リセスの制御ゲートに６１加し、第２リ
セスの出力を第３リセスのＮ　ＩＶＩ　ＯＳソース（上
部　＋　＞に接続し、 第１リセスの出力を第３リセスの出力と並列にワイＡ７
接続してゲート出力を与え、 第３リセスの）’ＭＯＳソース（上部　＋　＞を高供給
レール（たとえば、＋５ｖ）に接続する。

・バッノ７を実現するためには、 人力を第１、第２のリセスの制御ゲートに付加し、 第１、第２リセスの出力は両方とも第３リセスの制０１
１ゲートに並列に接続し、 第１リセスのＰ　Ｍ　ＯＳソース（上部ｐ＋）および第
３リセスのＰＭＯＳソース（上部ｐ＋）を両方とも高供
給レールに接続し、 第３リセスの出力はグー１〜の出力とする。

本発明は広く応用可能な新規性をもった吊新的な発明思
想を捉供し、それの多くの修正および変形を現在および
将来において当業者が認識できるであろう。上述した種
々の隆正および変形に加えて、他のいくつかを以下に説
明する。説明する種種のへ正、変形および代替実施例は
本発明の範囲（これは特許請求の範囲のみによって画定
される）を限界づけるものではないことと、すなわち以
下の例は説明の便宜のために促示されたものであって、
網羅的なものでないことに注意ずべきである。

たとえば、制御ゲートはｎ＋シリコンが望ましいが、安
定かつ許容可能なインタフェース特性（たとえば、低ト
ラップ密度および低可動イオン密ａ）が得られるかぎり
、ポリシリコン／シリサイドサンドウィッチ構造、シリ
サイドまたは金属でもよい。

ゲート誘電体は二酸シリコンの成長層が望ましいが、シ
リコンオキシティ１〜ライドのような他の材Ｆ（′ｃも
よく、また（ヂＡ７ンネルが■−■化合物半導体の場合
は）ＡＩ　　□、５Ｇ　８　□、５Ａ　Ｓのようイに広
幅バンドギャップ半導体材料でもよいことｔま勿論であ
る。

ヂＡアンネル領域は半導体ぐなければならず、またほぼ
単結晶であることが望ましいが、シリコンの他に他の半
導体も用いることができる。

３　ｉ　ｘ　Ｇ　ｅを用いることができ、またＧａＡｓ
などの■−■化合物し用いることができる。ヂャンネル
領域の厚さく１なわら、ゲート誘電体から厚いＭｍ体を
もった裏側インタフェースに至るチャンネルを通る横方
向距１１１）は主にアライメント公差にＪ：って画定さ
れる。約０．５ミクロンが望ましいが、（裏側インタフ
ェースの一定荷電特性と組合せて）許容可能なゲート電
圧（これは当業者によって容易に計算しうる）での許容
可能なＭｏＳトランジスタ動作を可能にする任意の厚さ
でよい。集積回路設計の当業者によって容易に理解され
るように、特定の装置に望まれる駆動電流を達成するよ
うに（リソグラフィ条件によって画定される最小値を条
件として）チャンネル領域の厚さが調整されるだけであ
る。図示された装置レイアウトはｐチャンネル装置およ
びｎチャンネル装置が笠しいチャンネル幅を有する例で
あるが、用いられたパターンマスクを変えるだけで所望
のように変えることかできることは勿論である。特に、
応用例によっては、ｐチャンネル装置が同じリセス内の
ｎチャンネル装置より幅広いチャンネルを有するように
（リセスの中央を真直ぐに横切るのではなく）Ｌ型状に
なっているリセス内に制御ゲートを形成することが望ま
しい場合がある。

同様に、このパターンを変えることによって、１つのリ
セス内に３個以上の能動装置を配置することもできる。

もつともこれは特に望ましいという訳ではない（付加的
な処理工程をこれを避（〕るために導入されなければ、
これら全ての装置がゲート端子およびソース／ドレイン
端子を共通にもつことになる傾向があるからである）。

たとえば、空乏装置が用いられる実施例では、種々の空
乏負荷が単一トレンチ内に配置できる。一般的言って、
本発明は０ＭＯ８が最も望ましくかつ有利であるが、特
に１個以上の閾値電圧を与えるようチャンネルインブラ
ントが部分的にマスクされる場合はＮＭＯ８や他の回路
技術にも応用できる。本発明のさらに別の代替実施例で
はこれらのインブラントを変えて１個以上の閾値電圧ま
た、１個以上の導電型を与える。

開示された例は単一のリセスがＰＭＯ８装置およびＮＭ
Ｏ８装置を含む実施例を強調しているがこれちまた変更
できる。たとえば、単一の集積回路は、このＰＮＮリス
両方でも、ＮＮリセス（単一リセス内に２つのＮＭＯ８
装置）でも、ＰＰリセス（単一リセス内に２つのＰＭＯ
８装置）でも、１つのＮＭＯ３装置をもった他のリセス
でも、重−リセス内に３つの装置を有する他のリセスで
も（個別的にでも、いっしょにでも）含むことができる
。

好適実施例では、上部のソース／ドレインに対するコン
タクトは単一のポリシリコン漣膜層によって形成され、
これは適当な位置で反対導電型でト−７Ｌ／　Ｔ、ＮＭ
Ｏ８装置およびＰＭＯ８Ｖｔ置に対するオーミックコン
タクト（および上部ソース／トレイン対するドーパント
源）を与える。しかし、これは望ましいものではあるけ
ども、本発明に必ず必要という訳ではない。たとえば、
この上部層はその結晶性を改良するためにアニールでき
、また全部再結晶化することも可能である。他の導電材
料を用いてもよい。たとえば、ＴｉＮや金属をこの層に
対して用いることができ、パターン形成インプランテー
ションをｎ＋おにびｐ＋ソース／ドレインを直接に画定
するために用いることができる。

同様に、底部のソース／ドレインは基板内の接合分離埋
込み拡散で５、酸化物分離再結晶化材料でもよく、また
他の種々の方法でも形成できる。

底部ソース／トレインに対するコンタク１〜は（チャン
ネル幅同じリセス内の）チャンネルの端部に近接して形
成することも、チャンネルリセスから離れてはいるが近
接した別のコンタクトリセス内に形成することもでき、
また、これらのソース／ドレインは埋込み酸化物層を与
えるよう延長することもできる。

同様に、説明した種々の革新的な方法は広く修正、変更
できる。

たとえば、２つの絶縁チャンネル領域の間のトレンチを
良好に充填するに十分な最小の厚さ、（たとえば、トレ
ンチの最小幅の４０％と６０％の聞の最小の厚さ）を有
する薄膜層のｉ！ｌ！着によって制御ゲートを形成する
ことが望まれるが、集積回路を処理する当業者によって
理解されるように、これちまた広く変えることができる
。

こうして、当業者によって理解されるように、本発明は
広く晦正、変形でき、その範囲は添＋ｉ特許請求の範囲
で画定される以外は限定されない。

以上の説明に関して史に以下の項を開示する。

（１）　　集積回路であって、 中に少なくとも１つのリセスを有する厚い誘電体、 前記リセスの一方の側にあるｎ型絶縁ゲート硅形１■界
効果トランジスタ、 該ｎ型縦形電界効果トランジスタから離れて、前記リセ
スの他方の側にあるｐ型絶縁ゲート電界効果トランジス
タ、および 前記ｐ型およびｐ型の電界効果トランジスタの両方にお
ける電流を、制御！［ｌする、前記リセス内の制御ゲー
ト を備えた前記集積回路。

（２）　　第（１）項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有している装置。

（３）　　第（１）項に記載の装置であって、前記厚い
酸化物は主にシリコン酸化物からなる装置。

（４）第（１）項に記載の装置であって、前記制御ゲー
トは、前記リセスの最小幅の２０％から５０％の範囲に
最小厚さを有する薄！Ｉ！ｉ！層の一部である、装置。

（５）第（月頃に記載の装置であって、前記制御ゲート
は、二酸化シリコンの５００Å以上の、誘電体厚さを有
りるゲート誘電体によって前記トランジスタの各チルフ
ンネル領域から分離されている装置。

（６）第（５）項に記載の装置であって、前記ゲート誘
電体は３００Å以下で、主に二酸化シリコンからなる装
置。

（７）第（１）項に記載の装置であって、前記トランジ
スタは主にシリコンからなるチャンネル領域を有する装
置。

（８）第（１）項に記載の装置であって、前記トランジ
スタは単結晶半導体材料からなるチャンネル領域を有す
る装置。

（９）第（１）項に記載の装置であって、両トランジス
タは５ｖ以下の閾＋１’；１ｆ圧を有する装置。

（１０）第（１）項に記載の装置であって、前記厚い誘
電体は６０００人〜１５０００人の範囲の厚さを有する
装置。

（１１）第（１）項に記載の装置であって、前記各トラ
ンジスタは、前記υ制御ゲートと前記厚い誘電体の前記
側壁の間で、１０００人〜８０００人の範囲の最小厚さ
を有する装置。

（１２）第（１）項に記載の装置であって、前記各トラ
ンジスタは、前記制御ゲートと前記厚い誘電体の前記側
壁の間で、前記集積回路の２個の段底パターン形成ＷＩ
Ｉｌ！ｉ層の最小ピッチの０．５〜１．２倍の範囲に最
小厚さを有する装置。

（１３）第（１）項に記載の″装置であって、さらに、
それの少なくとも１つがｎチャンネルトランジスタを含
むがｐチャンネルトランジスタを含まない複数個の他の
リセスを前記厚い誘電体内に含む装置。

（１４）第（１）項に記載の装置であって、その中の少
なくとも１つが単一トランジスタだけを含む複数個の他
のりビスを前記厚い誘電体内に含む装置。

（１５）第（１）項に記載の装置であって、前記厚い誘
電体内においてそれぞれｎチャンネル１〜ランジスタを
有する複数個の他のりヒスをさらに含み、前記各ｉ〜ラ
ンジスタのいくつかは、他のものとは大きく貨なった幅
対長さ比（Ｗ／Ｌ）を右する、装置。

（１６）第（１）項に記載の装置であって、前記両トラ
ンジスタは、前記リセスに近接してはいるがその中には
ない前記厚い誘電体を通るコンタクトホールでオーミッ
ク接触している底部拡散を有する装置。

（１７）第（１）項に記載の装置であって、前記両トラ
ンジスタは、前記リセス内のコンタクトホールでオーミ
ック接触している底部拡散を有する装置。

（１８）集積回路装置であって、 中に少なくとも１つのリセスを有する厚い誘電体、 一方の側から反対側へ前記リセスを横切るスロット、 前記リセスの第３の側面にある半導体材料のｎ型母体、
および前記リセスの第４の側面にあ６、前記リセス内で
前記スロットによって前記ｎ型母体から横方向分離され
ている半導体材料のｎ型母体、および 前記リセス内に延び、前記ｎ型母体の表面および前記ｎ
型母体の表面から分離かつそれに容は結合している制御
ゲート、 を含み、それによって前記制御ゲートに印加された電圧
が前記各母体の各表面の表面キャリア密度を制御する、
前記装置。

（１９）第（１８）項に記載の装置であって、前記半導
体材料の各母体は本質的に単結晶である装置。

（２０）第（１８）項に記載の装置であって、半導体材
料の各母体は本質的にシリコンである装置。

（２１）第（１８）項に記載の装置であって、半導体材
料の前記各母体は主にシリコンからなる装置。

（２２）第（１８）項に記載の装置であって、前記リセ
スは２ミクロン以下の最小横方向寸法を有する装置。

（２３）　　第（１８）項に記載の装置であって、前記
スロットは前記リセスの最小横方向寸法の０．７〜４倍
の範囲にある最小横方向寸法を有する装置。

（２４）第（１８）填に記載の装置であって、前記制御
ゲートは、各々が５００人の二酸化シリコンより薄い誘
電体厚を有する誘電体を介して前記各母体と容量結合し
ている装置。

（２５）　　第（２４）項に記載の装置であって、前記
ゲート誘電体は３００Å以下の厚さであり、木質的に二
酸化シリコンからなる装置。

（２６）　　第（１８）項に記載の装置であって、前記
ｎ型母体の表面が前記制御ゲートに印加された５ｖの電
圧によって反転される程十分に、前記ｎ型母体に対する
前記ｉ！ｉ１Ｊ　ｍゲートの容量結合が近接し、かつ前
記ｎ型母体のドーピングは低濃度である、装置。

（２７）第（１８）項に記載の装置であって、前記ｎ型
母体の表面が前記制御ゲートに印加された３、３Ｖの電
圧によって反転される程十分に、前記ｎ型母体に対する
前記１１Ｊ　ｍゲートの容量結合が近接し、かつ前記ｎ
型母体のドーピングは低濃度である装置。

（２８）集積回路装置であって、 その少なくとも１つの表面に絶縁されたリセスを含む基
板、 一方の側からもう一方の側へ前記リセスを横切るスロッ
ト、 前記リセスの第３の側面にある結晶半導体材料の第１の
母体、および、前記リセスの第４の側面にあり、前記リ
セス内で前記スロットによって横方向分離された結晶半
導体の第２の母体、前記リセスの底部付近で第１母体に
接するｎ＋半導体母体、および前記リセスの底部付近で
第２の母体に接するｐ＋半導体母体、 前記リセスの頂部付近で前記第１母体内にあるｎ＋ソー
ス／ドレイン拡散、および前記リセスの旧都付近で前記
第２母体内にあるｐ＋ソース／ドレイン拡散、および 前記リセス内に位置し、前記第１母体の表面および前記
第２母体の表面から絶縁されかつそれに容量結合してい
る制御ゲート、 を含む前記装置。

（２９）第（２８）項に記載の装置であって、前記制御
ゲートは３０原子％以上のシリコンを含み、かつ単結晶
ではない装置。

（３０）第（２８）項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有する装置。

（３１）第（２８）項に記載の装置であって、前記厚い
誘電体は主にシリコン酸化物からなる装置。

（３２）第（２８）項に記載の装置であって、前記制御
ゲートは、前記リセスの最小幅の２０％〜５０％の範囲
内の最小厚さを有する薄膜層の一部である装置。

（３３）　　第（２８）項に記載の装置であって、前記
制御ゲートは、前記第１、第２半導体母体間の前記リセ
ス内の最小幅の４０％〜６０％の範囲内の最小厚さを有
するＳａ層の一部である装置。

（３４）第（２８）項に記載の装置であって、半導体材
料の前記各母体は本質的に単結晶である装置。

（３５）第（２８）項にン載の装置であって、半導体材
料の前記各母体は本質的にシリコンからなる装置。

（３Ｇ）第（２８）項に記載の装置であって、半導体材
料の前記各母体は上としてシリコンからなる装置。

（３７）第（２８）項に記載の装置であって、前記リセ
スは３ミクロン以下の最大横方向寸法を有する装置。

（３８）第（２８）項に記載の装置であって、前記リセ
スは、前記集積回路の２つの段底パターン形成薄膜層の
最小ビツヂの３倍以下の最大横方向寸法を右する装置。

（３９）第（２８）項に記載の装置であって、前記スロ
ワ１〜は、前記リセスの最小横方向寸法の０．７〜４倍
の範囲内の最小横方向寸法を有する装置。

（４０）ｍ（２８）項［３ａａの）ＢＨｒあ−）ｒ、前
記ａｊｌ　Ｉ２１Ｉゲートは、各々が５００人の二酸化
シリコンより簿い誘電体厚さを有する誘電体を介して前
記各母体と容重結合しているｉ置。

（４１）第（４０）項に記載の装置であって、前記ゲー
ト誘電体は３００Ａ以下の厚さであり、本質的に二酸化
シリコンからなる装置。

（４２）第（２８）項に記載の装置であって、半導体材
料の前記各母体は本質的に単結晶である装置。

（４３）第（２８）項に記載の装置であって、前記制御
ゲートは３０原子％以上のシリコンを含み、かつ単結晶
ではない装置。

（４４）第（２８）項に記載の装置であって、前記各ト
ランジスタは、前記制御ゲートと前記厚い誘電体の前記
側壁の間で、前記集積回路の２個の段底パターン形成簿
膜層の最小ピッチの０．５〜１．２倍の範囲に最小厚さ
を有する装置。

（４５）第（２８）項に記載のＳ！置であって、前記リ
セスの底部付近で前記第１母体に接する前記ｎ＋半導体
母体は、前記リセスに近接はするがその内部にはないコ
ンタクトホールでオーミック接触される装置。

（４６）前記りヒスの底部付近で前記第１母体に接する
前記ｎ＋半導体母体は前記りＬス内のコンタクトホール
でオーミック接触されている装置。

（４７）集積回路装置であって、 第２導電型の埋込み拡散を有する第１導電型の半導体上
方部を有する基板、 １１４記基板の前記上方部上にあり、少なくとも１つの
リセスを有する厚い誘電体、 一方の側から反対側へ前記リセスを横切るスロワ１へ、 前記リセスの第３側面にある結晶半導体材料の第１母体
、および前記リセスの第４の側面にある結晶半導体材料
の第２母体であって、第１の母体は前記リセス内で前記
スロットによって第２母体から横方向に分離され、第１
、第２母体の少なくとも１つは前記リセスの底部の付近
で前記埋込み拡散の少なくとも１つと接する、前記第１
、第２の母体、 前記リセスの１負部付近で前記第１母体内にあるｎ＋ソ
ース／ドレイン拡散、および前記リセスの頂部付近で前
記第２母体内にあるｐ＋ソース／ドレイン拡散、および 前記リセス内に位置し、前記第１母体の表面および前記
第２母体の表面から絶縁され、かつそれと容量結合して
いる制御ゲート を含む装置。

（４８）第（４７）項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有する装置。

（４９）第（４７）項に記載の装置であって、前記スロ
ットはほぼ垂直の側壁を有する装置。

（５０）第（４７）項に記載のＶｔδであつＣ１前記厚
い誘電体は主としてシリコン酸化物からなる装置。

（５１）第（４７）項に記載の装置であって、前記制り
１１ゲートは、前記スロットの最小幅の４０％へ・６０
％の範囲の最小厚さを有する薄膜層の一部である装置。

（５２）第（４７）項に記載の装置であって、半導体材
料の前記各母体は木質的にシリコンからなる装置。

（５３）第（４７）項に記載の装置であって、半導体材
料の前記各母体は主としてシリコンからなる装置。

（５４）第（４７）項に記載の装置であって、前記スロ
ットは、前記リセスの最小横方向寸法の０６７〜４倍の
範囲内の最小横方向寸法を有する装置。

（５５）第（４７）項に記載の装置であって、＋ｆｉｉ
記制切１ゲートは、各々が５００人の二酸化シリコンよ
り薄い誘電体厚さを有する誘電体を介して前記各母体と
容量結合している装置。

（５Ｇ）第（５５）項に記載の装ぎであって、前記ゲー
ト誘電体は３００Å以下の厚さであって、本質的に二酸
化シリコンからなる装置。

（５７）第（４１）項に記載の装置であって、前記厚い
誘電体は６０００人〜１５０００人の範囲の厚さを有す
る装置。

（５８）第（４７）項に記載の装置であって、前記埋込
み拡散は、前記リセスに近接はするがその内部にはない
前記厚い誘電体を通るコンタクトホールでオーミック接
触される装置。

（５９）第（４７）項に記載の装置であって、前記埋込
み層は前記リセス内のコンタクトボールでオーミック接
続される橿Ｌ （６０）第（４１）項に記載の＄４＠であって、前記基
板は、前記２つの第２導電型埋込み拡散、および第１導
電型で前記第２導電型拡散の少なくとも１つによって前
記基板から分離されている少なくとも１つの他の埋込み
拡散を含み、両方の導電型の前記埋込み拡散は、前記リ
セスに近接はするがその内部にある前記厚い誘電体を通
る単一のコンタクトホールでオーミック接触されている
装置。

（６１）集積回路装置であって、 はぼ垂直の側壁を有する少なくとも１つのリセスを中に
含む厚い誘電体、 前記リセスの一方の側壁上にある第１の絶縁ゲート電界
効果トランジスタにして、その側壁に沿ってチャンネル
領域によって第２のソース／ドレインから垂直方向に分
離された第１のソース／トレインを有する第１の絶縁ゲ
ート電界効果１〜ランジスタ、前記リセスの第２の側壁
にある第２の絶縁ゲート電界効果トランジスタにして、
その側壁に沿ってチャンネル領域によって第２のソース
／ドレインから垂直方向に分離されたＭｌのソース／ド
レインを有する第２絶縁ゲート電界効果トランジスタ、
およびお互いに分離されている前記第１トランジスタの
前記チャンネル領域および前記第２トランジスタの前記
チャンネル領域、および、前記第１、第２トランジスタ
両方における電流の流れを制御するように接続された前
記リセス内の制御ゲート、 を含む前記集積回路装置。

（６２）第（６１）項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有する装置。

（６３）第（６１）項に記載の装置であって、前記制御
ゲートは、前記リセスの最小幅の２０％〜５０％の範囲
の最小厚さを有する薄膜層の一部である装置。

（６４）第（６１）項に記載の装置であって、前記各ト
ランジスタの各チャンネル領域は本質的に単結晶である
装置。

（６５）　　第（６１）項に記載の装置であって、前記
リセスは、前記集積回路の２個の段底パターン形成薄膜
層の最小ピッチの３倍以下の最大横方向寸法を有する装
置。

（６６）第（６１）項に記載の装置であって、前記制御
ゲートは、各々が５００人の二酸化シリコンより薄い誘
電体厚を有する誘電体を介して前記各母体と容量結合し
ている装置。

（６１）　　第（６１）項に記載の装置であって、前記
ゲート誘電体は３００人厚以下で、本質的に二酸化シリ
コンからなる装置。

（６８）第（６１）項に記載の装置であって、前記制御
ゲートは３０原子％以上のシリコンを含み、単結晶では
ない装置。

（６９）　　第（６１）項に記載の装置であって、前記
厚い：Ｒ誘電体６０００人〜１５０００人の範囲の厚さ
を有する装置。

（１０）第（６１）項に記載の装置であって、前記各ト
ランジスタは、前記制御ゲートと前記厚い誘電体のｆｉ
Ｊ　＆！側壁の間で、１０００．Ａ〜ＢＯＯＯＡの範囲
の最小厚さを有する装置。

（７１）第（６１）項に記載の装置であって、前記各ト
ランジスタは１、前記制御ゲートと前記厚い誘電体の前
記側壁の間で、前記集積回路の２１１１Ｊの段底パター
ン形成薄膜層の最小ピッチの０．５〜１．２倍の範囲に
最小厚さを有する装置。

（７２）第（６１）項に記載の￥ｉ置であって、さらに
、そのうちの少なくとも１つが単一トランジスタだけを
右する複数個の他のリセスを含む装置。

（７３）第（６１）項に記載の装置であって、前記両方
のトランジスタの前記第２のソース／ドレインは前記リ
セス内のコンタクトホールでオーム接触される装置。

（１４）集積回路装置であつＣ１ 上に厚い誘電体薄膜を有するＭ板、 前記厚い誘電体のほぼ垂直の側壁に横方向に接する結晶
半導体材料の第１の母体、および前記第１母体に近接し
て前記厚い誘電体のほぼ組直の側壁に横方向に接する結
晶半導体材料の第２の母体、おにび 前記第１、第２の母体に近接して前記厚い誘電体のほぼ
垂直な側壁に横方向に接し、前記第１ｆｆ１体のほぼ垂
直の絶縁側壁に横方向に接し、前記第１８１１体のほぼ
垂直の絶縁側壁に近接して前記第２母体のほぼ垂直の絶
縁側壁に横方向に接し、前記第１ｆｎ体の表面および前
記第２母体の表面から分離されかつそれに容量結合され
た１ｉｌＪ　Ｉｌｌゲート、を含み、 前記第１の母体は、 前記厚い誘電体の上表面によって画定された而の付近で
第１の高濃度ドープ半導体ソース／ドレイン領域に、お
よび前記厚い誘電体の下表面によって画定されＩζ面の
付近で第２の高濃度ドープ半導体ソース／トレイン領域
にそれぞれ垂直方向に接し、前記第１、第２のソース／
ドレイン領域は同じ導電型を有し、 前記第２の母体は、前記厚い誘電体の上表面によって画
定された面の付近で第３の高濃度ドープ半導体ソース／
ドレイン領域に、および前記厚いＬｔ　ｍ体の下表面に
よって画定された面の付近ぐ第３の高濃度ドープソース
／ドレイン領域にそれぞれ垂直方向に接し、前記第３、
および第４のソース／ドレイン領域は同じ導電型を有す
る、前記集積回路装置。

（７５）第（７４）項に記載の装置であって、前記厚い
誘電体は主としてシリコン酸化物からなる装置。

（７６）第（７４）項に記載の装置であって、前記制御
ゲートは、前記第１、第２母体の分離部間の最小横方向
距離の４０％〜６０％の範囲の最小厚さを有する薄模層
の一部である、装置。

（７７）第（１４）項に記載の装置であって、半導体材
料の前記各母体は本質的に単結晶である装置。

（７８）第（７４）項に記載の装置であって、半導体材
ＰＩの前記各母体は本質的にシリコンである装置。

（１９）第（７４）１１に記載の装置であって、半導体
材料の前記各母体は主としてシリコンである装置。

（８０）第（１４）項に記載の装置であって、前記υｔ
ｉｌｌゲートは、各々が５００人の二酸化シリコンより
簿い誘電体厚さを有する誘電体を介して前記各母体と容
量結合している装置。

（８１）第（８０）項に記載の装置であって、前記ゲー
ト誘電体は３００Å以下の厚さであり、本質的に二酸化
シリコンからなる装置。

（８２）第（７４）項に記載の装置であって、前記制御
ゲートは３０原子％以上のシリコンを含み、単結晶では
ない。

（８３）第（７４）項に記載の装置であって、前記厚い
誘電体薄膜は６０００人〜１５０００人の範囲の厚さを
有する装置。

（８４）第（１４）項に記載の装置であって、前記各半
導体母体は、前記ｔＪＪ　ｔｉｌｌゲートと前記厚い誘
電体の前記側壁の間で、前記集積回路の２個の段底パタ
ーン形成薄ｌ＠層の最小ピッチの０．５〜１．２倍の範
囲に最小厚さを有する装置。

（８５）第（７４）項に記載の装置であって、前記第２
、第４のソース／ドレインは、前記第１、第２母体から
前記厚い誘電体によって横方向に分離されている前記厚
い誘電体を通るコンタクトボールでオーミック接触され
ている装置。

（８６）集積回路装置であって、 中に接合分離された拡散を有する単結晶半導体部を含む
基板、 該基板の前記半導体部の各部の上に重なる厚い誘電体、 複数の電界効果トランジスタにして、各々が、前記誘電
体の側壁上の単結晶半導体チャンネル領域、および前記
半導体部の面にほぼ垂直な方向において前記チャンネル
領域によって前記側壁に沿ってお互いから分離された第
１、第２のソース／ドレイン、と含む電界効果トランジ
スタ、前記チャンネル領域における電流の流れを制御す
るよう容量結合された制御ゲート、および前記厚い誘電
体の上に重なる多結晶導電性簿膜層を含み、 前記多結晶導電性７ｓＦＩ層はパターン形成されて館記
各第７のソース／ドレインと接触し、θη記基板内の前
記接合分離された拡散はパターン形成されて６η記各第
２のソース／ドレインに対するコンタクトを与える、前
記装置。

（８７）第（８６）項に記載の装置であって、前記基板
の前記半導部はほぼ平坦な表面であり、前記厚い誘電体
は該平坦表面のかなり上方にある装置。

（８８）第（８６）項に記載の装置であって、前記多結
晶導電性薄膜層は本質的に多結晶半導体からなる装置。

（８９）第（８６）項に記載の装置であって、前記多結
晶導電性薄膜層は本質的に金属からなる装置。

（９０）集積回路装置であって、 中に接合分離された拡散を有する中結晶卒導体部を含む
基板、 該基板の前記半導体部の各部の上に重なる厚い誘電体、 該誘電体の第１の側壁上にある単結晶半導体チャンネル
領域、および前記半導体部の而にほぼ垂直な方向におい
て前記チャンネル領域によって前記第１の１ｌＩ１１壁
に沿ってお互いから分離された第１、第２のソース／ド
レインを有する第１の絶縁ゲート電界効果トランジスタ
、 第２の絶縁ゲート電界効果トランジスタにして、前記第
１の側壁に極めて近接した前記誘電体の第２の側壁上に
ある、前記第１トランジスタの前記チャンネル領域から
離れている単結晶半導体チャンネルｆＡＷｔ、および前
記半導体部の面にほぼ垂ぬな方向において前記チャンネ
ル領域によって前記第２の側壁に沿ってお互いから分離
された第１、第２のソース／ドレイン、を含む第２の絶
縁ゲート電界効果トランジスタ、 前記第１、第２トランジスタの電流の流れをＩ制御する
ように容ａ結合された制御ゲート、および前記厚い誘電
体の上に重なる多結晶導電性Ｆｉｇ模層、を含み、 前記多結晶導電性薄膜層はパターン形成されて前記各第
１のソース／ドレインと接触し、前記基板内の前記接合
分離された拡散はパターン形成されて前記各第２のソー
ス／ドレインに対するコンタクトを与える、前記装置。

（９１）第（９０）項に記載の装置であって、前記基板
の前記半導体部はほぼ平坦な表面を有し、前記厚い誘電
体は該平坦表面のかなり上方に位置する、装置。

（９２）第（９０）項に記載の装置であって、前記多結
晶導電性ｉ１膜層は本質的に多結晶半導体材料からなる
装置。

（９３）　　第（９０）項に記載の装置であって、前記
多結晶導電性ＳａＷは本質的に金属からなる装置。

（９４）第（９０）項に記載の装置であって、前記厚い
誘電体の前記第２の側壁は前記第１のＭ壁と連続する装
置。

（９５）　　第（９０）項に記載の装置であって、前記
厚い誘電体の前記第２の側壁は前記第１の側壁と連続し
、前記第１、第２の側壁は前記厚い誘電体内の共通リセ
スの両側壁である装置。

（９６）集積回路装置であって、 半導体の上部を有する基板、 該半導体上部の上側境界の付近で互いに近接した３個の
絶縁リセスにして、第１供給電圧バスに接続されたソー
スを有する縦形ＮＭＯ３トランジスタを含む第１のリセ
ス、第２供給電圧バスに接続されたソースを有する縦形
ＰＭＯＳトランジスタを含む第２のリセス、ならびに第
１供給電圧バスに接続されたソースを有する縦形ＮＭＯ
Ｓトランジスタおよび第２供給電圧バスに接続されたソ
ースを有する縦形ＰＭＯＳトランジスタの両方を含み、
その両トランジスタは単一の絶縁ゲートによって制御さ
れる第３のリセスからなる前記３１１ＦＩのリセス、お
よび 前記第１、第２およびＭ３リセス内のトランジスタをワ
イヤ接続して所望の論理機能を実現する薄膜金属、 かうなる前記装置。

（９１）第（９６）項に記載の装置であって、前記第２
の供給電圧バスは、前記基板に関してＯｖの付近にある
第２の供給電圧を与える接続され、前記第１の供給電圧
バスは、前記第２の供給電圧より少イ１くとも３ｖ高い
第１の供給電圧を与えるよう接続された装置。

（９８）第（９７）項に記載の装置であって、前記第１
の供給゛電圧は１）η記載２の供給電圧より高い５ｖの
イ・ｊ近にある装置。

（９９）第（９７）項に記載の装置であって、前記第１
供給電圧は前記供給電圧より高い３ｖの付近にある装置
。

（１００）　　集積回路の製造方法であって、イ）　表
面近くに少なくとも１つの単結晶半導体部を含む基板を
用Ｒする工程、 口）　１懺基板の該半導体部の所定の表面領域に高濃度
のドーパントを導入する工程、 ハ）　前記基板の前記半導体部を所定の位置で露出する
開口を有する成長阻止材料を該半導体部上に備える工程
、 二）　付加的半導体材料が前記基板の前記単結晶半導体
部の露出領域上にエピタキシャル成良し、前記成長閉止
材ＩＩ−ヒには全く成長しない条件で前記イ・］加内的
半導体材をｎＦｒＦｒ板基板上択的に１−ピタキシャル
成長させる工程、 ホ）　前記成長阻止材料の前記開口の少なくとも複数に
おいて前記選択エピタキシャル成長させた材料が複数個
のｎ型部、ｐ型部の両方を含むように前記選択エピタキ
シャル成長材料の各部にドーパントを導入する工程、 へ）　前記少なくとも複数の開口にある前記選択エビタ
ギシＡフル成長材料の各部をエッチ除去してそのｎ型部
をｐ型部から分離する工程、おＪ：びト）　少なくとも
１つの前記リセス内に延びる各部を有し、前記選択エピ
タキシャル成長材料の前記ｎ型部Ｊ５よびｐ型部の両方
に容量結合した薄膜絶縁制御ゲート層を形成する工程、 を含む前記り法。

（１０１）　　第　（１００）項に記載の方法であって
、薄膜絶縁制御ゲート層を形成する前記工程は、ｉ）ゲ
ート絶縁体を形成する工程 ｉＩ）　　導電材料層を正角的にｗｉ着する工程、Ｊ３
」：び １肖）前記導電材料層に存在するかもしれないいかなる
空隙も充たすように付加的層を正角的に被着、 １ツチバツクする工程、 からイする各サブ工程を含む方法。

（１０２）　　第（１０１）項に記載の方法であって、
前記￥導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を成長させ
ることを含む方法。

（１０３）　　第（１００）項に記載の方法であって、
ｉｊＩ膜絶縁制御ゲート層を形成する前記工程は、ｉ）
ゲート絶縁体を形成する工程、 肖）　導電材料層にして前記絶縁体の酸化物に相当する
厚さの２０倍以上の厚さを有する導電材料層を正角的に
被着する工程、および １ｉｉ）　　前記導電材料層に存在するかもしれないい
かなる空隙も充たすよう付加層を正角的に被着、エッチ
バック覆る工程 からなる各サブ工程を含む方法。

（１０４）　　第（１０３）項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する＋ｙｉ記サブ工程はシリコン酸化物を成長
させることを含む方法。

（１０５）　　第（１００）項に記載の方法であって、
前記成長阻止材料は主としてシリコン酸化物からなり、
前記半導体材料は主としてシリコンからなる方法。

（１０６）　　第（１０５）項に記載の方法であって、
選択的エピタキシャル成長の前記工程は、気体状のシリ
コン源およびそれだけでシリコンをエッチすることが可
能な塩素含有気体を含む気体流からの被ｎを含む方法。

（１０７）　　第（１０６）項の方法であって、選択的
エピタキシャル成長の前記工程は１００　Ｔｏｒより高
い圧力および８００℃より高い温度で実行される方法。

（１０８１集積回路の製造方法であって、イ）　表面近
くに少なくとも１つの単結晶半導体部を含む基板を用意
する工程、 口）　前記基板の前記半導体部を所定の位置で露出する
開口を有する成長阻止材料を該半導部上に備える工程、 ハ）　付加的半導体材料が前記基板の前記単結晶半導体
部の露出領域上にエピタキシャル成長し、前記成長阻止
材料上には全く成長しない条件で前記付加的半導体材料
を前記基板Ｅに選択的にエピタキシャル成長さゼる工程
、 二）　前記選択的エピタキシャル成長材料のいくつかの
領域のみに第１のドーパント種を尋人する工程、 ホ）　前記少なくとも複数の開口にある前記選択エピタ
キシャル成長材料の少なくとも２つの相互分離部を残す
ように前記選択エピタキシャル成長材料の各部をエツチ
ング除去する工程、へ）　少なくとも１つの前記間口に
延び、前記選択エピタキシャル成長材料の前記相互分離
部の両方に容量結合された各部を有する薄膜絶縁制御ゲ
ート層を形成する工程、 １・）　　前記少なくとも複数の開口にある前記選択的
エピタキシャル成長材料の前記相互分離部の第１部の上
部およびＦ部にそれぞれ接触する、同じ導電型をもった
第１、第２の高濃度ドープ半導体領域を形成する工程。

ト）　前記少なくとも複数の開口にある前記選択的エピ
タキシャル成長材料の面記相互分離部の第２部の上部お
よび下部にそれぞれ接触づる、同じ導電型をもった第３
、第４の高濃度ドープ半導体領域を形成する工程、 を含む前記方法。

（１０９）　　第（１０８）項に記載の方法であって、
薄膜絶縁制御ゲートを形成する前記工程は、ｉ）ゲート
絶縁体を形成する工程、 ｉｉ）　　導電材料層を正角的に１！着する工程、およ
び １ｉｉ）　　前記Ｓ型材料層に存在するかもしれないい
かなる空隙も充たすように付加的層を正角的に被着、エ
ッチバックする工程 からなる各サブ工程を含む方法。

（１１０）　　第（１０９）項に記載の方法であって、
前記半導体材料は主としてシリコンで、ゲート絶縁体を
形成する前記サブ工程はシリコン酸化物を成長させるこ
とを含む方法。

（１１１）　　第（１０８）項に記載の方法であって、
薄膜絶縁ゲートａ＋１１１ＩＩゲート層を形成する前記
工程は、ｉ）ゲート絶縁体を形成する工程、 ｉｉ）　　ｌりＴ１材料層にして前記絶縁体の酸化物に
相当する厚さの２０倍以上の厚さを有する導電材料層を
正角的に被着する工程、および １ｉｔ）　　前記導電材料層に存在するかもしれないい
かなる空隙も充たすよう付加層を正角的に被着、エッチ
バックする工程 からなる各勺ブ工程 を含む方法。

（１１２）　　第（１１１）項に記載の方法であって、
前記半導体材料は主としてシリコンで、ゲート絶縁体を
形成する前記サブ工程はシリコン酸化物を成長させるこ
とを含む方法。

（１１３）　　第（１０８）項に記載の方法であって、
前記成長阻止材料は主としてシリコン酸化物からなり、
前記半導体材料は主としてシリコンからなる方法。

（１１４）　　第（１１３）項に記載の方法であって、
選択エピタキシャル成長の前記工程は気体状のシリコン
源およびそれだけでシリコンをエッチすることができる
塩素含有気体を含む気体流からの被着を含む方法。

（１１５）　　第（１１４）項に記載の方法であって、
選択エピタキシャル成長の前記工程は１００Ｔｏｒより
高い圧力および８００℃より高い温度で実行される方法
。

（１１６）　　半導体集積回路の製造方法であって、イ
）　本質的に単結晶材料からなる表面部を有する基板を
用意する工程、 口）　該基板の前記単結晶表面部を所定の極位置に露出
する間口を有する絶縁体を該単結晶表面部に備える工程
、 ハ）　前記絶縁体および前記極位置上にアモルファス膜
として半導体材料を被着する工程、二）　前記アモルフ
ァス膜を再結晶化して、前記極位置上およびそこから横
方向エピタキシャル成長伝帳距離内に固体相エピタキシ
ャル結晶半導体材料を形成する工程、 ホ）　前記再結品アモルファス膜をエッチし、誘電体月
料を埋戻して前記固体相エピタキシャル材料の所定各部
を電気的に分離する工程、へ）　前記囚体相エピタキシ
ャル材料の各所定領域に高濃度ドーパントを導入する工
程、ト）　前記固体相エピタキシャル材料を所定の位置
で露出する開口を含む成長阻止材料を前記固体相エピタ
キシャル材料上に備える工程、チ）　付加的半導体材料
が前配固体相エピタキシャル材料の各露出領域にエビタ
キル成長するが前記成長阻止材料には全く成長しない条
件の下で竹記句加的半導体材料を前記固体相エピタキシ
ャル材料の前記各露出領域上に選択的に１ビタキシヤル
成長させる工程 す）　前記成長阻止材料の前記開口の少なくとも複数に
おいて前記選択エピタキシャル成長材料はｎ型部および
ｐ型部の両方を含むようにドーパントを前記選択エビタ
ｔシＡフル成長材料に導入する工程、 ヌ）ｉｙＪ記同口の少なくとも複数における前記選択エ
ピタキシャル成長材料の各部をエツヂング除去してその
ｎ型各部からｎ型各部を分離する工程、Ｊ５よび ル）　少なくとも１つの前記リセスに延び、前記選択的
エピタキシャル成長材料の前記ｎ型部およびｐ型部の両
方に容量結合された各部を有する薄膜ＩＰ！縁制御ゲー
ト層を形成する工程、Ｈｔ１＋蟻。

（１１７）　　第（１１Ｂ）項に記載の方法であって、
薄膜絶縁制御ゲート層を形成する曲板工程は、ｉ）ゲー
ト絶縁体を形成する工程、 ｉｉ）　　導電材料層を正角的に被着する工程、および １ｉｉ）　　Ｉｙｉ記導電材料層に存在するからしれな
いいかなる空隙も充たすように付加的層を正角的に被着
、エッチバック覆る工程、 からなる各サブ工程を含む方法。

（１１８）　　第（１１７）項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を成長させ
ることを含む方法。

（１７９）　　第（１１θ）項に記載の方法であッテ、
ｎＭ＊絶縁制御ゲート層を形成する前記工程は、ｉ）ゲ
ート絶縁体を形成する工程、 ｉｉ）　　導電材料層にして前記絶縁体の酸化物に相当
する厚さの２０倍以上の厚さを有する導電材料層を正角
的に被着する工程、Ｊ３よび１ｉｉ）　　前記導電材料
層に存在するかもしれないいかなる空隙も充たすように
付加層を正角的に被着、エッチバックする工程、 からなる各サブ工程 を含む方法。

（１２０）　　第（１１９）項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を成長させる前記サブ工程はシリコン酸化物を成長さ
せることを含む方法。

（１２１）　　第（１１６）項に記載の方法であって、
前記成長阻止材料は主としてシリコン酸化物からなり、
前記半導体材料は主としてシリコンからなる方法。

（１２２）　　第（１２１）項に記載の方法であって、
選択的エピタキシャル成長の曲板工程は、気体状シリコ
ン源およびそれだけでシリコンをエッチすることが可能
な塩素含有気体を含む気体流からの被着を含む方法。

（１２３）　　第（１２２）項に記載の方法であって、
選択的エピタキシャル成長の前記工程は１００Ｔｏｒ以
上の圧力および８００℃以上の温度で実行される方法。

（１２４）　　集積回路の製造方法であって、イ）　厚
い絶縁１膜の開口内に結晶半導体材料の横方向絶縁され
た母体を表面において有する基板を用意する工程、 口）　単結晶半導体材料の前記母体内においてかなり低
濃度のドープ部が上にあるＢｓ度領領域前記母体内に備
える工程、 ハ）　単結晶半導体材料の前記母体の前記低Ｉｌ１文ド
ープ部の各所定領域にドーパントを導入して該低濃度ド
ープ部をいくつかの領域をｐ型に残りの領域をｎ型にす
る工程、 二）　納品半導体材料の前記母体の前記低濃度ドープ部
の上に重なる導電性パターン形成薄膜にして、いくつか
の位置では前記半導体材料に関して第１導電型のドーパ
ントでドープされ、他の位置では前記半導体材料に関し
て第２導電型のドーパントでドープされた前記パターン
形成薄膜を含、むソース／ドレイン接触層を形成する工
程、ホ）　所定パターンによって画定された位ｄにおい
て前記ソース／ドレイン接触層および結晶半導体の前記
母体の前記低濁度ドープ部の少なくとも８５％をエッチ
して、前記絶縁対膜の前記開口内にスロットを開ける工
程、および へ）　前記スロット内に延びその内部に２つの絶縁ゲー
ト電界効果トランジスタを画定する各部を有する導電性
絶縁薄膜制御ゲート層を形成する工程 を含む方法。

（１２５）　　第（１２４）項に記載の方法であって、
ドーパントを導入する前記工程（ハ）は複数のエネルギ
でのマスクインブラントを用いる方法。

（１２６）　　第（１２４）項に記載の方法であって、
ドーパントを導入する前記工程（ハ）は２００にｅＶよ
り大きい少なくとも１つのエネルギを含む複数のエネル
ギでのマスクインブラントを用いる方法。

（１２７）　　第（１２４）項に記載の方法であって、
ｉ）ゲート絶縁体を形成する工程、 ｉｉ）　　’４Ｔ１材料層を正角的に被着する工程、お
よび １ｉｉ）　　前記導電材料層に存在するかもしれないい
かなる空隙も充たすように付加的層を正角的に被着、エ
ッチバックする工程、 からなる各サブ工程を含む方法。

（１２８）　　第（１２７）項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を成長させ
ることを含む方法。

（１２９）　　第（１２７）項に記載の方法であって、
薄膜制御ゲート層を形成する前記工程は、 ｉ）ゲート絶縁体を形成する工程、 ｉｉ）　　導電材料層にして前記絶縁体の酸化物に相当
する厚さの２０倍以上の厚さを有する導電材料層を正角
的に被着する工程、 １ｉｉ）　　前記導電材料層に存在するかもしれないい
かなる空隙も充たすように付加層を正角的に被着、エッ
チバックする工程 からなる各サブ工程を含む方法。

（１３０）　　第（１２９）項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を形成する
ことを含む方法。

（１３１）　　Ｐ　Ｍ　ＯＳ装置およびＮＭＯ８装置の
両方が縦形トランジスタとして構成されている新しい部
類のＣＭＯ８集積回路。１つのトレンチはＰＭＯ８装置
、ＮＭＯ３装置およびこれら両方の装置を制御するよう
結合されたゲートを含むことができる。ラッチアップ問
題は生ぜず、ｎ＋からｐ＋への離隔化規則は必要ない。

【図面の簡単な説明】

第１図は本発明のサンプル実施例を示ず。 第２Ａ図〜第２Ｇ図は本発明による構造体を製造するた
めのサンプルプロセスシーケンスを示す。 第３図および第４図は、第１図の構造と同じ集積回路内
に任意的に含まずことのできる他の能動装置構成の２つ
の例を示す。第３図においてゲート２８は（ｎ型エピタ
キシャル材料２２内のチャンネルで）単一のＰＭＯ８装
置だけをアドレス指定し、第４図においてゲート２８は
（接続された底部のソース／ドレイン端子を有する）２
つのＰＭＯ８装置をトレンチの各側面につき１個、アド
レス指定する。 第５Ａ図〜第５Ｃ図は、第１図に示されたような単一の
インバータセルのサンプルマスクレイアウトを示す上面
図である。 第６図は、埋込み拡散がパワー、接地連絡のために用い
られ、基板内のトレンチがそれらの間の分離を与えるの
に用いられる、本発明の別の部類の実施例の例を示す。 第７Ａ図、第７Ｂ図および第７Ｃ図は第９図の構造を実
現するプロセスシーケンスのうちの主要な工程を示す。 第８図は、入力ゲートを通って到着するスタッドコンタ
クトによって論理ゲートの出力が与えられる別の部類の
代替実施例を示づ。 第９図は、底部のｎ＋およびｐ＋ソース／ドレイン拡散
１４６３よび１６″が完全に酸化物分離されている、本
発明の別の部類の実施例を示す。 １ｏ・・・基板、１２・・・フィールド酸化物、１４．
２２．２６・・・ＰＭＯ８゜ １６．１８．２４・・・ＮＭＯ３， １８・・・厚い酸化物、 ３ｏ・・・薄い酸化物、 ２８・・・ゲート電極、 ４０・・・トレンチ、 ３４・・・パターン形成金属層

Claims (2)

【特許請求の範囲】
1. （１）集積回路であつて、 中に少なくとも１つのリセスを有する厚い誘電体、 前記リセスの一方の側にあるｎ型絶縁ゲート縦形電界効
   果トランジスタ、 該ｎ型縦形電界効果トランジスタから離れて、前記リセ
   スの他方の側にあるｐ型絶縁ゲート電界効果トランジス
   タ、および 前記ｎ型およびｐ型の電界効果トランジスタの両方にお
   ける電流を制御する、前記リセス内の制御ゲート を備えた前記集積回路。
2. （２）集積回路の製造方法であつて、 イ）表面近くに少なくとも１つの単結晶半導体部を含む
   基板を用意する工程、 ロ）該基板の該半導体部の所定の表面領域に高濃度のド
   ーパントを導入する工程、 ハ）前記基板の前記半導体部を所定の位置で露出する開
   口を有する成長阻止材料を該半導体部上に備える工程、 ニ）付加的半導体材料が前記基板の前記単結晶半導体部
   の露出領域上にエピタキシャル成長し、前記成長阻止材
   料上には全く成長しない条件で前記付加的半導体材料を
   前記基板上に選択的にエピタキシャル成長させる工程、 ホ）前記成長阻止材料の前記開口の少なくとも複数にお
   いて前記選択エピタキシャル成長させた材料が複数個の
   ｎ型部、ｐ型部の両方を含むように前記選択エピタキシ
   ャル成長材料の各部にドーパントを導入する工程、 ヘ）前記少なくとも複数の開口にある前記選択エピタキ
   シャル成長材料の各部をエッチ除去してそのｎ型部をｐ
   型部から分離する工程、および ト）少なくとも１つの前記リセス内に延びる各部を有し
   、前記選択エピタキシャル成長材料の前記ｎ型部および
   ｐ型部の両方に容量結合した薄膜絶縁制御ゲート層を形
   成する工程、 を含む前記方法。