JPS63239973A - 集積回路およびその製造方法 - Google Patents

集積回路およびその製造方法

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JPS63239973A
JPS63239973A JP62253487A JP25348787A JPS63239973A JP S63239973 A JPS63239973 A JP S63239973A JP 62253487 A JP62253487 A JP 62253487A JP 25348787 A JP25348787 A JP 25348787A JP S63239973 A JPS63239973 A JP S63239973A
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recess
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layer
gate
substrate
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JP62253487A
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サットウィンダー エス.マルヒ
ラビシャンカー サンダレサン
ジバリング エス.マハント−シェッティ
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Texas Instruments Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野) 本発明は集積回路およびその¥J造方法に関する。
(従来の技術) 従来のバルクCMO8(NMO8装置が基板のp型領域
に形成され、PMO8装置が[)型領戚に形成されてい
る)は縮尺がうまくいかない。また、ラッチアップ(す
なわち、パワーと接地の間の奇生ザイリスタの点孤)と
して知られた回路条件はM()なければならず、このこ
とは、n+からp+へのソース/ドレイン間の大きな最
小間隔(通常、最小配列の5倍以上)が回路設計者によ
って維持されなければならない。この開隔規則は全体の
回路面積のうちのかなりの部分がNMO8領域とP M
 OS領域の間で単なる空の領域として浪費されること
を意味する。回路がより小さな寸法に縮尺されるにつれ
て、p+からn+に至る最小間隔が通常、最小配列と同
じ位の速度で縮尺できなくなり、全体面積のさらに大き
な部分が + −p+間隔上に無駄にされる。
この制約を回避し、また単一事象の不調に強くするため
に、種々の5ol(シリコン・詞ン・インシュレータ)
装置が提案された。NMO3装百およびPMO8装置が
同一の半導体母体の一部でない場合は、ラッチアップが
起らず、n+〜p+間隔をそれに関連した制約ではなく
なる。
しかし、これら種々の提案された構造はバルクCMO8
よりもかなり性能が低く、製造するのも非常に難かしい
ことが判った。低性能は通常、装四形式の1つ(通常、
PMO8B置)に対して多結晶シリコン(ポリシリコン
)またはアニールされたポリシリコンを用いることから
生じる。製)への困難性はスタン90MO3構造(すな
わち、PMO8装置がNMO8装置のゲート−Lにかぶ
さるので、NMO8装置の前部ゲートである同一の線が
PMO8装置の後部ゲートとなるもの)を構成しようと
する(このような構造が小型化のためには非常に有利で
あることが広く認められているにもかかわらず)ことに
よって倍加される。このような提案構造の1つの例は、
Halhiに付与された米国特許第4,502,202
号に示されている。
(発明のR要) 本発明は、極めてコンパクトで、ラッチアップそれに付
随した設計のυ1杓に関係なく、単一事象不調に比較的
強く、高いチャンネル移動度を与え、そして製造するの
がそれ程困難でない0MO3構)告を製造する別の方法
を提供する。
本発明においては、0MO8論理は、NMO8装置およ
びPMO3装置の間にそれらを制御lする絶縁ゲートを
置いてそれらの装置をトレンチの対面壁土に配置づるこ
とによって構成される。
本発明の別の利点は、n+〜p′設シ1規則が全く必要
なくなるので、本発明に従がって形成される論理は設計
するのが極めて命中であるということである。設計時間
は現代の集積回路のコストの大きな要素であるから、−
Fの点は重要な利点である。
刊行された文献には、トレン1の側壁上にある縦形IG
FETが記載されている。、Ri(hardsonct
  at、、  八 丁rCnch  Transis
tor  DRAM  Cell(paper2g、 
6 at tllc 1985  IEDH)  (本
明細古に参考のために提示)を参照せよ。しかし、この
ような装置は、底ノードが容易に接近できないからラン
ダムロジックには適していない。したがって、このよう
なトランジスタは1トランジスタ1) RA Mセルの
パス1〜ランジスタには適しているが、SRAMセルの
バスゲートを与えるのには適用しにくい。
こうして、底ノードが容易に接近でさる非常にコンパク
トなトレンチ内1〜ランジスタ構造を提供することが本
発明の利点である。
また、従来の最も秀れたトレンチ内1〜ランジスタ構造
でも通常、バルク材料内にトランジスタのチャンネルを
有していたから、このような構造を0MO8に適用しよ
うとするとp+〜ビ間隔がポテンシャル問題を起すおそ
れがあった。
そこで、n゛〜p+間隔問題を起さないで完全な0M0
8回路を実現できる非常にコンパクトなトレンチ内トラ
ンジスタ構造を提供することが本発明の利点である。
本発明のいくつかの実施例では、いくつかのリセスはN
MO8装置だけを含むように構成され、他の(=J近の
トレンチはPMO3&置だけを含むように構成される。
このことは、NMO8゜PMO3両装置を共通のトレン
チ内に製造する配列制約を緩和し、しかも、0M03回
路の高密度パックのための本発明の利点のいくつかを保
持する。
本発明のいくつかの実施例では、CMOSインバータの
出力ノードに対する金属柱状コンタクトを形成するのに
セルファラインエッチが用いられるので・能動装置に対
する金属化によるコンタクトが簡単になる。これらの実
施例は上記利点に加えて、極めてコンパクトなレイアウ
トが可能になるという利点も有する。
本発明のいくつかの実施例では、インバータは曇板に全
くコンタクトを形成しないで完全に酸化物分離される。
これらの実施例は上記利点の他に、単一事象不調が大ぎ
く減少されるという利点を右している。
本発明のいくつかの実施例では、パワーおよび接地線は
埋込み拡散を介して経路を定められるが、任意のワイヤ
接続が必要とぎれる全てのノードが表面領域に導かれる
。これらの実施例は上記利点に加えて、コンタクトエツ
チングおよび制約がllj純化され、コンタクトの配置
に関する設へ1規則も一般的に簡単にされるという利点
を有する。
本発明のいくつかの実施例では、入力ゲートを形成する
エッチは基板内にエッチするにうに延長され、その際、
このエッチの酸化物充填によって基板内のパワー、接地
拡散間に改良され分−1が与えられる。
本発明のいくつかの実施例では、NMO3M置およびP
MO8装置に対する上部ソース/トレインコンタクトを
与えるn+およびp+ポリシリコン層はこれらの装置の
能動領域を通って延長されるので、表面コンタクトが出
力を与えるようにこれらのポリシリコン層になされる。
本発明の好適な方法実施例では、パターン形成インプラ
ンテーションが底部の +、p+領領域形成した模、能
動装置に対してチャンネル領域を与えるほぼ真性のシリ
コンを上方へ(フィールド酸化物内の開口へ)成長さぜ
るのに選択エピタキ工程が用いられる。その際、パター
ン形成インブラントはチャンネル領域を適当にドープす
るのに用いられる。(任意的には、このエピタキシャル
材料が適当な原位置ドーピングを用いて被着される場合
は、一方の側だけはその導電型を設定するのにパターン
形成インブラン1−を必要とするだろう。) これが行なわれると、上部のポリシリコン層がパターン
形成インプランテーションを用いて(1つか2つのマス
ク工程で)被着、高濃度ドープされ、NMO8装置およ
びPMO8装置に対して上部ソース/ドレインコンタク
ト#i域を与えるn+およびp+ポリシリコン領域を形
成する。(この高濃度ドープポリシリコン膜からの外方
拡散によって結晶再成長半導体内に実際に浅い接合が形
成され、実際のソース/ドレイン領域として働らく)。
さらに別のパターン形成エッチが、少なくともいくつか
のInn口内のエピタキシャル材料を横切って溝をカッ
トづるのに用いられるので、絶縁誘電体はこの溝の側壁
上に形成でき、ゲート電極【よこの誘電体内に配置でき
る。
いくつかの実/Il!iPAでは、この溝内に小さな穴
を画定するのにセルファラインシーケンスが用いられる
ので、絶縁金属ポストが底部の +、p+拡散に時下し
て、それと接触Mることができる。もつとも、この部類
の実施例は、入力−出力ノードの奇生容量がかなり大き
くなるという欠点がある。1底部のn+、p+領領域酸
化物分離されない実施例では、それらの一方は接合分離
されるのが望ましい。たとえば、基板がp型の場合は、
p+底部が好適にn+底部領域より浅いので、p+底部
領域は基板から接合分離される。
別の部類の実施例では、底部n+およびp+領域に対し
て酸化物領域上に結晶半導体を画定するのに固体相エピ
タキシーが用いられる。
入力ゲー1〜はそれ自身、等角に被着されたポリシリコ
ンであるから、その入力ゲートはチップを横切って経路
を定められ、他の回路機能も同様に実施できる。
ポリシリコンデヤンネルの11型はインプランテーショ
ンによって定められるから、全てのトレンチが一方の側
にPMO3装置を他方の側にNMO8装置を有すること
は必ずしも必要ない。
(この構成は中−のインバータゲートを与えるが、勿論
、他の多くの論理ゲート構成でもよい)。トレンチによ
っては、2個のPMO8装置を含んでもよく、2個のN
MO8装置を含んでもよく、たった1個の能動装置を含
んでもよく、または(トレンヂ壁に沿って分離を与える
いくつかの付加的工程(たとえば、第2のスロットエッ
チ)を加えて)2個以上の能動装置を1個のトレンチ内
に含ませるようにしてもよい。
本発明のいくつかの実施例では、底部のn+ノードおよ
び底部のp+ノードは一緒に接続する必要はない。これ
によって、ランダムロジックを構成するのにかなり付加
的なフレキシビリティが与えられる。
本発明によって、集積回路を製造する方法であって、 イ)表面近くに少なくとも1つの単結晶半導体部を含む
基板を用意する工程、口)該基板の該半導体部の所定の
表面領域に高濃度のドーパントを導入する工程、ハ)前
記基板の前記半導体部を所定の位置で露出する開口を有
する成長阻止材料を該半導体部上に備える工程、二)伺
加的半導体材料が前記基板の前記単結晶半導体部の露出
領域上にエピタキシャル成長し、前記成長阻止材料上に
は全く成長しない条件で前記付加的半導体材料を前記基
板上に選択的にエピタキシャル成長させる工程、ホ)前
記成長阻止材料の前記開口の少なくとも複数において前
記選択エピタキシャル成長させた材料が複数個のn型部
、p型部の両方を含むように前記選択エピタキシャル成
長材料の各部にドーバン1−を導入する工程、へ)前記
少なくとも複数の開口にある前記選択エピタキシャル成
長材料の各部をエッチ除去してそのn型部をp型部から
分離する工程、およびト)少な(とも1つの前記リセス
内に延びる各部を有し、前記選択エピタキシャル成長材
料の前記n型部およびp型部の両方に容は結合した薄膜
絶縁制御ゲート唐を形成する工程、を含む前記方法が提
供される。
また、本発明によって、 集積回路装置であって、中に少なくとも1つのリセスを
有する厚い誘電体、前記リセスの一方の側にあるn型絶
縁ゲート縦形電界効果トランジスタ、該n型縦形電界効
果トランジスタから離れて、前記リセスの他方の側にあ
るp型絶縁ゲート電界効果トランジスタ、および前記n
型およびp型の電界効果トランジスタの両方における電
流を、制御する、前記リセス内のIII !IIゲート
を備えた前記集積回路、が提供される。
さらに、本発明によって、中に少なくとも1つのリセス
を有する厚い誘電体、一方の側面からそれに対向した側
面へ該リセスを横切って走るトレンチ、該リセスの第3
の側面にあるn型半導体材料の母体、前記リセスの第4
の側面にあるp型半導体材料の母体、および前記リセス
内に配置され、前記nを母体は表面および前記n型母体
の表面から絶縁され、かつそれに容量結合された制御ゲ
ートを有し、前記n型母体は前記n型母体から前記リセ
ス内で前記トレンチによって横方向に分離され、それに
よって前記制御ゲートに印加された電圧が前記各母体の
各表面の表面キャリア密度を制御する、集積回路装置が
提供される。
(実施例) 好適実施例の製造法および利用法を極めて:T細に説明
する。しかし、本発明は広く利用可能な発明思想を提示
し、極めて多くの態様で実現可能であり、これから説明
する特定の実施例は本発明を製造し、利用する特定の態
様を示すにすぎず、本発明を限界づけるものではないこ
とに注意すべぎである。
第1図は本発明のサンプル実施例を示す。基板10(た
とえば、単結晶p型シリコン)はモート領域を除いて全
部、フィールド酸化物12によって被覆されている。第
1図におけるモート領域は、p+拡散14およびn+拡
散16を有し、n+拡散16はp+拡散14より深くて
それをp型基根10から分離する。第2の厚い酸化物1
8はフィールド酸化物12およびモート領域の各部を覆
い、リセスこの第2の厚い酸化物18の所望の能動装置
位置にカットされる。エピタキシャル(すなわち、単結
晶)材料がこのリセス内に形成され、n型チャンネル領
域20およびn型チャンネル領域22を与える。被覆ポ
リシリコン層はn+上部ソース/ドレインコンタクト!
[24およびp+上部ソース/ドレインコンタクト領域
26を与える。
(領域14.16,20.22.24およびから婢い酸
化物30によって絶縁された)絶縁ポリシリコンプラグ
28が厚い酸化物18のリセス内にtffiL、、酸(
130を介しr、領116,20゜24によって画定さ
れた縦形NMO8H置および領域14.22.26によ
って画定された縦形PMO3装置を制mするようにそれ
らと容量結合する。レベル間誘電体32によって絶縁さ
れたパターン形成金属層34はポリシリコンゲートH2
8その他の選択位置に接触する。第2A図〜第2G図は
この構造を!ll造でるサンプルプロセスシーケンスを
示す。
第2A図は基板10およびフィールド酸化物領hii1
2を示す。(LOGO8,MF3R(SWAM I )
 、または他の従来の手段によって形成された)フィー
ルド酸化物領域12は、図示のようにモート領域13を
画定する。インブラントは基板10のモート領域13内
にp+領域14およびn+領域16を形成する。第2C
図に示された例では、厚い酸化物18がモート領域を画
定するフィールド酸化物12と一致した縁をもつものと
して示されているが、かならずそうでなければならない
という訳ではなく、実際も全てそのようにはなっていな
いことに注意を要する。
選択エピタキシャル成長工程を用いて、酸化物領域上に
シリコンを成長させないで、シリコンが露出される領域
上に単結晶シリコンを成長さぼる。
このような成長の条件は、たとえば、5 Q Tarr
950℃での5it−12c12+l−1cI+l−1
2でよい。選択エピタキシャル成長については、本明柵
古に参考のために提示された文献、0ne−quart
cr ll1icron CHO3l5olation
 Technique withSidewall I
n5ulator and 5elective Ep
itaxy、  ”1986 1EDH,oaaeS4
19〜422にも記載されている。
こうして、第2D図に示されるように、エピタキシャル
領域20および22が厚い酸化物18内。
に前もってパターン形成されたリセス内に形成される。
第2D図は、領域14.16間の横方向境界とほぼ一致
するものとして領域20.22間の横方向境界が示され
ているが、必ずしもそうでなくともよい。実際に、この
一致またはその欠如は、この境界の直上の領域20.2
2の各部は次のエッチ工程で除去されるから重要でない
。次に、(2個か1個のマスクを用いる)パターン形成
インブラントを用いて、エピタキシャル材料内に領域2
0.22に対するチャンネルドーピングを画定する。領
120.22を形成した後(領域20゜22は必ずとい
う訳ではないが、図示のように厚い酸化物18の頂部と
同一高さになっているのがよい)、付加的なポリシリコ
ン層が厚い酸化物18およびエピタキシャル材料20.
22の表面上に被着される。次に(1個か2個のマスク
を用いる)パターン形成インブラントを用いて対向した
ドープ領域24.26を画定する。ここで、次の処理の
間に、n型ドーパントが層24から外方拡散してp型エ
ピタキシャル材料20の表面付近に浅いn+拡散25を
形成し、また同様にp+ポリシリコン層26からのドー
パントの外方拡散によってポリシリコン26がエピタキ
シャル材料22と接触する浅いp“拡散27を形成する
ことに注意を要する。
次に、トレンチエッチを行なって、ポリシリコン層24
.26、およびエピタキシャル材料20゜22.25.
27を通って基板領域14.16まで(または幾分その
中へ)トレンチ4oを(所望の能動装置に)カットする
。次に、酸化物30をトレンチ40と並ぶように成長さ
せる。成長条件に応じて、酸化物30は通常、ポリシリ
コン領域の近くでは厚くなり、また高濃度ドープ領域の
近くでrJ幾分即くなるかもしれない。しかし、この酸
化物は低濃度ドープエピタキシャル材料領域20.22
の付近では最も薄くなり、酸化物30がゲート酸化物ど
して動くのはこれら位置においてである。また、誘電体
30の全部または一部を与えるのに被着された誘電体は
用いることもでき、さらに勿論、二酸化シリコン以外の
誘電体を用いることもできるだろう。次に、第2のポリ
シリコン層28を等角面に被着、エッチしてゲート電極
28を与える。この第2のポリシリコン層は一方■11
、望ましくはn+で高濃度ドープするのがよい(これは
POCl3ドーピングを用いて達成できる)。こうして
、第2F図に示された構造が形成される。
次に、レベル間誘電体42が被着され、コンタクl−が
パターン形され、(必要に応じて、層42の片持ら梁エ
ツチング、BPSG再フローのようなプロフィール修正
技術を用いて)エッチされる。
第2Q図は、金属層34が埋込み拡@14および16と
接触する別のH置配列を示す。この接触がそれを介して
なされる厚い酸化物18内のりセスは(先のリセスがエ
ッチされるときではなく)コンタクl−1ツチの際に好
適エッチされるので1ビタキシーは金属コンタクト用の
リセスの位置には生じない。
上述の例は、縦形PMO8装置および縦形NMO8装置
が単一のリセス内に含まれているインバータの製造法を
示した。しかし、関連したドーピングは通常、パターン
インプランテーションによって画定されるから、必ずし
も上述のようになっている必要はない。第3図は別の配
置の例を示し、そこではゲート28は(n型エピタキシ
ャル材料22内のチャンネル)を有する単一のPMO8
装置だけを指す。第4図はさらに別の例を示し、そこで
はゲート28は、トレンチの各側面に1つづある、(底
部のソース/ドレイン端子が接続されている)2個のP
MO3装置を指1゜したがって、本発明は、PMO8装
置とNMO8装置が制御ゲートを共用するリセス、およ
び二個のNMO8装置を直列′に含む他のリセスを有す
る集積回路を提供するのに応用できる。本発明はまた、
(チャンネル領域2oをチャンネル領!422から区別
するマスクインプランテーション工程を修正することに
よって)、種々の閾値を右する少なくとも1s’a型の
装置を提供づるのに応用できる。たとえば、2@の高エ
ネルギインブラントおよび適所ドーピングを用いること
によって、本発明は4個の型式の装置(たとえば、高量
値電圧N M OS装置、通常のNMO3装置、”自然
″(すなわち低閾値電圧)NMO8¥i置、およびPM
O3!!i置)を提供することができる。
第5A図〜ff150図は本発明のいくつかの実施例に
よる甲−インバータ用のサンプルマスクを示ず一部オー
バレイ図である。整列(アライメント点1.2および3
は3つの図全部でオーバレイを示すように示されている
第5A図は、第2Δ図および第2B図のモート領14!
13の限界、すなわち酸化物12の限界を画定するモー
トマスク510を示す。
拡散(領域>14.16を形成するモート領域13のイ
ンプランテーションは第5B図に示されたマスク516
(または、マスクされているドーパント種によってはそ
の相補体)によって画定される。
誘電体18内のりセスは第5B図に示されたフィールド
マスク518によって画定される。
チャンネル領域20および22を形成づる選択エピタキ
シャル材料のインプランテーションは、第5B図に示さ
れたマスク516(または、マスクされているドーパン
ト種によってはその相補体)によって画定される。
n“ソース/ドレインコンタクト層24およびp+ソー
ス/ドレインコンタクト層26を形成する第1のポリシ
リコン層のインプランテーションは、第5B図に示され
たマスク516(または、マスクされているドーパント
種によってはその相補体)によって画定される。第1の
ポリシリコン層(ポリ1層)の境界は第5Bに示された
マスク52o(または、マスクされているドーパント種
によってはその相補体)および(マスク522ににつて
画定された)トレンチエッチによって画定される。本実
施例においては、ポリ1層のn+部は接地バスとして用
いられ、ポリ1層のp+26は■DDバスとして用いら
れる。
トレンチ40の配置は第5C図に示されたマスク522
によって画定される。
制御ゲート28の位置を含む、第2のポリシリコン層の
境界は、第5A図に示されたマスク512によって画定
される。
コンタクトの配置は第5A図に示されたマスク514に
よって画定される。コンタクト穴は、大文字Xで充填さ
れることによってさらにマスクされる、 金属層34の境界は第5C図に示されたマスク524に
よって画定される。
第6図は本発明の代替実施例を示す。この場合、埋込拡
散が、パワー、接地バスのために用いられ、基板内のト
レンチはそれらの間の分離を与えるために用いられる。
本実施例においては、基板10はモー1−領域を画定す
るフィールド酸化物12、およびそのモート領域内のp
+拡散およびn+拡散16を有づ−る。この場合、p+
拡散14はn型層16′によって接合分離される0M化
物充填トレンチ11はp+拡rI114’をn+拡散1
6から横方向に分離するので、拡rli 14および1
6を最小のラッチアップリスクでパワー、接地バス用に
用いることができるapn型領域20よびn型領域22
を含むエピタキシャル層は縦形能動装置のヂャンネルf
fi[を与え、n1領域24およびp領域を含むポリシ
リコン層は縦形能動装置の上部ソース/ドレインに対す
るコンタクトを与える。
埋込み拡散のお互いの分離のためには、酸化物充填トレ
ンチ11を与える特別の処理が必要であるが、個々の入
力、出力の全部が上側コンタクトで直接に接近可能にな
る大ぎな利点を有ザる。すなわち、第6図は、両方とも
ポリ2層のゲート28によって指定される。縦形NMO
8l−ランジスタおよび縦形PMO8l−ランジスタを
示し、そのNMOSトランジスタはポリ1領域24にの
出力ノードを有し、PMO8i−ランジスタはポリ1領
1426上の出力ノードを有する。これらの出力ノード
は、単純なインバータを与えるために一緒にストラップ
できるが、それらを別々に用いることもできる。このこ
とはランダムロジックを構成する際、極めて便利である
本発明の多くの実施例において、セルフアラ、イン直l
&反応シリサイド化工程を実施して窒化チタン局所相互
接続を形成するのが有用である。窒化チタン局所相互接
続は、窒化チタンが良好な拡散障壁となるから、ポリ1
層のp+部26をポリ1層のn+部24またはポリ2層
のn+ゲート28に接続する際に便利である。
第8図に示された別の部類の実施例では、出力が拡散1
4および16(これらは第8図に示されたスタッドコン
タクト44によって接近される)によって与えられるよ
うに論理ゲートが構成される。これを実現する工程修正
は、トレンチを充填しないで、トレンチの側壁を被覆す
るにすぎず、真中に空隙を残すに十分に薄いポリシリコ
ン28を被着することである。(この実施例を実現する
際には、全屈スタッド44がポリシリコン線28と短絡
することなしに穴の底部で拡散14.16と接触できる
ように、平坦化窒化物プラグを用いて上記空隙を一時的
に充填し、上部酸化物46の厚さを増大できるようにす
るのがよい)。次に、この穴の側壁上に絶縁酸化物46
を成長または被着させて、ポリ2層の入力ゲートを出力
線44を形成し、その次に、正角金属波谷(たとえば、
CVDタングステン)を行なって出力線44を形成する
。本実施例は入力1!1J28から出力線44への結合
容量が非常に大きいという欠点を有するが、小型性、お
よび水平寸法が増大するという長所を有する。
第9図は本発明の別の部類の実施例を示すが、そこでは
、底部のn+、p+ソース/ドレイン拡r1.14″、
16″は完全に酸化物分離されている。
この構造は、たとえば第7A図、第7B図および第7C
図に示された固相エピタキシによって実現できる。第7
A図に示されるように、単結晶シリコン基板10は、そ
の上に形成され、能動素子領域の所望の位置に近接した
間口104を有するようにパターン形成されたマスク層
102を有する。
次に、アモルファスシリコン層106が、200℃のプ
ラズマ増強被着法ににつて被着される。周知のように、
基板10およびアモルファスシリコン層106を加熱づ
ると、基板10の結晶格子パターンと一致して層106
の再結晶がなされる。
この再結晶化層は、結晶化がそれ程長い距離に広がらイ
rいかぎり(たとえば数ミクロン以下)か21り良好な
性質を有する。次に、再結晶化層106′はインプラン
テーションによつCドープして層16”’およびFfl
l 4 ”’を形成する。次に、エピタキシャル層10
8を再結品層106′上に成長させて第7B図の構造を
形成する。次に、分ill〜レンチをエッヂして、ざら
に分!fW体114を充填し、n+層16 ’およびp
+層14″から元の基板1oに至る接続を除去する。す
なわち、分離量r1112は種穴配置104を全面的に
被覆する。次にエピタキシャル1i1108のパターン
形成インプランテーションによってp型チャンネル領域
20およびn型チャンネル領Vi22が与えられ、さら
に、上述した任意の方法に従って処理が続けられる。代
替的に、非常に類似した構造が、シリコン・オン・イン
シュレータウェーハ(たとえば、1018ff−2以上
の酸素(または窒素)イオンがシリコン中にインブラン
トされ、非常に高温でアニールして結晶シリコン層の下
に埋込み酸化、物(または窒化物)層を形成したもの)
で出発させるだ番プでも達成できる。
本発明を製造する別の製造過程は次のとおりである〈ク
リーンアップ・アッシング(ashin(+)デダレー
ズおよびそれに類似した当然のそれ程重要でない工程は
、当業杏には明らかだから省略する)。
・ 出発ウェーハは、10〜15Ω1の抵抗率までp型
ドープされた<100>シリコンである。
・ 最初にMF3R(SWAM I )法を用いて、第
2八図に示されたように酸化物12によって囲まれたモ
ート13を画定する。たとえば、350人の酸化物を成
長させ、1400人の窒化物をLP G V Dによて
被着し、マスクエッチによってモート領域13上以外の
保護酸化物/窒化物キャップを除ムし、次に、シリコン
エッチを用いて酸化物12が1000人の深さまで位置
するシリコンにリセスを設ける。次に、チャンネルスト
ップインブラント(たとえば、l Q Q KeVで3
E12CR−2のボロン)が付加される。酸化物12を
成長さl!(たとえば、7500人まで)、平坦化する
・ 埋込み拡散16をブランケットインブラント(2E
15c1R−2のリン)によって形成される。レジスト
をパターン形成してp+ソース/ドレイン14の所望の
位置をボロンインブラント(たとえば、45にeV′c
2E15のボロン)に露出する。
これによって第2B図の構造が形成される。
・ 誘電体18を形成する(たとえば、250人の成長
酸化物上に14000人の高密度化LPGVD酸化物)
。パターン形成エラ升によって、第2C図に示すように
、リセス17を誘電体18中にエッチする。
・ 選択性エピタキシャル成長工程を実行覆る(たとえ
ば、大気圧1000℃でs++−+2C12)。これに
よって、露出シリコン領域14゜16上にエピタキシャ
ル材料を成長させるが、誘電体18上には何らの材料も
被着しない。望ましくは、エピタキシャル材料は誘電体
18とほぼ同一平面になる厚さまで成長させる。任意的
には、レジストエッチバック法によって誘電体18の表
面で平坦化できる。
・ チA7ンネル領域20.22はたとえばブランケッ
ト3重リンインブラント(たとえば、350KeVでの
8E 11cm−2+ 170KeV T:の5E11
t:m  +50KeV t’f7) 1 E 11c
IR−2) ソhニf”<vスク5重ボロンインブラン
ト(たとえば320KeV F(7)3E 12a−2
−t−150Key テ(7)2E 12ax  +7
0KeVでのI E 12a−2+35KeVでの8E
 11C11+ 10KeV r(7)7E 11cm
−”) ニJ:つてドープする。
・ 第1の薄膜ポリシリコン層(これは第2D図に24
.26で示された領域を形成する)を、たとえば500
0人のポリシリコンを被着し、またIE15aII−2
のリンを240にeVでブランケットインブラントして
領域24を形成することによって、またマスクインブラ
ント(たとえば、100にeVで1E15σ−2のボロ
ン)を実施して領域26をドープすることによって形成
する。このポリシリコン層は比較的厚く、第2G図に示
されたようなコンタクト構造を形成する深いコンタクト
エッチの間に大きな処理余裕を与える。n+インブラン
トは、比較的高いポリシリコンの拡散性をあてにしてド
ーパントを垂直分布させることによって低エネルギで実
施することも可能である。これによって第2D図の構造
が形成される。(ポリシリコン層24下の浅いn+拡@
25およびp ポリシリコン層26下の浅いp+拡散は
、ポリシリコン層から結晶1i!20.22へのドーパ
ント種の外方拡散(次の処理工程でも幾分生じる)によ
って形成される。) ・ 酸化物ハードマスク30をたとえば3500Aまで
′m着して所望のトレンチ配置を露出するようにエッチ
する。タイミングを合せたトレンチエッチ(たとえば、
RIEモードすなわち低い総圧力での塩素を基本とした
化学作用を用いてンを層14.16を通してでなく層2
4.26.20゜22を通して(ハードマスク30によ
って露出されている場合)エッチするように行なう。こ
れによって第2E図に示された構造が得られる。
・ グミ酸化物を成長させ、はぎ取り、ゲート酸化物3
1を成長させる。(勿論、酸化物3oの厚さは通常、前
の酸化物はぎ取り工程の間は幾分減少され、この成長工
程の間は幾分増大される)。
ポリシリコンをたとえば4500人まで被着し、また9
00℃でPOCl3を用いてドープする。
ここで任意の酸化物被着、エッチバック工程を行なって
このポリシリコン層の空隙を充填するのがよい。すなわ
ち、このポリシリコン層はトレンチ40の幅の半分近く
の厚さに被着するのが望ましいが、被着厚さだけでは空
隙が生じないようにすることはできない。すなわち、被
着とLPCVD酸化物の100%〜120%エッチバッ
クによって空隙が問題にならないようにすることができ
る。
このポリシリコンをパターン形成し、エッチして相互接
続および複数個の制御ゲート28を画定する。これによ
って、第2F図に示された構造が形成される。
・ 別の任意ではあるが有利な製造過程を含まぜるのが
望ましい。すなわち、前の、および後の工程のいくつか
によって導入されるかなり急な地形を考慮して、一般的
な平坦化工程を含ませる。この例では、1000人のL
PGVD酸化物を被着し、レジストコートを延ばして、
堅焼し、さらに酸化物とハードレジストの間に約1:1
のエッチ速度比を有するエッチをポリシリコン構造28
がだいたい露出されるまで付加する。この工程によって
酸化物フィラメントが与えられ、地形が急であった位置
でレベル間誘電体42の下になる。このレベル間Xs体
42は、たとえば、ホスホシリケートガラスを1000
人に続いて4000人被着し、それに続いて平滑化のた
めの短いリフ口を行なうことによって形成される。
・ コンタクトは、たとえばレジストマスクをパターン
形成し、酸化物エッチを用いてH442および18を通
して(レジストマスクまたは上のポリシリコン層によっ
て保護されない場合に)拡散14.16、第1のポリシ
リコン層24.26および第2のポリシリコン層28に
達するようにエッチを行なうことによって形成する。エ
ッチがMffi体18を通して侵入している闇にポリシ
リコンそのエッチに長時間さらされるから、このエッチ
は、ポリシリコンに大きな選択性のある化学(たとえば
、臭素をベースとした側壁パシバント(たとえばI−I
 CI / II B r )を含む化学)を用いて行
なうのがよい。代替的には、勿論、この段階で別のマス
クを用いて、ポリシリコンに対するコンタクトとは別に
基板に対するコンタクトを形成することもできる。
・ さらに従来通りの工程が続く。本実施例では、金属
を被着しくたとえば、600人のl’iW、それに李売
いて3000人のCVDタングステン、それに続いて5
000人(7)AI−1%  Si)、色素レジストで
パターン形成し、エッチし、シンクJる。最後に、窒化
シリ:コンの保護オーバコー1〜をプラズマ’anし、
エッチしC接着パッド位置を露出する。
本発明による高密度化は任意のライ1フ接続構成に対し
て特にi利である。たとえば、本発明の1つの応用は、
(金属パターンをほんの少しだけ変力しC)各ブロック
をfツイヤ接続してNANDゲート、NORゲートまた
はバッファを構成できるようにレイアラ1へされた3つ
の1−レンチの投数ブロックを有する集積回路である。
1実施例において、各トレンチがPMO8装置J3よび
NMO8装首の両りを含む場合、これは、第1のりレス
では高い供給線(たとえば!−5V )をPMO8W置
にソースに接続し、他方NMO8装置を浮遊ソースをも
ったままにり゛ることによって、また第2のりヒスでは
低い供給線〈たとえば、接地、ov)をNMO3装置の
ソースに接続し、他方PMO3装ffiを浮遊ソースを
もったままにすることによって実現できる。このV*セ
ルは次のように種々のグーj〜を実現するように構成で
きる。
・ NORゲートを実現するには、 第1人力は第1、第2リセスのυItllゲートに(=
J加し、 第3人力は第3リヒスの制御ゲートに付加し、第1リセ
スの出力は第3リセスのPMOSソース(上部p゛)に
接続し、 第2りヒスの出力は第3りヒスの出力と並列にツイヤ接
続してゲート出力を与え、 第3トレンチのNMOSソース(上部 + >を低供給
レール(たとえば接地)に接続する。
・NANDゲートを実現するためには、第1人力を第1
、第2のリセスの制御ゲートに付加し、 第2人力を第3リセスの制御ゲートに61加し、第2リ
セスの出力を第3リセスのN IVI OSソース(上
部 + >に接続し、 第1リセスの出力を第3リセスの出力と並列にワイA7
接続してゲート出力を与え、 第3リセスの)’MOSソース(上部 + >を高供給
レール(たとえば、+5v)に接続する。
・バッノ7を実現するためには、 人力を第1、第2のリセスの制御ゲートに付加し、 第1、第2リセスの出力は両方とも第3リセスの制01
1ゲートに並列に接続し、 第1リセスのP M OSソース(上部p+)および第
3リセスのPMOSソース(上部p+)を両方とも高供
給レールに接続し、 第3リセスの出力はグー1〜の出力とする。
本発明は広く応用可能な新規性をもった吊新的な発明思
想を捉供し、それの多くの修正および変形を現在および
将来において当業者が認識できるであろう。上述した種
々の隆正および変形に加えて、他のいくつかを以下に説
明する。説明する種種のへ正、変形および代替実施例は
本発明の範囲(これは特許請求の範囲のみによって画定
される)を限界づけるものではないことと、すなわち以
下の例は説明の便宜のために促示されたものであって、
網羅的なものでないことに注意ずべきである。
たとえば、制御ゲートはn+シリコンが望ましいが、安
定かつ許容可能なインタフェース特性(たとえば、低ト
ラップ密度および低可動イオン密a)が得られるかぎり
、ポリシリコン/シリサイドサンドウィッチ構造、シリ
サイドまたは金属でもよい。
ゲート誘電体は二酸シリコンの成長層が望ましいが、シ
リコンオキシティ1〜ライドのような他の材F(′cも
よく、また(ヂA7ンネルが■−■化合物半導体の場合
は)AI  □、5G 8 □、5A Sのようイに広
幅バンドギャップ半導体材料でもよいことtま勿論であ
る。
ヂAアンネル領域は半導体ぐなければならず、またほぼ
単結晶であることが望ましいが、シリコンの他に他の半
導体も用いることができる。
3 i x G eを用いることができ、またGaAs
などの■−■化合物し用いることができる。ヂャンネル
領域の厚さく1なわら、ゲート誘電体から厚いMm体を
もった裏側インタフェースに至るチャンネルを通る横方
向距111)は主にアライメント公差にJ:って画定さ
れる。約0.5ミクロンが望ましいが、(裏側インタフ
ェースの一定荷電特性と組合せて)許容可能なゲート電
圧(これは当業者によって容易に計算しうる)での許容
可能なMoSトランジスタ動作を可能にする任意の厚さ
でよい。集積回路設計の当業者によって容易に理解され
るように、特定の装置に望まれる駆動電流を達成するよ
うに(リソグラフィ条件によって画定される最小値を条
件として)チャンネル領域の厚さが調整されるだけであ
る。図示された装置レイアウトはpチャンネル装置およ
びnチャンネル装置が笠しいチャンネル幅を有する例で
あるが、用いられたパターンマスクを変えるだけで所望
のように変えることかできることは勿論である。特に、
応用例によっては、pチャンネル装置が同じリセス内の
nチャンネル装置より幅広いチャンネルを有するように
(リセスの中央を真直ぐに横切るのではなく)L型状に
なっているリセス内に制御ゲートを形成することが望ま
しい場合がある。
同様に、このパターンを変えることによって、1つのリ
セス内に3個以上の能動装置を配置することもできる。
もつともこれは特に望ましいという訳ではない(付加的
な処理工程をこれを避(〕るために導入されなければ、
これら全ての装置がゲート端子およびソース/ドレイン
端子を共通にもつことになる傾向があるからである)。
たとえば、空乏装置が用いられる実施例では、種々の空
乏負荷が単一トレンチ内に配置できる。一般的言って、
本発明は0MO8が最も望ましくかつ有利であるが、特
に1個以上の閾値電圧を与えるようチャンネルインブラ
ントが部分的にマスクされる場合はNMO8や他の回路
技術にも応用できる。本発明のさらに別の代替実施例で
はこれらのインブラントを変えて1個以上の閾値電圧ま
た、1個以上の導電型を与える。
開示された例は単一のリセスがPMO8装置およびNM
O8装置を含む実施例を強調しているがこれちまた変更
できる。たとえば、単一の集積回路は、このPNNリス
両方でも、NNリセス(単一リセス内に2つのNMO8
装置)でも、PPリセス(単一リセス内に2つのPMO
8装置)でも、1つのNMO3装置をもった他のリセス
でも、重−リセス内に3つの装置を有する他のリセスで
も(個別的にでも、いっしょにでも)含むことができる
好適実施例では、上部のソース/ドレインに対するコン
タクトは単一のポリシリコン漣膜層によって形成され、
これは適当な位置で反対導電型でト−7L/ T、NM
O8装置およびPMO8Vt置に対するオーミックコン
タクト(および上部ソース/トレイン対するドーパント
源)を与える。しかし、これは望ましいものではあるけ
ども、本発明に必ず必要という訳ではない。たとえば、
この上部層はその結晶性を改良するためにアニールでき
、また全部再結晶化することも可能である。他の導電材
料を用いてもよい。たとえば、TiNや金属をこの層に
対して用いることができ、パターン形成インプランテー
ションをn+おにびp+ソース/ドレインを直接に画定
するために用いることができる。
同様に、底部のソース/ドレインは基板内の接合分離埋
込み拡散で5、酸化物分離再結晶化材料でもよく、また
他の種々の方法でも形成できる。
底部ソース/トレインに対するコンタク1〜は(チャン
ネル幅同じリセス内の)チャンネルの端部に近接して形
成することも、チャンネルリセスから離れてはいるが近
接した別のコンタクトリセス内に形成することもでき、
また、これらのソース/ドレインは埋込み酸化物層を与
えるよう延長することもできる。
同様に、説明した種々の革新的な方法は広く修正、変更
できる。
たとえば、2つの絶縁チャンネル領域の間のトレンチを
良好に充填するに十分な最小の厚さ、(たとえば、トレ
ンチの最小幅の40%と60%の聞の最小の厚さ)を有
する薄膜層のi!l!着によって制御ゲートを形成する
ことが望まれるが、集積回路を処理する当業者によって
理解されるように、これちまた広く変えることができる
こうして、当業者によって理解されるように、本発明は
広く晦正、変形でき、その範囲は添+i特許請求の範囲
で画定される以外は限定されない。
以上の説明に関して史に以下の項を開示する。
(1)  集積回路であって、 中に少なくとも1つのリセスを有する厚い誘電体、 前記リセスの一方の側にあるn型絶縁ゲート硅形1■界
効果トランジスタ、 該n型縦形電界効果トランジスタから離れて、前記リセ
スの他方の側にあるp型絶縁ゲート電界効果トランジス
タ、および 前記p型およびp型の電界効果トランジスタの両方にお
ける電流を、制御![lする、前記リセス内の制御ゲー
ト を備えた前記集積回路。
(2)  第(1)項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有している装置。
(3)  第(1)項に記載の装置であって、前記厚い
酸化物は主にシリコン酸化物からなる装置。
(4)第(1)項に記載の装置であって、前記制御ゲー
トは、前記リセスの最小幅の20%から50%の範囲に
最小厚さを有する薄!I!i!層の一部である、装置。
(5)第(月頃に記載の装置であって、前記制御ゲート
は、二酸化シリコンの500Å以上の、誘電体厚さを有
りるゲート誘電体によって前記トランジスタの各チルフ
ンネル領域から分離されている装置。
(6)第(5)項に記載の装置であって、前記ゲート誘
電体は300Å以下で、主に二酸化シリコンからなる装
置。
(7)第(1)項に記載の装置であって、前記トランジ
スタは主にシリコンからなるチャンネル領域を有する装
置。
(8)第(1)項に記載の装置であって、前記トランジ
スタは単結晶半導体材料からなるチャンネル領域を有す
る装置。
(9)第(1)項に記載の装置であって、両トランジス
タは5v以下の閾+1’;1f圧を有する装置。
(10)第(1)項に記載の装置であって、前記厚い誘
電体は6000人〜15000人の範囲の厚さを有する
装置。
(11)第(1)項に記載の装置であって、前記各トラ
ンジスタは、前記υ制御ゲートと前記厚い誘電体の前記
側壁の間で、1000人〜8000人の範囲の最小厚さ
を有する装置。
(12)第(1)項に記載の装置であって、前記各トラ
ンジスタは、前記制御ゲートと前記厚い誘電体の前記側
壁の間で、前記集積回路の2個の段底パターン形成WI
Il!i層の最小ピッチの0.5〜1.2倍の範囲に最
小厚さを有する装置。
(13)第(1)項に記載の″装置であって、さらに、
それの少なくとも1つがnチャンネルトランジスタを含
むがpチャンネルトランジスタを含まない複数個の他の
リセスを前記厚い誘電体内に含む装置。
(14)第(1)項に記載の装置であって、その中の少
なくとも1つが単一トランジスタだけを含む複数個の他
のりビスを前記厚い誘電体内に含む装置。
(15)第(1)項に記載の装置であって、前記厚い誘
電体内においてそれぞれnチャンネル1〜ランジスタを
有する複数個の他のりヒスをさらに含み、前記各i〜ラ
ンジスタのいくつかは、他のものとは大きく貨なった幅
対長さ比(W/L)を右する、装置。
(16)第(1)項に記載の装置であって、前記両トラ
ンジスタは、前記リセスに近接してはいるがその中には
ない前記厚い誘電体を通るコンタクトホールでオーミッ
ク接触している底部拡散を有する装置。
(17)第(1)項に記載の装置であって、前記両トラ
ンジスタは、前記リセス内のコンタクトホールでオーミ
ック接触している底部拡散を有する装置。
(18)集積回路装置であって、 中に少なくとも1つのリセスを有する厚い誘電体、 一方の側から反対側へ前記リセスを横切るスロット、 前記リセスの第3の側面にある半導体材料のn型母体、
および前記リセスの第4の側面にあ6、前記リセス内で
前記スロットによって前記n型母体から横方向分離され
ている半導体材料のn型母体、および 前記リセス内に延び、前記n型母体の表面および前記n
型母体の表面から分離かつそれに容は結合している制御
ゲート、 を含み、それによって前記制御ゲートに印加された電圧
が前記各母体の各表面の表面キャリア密度を制御する、
前記装置。
(19)第(18)項に記載の装置であって、前記半導
体材料の各母体は本質的に単結晶である装置。
(20)第(18)項に記載の装置であって、半導体材
料の各母体は本質的にシリコンである装置。
(21)第(18)項に記載の装置であって、半導体材
料の前記各母体は主にシリコンからなる装置。
(22)第(18)項に記載の装置であって、前記リセ
スは2ミクロン以下の最小横方向寸法を有する装置。
(23)  第(18)項に記載の装置であって、前記
スロットは前記リセスの最小横方向寸法の0.7〜4倍
の範囲にある最小横方向寸法を有する装置。
(24)第(18)填に記載の装置であって、前記制御
ゲートは、各々が500人の二酸化シリコンより薄い誘
電体厚を有する誘電体を介して前記各母体と容量結合し
ている装置。
(25)  第(24)項に記載の装置であって、前記
ゲート誘電体は300Å以下の厚さであり、木質的に二
酸化シリコンからなる装置。
(26)  第(18)項に記載の装置であって、前記
n型母体の表面が前記制御ゲートに印加された5vの電
圧によって反転される程十分に、前記n型母体に対する
前記i!i1J mゲートの容量結合が近接し、かつ前
記n型母体のドーピングは低濃度である、装置。
(27)第(18)項に記載の装置であって、前記n型
母体の表面が前記制御ゲートに印加された3、3Vの電
圧によって反転される程十分に、前記n型母体に対する
前記11J mゲートの容量結合が近接し、かつ前記n
型母体のドーピングは低濃度である装置。
(28)集積回路装置であって、 その少なくとも1つの表面に絶縁されたリセスを含む基
板、 一方の側からもう一方の側へ前記リセスを横切るスロッ
ト、 前記リセスの第3の側面にある結晶半導体材料の第1の
母体、および、前記リセスの第4の側面にあり、前記リ
セス内で前記スロットによって横方向分離された結晶半
導体の第2の母体、前記リセスの底部付近で第1母体に
接するn+半導体母体、および前記リセスの底部付近で
第2の母体に接するp+半導体母体、 前記リセスの頂部付近で前記第1母体内にあるn+ソー
ス/ドレイン拡散、および前記リセスの旧都付近で前記
第2母体内にあるp+ソース/ドレイン拡散、および 前記リセス内に位置し、前記第1母体の表面および前記
第2母体の表面から絶縁されかつそれに容量結合してい
る制御ゲート、 を含む前記装置。
(29)第(28)項に記載の装置であって、前記制御
ゲートは30原子%以上のシリコンを含み、かつ単結晶
ではない装置。
(30)第(28)項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有する装置。
(31)第(28)項に記載の装置であって、前記厚い
誘電体は主にシリコン酸化物からなる装置。
(32)第(28)項に記載の装置であって、前記制御
ゲートは、前記リセスの最小幅の20%〜50%の範囲
内の最小厚さを有する薄膜層の一部である装置。
(33)  第(28)項に記載の装置であって、前記
制御ゲートは、前記第1、第2半導体母体間の前記リセ
ス内の最小幅の40%〜60%の範囲内の最小厚さを有
するSa層の一部である装置。
(34)第(28)項に記載の装置であって、半導体材
料の前記各母体は本質的に単結晶である装置。
(35)第(28)項にン載の装置であって、半導体材
料の前記各母体は本質的にシリコンからなる装置。
(3G)第(28)項に記載の装置であって、半導体材
料の前記各母体は上としてシリコンからなる装置。
(37)第(28)項に記載の装置であって、前記リセ
スは3ミクロン以下の最大横方向寸法を有する装置。
(38)第(28)項に記載の装置であって、前記リセ
スは、前記集積回路の2つの段底パターン形成薄膜層の
最小ビツヂの3倍以下の最大横方向寸法を右する装置。
(39)第(28)項に記載の装置であって、前記スロ
ワ1〜は、前記リセスの最小横方向寸法の0.7〜4倍
の範囲内の最小横方向寸法を有する装置。
(40)m(28)項[3aaの)BHrあ−)r、前
記ajl I21Iゲートは、各々が500人の二酸化
シリコンより簿い誘電体厚さを有する誘電体を介して前
記各母体と容重結合しているi置。
(41)第(40)項に記載の装置であって、前記ゲー
ト誘電体は300A以下の厚さであり、本質的に二酸化
シリコンからなる装置。
(42)第(28)項に記載の装置であって、半導体材
料の前記各母体は本質的に単結晶である装置。
(43)第(28)項に記載の装置であって、前記制御
ゲートは30原子%以上のシリコンを含み、かつ単結晶
ではない装置。
(44)第(28)項に記載の装置であって、前記各ト
ランジスタは、前記制御ゲートと前記厚い誘電体の前記
側壁の間で、前記集積回路の2個の段底パターン形成簿
膜層の最小ピッチの0.5〜1.2倍の範囲に最小厚さ
を有する装置。
(45)第(28)項に記載のS!置であって、前記リ
セスの底部付近で前記第1母体に接する前記n+半導体
母体は、前記リセスに近接はするがその内部にはないコ
ンタクトホールでオーミック接触される装置。
(46)前記りヒスの底部付近で前記第1母体に接する
前記n+半導体母体は前記りLス内のコンタクトホール
でオーミック接触されている装置。
(47)集積回路装置であって、 第2導電型の埋込み拡散を有する第1導電型の半導体上
方部を有する基板、 114記基板の前記上方部上にあり、少なくとも1つの
リセスを有する厚い誘電体、 一方の側から反対側へ前記リセスを横切るスロワ1へ、 前記リセスの第3側面にある結晶半導体材料の第1母体
、および前記リセスの第4の側面にある結晶半導体材料
の第2母体であって、第1の母体は前記リセス内で前記
スロットによって第2母体から横方向に分離され、第1
、第2母体の少なくとも1つは前記リセスの底部の付近
で前記埋込み拡散の少なくとも1つと接する、前記第1
、第2の母体、 前記リセスの1負部付近で前記第1母体内にあるn+ソ
ース/ドレイン拡散、および前記リセスの頂部付近で前
記第2母体内にあるp+ソース/ドレイン拡散、および 前記リセス内に位置し、前記第1母体の表面および前記
第2母体の表面から絶縁され、かつそれと容量結合して
いる制御ゲート を含む装置。
(48)第(47)項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有する装置。
(49)第(47)項に記載の装置であって、前記スロ
ットはほぼ垂直の側壁を有する装置。
(50)第(47)項に記載のVtδであつC1前記厚
い誘電体は主としてシリコン酸化物からなる装置。
(51)第(47)項に記載の装置であって、前記制り
11ゲートは、前記スロットの最小幅の40%へ・60
%の範囲の最小厚さを有する薄膜層の一部である装置。
(52)第(47)項に記載の装置であって、半導体材
料の前記各母体は木質的にシリコンからなる装置。
(53)第(47)項に記載の装置であって、半導体材
料の前記各母体は主としてシリコンからなる装置。
(54)第(47)項に記載の装置であって、前記スロ
ットは、前記リセスの最小横方向寸法の067〜4倍の
範囲内の最小横方向寸法を有する装置。
(55)第(47)項に記載の装置であって、+fii
記制切1ゲートは、各々が500人の二酸化シリコンよ
り薄い誘電体厚さを有する誘電体を介して前記各母体と
容量結合している装置。
(5G)第(55)項に記載の装ぎであって、前記ゲー
ト誘電体は300Å以下の厚さであって、本質的に二酸
化シリコンからなる装置。
(57)第(41)項に記載の装置であって、前記厚い
誘電体は6000人〜15000人の範囲の厚さを有す
る装置。
(58)第(47)項に記載の装置であって、前記埋込
み拡散は、前記リセスに近接はするがその内部にはない
前記厚い誘電体を通るコンタクトホールでオーミック接
触される装置。
(59)第(47)項に記載の装置であって、前記埋込
み層は前記リセス内のコンタクトボールでオーミック接
続される橿L (60)第(41)項に記載の$4@であって、前記基
板は、前記2つの第2導電型埋込み拡散、および第1導
電型で前記第2導電型拡散の少なくとも1つによって前
記基板から分離されている少なくとも1つの他の埋込み
拡散を含み、両方の導電型の前記埋込み拡散は、前記リ
セスに近接はするがその内部にある前記厚い誘電体を通
る単一のコンタクトホールでオーミック接触されている
装置。
(61)集積回路装置であって、 はぼ垂直の側壁を有する少なくとも1つのリセスを中に
含む厚い誘電体、 前記リセスの一方の側壁上にある第1の絶縁ゲート電界
効果トランジスタにして、その側壁に沿ってチャンネル
領域によって第2のソース/ドレインから垂直方向に分
離された第1のソース/トレインを有する第1の絶縁ゲ
ート電界効果1〜ランジスタ、前記リセスの第2の側壁
にある第2の絶縁ゲート電界効果トランジスタにして、
その側壁に沿ってチャンネル領域によって第2のソース
/ドレインから垂直方向に分離されたMlのソース/ド
レインを有する第2絶縁ゲート電界効果トランジスタ、
およびお互いに分離されている前記第1トランジスタの
前記チャンネル領域および前記第2トランジスタの前記
チャンネル領域、および、前記第1、第2トランジスタ
両方における電流の流れを制御するように接続された前
記リセス内の制御ゲート、 を含む前記集積回路装置。
(62)第(61)項に記載の装置であって、前記リセ
スはほぼ垂直の側壁を有する装置。
(63)第(61)項に記載の装置であって、前記制御
ゲートは、前記リセスの最小幅の20%〜50%の範囲
の最小厚さを有する薄膜層の一部である装置。
(64)第(61)項に記載の装置であって、前記各ト
ランジスタの各チャンネル領域は本質的に単結晶である
装置。
(65)  第(61)項に記載の装置であって、前記
リセスは、前記集積回路の2個の段底パターン形成薄膜
層の最小ピッチの3倍以下の最大横方向寸法を有する装
置。
(66)第(61)項に記載の装置であって、前記制御
ゲートは、各々が500人の二酸化シリコンより薄い誘
電体厚を有する誘電体を介して前記各母体と容量結合し
ている装置。
(61)  第(61)項に記載の装置であって、前記
ゲート誘電体は300人厚以下で、本質的に二酸化シリ
コンからなる装置。
(68)第(61)項に記載の装置であって、前記制御
ゲートは30原子%以上のシリコンを含み、単結晶では
ない装置。
(69)  第(61)項に記載の装置であって、前記
厚い:R誘電体6000人〜15000人の範囲の厚さ
を有する装置。
(10)第(61)項に記載の装置であって、前記各ト
ランジスタは、前記制御ゲートと前記厚い誘電体のfi
J &!側壁の間で、1000.A〜BOOOAの範囲
の最小厚さを有する装置。
(71)第(61)項に記載の装置であって、前記各ト
ランジスタは1、前記制御ゲートと前記厚い誘電体の前
記側壁の間で、前記集積回路の2111Jの段底パター
ン形成薄膜層の最小ピッチの0.5〜1.2倍の範囲に
最小厚さを有する装置。
(72)第(61)項に記載の¥i置であって、さらに
、そのうちの少なくとも1つが単一トランジスタだけを
右する複数個の他のリセスを含む装置。
(73)第(61)項に記載の装置であって、前記両方
のトランジスタの前記第2のソース/ドレインは前記リ
セス内のコンタクトホールでオーム接触される装置。
(14)集積回路装置であつC1 上に厚い誘電体薄膜を有するM板、 前記厚い誘電体のほぼ垂直の側壁に横方向に接する結晶
半導体材料の第1の母体、および前記第1母体に近接し
て前記厚い誘電体のほぼ組直の側壁に横方向に接する結
晶半導体材料の第2の母体、おにび 前記第1、第2の母体に近接して前記厚い誘電体のほぼ
垂直な側壁に横方向に接し、前記第1ff1体のほぼ垂
直の絶縁側壁に横方向に接し、前記第1811体のほぼ
垂直の絶縁側壁に近接して前記第2母体のほぼ垂直の絶
縁側壁に横方向に接し、前記第1fn体の表面および前
記第2母体の表面から分離されかつそれに容量結合され
た1ilJ Illゲート、を含み、 前記第1の母体は、 前記厚い誘電体の上表面によって画定された而の付近で
第1の高濃度ドープ半導体ソース/ドレイン領域に、お
よび前記厚い誘電体の下表面によって画定されIζ面の
付近で第2の高濃度ドープ半導体ソース/トレイン領域
にそれぞれ垂直方向に接し、前記第1、第2のソース/
ドレイン領域は同じ導電型を有し、 前記第2の母体は、前記厚い誘電体の上表面によって画
定された面の付近で第3の高濃度ドープ半導体ソース/
ドレイン領域に、および前記厚いLt m体の下表面に
よって画定された面の付近ぐ第3の高濃度ドープソース
/ドレイン領域にそれぞれ垂直方向に接し、前記第3、
および第4のソース/ドレイン領域は同じ導電型を有す
る、前記集積回路装置。
(75)第(74)項に記載の装置であって、前記厚い
誘電体は主としてシリコン酸化物からなる装置。
(76)第(74)項に記載の装置であって、前記制御
ゲートは、前記第1、第2母体の分離部間の最小横方向
距離の40%〜60%の範囲の最小厚さを有する薄模層
の一部である、装置。
(77)第(14)項に記載の装置であって、半導体材
料の前記各母体は本質的に単結晶である装置。
(78)第(74)項に記載の装置であって、半導体材
PIの前記各母体は本質的にシリコンである装置。
(19)第(74)11に記載の装置であって、半導体
材料の前記各母体は主としてシリコンである装置。
(80)第(14)項に記載の装置であって、前記υt
illゲートは、各々が500人の二酸化シリコンより
簿い誘電体厚さを有する誘電体を介して前記各母体と容
量結合している装置。
(81)第(80)項に記載の装置であって、前記ゲー
ト誘電体は300Å以下の厚さであり、本質的に二酸化
シリコンからなる装置。
(82)第(74)項に記載の装置であって、前記制御
ゲートは30原子%以上のシリコンを含み、単結晶では
ない。
(83)第(74)項に記載の装置であって、前記厚い
誘電体薄膜は6000人〜15000人の範囲の厚さを
有する装置。
(84)第(14)項に記載の装置であって、前記各半
導体母体は、前記tJJ tillゲートと前記厚い誘
電体の前記側壁の間で、前記集積回路の2個の段底パタ
ーン形成薄l@層の最小ピッチの0.5〜1.2倍の範
囲に最小厚さを有する装置。
(85)第(74)項に記載の装置であって、前記第2
、第4のソース/ドレインは、前記第1、第2母体から
前記厚い誘電体によって横方向に分離されている前記厚
い誘電体を通るコンタクトボールでオーミック接触され
ている装置。
(86)集積回路装置であって、 中に接合分離された拡散を有する単結晶半導体部を含む
基板、 該基板の前記半導体部の各部の上に重なる厚い誘電体、 複数の電界効果トランジスタにして、各々が、前記誘電
体の側壁上の単結晶半導体チャンネル領域、および前記
半導体部の面にほぼ垂直な方向において前記チャンネル
領域によって前記側壁に沿ってお互いから分離された第
1、第2のソース/ドレイン、と含む電界効果トランジ
スタ、前記チャンネル領域における電流の流れを制御す
るよう容量結合された制御ゲート、および前記厚い誘電
体の上に重なる多結晶導電性簿膜層を含み、 前記多結晶導電性7sFI層はパターン形成されて館記
各第7のソース/ドレインと接触し、θη記基板内の前
記接合分離された拡散はパターン形成されて6η記各第
2のソース/ドレインに対するコンタクトを与える、前
記装置。
(87)第(86)項に記載の装置であって、前記基板
の前記半導部はほぼ平坦な表面であり、前記厚い誘電体
は該平坦表面のかなり上方にある装置。
(88)第(86)項に記載の装置であって、前記多結
晶導電性薄膜層は本質的に多結晶半導体からなる装置。
(89)第(86)項に記載の装置であって、前記多結
晶導電性薄膜層は本質的に金属からなる装置。
(90)集積回路装置であって、 中に接合分離された拡散を有する中結晶卒導体部を含む
基板、 該基板の前記半導体部の各部の上に重なる厚い誘電体、 該誘電体の第1の側壁上にある単結晶半導体チャンネル
領域、および前記半導体部の而にほぼ垂直な方向におい
て前記チャンネル領域によって前記第1の1lI11壁
に沿ってお互いから分離された第1、第2のソース/ド
レインを有する第1の絶縁ゲート電界効果トランジスタ
、 第2の絶縁ゲート電界効果トランジスタにして、前記第
1の側壁に極めて近接した前記誘電体の第2の側壁上に
ある、前記第1トランジスタの前記チャンネル領域から
離れている単結晶半導体チャンネルfAWt、および前
記半導体部の面にほぼ垂ぬな方向において前記チャンネ
ル領域によって前記第2の側壁に沿ってお互いから分離
された第1、第2のソース/ドレイン、を含む第2の絶
縁ゲート電界効果トランジスタ、 前記第1、第2トランジスタの電流の流れをI制御する
ように容a結合された制御ゲート、および前記厚い誘電
体の上に重なる多結晶導電性Fig模層、を含み、 前記多結晶導電性薄膜層はパターン形成されて前記各第
1のソース/ドレインと接触し、前記基板内の前記接合
分離された拡散はパターン形成されて前記各第2のソー
ス/ドレインに対するコンタクトを与える、前記装置。
(91)第(90)項に記載の装置であって、前記基板
の前記半導体部はほぼ平坦な表面を有し、前記厚い誘電
体は該平坦表面のかなり上方に位置する、装置。
(92)第(90)項に記載の装置であって、前記多結
晶導電性i1膜層は本質的に多結晶半導体材料からなる
装置。
(93)  第(90)項に記載の装置であって、前記
多結晶導電性SaWは本質的に金属からなる装置。
(94)第(90)項に記載の装置であって、前記厚い
誘電体の前記第2の側壁は前記第1のM壁と連続する装
置。
(95)  第(90)項に記載の装置であって、前記
厚い誘電体の前記第2の側壁は前記第1の側壁と連続し
、前記第1、第2の側壁は前記厚い誘電体内の共通リセ
スの両側壁である装置。
(96)集積回路装置であって、 半導体の上部を有する基板、 該半導体上部の上側境界の付近で互いに近接した3個の
絶縁リセスにして、第1供給電圧バスに接続されたソー
スを有する縦形NMO3トランジスタを含む第1のリセ
ス、第2供給電圧バスに接続されたソースを有する縦形
PMOSトランジスタを含む第2のリセス、ならびに第
1供給電圧バスに接続されたソースを有する縦形NMO
Sトランジスタおよび第2供給電圧バスに接続されたソ
ースを有する縦形PMOSトランジスタの両方を含み、
その両トランジスタは単一の絶縁ゲートによって制御さ
れる第3のリセスからなる前記311FIのリセス、お
よび 前記第1、第2およびM3リセス内のトランジスタをワ
イヤ接続して所望の論理機能を実現する薄膜金属、 かうなる前記装置。
(91)第(96)項に記載の装置であって、前記第2
の供給電圧バスは、前記基板に関してOvの付近にある
第2の供給電圧を与える接続され、前記第1の供給電圧
バスは、前記第2の供給電圧より少イ1くとも3v高い
第1の供給電圧を与えるよう接続された装置。
(98)第(97)項に記載の装置であって、前記第1
の供給゛電圧は1)η記載2の供給電圧より高い5vの
イ・j近にある装置。
(99)第(97)項に記載の装置であって、前記第1
供給電圧は前記供給電圧より高い3vの付近にある装置
(100)  集積回路の製造方法であって、イ) 表
面近くに少なくとも1つの単結晶半導体部を含む基板を
用Rする工程、 口) 1懺基板の該半導体部の所定の表面領域に高濃度
のドーパントを導入する工程、 ハ) 前記基板の前記半導体部を所定の位置で露出する
開口を有する成長阻止材料を該半導体部上に備える工程
、 二) 付加的半導体材料が前記基板の前記単結晶半導体
部の露出領域上にエピタキシャル成良し、前記成長閉止
材II−ヒには全く成長しない条件で前記イ・]加内的
半導体材をnFrFr板基板上択的に1−ピタキシャル
成長させる工程、 ホ) 前記成長阻止材料の前記開口の少なくとも複数に
おいて前記選択エピタキシャル成長させた材料が複数個
のn型部、p型部の両方を含むように前記選択エピタキ
シャル成長材料の各部にドーパントを導入する工程、 へ) 前記少なくとも複数の開口にある前記選択エビタ
ギシAフル成長材料の各部をエッチ除去してそのn型部
をp型部から分離する工程、おJ:びト) 少なくとも
1つの前記リセス内に延びる各部を有し、前記選択エピ
タキシャル成長材料の前記n型部J5よびp型部の両方
に容量結合した薄膜絶縁制御ゲート層を形成する工程、 を含む前記り法。
(101)  第 (100)項に記載の方法であって
、薄膜絶縁制御ゲート層を形成する前記工程は、i)ゲ
ート絶縁体を形成する工程 iI)  導電材料層を正角的にwi着する工程、J3
」:び 1肖)前記導電材料層に存在するかもしれないいかなる
空隙も充たすように付加的層を正角的に被着、 1ツチバツクする工程、 からイする各サブ工程を含む方法。
(102)  第(101)項に記載の方法であって、
前記¥導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を成長させ
ることを含む方法。
(103)  第(100)項に記載の方法であって、
ijI膜絶縁制御ゲート層を形成する前記工程は、i)
ゲート絶縁体を形成する工程、 肖) 導電材料層にして前記絶縁体の酸化物に相当する
厚さの20倍以上の厚さを有する導電材料層を正角的に
被着する工程、および 1ii)  前記導電材料層に存在するかもしれないい
かなる空隙も充たすよう付加層を正角的に被着、エッチ
バック覆る工程 からなる各サブ工程を含む方法。
(104)  第(103)項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する+yi記サブ工程はシリコン酸化物を成長
させることを含む方法。
(105)  第(100)項に記載の方法であって、
前記成長阻止材料は主としてシリコン酸化物からなり、
前記半導体材料は主としてシリコンからなる方法。
(106)  第(105)項に記載の方法であって、
選択的エピタキシャル成長の前記工程は、気体状のシリ
コン源およびそれだけでシリコンをエッチすることが可
能な塩素含有気体を含む気体流からの被nを含む方法。
(107)  第(106)項の方法であって、選択的
エピタキシャル成長の前記工程は100 Torより高
い圧力および800℃より高い温度で実行される方法。
(1081集積回路の製造方法であって、イ) 表面近
くに少なくとも1つの単結晶半導体部を含む基板を用意
する工程、 口) 前記基板の前記半導体部を所定の位置で露出する
開口を有する成長阻止材料を該半導部上に備える工程、 ハ) 付加的半導体材料が前記基板の前記単結晶半導体
部の露出領域上にエピタキシャル成長し、前記成長阻止
材料上には全く成長しない条件で前記付加的半導体材料
を前記基板Eに選択的にエピタキシャル成長さゼる工程
、 二) 前記選択的エピタキシャル成長材料のいくつかの
領域のみに第1のドーパント種を尋人する工程、 ホ) 前記少なくとも複数の開口にある前記選択エピタ
キシャル成長材料の少なくとも2つの相互分離部を残す
ように前記選択エピタキシャル成長材料の各部をエツチ
ング除去する工程、へ) 少なくとも1つの前記間口に
延び、前記選択エピタキシャル成長材料の前記相互分離
部の両方に容量結合された各部を有する薄膜絶縁制御ゲ
ート層を形成する工程、 1・)  前記少なくとも複数の開口にある前記選択的
エピタキシャル成長材料の前記相互分離部の第1部の上
部およびF部にそれぞれ接触する、同じ導電型をもった
第1、第2の高濃度ドープ半導体領域を形成する工程。
ト) 前記少なくとも複数の開口にある前記選択的エピ
タキシャル成長材料の面記相互分離部の第2部の上部お
よび下部にそれぞれ接触づる、同じ導電型をもった第3
、第4の高濃度ドープ半導体領域を形成する工程、 を含む前記方法。
(109)  第(108)項に記載の方法であって、
薄膜絶縁制御ゲートを形成する前記工程は、i)ゲート
絶縁体を形成する工程、 ii)  導電材料層を正角的に1!着する工程、およ
び 1ii)  前記S型材料層に存在するかもしれないい
かなる空隙も充たすように付加的層を正角的に被着、エ
ッチバックする工程 からなる各サブ工程を含む方法。
(110)  第(109)項に記載の方法であって、
前記半導体材料は主としてシリコンで、ゲート絶縁体を
形成する前記サブ工程はシリコン酸化物を成長させるこ
とを含む方法。
(111)  第(108)項に記載の方法であって、
薄膜絶縁ゲートa+111IIゲート層を形成する前記
工程は、i)ゲート絶縁体を形成する工程、 ii)  lりT1材料層にして前記絶縁体の酸化物に
相当する厚さの20倍以上の厚さを有する導電材料層を
正角的に被着する工程、および 1it)  前記導電材料層に存在するかもしれないい
かなる空隙も充たすよう付加層を正角的に被着、エッチ
バックする工程 からなる各勺ブ工程 を含む方法。
(112)  第(111)項に記載の方法であって、
前記半導体材料は主としてシリコンで、ゲート絶縁体を
形成する前記サブ工程はシリコン酸化物を成長させるこ
とを含む方法。
(113)  第(108)項に記載の方法であって、
前記成長阻止材料は主としてシリコン酸化物からなり、
前記半導体材料は主としてシリコンからなる方法。
(114)  第(113)項に記載の方法であって、
選択エピタキシャル成長の前記工程は気体状のシリコン
源およびそれだけでシリコンをエッチすることができる
塩素含有気体を含む気体流からの被着を含む方法。
(115)  第(114)項に記載の方法であって、
選択エピタキシャル成長の前記工程は100Torより
高い圧力および800℃より高い温度で実行される方法
(116)  半導体集積回路の製造方法であって、イ
) 本質的に単結晶材料からなる表面部を有する基板を
用意する工程、 口) 該基板の前記単結晶表面部を所定の極位置に露出
する間口を有する絶縁体を該単結晶表面部に備える工程
、 ハ) 前記絶縁体および前記極位置上にアモルファス膜
として半導体材料を被着する工程、二) 前記アモルフ
ァス膜を再結晶化して、前記極位置上およびそこから横
方向エピタキシャル成長伝帳距離内に固体相エピタキシ
ャル結晶半導体材料を形成する工程、 ホ) 前記再結品アモルファス膜をエッチし、誘電体月
料を埋戻して前記固体相エピタキシャル材料の所定各部
を電気的に分離する工程、へ) 前記囚体相エピタキシ
ャル材料の各所定領域に高濃度ドーパントを導入する工
程、ト) 前記固体相エピタキシャル材料を所定の位置
で露出する開口を含む成長阻止材料を前記固体相エピタ
キシャル材料上に備える工程、チ) 付加的半導体材料
が前配固体相エピタキシャル材料の各露出領域にエビタ
キル成長するが前記成長阻止材料には全く成長しない条
件の下で竹記句加的半導体材料を前記固体相エピタキシ
ャル材料の前記各露出領域上に選択的に1ビタキシヤル
成長させる工程 す) 前記成長阻止材料の前記開口の少なくとも複数に
おいて前記選択エピタキシャル成長材料はn型部および
p型部の両方を含むようにドーパントを前記選択エビタ
tシAフル成長材料に導入する工程、 ヌ)iyJ記同口の少なくとも複数における前記選択エ
ピタキシャル成長材料の各部をエツヂング除去してその
n型各部からn型各部を分離する工程、J5よび ル) 少なくとも1つの前記リセスに延び、前記選択的
エピタキシャル成長材料の前記n型部およびp型部の両
方に容量結合された各部を有する薄膜IP!縁制御ゲー
ト層を形成する工程、Ht1+蟻。
(117)  第(11B)項に記載の方法であって、
薄膜絶縁制御ゲート層を形成する曲板工程は、i)ゲー
ト絶縁体を形成する工程、 ii)  導電材料層を正角的に被着する工程、および 1ii)  Iyi記導電材料層に存在するからしれな
いいかなる空隙も充たすように付加的層を正角的に被着
、エッチバック覆る工程、 からなる各サブ工程を含む方法。
(118)  第(117)項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を成長させ
ることを含む方法。
(179)  第(11θ)項に記載の方法であッテ、
nM*絶縁制御ゲート層を形成する前記工程は、i)ゲ
ート絶縁体を形成する工程、 ii)  導電材料層にして前記絶縁体の酸化物に相当
する厚さの20倍以上の厚さを有する導電材料層を正角
的に被着する工程、J3よび1ii)  前記導電材料
層に存在するかもしれないいかなる空隙も充たすように
付加層を正角的に被着、エッチバックする工程、 からなる各サブ工程 を含む方法。
(120)  第(119)項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を成長させる前記サブ工程はシリコン酸化物を成長さ
せることを含む方法。
(121)  第(116)項に記載の方法であって、
前記成長阻止材料は主としてシリコン酸化物からなり、
前記半導体材料は主としてシリコンからなる方法。
(122)  第(121)項に記載の方法であって、
選択的エピタキシャル成長の曲板工程は、気体状シリコ
ン源およびそれだけでシリコンをエッチすることが可能
な塩素含有気体を含む気体流からの被着を含む方法。
(123)  第(122)項に記載の方法であって、
選択的エピタキシャル成長の前記工程は100Tor以
上の圧力および800℃以上の温度で実行される方法。
(124)  集積回路の製造方法であって、イ) 厚
い絶縁1膜の開口内に結晶半導体材料の横方向絶縁され
た母体を表面において有する基板を用意する工程、 口) 単結晶半導体材料の前記母体内においてかなり低
濃度のドープ部が上にあるBs度領領域前記母体内に備
える工程、 ハ) 単結晶半導体材料の前記母体の前記低Il1文ド
ープ部の各所定領域にドーパントを導入して該低濃度ド
ープ部をいくつかの領域をp型に残りの領域をn型にす
る工程、 二) 納品半導体材料の前記母体の前記低濃度ドープ部
の上に重なる導電性パターン形成薄膜にして、いくつか
の位置では前記半導体材料に関して第1導電型のドーパ
ントでドープされ、他の位置では前記半導体材料に関し
て第2導電型のドーパントでドープされた前記パターン
形成薄膜を含、むソース/ドレイン接触層を形成する工
程、ホ) 所定パターンによって画定された位dにおい
て前記ソース/ドレイン接触層および結晶半導体の前記
母体の前記低濁度ドープ部の少なくとも85%をエッチ
して、前記絶縁対膜の前記開口内にスロットを開ける工
程、および へ) 前記スロット内に延びその内部に2つの絶縁ゲー
ト電界効果トランジスタを画定する各部を有する導電性
絶縁薄膜制御ゲート層を形成する工程 を含む方法。
(125)  第(124)項に記載の方法であって、
ドーパントを導入する前記工程(ハ)は複数のエネルギ
でのマスクインブラントを用いる方法。
(126)  第(124)項に記載の方法であって、
ドーパントを導入する前記工程(ハ)は200にeVよ
り大きい少なくとも1つのエネルギを含む複数のエネル
ギでのマスクインブラントを用いる方法。
(127)  第(124)項に記載の方法であって、
i)ゲート絶縁体を形成する工程、 ii)  ’4T1材料層を正角的に被着する工程、お
よび 1ii)  前記導電材料層に存在するかもしれないい
かなる空隙も充たすように付加的層を正角的に被着、エ
ッチバックする工程、 からなる各サブ工程を含む方法。
(128)  第(127)項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を成長させ
ることを含む方法。
(129)  第(127)項に記載の方法であって、
薄膜制御ゲート層を形成する前記工程は、 i)ゲート絶縁体を形成する工程、 ii)  導電材料層にして前記絶縁体の酸化物に相当
する厚さの20倍以上の厚さを有する導電材料層を正角
的に被着する工程、 1ii)  前記導電材料層に存在するかもしれないい
かなる空隙も充たすように付加層を正角的に被着、エッ
チバックする工程 からなる各サブ工程を含む方法。
(130)  第(129)項に記載の方法であって、
前記半導体材料は主としてシリコンであり、ゲート絶縁
体を形成する前記サブ工程はシリコン酸化物を形成する
ことを含む方法。
(131)  P M OS装置およびNMO8装置の
両方が縦形トランジスタとして構成されている新しい部
類のCMO8集積回路。1つのトレンチはPMO8装置
、NMO3装置およびこれら両方の装置を制御するよう
結合されたゲートを含むことができる。ラッチアップ問
題は生ぜず、n+からp+への離隔化規則は必要ない。
【図面の簡単な説明】
第1図は本発明のサンプル実施例を示ず。 第2A図〜第2G図は本発明による構造体を製造するた
めのサンプルプロセスシーケンスを示す。 第3図および第4図は、第1図の構造と同じ集積回路内
に任意的に含まずことのできる他の能動装置構成の2つ
の例を示す。第3図においてゲート28は(n型エピタ
キシャル材料22内のチャンネルで)単一のPMO8装
置だけをアドレス指定し、第4図においてゲート28は
(接続された底部のソース/ドレイン端子を有する)2
つのPMO8装置をトレンチの各側面につき1個、アド
レス指定する。 第5A図〜第5C図は、第1図に示されたような単一の
インバータセルのサンプルマスクレイアウトを示す上面
図である。 第6図は、埋込み拡散がパワー、接地連絡のために用い
られ、基板内のトレンチがそれらの間の分離を与えるの
に用いられる、本発明の別の部類の実施例の例を示す。 第7A図、第7B図および第7C図は第9図の構造を実
現するプロセスシーケンスのうちの主要な工程を示す。 第8図は、入力ゲートを通って到着するスタッドコンタ
クトによって論理ゲートの出力が与えられる別の部類の
代替実施例を示づ。 第9図は、底部のn+およびp+ソース/ドレイン拡散
1463よび16″が完全に酸化物分離されている、本
発明の別の部類の実施例を示す。 1o・・・基板、12・・・フィールド酸化物、14.
22.26・・・PMO8゜ 16.18.24・・・NMO3, 18・・・厚い酸化物、 3o・・・薄い酸化物、 28・・・ゲート電極、 40・・・トレンチ、 34・・・パターン形成金属層

Claims (2)

    【特許請求の範囲】
  1. (1)集積回路であつて、 中に少なくとも1つのリセスを有する厚い誘電体、 前記リセスの一方の側にあるn型絶縁ゲート縦形電界効
    果トランジスタ、 該n型縦形電界効果トランジスタから離れて、前記リセ
    スの他方の側にあるp型絶縁ゲート電界効果トランジス
    タ、および 前記n型およびp型の電界効果トランジスタの両方にお
    ける電流を制御する、前記リセス内の制御ゲート を備えた前記集積回路。
  2. (2)集積回路の製造方法であつて、 イ)表面近くに少なくとも1つの単結晶半導体部を含む
    基板を用意する工程、 ロ)該基板の該半導体部の所定の表面領域に高濃度のド
    ーパントを導入する工程、 ハ)前記基板の前記半導体部を所定の位置で露出する開
    口を有する成長阻止材料を該半導体部上に備える工程、 ニ)付加的半導体材料が前記基板の前記単結晶半導体部
    の露出領域上にエピタキシャル成長し、前記成長阻止材
    料上には全く成長しない条件で前記付加的半導体材料を
    前記基板上に選択的にエピタキシャル成長させる工程、 ホ)前記成長阻止材料の前記開口の少なくとも複数にお
    いて前記選択エピタキシャル成長させた材料が複数個の
    n型部、p型部の両方を含むように前記選択エピタキシ
    ャル成長材料の各部にドーパントを導入する工程、 ヘ)前記少なくとも複数の開口にある前記選択エピタキ
    シャル成長材料の各部をエッチ除去してそのn型部をp
    型部から分離する工程、および ト)少なくとも1つの前記リセス内に延びる各部を有し
    、前記選択エピタキシャル成長材料の前記n型部および
    p型部の両方に容量結合した薄膜絶縁制御ゲート層を形
    成する工程、 を含む前記方法。
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