JPS61206253A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61206253A JPS61206253A JP60047702A JP4770285A JPS61206253A JP S61206253 A JPS61206253 A JP S61206253A JP 60047702 A JP60047702 A JP 60047702A JP 4770285 A JP4770285 A JP 4770285A JP S61206253 A JPS61206253 A JP S61206253A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に０Ｍ０８）ラ
ンジスタ（相補型ＭＯＳトランジスタ）の高集積化を図
った半導体集積回路装置に関する。
ンジスタ（相補型ＭＯＳトランジスタ）の高集積化を図
った半導体集積回路装置に関する。
一般に低消費電力型の半導体集積回路装置では０ＭＯＳ
トランジスタが利用されるが、周知のように０ＭＯ８ト
ランジスタはＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタを必要とするために、特に集積度
の点で不利になる。
トランジスタが利用されるが、周知のように０ＭＯ８ト
ランジスタはＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタを必要とするために、特に集積度
の点で不利になる。
第５図は従来の０ＭＯＳトランジスタの構成を示してお
り、例えばＮ型シリコン基板２１の主面にＰ型領域２２
８．２２ｄとゲート２３とでＰチャネルＭＯＳトランジ
スタ２４を構成すると共に、これと平面方向に隣合った
位置にＰ型ウェル２５を形成し、このＰ型ウェル２５内
にＮ型領域２６ｓ。
り、例えばＮ型シリコン基板２１の主面にＰ型領域２２
８．２２ｄとゲート２３とでＰチャネルＭＯＳトランジ
スタ２４を構成すると共に、これと平面方向に隣合った
位置にＰ型ウェル２５を形成し、このＰ型ウェル２５内
にＮ型領域２６ｓ。
２６ｄとゲート２７とでＮチャネルＭＯＳトランジスタ
２８を構成している。
２８を構成している。
このように、従来のＭＯＳ）ランジスタは、Ｐチャネル
ＭＯＳトランジスタ２４．ＮチャネルＭＯＳトランジス
タ２８のいずれもシリコン基板２１の主面に対してＰ型
領域２２ｓ、２２ｄとＮ壓領域２６ｓ、２６ｄを夫々平
面配置し、各チャネルをこの主面と平行に形成した構成
としている。このため、所要のチャネル長、チャネル幅
等のデメンクヨンを有するＣＭＯＳトランジスタを配置
する場合、Ｐチャネル、Ｎチャネルの各ＭＯ８トランジ
スタ２４．２８間の分離が必要とされることも相俟って
平面配置に物理的な制約が生じ、集積にの向上もある一
定値以上にはできないという問題がある。
ＭＯＳトランジスタ２４．ＮチャネルＭＯＳトランジス
タ２８のいずれもシリコン基板２１の主面に対してＰ型
領域２２ｓ、２２ｄとＮ壓領域２６ｓ、２６ｄを夫々平
面配置し、各チャネルをこの主面と平行に形成した構成
としている。このため、所要のチャネル長、チャネル幅
等のデメンクヨンを有するＣＭＯＳトランジスタを配置
する場合、Ｐチャネル、Ｎチャネルの各ＭＯ８トランジ
スタ２４．２８間の分離が必要とされることも相俟って
平面配置に物理的な制約が生じ、集積にの向上もある一
定値以上にはできないという問題がある。
また、ＰチャネルＭＯＳトランジスタ２４とＮチャネル
ＭＯＳトランジスタ２８を離間配置する必要があるため
、両ＭＯＳトランジスタのゲート２３．２７を接続した
ような場合に、ゲート２３゜２７の有する電気抵抗およ
びゲート間の配＄２９の抵抗によって回路の動作速度が
低下されるという問題もある。
ＭＯＳトランジスタ２８を離間配置する必要があるため
、両ＭＯＳトランジスタのゲート２３．２７を接続した
ような場合に、ゲート２３゜２７の有する電気抵抗およ
びゲート間の配＄２９の抵抗によって回路の動作速度が
低下されるという問題もある。
本発明の半導体集積回路装置は、半導体基板の主面に対
して垂直方向にチャネルを形成したＰチャネルおよびＮ
チャネルの各ＭＯＳトランジスタを互に対向するように
配置し、かつ両ＭＯ８）う／ジスタのゲートは両ＭＯ８
トランジスタ間において共通のゲートとして構成したＣ
ＭＯＳトランジスタを有している。
して垂直方向にチャネルを形成したＰチャネルおよびＮ
チャネルの各ＭＯＳトランジスタを互に対向するように
配置し、かつ両ＭＯ８）う／ジスタのゲートは両ＭＯ８
トランジスタ間において共通のゲートとして構成したＣ
ＭＯＳトランジスタを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のＣＭＯＳトランジスタ１の
基本構造を示す縦断面図である。同図のように、Ｎ型シ
リコン基板２にＰ型ウェル３を形成し、このＰ型つヱル
３内にＮチャネルＭＯＳトランジスタ４を構成すると共
に、これに隣接した前記半導体基板２にＰチャネルＭＯ
８トランジスタ５ｔ−構成している。
基本構造を示す縦断面図である。同図のように、Ｎ型シ
リコン基板２にＰ型ウェル３を形成し、このＰ型つヱル
３内にＮチャネルＭＯＳトランジスタ４を構成すると共
に、これに隣接した前記半導体基板２にＰチャネルＭＯ
８トランジスタ５ｔ−構成している。
即ち、ＮチャネルＭＯ８１−ランジスタ４は、前記Ｐ型
ウェル３内にＮ型不純物を高濃度に導入した一対のＮ型
領域６ＳＩ６ｄをシリコン基板２の主面に対して垂直方
向に離間して形成し、これら両Ｎ型領域６ ｓ ＋ ６
ｄをソース・ドレインとして構成すると共に、両Ｎ型
領域５ｓ、６ｄの上下間にチャネル領域７を構成してい
る。
ウェル３内にＮ型不純物を高濃度に導入した一対のＮ型
領域６ＳＩ６ｄをシリコン基板２の主面に対して垂直方
向に離間して形成し、これら両Ｎ型領域６ ｓ ＋ ６
ｄをソース・ドレインとして構成すると共に、両Ｎ型
領域５ｓ、６ｄの上下間にチャネル領域７を構成してい
る。
また、ＰチャネルＭＯＳトランジスタ５は、前記Ｎ型シ
リコン基板２にＰ型不純物を高濃度に導入した一対のＰ
型領域ｇｓ、１３ｄを前述と同様に上下方向に離間配置
し、これら両Ｐ型領域８Ｓ。
リコン基板２にＰ型不純物を高濃度に導入した一対のＰ
型領域ｇｓ、１３ｄを前述と同様に上下方向に離間配置
し、これら両Ｐ型領域８Ｓ。
８ｄをソース・ドレインとして構成すると共に両Ｐ型領
域ｇｓ、ｇｄの上下間にチャネル領域９を構成している
。
域ｇｓ、ｇｄの上下間にチャネル領域９を構成している
。
そして、これらＮ型領域６ｓ、６ｄとＰ型領域ｆ３ｓ、
８ｄが対向する部位にはＵ字状の溝１０を形成し、この
溝１０の内面に沿ってシリコン酸化膜１１を形成すると
共に、＃１１１内に多結晶シリコ７１２を充填している
。この多結晶シリコン１２は前記ＮチャネルＭＯＳトラ
ンジスタ４およびＰチャネルＭＯＳトランジスタ５の共
通のゲートとして構成し、また前記シリコン酸化膜１１
は各側面部１１ｎ 、ｌｉｐにおいて夫々のＭＯＳトラ
ンジスタ４，５のゲート絶縁膜として構成している。
８ｄが対向する部位にはＵ字状の溝１０を形成し、この
溝１０の内面に沿ってシリコン酸化膜１１を形成すると
共に、＃１１１内に多結晶シリコ７１２を充填している
。この多結晶シリコン１２は前記ＮチャネルＭＯＳトラ
ンジスタ４およびＰチャネルＭＯＳトランジスタ５の共
通のゲートとして構成し、また前記シリコン酸化膜１１
は各側面部１１ｎ 、ｌｉｐにおいて夫々のＭＯＳトラ
ンジスタ４，５のゲート絶縁膜として構成している。
この結果、前記ＮチャネルＭＯ８Ｉ−ランジスタ４およ
びＰチャネルＭＯ８Ｉ−ランジスタ５のいずれも、シリ
コン基板２の主面に対して垂直方向のチャネルを有する
ＭＯＳトランジスタとして構成されることになる。
びＰチャネルＭＯ８Ｉ−ランジスタ５のいずれも、シリ
コン基板２の主面に対して垂直方向のチャネルを有する
ＭＯＳトランジスタとして構成されることになる。
図中、１３は表面絶縁用のシリコン酸化膜、１４゜１５
．１６は夫々アルミニウムや多結晶クリコンからなる配
線である。
．１６は夫々アルミニウムや多結晶クリコンからなる配
線である。
第２図は前記基本構成の０ＭＯＳトランジスタ１の配置
例を示す平面図であり、同図Ａ−Ａ線の断面を第３図に
、また模式的な立体図を第４図に示す。図示のように、
Ｎ型７リコン基板２に平面方形のＰ型ウェル３を規則的
に配設し、このＰ型ウェル３の対向する境界部に多結晶
シリコンからなるゲート１２を形成し、このゲート１２
を平面方向に挾むようにＮ型領域５ｓ、５ｄと、Ｐ型領
域８ｓ、８ｄを夫々形成する。これらＮ型領域５ｓ。
例を示す平面図であり、同図Ａ−Ａ線の断面を第３図に
、また模式的な立体図を第４図に示す。図示のように、
Ｎ型７リコン基板２に平面方形のＰ型ウェル３を規則的
に配設し、このＰ型ウェル３の対向する境界部に多結晶
シリコンからなるゲート１２を形成し、このゲート１２
を平面方向に挾むようにＮ型領域５ｓ、５ｄと、Ｐ型領
域８ｓ、８ｄを夫々形成する。これらＮ型領域５ｓ。
６ｄとＰ型領域８ｓ、８ｄは基板２の主面に対して垂直
方向に離間配置することは前述の通りでおり、各領域の
上下間には夫々チャネル領域７．９を構成している。ま
た、前記ゲート１２の周囲にはシリコン酸化膜からなる
ゲート絶縁膜１１ｎ。
方向に離間配置することは前述の通りでおり、各領域の
上下間には夫々チャネル領域７．９を構成している。ま
た、前記ゲート１２の周囲にはシリコン酸化膜からなる
ゲート絶縁膜１１ｎ。
１１ ｐｔ影形成ていることも前述の通りである。
なお、本例では下側のＮ型領域６ＳとＰ型領域８Ｓのコ
ンタクトを取るために、これら領域の幅寸法を上側のＮ
型領域６ｄ＋Ｐ型領域８ｄよりも大きくシ、また隣接す
るＭＯＳトランジスタ間を分離するために溝１７を形成
する等して全体を２段階段構造としている。
ンタクトを取るために、これら領域の幅寸法を上側のＮ
型領域６ｄ＋Ｐ型領域８ｄよりも大きくシ、また隣接す
るＭＯＳトランジスタ間を分離するために溝１７を形成
する等して全体を２段階段構造としている。
また、本例の０ＭＯ８トランジスタ１の製造には、公知
のイオン注入技術、エピタキシャル成長技術、エツチン
グ技術等を利用すればよい。即ち、第１図に基づいて概
略を述べれば、Ｐ型ウェル３および下側のＮ型領域６Ｓ
、ｌ！：Ｐ型領域８Ｓをイオン注入法によって形成した
後に、エピタキシャル成長によってチャネル領域７，９
を形成し、再びイオン注入法によって上側のＮ型領域６
ｄとＰ型領域８ｄを形成する。しかる後、エツチング法
によって溝１０を形成し、イの表面を酸１ヒしてシリコ
ン酸化膜１１を形成した上でＣＶＤ法等により溝１０内
に多結晶シリコン１２を堆積充填すればよい。
のイオン注入技術、エピタキシャル成長技術、エツチン
グ技術等を利用すればよい。即ち、第１図に基づいて概
略を述べれば、Ｐ型ウェル３および下側のＮ型領域６Ｓ
、ｌ！：Ｐ型領域８Ｓをイオン注入法によって形成した
後に、エピタキシャル成長によってチャネル領域７，９
を形成し、再びイオン注入法によって上側のＮ型領域６
ｄとＰ型領域８ｄを形成する。しかる後、エツチング法
によって溝１０を形成し、イの表面を酸１ヒしてシリコ
ン酸化膜１１を形成した上でＣＶＤ法等により溝１０内
に多結晶シリコン１２を堆積充填すればよい。
以上の構成の０ＭＯ８トランジスタ１によれば、Ｎチャ
イ・ルＭＯ８Ｉ−ランジスタ４．ＰチャネルＭＵ８トラ
ンジスタ５のいずれもチャネルがシリコン基板２の主面
に対して垂直方向に構成されるので、必要なチャネル長
、チャネル幅等のディメンションで構成しても、平面方
向にディメションを配置する構成に比較して平面占有面
積を低減でき、０ＭＯＳトランジスタ１の高集積化を図
ることができる。
イ・ルＭＯ８Ｉ−ランジスタ４．ＰチャネルＭＵ８トラ
ンジスタ５のいずれもチャネルがシリコン基板２の主面
に対して垂直方向に構成されるので、必要なチャネル長
、チャネル幅等のディメンションで構成しても、平面方
向にディメションを配置する構成に比較して平面占有面
積を低減でき、０ＭＯＳトランジスタ１の高集積化を図
ることができる。
また、ＮチャネルＭＯＳトランジスタ４とＰチャネルＭ
ＯＳトランジスタ５の間に多結晶シリコンのゲート１２
を形成してこれを共通ゲートとして構成しているので、
ゲート抵抗を低減し、各Ｍ０８）ランジメタ４，５間の
ゲート配線を不要にしかつその抵抗を低減できる。
ＯＳトランジスタ５の間に多結晶シリコンのゲート１２
を形成してこれを共通ゲートとして構成しているので、
ゲート抵抗を低減し、各Ｍ０８）ランジメタ４，５間の
ゲート配線を不要にしかつその抵抗を低減できる。
更に、各ＭＯＳトランジスタ４，５ないし０Ｍ０８）ラ
ンジスタ１を階段状の立体構成とすることにより、下側
の各領域６ｓ、８ｓの電気コンタクトを可能とし、また
各トランジスタ間の絶縁分離を可能にする。
ンジスタ１を階段状の立体構成とすることにより、下側
の各領域６ｓ、８ｓの電気コンタクトを可能とし、また
各トランジスタ間の絶縁分離を可能にする。
ここで、０ＭＯＳトランジスタは、Ｐ型半専体基板にＮ
型ウェルを形成した構成、或いはＰ、Ｎ両方のウェルを
形成した構成としてもよい。
型ウェルを形成した構成、或いはＰ、Ｎ両方のウェルを
形成した構成としてもよい。
以上説明したように本発明は、ＣＭＯＳトランジスタを
構成するＰチャネルＭｏＳトランジスタとＮチャネルＭ
ＯＳトランジスタの各チャネル金基板の主面に対して垂
直方向に構成し、かつＰ。
構成するＰチャネルＭｏＳトランジスタとＮチャネルＭ
ＯＳトランジスタの各チャネル金基板の主面に対して垂
直方向に構成し、かつＰ。
Ｎチャネルの両ＭＯＳトランジスタを対向配置した上で
両ＭＯＳトランジスタ間に配置したゲートを両者に共通
のゲートとして構成しているので、同じディメンション
の０ＭＯ８１−ランジスタラ平面配置した場合よりも平
面占有面積を低減でき、集積度を大幅に向上できる。ま
た、Ｐ、Ｎ各チャネルＭＯ８トランジスタのゲートが共
通のためゲートの電気抵抗を低減でき、かつゲート間配
線も不要のためその分の抵抗も低減でき、回路動作の高
速化を図ることもできるという効果がある。
両ＭＯＳトランジスタ間に配置したゲートを両者に共通
のゲートとして構成しているので、同じディメンション
の０ＭＯ８１−ランジスタラ平面配置した場合よりも平
面占有面積を低減でき、集積度を大幅に向上できる。ま
た、Ｐ、Ｎ各チャネルＭＯ８トランジスタのゲートが共
通のためゲートの電気抵抗を低減でき、かつゲート間配
線も不要のためその分の抵抗も低減でき、回路動作の高
速化を図ることもできるという効果がある。
第１図は本発明の一実施例の基本構造の縦断面図、第２
図は配置例を示す平面図、第３図は第２図のＡ−Ａ線に
沿う断面図、第４図は模式的に示した立体図、第５図は
従来構成の平面図である。 １・・・・・・０ＭＯＳトランジスタ、２・旧・・Ｎ型
シリコン基板、３・・・・・・Ｐ型ウェル、４・・・・
・・ＮチャネルＭＯＳトランジスタ、５・・・・・・Ｐ
チャネルＭｏＳトランジスタ、６ｓ、６ａ・・・・・・
Ｎ型領域、７．・・・・、チャネル領域、８ｓ、８ｄ・
・・・・・Ｐ型領域、９・・−・・・チャネル領域、１
０・・・・・・溝、１１・・・・・・シリコン酸化膜、
１ｌｎｓｌｌｐ・・°・・・ゲート絶縁膜、１２・・・
・・・ケート（多結晶７リコン）、１７・・・・・・溝
。 代理人 弁理士 内 原 江ご 、′日、・。 躬１図 第４−図 第３図
図は配置例を示す平面図、第３図は第２図のＡ−Ａ線に
沿う断面図、第４図は模式的に示した立体図、第５図は
従来構成の平面図である。 １・・・・・・０ＭＯＳトランジスタ、２・旧・・Ｎ型
シリコン基板、３・・・・・・Ｐ型ウェル、４・・・・
・・ＮチャネルＭＯＳトランジスタ、５・・・・・・Ｐ
チャネルＭｏＳトランジスタ、６ｓ、６ａ・・・・・・
Ｎ型領域、７．・・・・、チャネル領域、８ｓ、８ｄ・
・・・・・Ｐ型領域、９・・−・・・チャネル領域、１
０・・・・・・溝、１１・・・・・・シリコン酸化膜、
１ｌｎｓｌｌｐ・・°・・・ゲート絶縁膜、１２・・・
・・・ケート（多結晶７リコン）、１７・・・・・・溝
。 代理人 弁理士 内 原 江ご 、′日、・。 躬１図 第４−図 第３図
Claims (1)
- １、ＣＭＯＳトランジスタを有する半導体集積回路装置
において、前記ＣＭＯＳトランジスタを構成するＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タの各チャネルを半導体基板の主面に対して垂直方向に
形成し、かつ前記各チャネルＭＯＳトランジスタを対向
配置すると共にこれらの間に各チャネルＭＯＳトランジ
スタの共通のゲートを形成したことを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047702A JPS61206253A (ja) | 1985-03-11 | 1985-03-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047702A JPS61206253A (ja) | 1985-03-11 | 1985-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61206253A true JPS61206253A (ja) | 1986-09-12 |
Family
ID=12782627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047702A Pending JPS61206253A (ja) | 1985-03-11 | 1985-03-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239973A (ja) * | 1986-10-08 | 1988-10-05 | テキサス インスツルメンツ インコーポレイテツド | 集積回路およびその製造方法 |
| US6459610B1 (en) | 1996-06-21 | 2002-10-01 | Micron Technology, Inc. | Semiconductor-on-insulator transistor, memory circuitry employing semiconductor-on-insulator transistors, method of forming a semiconductor-on-insulator transistor, and method of forming memory circuitry employing semiconductor-on-insulator transistors |
| US6500744B2 (en) | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
-
1985
- 1985-03-11 JP JP60047702A patent/JPS61206253A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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