JPH0222862A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを共
に有する、例えばＣＭＯ３集積回路等の製造工程に適用
される半導体装置の製造方法に関し、 製造工程を増やすことなくｎ−ポケット構造を採用でき
るようにすることを目的とし、少なくとも、ライトリイ
・ドープト・ドレイン（ＬＤＤ）構造を有するｎチャネ
ルＭＯＳＦＥＴと、ｎ−ポケット構造を有するｐチャネ
ルＭＯＳＦＥＴとを１つの共通基板に形成する半導体装
置の製造方法において、前記ＬＤＤ構造のｎ−層と前記
ｎ−ポケット構造のｎ゛層とを同時のイオン注入により
形成することを特徴とする半導体装置の製造方法を含み
構成する。

〔産業上の利用分野〕

本発明は、ｎチャネルＭＯＳＦＥＴ、！：ｐチャネルＭ
ＯＳＦＥＴを共に有する、例えばＣＭＯ３集積回路等の
製造工程に適用される半導体装置の製造方法に関する。

〔従来の技術〕

従来、ＣＭＯ３集積回路において、そのｎチャネルＭＯ
ＳＦＥＴ側に耐ホツトキャリア効果の目的で、いわゆる
Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉ
ｎ）構造を形成したものが知られている。その製造方法
を第３図及び第４図に基づき説明する。なお、第３図は
製造工程の流れを示すフローチャートであり、第４図は
その中の各主要な工程における断面構成図である。

（ａ、）ゲート酸化工程 ゲート酸化工程に入る前に、まず第４図（ａ）に示すよ
うに、ｐ型の半導体基Ｆｉｌ中にｎ型のウェル層２を形
成し、その境界表面部を絶縁層３で互いに分離すること
により、ｎチャネルＭＯＳＦＥＴ及びρチャネルＭＯＳ
ＦＥＴのそれぞれの形成領域を設ける。その後に、各チ
ャネルの形成領域に対してチャネルドーズ４を施し、続
いて全面にゲート酸化膜５を形成する。

（ａ２）ゲート電極形成工程 上記ゲート酸化膜５上に、ポリシリコンもしくはポリサ
イド等からなるゲート電極６を形成する。

（ａ３）酸化工程 上記ゲート電極６上を酸化のための酸化膜で覆う。

（ａ、）Ｐ”イオン注入工程 上記酸化による酸化膜を介し、ゲート電極６中にリンイ
オン（Ｐ＋）をイオン注入する。これによりゲート電極
６をｎ型（ｎ゛）化し、低抵抗化を図る。

（ａ、）ゲートパターニング工程 フォトリソグラフィ法等を利用して上記ゲート電極６及
びその下のゲート酸化膜５をパターニングし、第４図（
ｂ）に示すように各チャネルに１個ずつゲートを形成す
る。

（ａ、）酸化工程 ゲート電極６上を含む全面に、酸化により酸化膜７を形
成する。

（ａ、）ｎチャネルソース／ドレイン窓開は工程上記酸
化膜７上の全面にレジスト８を塗布した後、第４図（ｂ
）に示すようにｎチャネル領域上のレジストだけを除去
して、ソース及びドレイン形成用の窓を開ける。

（ａ！Ｉ）Ｐ”イオン注入工程 上記窓の開けられたｎチャネル領域のソース及びドレイ
ン形成領域に対し、酸化膜７を介してリンイオン（Ｐ゛
）を低加速でイオン注入する。これにより、第４図（ｂ
）に示すように、ＬＤＤ構造のうちのｎ−層９．１０を
比較的浅く形成する。

（ａ、）レジスト剥離工程 ｐチャネル領域に残っているレジスト８を剥離する。

（ａ＋。）サイドウオール形成工程 酸化膜７を除去した後、ｐチャネル及びｎチャネルの各
ゲートの両側に、第４図（Ｃ）に示すようにサイドウオ
ール層１１を形成する。

（ａ、）酸化工程 上記サイドウオール層１１上を含む全面に酸化を施すこ
とにより、酸化膜１２を形成する。

（ａｄｚ）　ｎチャネルソース／ドレイン窓開は工程上
記酸化膜１２上の全面にレジスト１３を塗布した後、第
４図（Ｃ）に示すようにｎチャネル領域上のレジストだ
けを除去して、ソース及びドレイン形成用の窓を開ける
。

（ａ＋３）Ａｓ＋イオン注入工程 上記窓の開けられたｎチャネル領域のソース及びドレイ
ン形成領域に対し、酸化膜１２を介してひ素イオン（Ａ
ｓ”）をイオン注入することにより、第４図（Ｃ）に示
すようにＬＤＤ構造のうちのｎ゛層１４，１５をｎ−層
９，１０よりも深くまで形成する。この際、ゲート両側
のサイドウオール層１１によりイオン注入領域が制限さ
れることから、ｎ＋層１４，１５間の距離はｎ−層９，
１０間の距離よりも長くなる。これにより、ｎ″層１４
゜１５及びｎ−層９，１０からなるなだらかなプロファ
イルを有するＬＤＤ構造が得られる。

（３，４）レジスト剥離工程 ｐチャネル領域に残っているレジスト１３を剥離する。

（ａｄｚ）ｐチャネルソース／ドレイン窓開は工程今度
は、酸化膜１２上の全面にレジス）１６を塗布した後、
第４図（ｄ）に示すようにｐチャネル領域上のレジスト
だけを除去して、ソース及びドレイン形成用の窓を開け
る。

（ａ、６）Ｂ”　　（またはＢＦ２１イオン注入工程上
記窓の開けられたｐチャネル領域のソース及びドレイン
形成領域に対し、酸化膜１２を介してホウ素イオン（Ｂ
＋）またはフッ化ホウ素イオン（ＢＦ２゛）をイオン注
入する。これにより、ソース及びドレインとしてのｐ＋
層１７，１Ｂを形成する。

（ａ、？）レジスト剥離工程 ｎチャネル領域に残っているレジスト１６を剥離する。

これ以後は、配線バターニング工程等を経て、ＣＭＯ３
集積回路が完成する。

以上のように、上記従来の製造方法によれば４つのイオ
ン注入工程ａ４、ａｓ　％　ａ１３、ａｏが導入されて
おり、これに伴い、ゲート酸化工程ａ。

からレジスト剥離工程ａｌｔまで全部で１７エ程を要し
ている。

〔発明が解決しようとする課題〕

現在のところ、ＣＭＯ３集積回路を製造するには、上述
した従来の工程が多く用いられている。

ところが、ＭＯＳＦＥＴの微細化に伴って、ｐチャネル
側のショートチャネル効果が無視し得なくなってくる。

そこで、このショートチャネル効果を緩和するための手
段として、ｐチャネル側のソース及びドレインの深部に
、基板（もしくはウェル層）と同極性のｎ型不純物を高
加速でイオン注入してなる、いわゆるｎ−ポケット構造
を設けることが提案されている。これは、ドレインから
の空乏層の伸びを抑えるという点で、ｐチャネルの耐シ
ヨートチャネル化に有効である。

ところが、ｐチャネルのソース及びドレイン領域にｎ型
の不純物を導入しようとすれば、前述したレジスト剥離
工程ａ、とサイドウオール形成工程ａ１゜との間に、第
５図に示すような３つの工程す、、ｂ、、ｂ、を新たに
追加しなければならない。これら３つの工程す、〜ｂ、
について、以下に述べる。

（ｂ＋　）ｐチャネルソース／ドレイン窓開は工程第４
図（ロ）に示したｐチャネル側のレジスト８を前記工程
ａ、によって剥離した後に、続いて酸化膜７上の全面に
レジスト２１を塗布し、その後第６図（ａ）に示すよう
にＰチャネル領域上のレジストだけを除去して、窓を開
ける。

（ｂｚ　）Ｐ＋イオン注入工程 上記窓の開けられたｐチャネル領域のソース及びドレイ
ン形成領域に対し、酸化膜７を介してリンイオン（Ｐｌ
）を高加速でイオン注入することにより、第６図（ａ）
に示すようにｎ°層２２，２３を比較的源（まで形成す
る。

（ｂ３）レジスト剥離工程 ｎチャネル領域に残っているレジスト２１を剥離する。

これ以後は、前述した工程ａｌｌｌ〜ａ＋ｔを同様に行
う。ただしこの場合は、ｐチャネル領域にｎ６層２２．
２３が形成されていることから、第４図（Ｃ）及び（ｄ
）に示した断面構成の代わりに、第６図（ロ）及び（Ｃ
）に示す断面構成となる。特にＢ”　　（またはＢ　Ｆ
　ｚ“）イオン注入工程ａｌ＆において、第６図（Ｃ）
に示すように、上記ｎ゛層２２．２３がサイドウオール
層１１の下方領域を除きｐ゛層１７．１８によってオー
バラップされることにより、ｎ−ポケット構造が得られ
ている。

以上に述べたように、ｐチャネル側にｎ−ポケット構造
を設けるためには、上記３つの工程ｂ１〜ｂ、を新たに
追加しなければならず、よって製造工程の増加を引き起
こすことになった。

本発明は、上記問題点に鑑み、製造工程を増やすことな
く、ｎ−ポケット構造を採用できるようにすることを目
的とする。

〔課題を解決するための手段〕

上記課題は、少なくとも、ライトリイ・ドープト・ドレ
イン　（ＬＤＤ）構造を有するｎチャネルＭＯＳＦＥＴ
と、ｎ−ポケット構造を有するｐチャネルＭＯＳＦＥＴ
とを１つの共通基板に形成する半導体装置の製造方法に
おいて、前記ＬＤＤ構造のｎ−層と前記ｎ−ポケット構
造のｎ゛層とを同時のイオン注入により形成することを
特徴とする半導体装置の製造方法によって解決される。

すなわち、ｎチャネル側のＬＤＤ構造に必要なｎ−層と
、ｐチャネル側のｎ−ポケット構造に必要なｎ°層とを
同時のイオン注入により形成する。

〔作　　用〕

ｎチャネル側とｐチャネル側に対して同一不純物を同時
にイオン注入すれば、従来の工程ａ３及びｂ２のいずれ
か一方のイオン注入工程を省略できるだけでなく、従来
の工程ａ７及びｂｌのような各チャネル毎の窓開は工程
や、従来の工程ａ９及びす、のような各チャネル毎のレ
ジスト剥離工程も不要になる。よって、ｐチャネルＭＯ
ＳＦＥＴのショートチャネル効果防止策としてのｎ−ポ
ケット構造を容易に導入できると共に、製造工程の大幅
な短縮化が可能になる。

（実　　施　　例〕 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例に係るＣＭＯ３集積回路の製
造工程の流れを示すフローチャートであり、第２図はそ
の中の各主要な工程における断面構成図である。

以下、第１図の各工程を順番に説明していく。

（Ｃ，）ゲート醇化工程 （Ｃ２）ゲート電極形成工程 （Ｃ１）酸化工程 （Ｃ４）ｐ”イオン注入工程 （Ｃ２）ゲートパターニング工程 （ｃ、）酸化工程 上記の工程Ｃ９〜ｃ、は第３図に示した従来の工程ａ、
ｘａｂと同じであるため、ここでは説明を省略する。ま
た、第２図（ａ）は第４図（ａ）と同じであり、上記ゲ
ート電極形成工程Ｃｔが終了した時点での断面構成を示
している （ｃｔ　）ｐ”イオン注入工程 上記の工程Ｃ８で形成された酸化膜７を介し、ｎチャネ
ル及びｐチャネルの双方のソース及びドレイン形成領域
に対して、リンイオン（Ｐ゛）をイオン注入する。この
場合の注入条件は、従来のＰ゛イオン注入工程ａ、にお
ける注入条件と同じにする。これにより、第２図ら）に
示すように、ｎチャネル側ではＬＤＤ構造のうちのｎ−
層９．　１０が比較的浅く形成され、これと同時に、ｐ
チャネル側ではｎ−ポケット構造となるｎ°層２２゜２
３が同様な深さまで形成される。

（０日）アニール工程 上記のＰ゛イオン注入後、例えば９００°Ｃｌ２Ｏ分程
度のアニールを加える。これにより、ｎ−層９゜１０中
の不純物を拡散させ、例えば０．２μ繭程度の拡散層深
さにする。

（Ｃ９）サイドウオール形成工程 （ｃ、、）酸化工程 （ｃ＋＋）ｎチャネルソース／ドレイン窓開は工程（ｃ
ｔｚ）Ａｓ゛イオン注入工程 （Ｃ，３）レジスト剥離工程 （ＣＩ４）　Ｐチャネルソース／ドレイン窓開は工程（
ｃｐｓ）　Ｂ”　　（またはＢＦｚ”）イオン注入工程
（Ｃ０）レジスト剥離工程 上記の工程Ｃ９〜ｃ０は第３図に示した従来の工程ａ、
。〜ａｌ’ｌと同じであるため、ここでは説明を省略す
る。第２図（Ｃ）は第６図（ｂ）と同じであって、上記
Ａｓ”イオン注入工程ＣＩ２が終了した時点での断面構
成を示しており、そのｎチャネル側にはｎ−層９．１０
及びｎ″″層１４．１５からなるＬＤＤ構造が得られて
いる。

ただし、Ｂ″″イオン注入工程ＣＩＳにおいては、これ
によって得られるＰＩ層１７．１８の深さがｎ°層２２
．２３よりも浅くなるように、注入条件を決めておく。

例えば、１０ＫｅＶでＢ”　　（もしくはＢＦｚ”）を
イオン注入する。そして、その後の熱処理はホウ素イオ
ンＢ゛の拡散を防ぐために、最高温度例えば８５０℃程
度（あるいは、ランプアニール９５０　”Ｃ５１０秒程
度）に抑える。これにより、第２図（ｄ）に示すように
、ｐチャネル側のｐ゛層１７．１８の深部にはｎ０層２
２．２３からなるｎ−ポケット構造が形成される。なお
、同図中の丸印で囲まれた部分は、第２図（ａ）に示し
たチャネルドーズ４によってホウ素イオンＢ＋が注入さ
れているため、リンイオンＰ“の補償効果によってｐ型
化されている。

本実施例によれば、ｎチャネル側のＬＤＤ構造に必要な
ｎ−層９．１０と、ｐチャネル側のｎ−ポケット構造に
必要なｎＩ層２２．２３とを同時のイオン注入工程によ
り形成するので、従来のイオン注入工程ａ、及びｂ２の
いずれか一方を省くことができると共に、従来の各チャ
ネル毎の窓開は工程ａ、及びす、やレジスト剥離工程ａ
９及びす、をも省くことができる。すなわち、ゲート酸
化工程ｃ１からレジスト剥離工程ＣＩ＆まで、全部で１
６エ程だけで済む。これは、従来においてｎ−ポケット
構造を形成するための３つの工程す。

〜ｂ３を含んだ２０の工程（”　Ｉ　−”　Ｉ’？＋　
　ｂｌ　〜ｂｔ）と比べて４工程も少なく、しかも上記
３つの工程す、〜ｂ、を含まない１７の工程ａ１〜ａ、
７と比べてもｌ工程少ない。このように、本実施例によ
れば、ｎ−ポケット構造を採用したにもかかわらず、製
造工程の大幅な短縮化を図ることができる。

また、ｎチャネル側のｎ−層９．ｌＯとｐチャネル側の
ｎ″Ｆ！２２．２３とを同時形成するにおいては、これ
らの各拡散層深さに対する要求が異なっており、つまり
、ｎ−１！９．１ｏは比較的浅く、一方ｎ゛層２２，２
３は深部に形成されなければならないという要求が生じ
るが、本実施例ではこの要求を満足している。すなわち
、Ｐ°イオン注入工程Ｃ１及びその後のアニール工程Ｃ
，、並びにＢ”　　（またはＢＦＲ”）イオン注入工程
ＣＩＳにおいて、前述した注入条件及び熱処理条件を満
たすことにより、第２図（ロ）に示したように適切なプ
ロファイルを持つＬＤＤ構造及びｎ−ポケット構造を実
現することができる。ただし、上記注入条件及び熱処理
条件は、前述した数値に限定されるものではない。

なお、上記実施例は、ＣＭＯ３集積回路を製造する場合
について述べたが、これに限らず、本発明は少なくとも
ｎチャネル及びｐチャネルのＭＯＳＦＥＴを１つの共通
基板に有する各種の半導体装置の製造に適用できる。

〔発明の効果］ 以上説明したしように、本発明によれば、ｐチャネルＭ
ＯＳ　Ｆ　ＥＴのショートチャネル効果防止策としての
ｎ−ポケット構造を容易に導入できると共に、製造工程
の大幅な短縮化を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＣＭＯ３集積回路の製
造工程の流れを示すフローチャート、第２図（ａ）〜（
ロ）は第１図中の各主要な工程における断面構成図、 第３図はＣＭＯ３集積回路の従来の製造工程の流れを示
すフローチャート、 第４図（ａ）〜（ｄ）は第３図中の各主要な工程におけ
る断面構成図、 第５図はｎ−ポケット構造の導入に伴って追加される従
来の製造工程の流れを示すフローチャート、 第６図（ａ）〜（Ｃ）は第５回の製造工程を追加した場
合の各主要な工程における断面構成図である。 ９．１０−・ｎ−層（ＬＤＤ構造）、 １４．１５・＝ｎ”層（ＬＤＤ構造）、１７．１８・・
・２０層、 ２２．２３・・・ｎ″″１１（ｎ−ポケット構造）。

Claims (1)

1. 【特許請求の範囲】 少なくとも、ライトリイ・ドープト・ドレイン（ＬＤＤ
   ）構造を有するｎチャネルＭＯＳＦＥＴと、ｎ−ポケッ
   ト構造を有するｐチャネルＭＯＳＦＥＴとを１つの共通
   基板に形成する半導体装置の製造方法において、 前記ＬＤＤ構造のｎ＾−層（９、１０）と前記ｎ−ポケ
   ット構造のｎ＾＋層（２２、２３）とを同時のイオン注
   入により形成することを特徴とする半導体装置の製造方
   法。