JPS628553A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS628553A JPS628553A JP60146818A JP14681885A JPS628553A JP S628553 A JPS628553 A JP S628553A JP 60146818 A JP60146818 A JP 60146818A JP 14681885 A JP14681885 A JP 14681885A JP S628553 A JPS628553 A JP S628553A
- Authority
- JP
- Japan
- Prior art keywords
- well
- well region
- surface concentration
- region
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、同値電圧が異なる二以上の
絶縁ゲート型電界効果トランジスタを一つのウェル領域
内に形成した半導体装置に係る。
絶縁ゲート型電界効果トランジスタを一つのウェル領域
内に形成した半導体装置に係る。
例えば相補型ＭＯ８集積回路装置（０ＭＯ８）のように
、ウェル拡散層内に複数のＭｏＳトランジスタを形成し
た半導体装置が各方面で広く使用されている。このよう
な半導体装置において、例えば高速動作させたいトラン
ジスタについてのみ選択的にａｉｉｔ圧（Ｖｔｈ）の絶
対値を下げたい場合、或いはアナログ回路の特性上の理
由から他のトランジスタとは異なったｖｔｈ値にしなけ
ればならない場合等では、同一のウェル領域内に閾値の
興なるトランジスタが必要になる。このような半導体装
置、例えばＰ−ウェルを有する０ＭＯ８は従来第３図（
Ａ）〜（Ｅ）に示すようにして製造されている。
、ウェル拡散層内に複数のＭｏＳトランジスタを形成し
た半導体装置が各方面で広く使用されている。このよう
な半導体装置において、例えば高速動作させたいトラン
ジスタについてのみ選択的にａｉｉｔ圧（Ｖｔｈ）の絶
対値を下げたい場合、或いはアナログ回路の特性上の理
由から他のトランジスタとは異なったｖｔｈ値にしなけ
ればならない場合等では、同一のウェル領域内に閾値の
興なるトランジスタが必要になる。このような半導体装
置、例えばＰ−ウェルを有する０ＭＯ８は従来第３図（
Ａ）〜（Ｅ）に示すようにして製造されている。
まず、燐等のＮ型不純物を含むＮ型シリコン基板１の表
面に熱酸化膜２を形成する。続いてＰ−ウェル領域予定
部上に開孔部を有するレジストパターン３を形成し、該
レジストパターンをブロッキングマスクとしてボロンを
イオン注入する（第３図（Ａ）図示）。次いでレジスト
パターン３を除去した後、熱処理を施してイオン注入さ
れたボロンを熱拡散し、Ｐ型のウェル領域（Ｐウェル）
４を形成する（第３図（Ｂ）図示）。
面に熱酸化膜２を形成する。続いてＰ−ウェル領域予定
部上に開孔部を有するレジストパターン３を形成し、該
レジストパターンをブロッキングマスクとしてボロンを
イオン注入する（第３図（Ａ）図示）。次いでレジスト
パターン３を除去した後、熱処理を施してイオン注入さ
れたボロンを熱拡散し、Ｐ型のウェル領域（Ｐウェル）
４を形成する（第３図（Ｂ）図示）。
次に、Ｐウェル４にＮチャンネルＭＯＳトランジスタ（
Ｎ−ＭＯＳＦＥＴ）のソース及びドレイン領域となるＮ
＋型不純物領域５・・・を形成し、またＮ型のシリコン
基板領域にはＰチャンネルＭＯＳ上５ンジス９ （Ｐ−
ＭＯＳＦＥＴ）のソース及びドレイン領域となるＰ＋型
不純物領域６・・・を形成する。続いて、各ＭＯ８ＦＥ
Ｔのゲート領域に薄いゲート酸化１１７ ｔ〜７３を形
成する（第３図（Ｃ）図示）。これらは何れもＰ Ｅ
Ｐ （１）ｈＯｔＯ−ｅｎｇｒａｖｉｎｇ ｐｒｏｃｅ
ｓｓ ） 、イオン注入または熱拡散、エツチング、熱
酸化等の周知の技術を組合せて行うことができる。なお
、各ゲート酸化膜７１゜７２に対応して各−個のトラン
ジスタが形成されることになるが、以下これらのトラン
ジスタを夫々Ｎ−ＭＯ８ＦＥＴ１．Ｎ−ＭＯ８ＦＥＴ２
と呼ぶことにする。
Ｎ−ＭＯＳＦＥＴ）のソース及びドレイン領域となるＮ
＋型不純物領域５・・・を形成し、またＮ型のシリコン
基板領域にはＰチャンネルＭＯＳ上５ンジス９ （Ｐ−
ＭＯＳＦＥＴ）のソース及びドレイン領域となるＰ＋型
不純物領域６・・・を形成する。続いて、各ＭＯ８ＦＥ
Ｔのゲート領域に薄いゲート酸化１１７ ｔ〜７３を形
成する（第３図（Ｃ）図示）。これらは何れもＰ Ｅ
Ｐ （１）ｈＯｔＯ−ｅｎｇｒａｖｉｎｇ ｐｒｏｃｅ
ｓｓ ） 、イオン注入または熱拡散、エツチング、熱
酸化等の周知の技術を組合せて行うことができる。なお
、各ゲート酸化膜７１゜７２に対応して各−個のトラン
ジスタが形成されることになるが、以下これらのトラン
ジスタを夫々Ｎ−ＭＯ８ＦＥＴ１．Ｎ−ＭＯ８ＦＥＴ２
と呼ぶことにする。
ところで、Ｎ−ＭＯ８ＦＥＴｓ 、Ｎ−ＭＯＳＦＥＴ２
が形成される領域のＰウェル表面濃度は同一であり、こ
のままトランジスタを形成したのでは両ＭＯ８ＦＥＴの
閾値は同じになっていしまう。
が形成される領域のＰウェル表面濃度は同一であり、こ
のままトランジスタを形成したのでは両ＭＯ８ＦＥＴの
閾値は同じになっていしまう。
ソコテ、Ｎ−ＭＯＳＦＥＴ２ にＮ−ＭＯＦＥＴｓとは
異なるｖｔｈを与えるために次の処理を行なう。
異なるｖｔｈを与えるために次の処理を行なう。
即ち、ゲート酸化［１７２上に開孔部を有するレジスト
パターン８を形成し、該レジストパターンをブロッキン
グマスクとしてゲート義化膜７２下のシリコン基板に選
択的に不純物をイオン注入する（第３図（Ｄ）図示）。
パターン８を形成し、該レジストパターンをブロッキン
グマスクとしてゲート義化膜７２下のシリコン基板に選
択的に不純物をイオン注入する（第３図（Ｄ）図示）。
このとき、ｖｔｈを下げたいときには燐等のＮ型不純物
、上げたいときにはボロン等のＰ型不純物を用いる。
、上げたいときにはボロン等のＰ型不純物を用いる。
その後、第３図（Ｅ）に示すように各ＭＯ８ＦＥＲのゲ
ート電極、ソース電極およびドレイン電極等の金属配線
９を形成し、更にＰＳＧ （燐添加ガラス）等からなる
パッシベーション膜１０を形成して目的とする０ＭＯ８
が得られる。
ート電極、ソース電極およびドレイン電極等の金属配線
９を形成し、更にＰＳＧ （燐添加ガラス）等からなる
パッシベーション膜１０を形成して目的とする０ＭＯ８
が得られる。
上記のように、従来の半導体装置ではｖｔｈの異なるＮ
−ＭＯ５ＦＥＴｔ およＵＮ−ＭＯＳＦＥＴ２をＰウ
ェルの表面濃度が同じ領域に形成されるから、両ＭＯ８
ＦＥＴのｖｔｈを異ならせるためにＮ−ＭＯＦＥＴ２の
チャンネル領域にのみ不純物を選択的に導入してｖｔｈ
を制御している。その結果、レジストパターン８を形成
するためのＰＥＰ及びイオン注入が付加される分だけ通
常の０ＭＯ８工程よりも製造工程が複雑になる問題があ
り、生産性向上を妨げる要因になっている。
−ＭＯ５ＦＥＴｔ およＵＮ−ＭＯＳＦＥＴ２をＰウ
ェルの表面濃度が同じ領域に形成されるから、両ＭＯ８
ＦＥＴのｖｔｈを異ならせるためにＮ−ＭＯＦＥＴ２の
チャンネル領域にのみ不純物を選択的に導入してｖｔｈ
を制御している。その結果、レジストパターン８を形成
するためのＰＥＰ及びイオン注入が付加される分だけ通
常の０ＭＯ８工程よりも製造工程が複雑になる問題があ
り、生産性向上を妨げる要因になっている。
（発明の目的）
本発明は上記事情に鑑みてなされたもので、特に同値制
御のための工程を付加えることなく、同一のウェル領域
内に閾値電圧の異なる絶縁ゲート型電界効果トランジス
タを形成することができる ”半導体装置を提供するも
のである。
御のための工程を付加えることなく、同一のウェル領域
内に閾値電圧の異なる絶縁ゲート型電界効果トランジス
タを形成することができる ”半導体装置を提供するも
のである。
本発明による半導体装置は、第一導電型の半導体基板と
、該半導体基板の所定領域に選択的に導入された不純物
を所定の深さまで熱拡散して形成され、横方向拡散の影
響で周縁部の表面濃度が中央部よりも低くなっている第
一導電型または第二導電型のウェル領域と、該ウェル領
域における表面濃度の異なる部分をチャンネル領域とし
て形成された第一の絶縁ゲート型電界効果トランジスタ
及び第二の絶縁ゲート型電界効果トランジスタとを具備
したことを特徴とするものである。
、該半導体基板の所定領域に選択的に導入された不純物
を所定の深さまで熱拡散して形成され、横方向拡散の影
響で周縁部の表面濃度が中央部よりも低くなっている第
一導電型または第二導電型のウェル領域と、該ウェル領
域における表面濃度の異なる部分をチャンネル領域とし
て形成された第一の絶縁ゲート型電界効果トランジスタ
及び第二の絶縁ゲート型電界効果トランジスタとを具備
したことを特徴とするものである。
上記本発明は、ウェル構造を有する半導体装置では熱拡
散によりウェル領域が°形成され、その拡散が三次元的
に進行することに着目したものである。即ち、熱拡散に
よって不純物は深さ方向のみならず横方向にも拡散する
から、この等方的拡散によってウェル領域の周縁部では
表面濃度が中央部よりも低くなる。また、寸法の小さい
Ｐウェルの場合にはその中央部でも熱拡散時における横
方向拡散の影響を受け、表面濃度が低下する。従って、
この表面濃度が低下した領域を用いてトランジスタを形
成することにより、何等特別な１ｌｌｉ！制御工程を行
なうことなく、ｖｔｈの異なる絶縁ゲート型電界効果ト
ランジスタを同一タイプのウェル内に共存させることが
可能となる。
散によりウェル領域が°形成され、その拡散が三次元的
に進行することに着目したものである。即ち、熱拡散に
よって不純物は深さ方向のみならず横方向にも拡散する
から、この等方的拡散によってウェル領域の周縁部では
表面濃度が中央部よりも低くなる。また、寸法の小さい
Ｐウェルの場合にはその中央部でも熱拡散時における横
方向拡散の影響を受け、表面濃度が低下する。従って、
この表面濃度が低下した領域を用いてトランジスタを形
成することにより、何等特別な１ｌｌｉ！制御工程を行
なうことなく、ｖｔｈの異なる絶縁ゲート型電界効果ト
ランジスタを同一タイプのウェル内に共存させることが
可能となる。
第１図（Ａ＞は本発明の一実施例になるＣＭＯＳのＰウ
ェル領域を示す断面図であり、同図（Ｂ）はその表面濃
度を示す線図である。なお、第１図（Ａ）中にはＰウェ
ル形成のためのイオン注入に用いたレジストパターンが
説明のために図示されている。
ェル領域を示す断面図であり、同図（Ｂ）はその表面濃
度を示す線図である。なお、第１図（Ａ）中にはＰウェ
ル形成のためのイオン注入に用いたレジストパターンが
説明のために図示されている。
この実施例では、５Ｘ１０１Ｓα−３の燐を含むＮ型シ
リコン基板１１が用いられ、該シリコン基板表面に形成
した熱酸化膜１３をバッファーとし、レジストパターン
１４をブロッキングマスクとしたボロンのイオン注入と
、その後の熱拡散によりＰウェル領域１２が形成されて
いる。なお、熱酸化膜１３の膜厚は例えば２０００人と
する。また、ボロンのイオン注入条件は加速電圧１００
ｋｅＶ 、ドーズ量２Ｘ１０１３α−２程度とし、熱
拡散の条件は１２５０℃で１０時間程度とする。
リコン基板１１が用いられ、該シリコン基板表面に形成
した熱酸化膜１３をバッファーとし、レジストパターン
１４をブロッキングマスクとしたボロンのイオン注入と
、その後の熱拡散によりＰウェル領域１２が形成されて
いる。なお、熱酸化膜１３の膜厚は例えば２０００人と
する。また、ボロンのイオン注入条件は加速電圧１００
ｋｅＶ 、ドーズ量２Ｘ１０１３α−２程度とし、熱
拡散の条件は１２５０℃で１０時間程度とする。
これにより拡散深さ８〜９譚のＰウェル領域１２が形成
されると同時に、Ｐウェル領域１２の端部は横方向にも
同様に広がる。その結果、Ｐウェル領域の表面濃度は低
下して第１図（Ｂ）に示すような濃度分布が得られる。
されると同時に、Ｐウェル領域１２の端部は横方向にも
同様に広がる。その結果、Ｐウェル領域の表面濃度は低
下して第１図（Ｂ）に示すような濃度分布が得られる。
横方向の広がりによるＰウェル領域表面濃度の低下は、
Ｄ、Ｐ。
Ｄ、Ｐ。
Ｋ ｅｍｅｄｙとＲ，Ｒ，Ｏ’ Ｂｒ１ｅｎの計算式（
ＩＢＭＪ ｏｕｒｎａｌ、９，１７９ （１９６５）
）で計輝できる。こうして、Ｐウェル用のイオン注入端
での表面濃度は、横方向の拡散が無視できる中央部の表
面濃度に対して略１／２程度に低下している。
ＩＢＭＪ ｏｕｒｎａｌ、９，１７９ （１９６５）
）で計輝できる。こうして、Ｐウェル用のイオン注入端
での表面濃度は、横方向の拡散が無視できる中央部の表
面濃度に対して略１／２程度に低下している。
そこで、この実施例では横方向の拡散による表面濃度低
下をほとんど受けていないＰウェル１２の中央部と、横
方向拡散により表面濃度が中央部の１／２に低下した領
域を用いて図示しない二つのＮ−ＭＯＳＦＥＴが形成さ
れている。それ以外は第３図（Ｅ）に示した従来の０Ｍ
Ｏ８と同じである。
下をほとんど受けていないＰウェル１２の中央部と、横
方向拡散により表面濃度が中央部の１／２に低下した領
域を用いて図示しない二つのＮ−ＭＯＳＦＥＴが形成さ
れている。それ以外は第３図（Ｅ）に示した従来の０Ｍ
Ｏ８と同じである。
上記のように、この実施例ではＰ−ウェル形成の際の熱
処理において充分に予測のできる横方向の拡散により表
面濃度が低下した領域を用いることで、閾値電圧制御の
ための何等の特別の工４程を付加することなく、同じＰ
ウェル１２にｖｔｈの異なるＮ−ＭＯＳＦＥＴを形成す
ることができる。
処理において充分に予測のできる横方向の拡散により表
面濃度が低下した領域を用いることで、閾値電圧制御の
ための何等の特別の工４程を付加することなく、同じＰ
ウェル１２にｖｔｈの異なるＮ−ＭＯＳＦＥＴを形成す
ることができる。
従って、従来の０ＭＯ８の場合に必要であった閾値電圧
制御のためのＰＥＰ工程およびイオン注入工程が不要と
なり、生産性は著しく向上する。
制御のためのＰＥＰ工程およびイオン注入工程が不要と
なり、生産性は著しく向上する。
次に、第２図（Ａ）（Ｂ）を参照して本発明の他の実施
例を説明する。第２図は、イオン注入／熱拡散を用いて
形成された１５−口程度と寸法の小さいＰウェル領域を
示す断面図で、同図（８）はその表面濃度分布を示す線
図である。図示のように、寸法の小さいＰウェル領域１
２では中央部でも横方向拡散による影響を受け、表面濃
度の低下を生じる。従って、このような寸法の小さいＰ
ウェルと、表面濃度の低下を生じないような寸法の大き
いＰウェルを用いることによっても、Ｐウェル領域内に
ｖｔｈの異なるＮ−ＭＯＳＦＥＴを共存させた０ＭＯ８
を得ることができる。
例を説明する。第２図は、イオン注入／熱拡散を用いて
形成された１５−口程度と寸法の小さいＰウェル領域を
示す断面図で、同図（８）はその表面濃度分布を示す線
図である。図示のように、寸法の小さいＰウェル領域１
２では中央部でも横方向拡散による影響を受け、表面濃
度の低下を生じる。従って、このような寸法の小さいＰ
ウェルと、表面濃度の低下を生じないような寸法の大き
いＰウェルを用いることによっても、Ｐウェル領域内に
ｖｔｈの異なるＮ−ＭＯＳＦＥＴを共存させた０ＭＯ８
を得ることができる。
なお、上記実施例ではＰウェルを有する半導体装置につ
いて説明したが、本発明はＮウェルを有する半導体装置
、またＮウェル及びＰウェルの両方を有する半導体装置
についても同様に適用できるものである。
いて説明したが、本発明はＮウェルを有する半導体装置
、またＮウェル及びＰウェルの両方を有する半導体装置
についても同様に適用できるものである。
また、横方向拡散による表面濃度の低下を生じている領
域では、当然ながら深さ方向での濃度ブＯファイルにも
変化を生じているから、閾値電圧以外の特性についても
差を生じさせることができる。
域では、当然ながら深さ方向での濃度ブＯファイルにも
変化を生じているから、閾値電圧以外の特性についても
差を生じさせることができる。
第１図（Ａ）は本発明の一実′施例になる０ＭＯ８にお
けるＰウェルの断面図であり、同図（Ｂ）はその表面濃
度分布を示す線図、第２図（Ａ）（Ｂ）は本発明の他の
実施例を説明するための図、第３図（Ａ）〜（Ｅ）は従
来の半導体装置およびその問題点を説明するための断面
図である。 １１・・・Ｎ型シリコン基板、１２・・・Ｐウェル、１
３・・・熱酸化膜、１４・・・レジストパターン出願人
代理人 弁ｉ士 鈴 江 武 彦第１ｌ１ １１ 番 ！！ｉｌｆ＋＋
けるＰウェルの断面図であり、同図（Ｂ）はその表面濃
度分布を示す線図、第２図（Ａ）（Ｂ）は本発明の他の
実施例を説明するための図、第３図（Ａ）〜（Ｅ）は従
来の半導体装置およびその問題点を説明するための断面
図である。 １１・・・Ｎ型シリコン基板、１２・・・Ｐウェル、１
３・・・熱酸化膜、１４・・・レジストパターン出願人
代理人 弁ｉ士 鈴 江 武 彦第１ｌ１ １１ 番 ！！ｉｌｆ＋＋
Claims (1)
- 第一導電型の半導体基板と、該半導体基板の所定領域に
選択的に導入された不純物を所定の深さまで熱拡散して
形成され、横方向拡散の影響で周縁部の表面濃度が中央
部よりも低くなっている第一導電型または第二導電型の
ウェル領域と、該ウェル領域における表面濃度の異なる
部分をチャンネル領域として形成された第一の絶縁ゲー
ト型電界効果トランジスタ及び第二の絶縁ゲート型電界
効果トランジスタとを具備したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146818A JPS628553A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60146818A JPS628553A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628553A true JPS628553A (ja) | 1987-01-16 |
Family
ID=15416222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60146818A Pending JPS628553A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191446A (ja) * | 1987-10-02 | 1989-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5210437A (en) * | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
-
1985
- 1985-07-05 JP JP60146818A patent/JPS628553A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191446A (ja) * | 1987-10-02 | 1989-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5210437A (en) * | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
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