JPH02164062A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH02164062A JPH02164062A JP63318637A JP31863788A JPH02164062A JP H02164062 A JPH02164062 A JP H02164062A JP 63318637 A JP63318637 A JP 63318637A JP 31863788 A JP31863788 A JP 31863788A JP H02164062 A JPH02164062 A JP H02164062A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明・はＣＭＯＳ半導体装置の製造方法に関する。
以下第４図を参照して従来技術による
ＣＭＯＳ半導体装置の製造方法について説明する。
第４図（ａ）乃至＜ｅ＞は従来技術によるＣＭＯＳ半導
体装置の製造方法を工程順に示した断面図である。
体装置の製造方法を工程順に示した断面図である。
まずＮ型半導体基板２１上に、不純物を選択的にイオン
注入してＰ型ウェル領域２２を形成する。
注入してＰ型ウェル領域２２を形成する。
その後フィールド酸化を行って、フィールド酸化膜２３
を形成する。（第４図（ａ）） 次にＮ型半導体基板２１及びＰ型ウェル領域２２上にゲ
ート酸化膜２４を形成し、その後酸化膜２３．２４上に
、Ｎチャネルトランジスタのチャネル領域のみに開孔が
設けられたレジスト２５を形成する。続いてレジスト２
５をマスクにして、Ｎチャネルトランジスタのチャネル
領域に、ボロンをＮチャネルトランジスタのしきい値電
圧制御の為に浅い位置２６及びＮチャネルトランジスタ
のバンチスルー防止の為に深い位置２７にそれぞれイオ
ン注入をする。その後レジスト２５をエツチング除去す
る。（第４図（ｂ）） 同様にして酸化膜２３．２４上に、Ｐチャネルトランジ
スタのチャネル領域のみに開孔が設けられたレジスト２
５′を形成し、続いてレジスト２５′をマスクにしてＰ
チャネルトランジスタのチャネル領域に、Ｐチャネルト
ランジスタのしきい値電圧制御の為、ボロンを浅い位置
２８に、バンチスルー防止の為、リンを深い位置２９に
それぞれイオン注入をする。その後レジスト２５′をエ
ツチング除去する。（第４図（Ｃ））その後多結晶シリ
コンゲート電極３０を、Ｐ及びＮチャネルトランジスタ
のそれぞれのチャネル領域上に形成し、イオン注入等に
よりソース、ドレイン領域となるＰ 層３２．３２’
Ｎ 層３１゜３１′を形成する。（第４図（ｄ）） 続いてＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｌｔｌｏｎ）法等により、層間絶縁膜３３を酸
化膜２３．２４上及びゲート電極３０上全面に形成する
。その後絶縁Ｈ３３上にＢ Ｐ Ｓ Ｇ （Ｂａｒｏｎ
ｄｏｐｅｄ Ｐｈｏｓｐｈ。
を形成する。（第４図（ａ）） 次にＮ型半導体基板２１及びＰ型ウェル領域２２上にゲ
ート酸化膜２４を形成し、その後酸化膜２３．２４上に
、Ｎチャネルトランジスタのチャネル領域のみに開孔が
設けられたレジスト２５を形成する。続いてレジスト２
５をマスクにして、Ｎチャネルトランジスタのチャネル
領域に、ボロンをＮチャネルトランジスタのしきい値電
圧制御の為に浅い位置２６及びＮチャネルトランジスタ
のバンチスルー防止の為に深い位置２７にそれぞれイオ
ン注入をする。その後レジスト２５をエツチング除去す
る。（第４図（ｂ）） 同様にして酸化膜２３．２４上に、Ｐチャネルトランジ
スタのチャネル領域のみに開孔が設けられたレジスト２
５′を形成し、続いてレジスト２５′をマスクにしてＰ
チャネルトランジスタのチャネル領域に、Ｐチャネルト
ランジスタのしきい値電圧制御の為、ボロンを浅い位置
２８に、バンチスルー防止の為、リンを深い位置２９に
それぞれイオン注入をする。その後レジスト２５′をエ
ツチング除去する。（第４図（Ｃ））その後多結晶シリ
コンゲート電極３０を、Ｐ及びＮチャネルトランジスタ
のそれぞれのチャネル領域上に形成し、イオン注入等に
よりソース、ドレイン領域となるＰ 層３２．３２’
Ｎ 層３１゜３１′を形成する。（第４図（ｄ）） 続いてＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｌｔｌｏｎ）法等により、層間絶縁膜３３を酸
化膜２３．２４上及びゲート電極３０上全面に形成する
。その後絶縁Ｈ３３上にＢ Ｐ Ｓ Ｇ （Ｂａｒｏｎ
ｄｏｐｅｄ Ｐｈｏｓｐｈ。
５１１１ｃａｔｅ Ｇｌａｓｓ）膜３４を形成する。
次にソース。
ドレイン領域３２．３２’ 、３１．３１’上の絶縁膜
２４，３３．３４を除去し、露出したＰ 層３２．３２
’Ｎ 層３１．３１’上に、アルミニウム等の配線材
料をスパッタ法等により被着させ配線層３６を形成する
。（第４図（ｅ））尚、上記の様な製造方法で形成され
た半導体装置におけるＮ 拡散層３１′部のｘ−ｘ’断
面（第４図（ｅ））の不純物プロファイルを示したグラ
フを第５図に示す。
２４，３３．３４を除去し、露出したＰ 層３２．３２
’Ｎ 層３１．３１’上に、アルミニウム等の配線材
料をスパッタ法等により被着させ配線層３６を形成する
。（第４図（ｅ））尚、上記の様な製造方法で形成され
た半導体装置におけるＮ 拡散層３１′部のｘ−ｘ’断
面（第４図（ｅ））の不純物プロファイルを示したグラ
フを第５図に示す。
（発明が解決しようとする課題）
一方、今後の半導体集積回路は微細化、高密度化に伴い
、デバイスの横方向、縦方向の寸法は比例縮小則（ｓｃ
ａｌｌｎｇ ｒｕｌｅ）により微細化され、基板濃度、
ウェル濃度及び拡散層濃度も高濃度化の傾向にある。と
ころで集積回路の速度を決める原因として特にロジック
デバイスにおいては、拡散領域とウェル又は基板とのＰ
Ｎ接合部に形成される空乏層による拡散層容量の占める
割合が大きい。ここで単位面猜当りの拡散層容量Ｃは次
式で表わされる。
、デバイスの横方向、縦方向の寸法は比例縮小則（ｓｃ
ａｌｌｎｇ ｒｕｌｅ）により微細化され、基板濃度、
ウェル濃度及び拡散層濃度も高濃度化の傾向にある。と
ころで集積回路の速度を決める原因として特にロジック
デバイスにおいては、拡散領域とウェル又は基板とのＰ
Ｎ接合部に形成される空乏層による拡散層容量の占める
割合が大きい。ここで単位面猜当りの拡散層容量Ｃは次
式で表わされる。
Ｃ−ε／Ｗ・・・・・・（１）
式中のεは誘電率、Ｗは空乏層幅を示している。
又空乏層幅は次式で表わされる。
ここで式中のｑは素電荷−Ｎｈはアクセプター濃度、Ｎ
はドナー濃度、φＴは空乏層にかかるトータルポテン
シャルである。
はドナー濃度、φＴは空乏層にかかるトータルポテン
シャルである。
従ってＰＮ接合部付近の基板濃度、ウニル濃度又は拡散
層濃度に相当するＮ 又はＮ、を大きく＾ すると、上記（２）式より空乏層幅Ｗの伸びを縮めるこ
とになる。空乏層幅Ｗが小さくなると、上記（１）式よ
り拡散層容量を太き（することになり、集積回路の速度
を低下させることになる。
層濃度に相当するＮ 又はＮ、を大きく＾ すると、上記（２）式より空乏層幅Ｗの伸びを縮めるこ
とになる。空乏層幅Ｗが小さくなると、上記（１）式よ
り拡散層容量を太き（することになり、集積回路の速度
を低下させることになる。
又、基板濃度を上げることによりＰＮ接合の接合耐圧が
低下したり、ＰＮ接合に生ずる空乏層に加わる電界が高
電界になることにより、ホットキャリアーの発生が大き
くなりデバイスの信頼性低下も招く。
低下したり、ＰＮ接合に生ずる空乏層に加わる電界が高
電界になることにより、ホットキャリアーの発生が大き
くなりデバイスの信頼性低下も招く。
又、デバイスの微細化により、拡散層の深さも浅くなる
ことによって、その後のメタル配線の拡散層から基板中
へのつきぬけも問題となってくる。
ことによって、その後のメタル配線の拡散層から基板中
へのつきぬけも問題となってくる。
この様に従来技術によるＣＭＯＳ半導体装置の製造方法
においては、集積回路の微細化、高密度化による集積回
路の速度の低下及びメタル配線の拡散層から基板中への
つきぬけなどの問題があつた。
においては、集積回路の微細化、高密度化による集積回
路の速度の低下及びメタル配線の拡散層から基板中への
つきぬけなどの問題があつた。
本発明は、上記の様な従来技術によるＣＭＯＳ半導体装
置の製造方法により得られた集積回路の速度の低下及び
メタル配線のつきぬけ等の問題を改善する為に、拡散層
容量が小さく、深さの深い拡散層を形成することのでき
るＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
置の製造方法により得られた集積回路の速度の低下及び
メタル配線のつきぬけ等の問題を改善する為に、拡散層
容量が小さく、深さの深い拡散層を形成することのでき
るＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために本発明においては、Ｐチャネ
ルトランジスタとＮチャネルトランジスタを有するＣＭ
ＯＳ半導体装置の製造方法において、一方のトランジス
タのチャネル領域と他方のトランジスタのソース、ドレ
イン領域とに、同時に不純物をイオン注入する工程を備
えたＣＭＯＳ半導体装置の製造方法を、提供する。
ルトランジスタとＮチャネルトランジスタを有するＣＭ
ＯＳ半導体装置の製造方法において、一方のトランジス
タのチャネル領域と他方のトランジスタのソース、ドレ
イン領域とに、同時に不純物をイオン注入する工程を備
えたＣＭＯＳ半導体装置の製造方法を、提供する。
（作 用）
この様な製造方法によれば、一方のトランジスタのチャ
ネル領域と他方のトランジスタのソース、ドレイン領域
とに同時に不純物をイオン注入することによって、ソー
ス、ドレイン領域の高濃度の拡散層の底部に低濃度の拡
散層を、従来技術と比較し、工程を増やすことなく形成
することができる。従ってソース、ドレイン拡散層と基
板又はウェルの接合面付近の不純物濃度を低くすること
ができ、拡散層容量を減少させるので、高速度動作が可
能で又ソース、ドレイン拡散層の深さが深くなるので、
メタル配線の基板又はウェル中へのつきぬけが少ないＣ
ＭＯＳ半導体装置が提供できる。
ネル領域と他方のトランジスタのソース、ドレイン領域
とに同時に不純物をイオン注入することによって、ソー
ス、ドレイン領域の高濃度の拡散層の底部に低濃度の拡
散層を、従来技術と比較し、工程を増やすことなく形成
することができる。従ってソース、ドレイン拡散層と基
板又はウェルの接合面付近の不純物濃度を低くすること
ができ、拡散層容量を減少させるので、高速度動作が可
能で又ソース、ドレイン拡散層の深さが深くなるので、
メタル配線の基板又はウェル中へのつきぬけが少ないＣ
ＭＯＳ半導体装置が提供できる。
（実施例）
以下、第１図乃至第４図を参照して本発明の実施例に係
わるＣＭＯＳ半導体装置の製造方法を説明する。
わるＣＭＯＳ半導体装置の製造方法を説明する。
第１図（ａ）乃至第１図（ｅ）は、本発明の実施例に係
わるＣＭＯＳ半導体装置の製造方法を工程順に示した断
面図である。
わるＣＭＯＳ半導体装置の製造方法を工程順に示した断
面図である。
まず、Ｎ型半導体基板１上にボロン等のＰ型不純物を選
択的にイオン注入して、Ｐ型ウェル領域２を形成する。
択的にイオン注入して、Ｐ型ウェル領域２を形成する。
その後フィールド酸化を行って、フィールド酸化膜３を
形成する。（第１図（ａ））次にＮ型半導体基板１及び
Ｐ型ウェル領域２上にゲート酸化膜４を熱酸化により、
例えば２００人の膜厚で形成し、その後酸化膜３．４上
に、Ｎチャネルトランジスタのチャネル領域とＰチャネ
ルトランジスタのソース、ドレイン領域の一部に開孔が
設けられたレジスト５を形成する。
形成する。（第１図（ａ））次にＮ型半導体基板１及び
Ｐ型ウェル領域２上にゲート酸化膜４を熱酸化により、
例えば２００人の膜厚で形成し、その後酸化膜３．４上
に、Ｎチャネルトランジスタのチャネル領域とＰチャネ
ルトランジスタのソース、ドレイン領域の一部に開孔が
設けられたレジスト５を形成する。
尚、この時のレジスト５のうちチャネル領域に覆う部分
は、チャネル領域だけでなくソース側に、後述するＮチ
ャネルトランジスタのソース、ドレイン拡散層の深さＸ
ｊＮ程度突出して形成し、又同様にドレイン側にもＸｊ
Ｎ程度突出して形成する。
は、チャネル領域だけでなくソース側に、後述するＮチ
ャネルトランジスタのソース、ドレイン拡散層の深さＸ
ｊＮ程度突出して形成し、又同様にドレイン側にもＸｊ
Ｎ程度突出して形成する。
続いて前記レジスト５をマスクにして、Ｎチャネルトラ
ンジスタのチャネル領域とＰチャネルトランジスタのソ
ース、ドレイン領域とに、同時に不純物をイオン注入す
る。このイオン注入法としては、まずＮチャネルトラン
ジスタのしきい値電圧制御の為、浅い位置６．６′にボ
ロンを加速電圧４０ｋＶ、 ドーズ量３Ｘ１０１２／
ｃシの条件でイオン注入をする。続いてＮチャネルトラ
ンジスタのパンチスルー防止の為及びＰチャネルトラン
ジスタのソｉス、ドレイン領域に低濃度のＰ−拡散層を
形成する為に、深い位置７，７′にボロンを加速電圧８
０ｋＶ、 ドーズ量２ Ｘ １０１２／ｃ−の条件で
イオン注入をする。ここで、上述した様にチャネル領域
に覆う部分のレジストが、ソース、ドレイン領域側にそ
れぞれ突出して形成されていることにより、上記のイオ
ン注入されるソース、ドレイン領域が、チャネル領域側
から、後述するＮチャネルトランジスタのソース、ドレ
イン拡散層の深さＸｊＮ程度離れた領域になる。その後
レジスト５をエツチング除去する。（第１図（ｂ））次
に同様にして酸化８３４上に、Ｐチャネルトランジスタ
のチャネル領域とＮチャネルトランジスタのソース、ド
レイン領域の一部に開孔が設けられたレジスト５′を形
成する。尚、この時のレジスト５′のうちチャネル領域
に覆う部分は、上記レジスト５と同様にソース側に、後
述するＰチャネルトランジスタのソース、ドレイン拡散
層の深さＸｊ、程度突出して形成し、又同様にドレイン
側にもＸｊ、程度突出して形成する。続いて前記レジス
ト５′をマスクにして、Ｐチャネルトランジスタのチャ
ネル領域とＮチャネルトランジスタのソース、ドレイン
領域とに、同時に不純物をイオン注入する。このイオン
注入法としてはまずＰチャネルトランジスタのしきい値
電圧制御の為、浅い位置８，８′にボロンを加速電圧４
０ｋＶ。
ンジスタのチャネル領域とＰチャネルトランジスタのソ
ース、ドレイン領域とに、同時に不純物をイオン注入す
る。このイオン注入法としては、まずＮチャネルトラン
ジスタのしきい値電圧制御の為、浅い位置６．６′にボ
ロンを加速電圧４０ｋＶ、 ドーズ量３Ｘ１０１２／
ｃシの条件でイオン注入をする。続いてＮチャネルトラ
ンジスタのパンチスルー防止の為及びＰチャネルトラン
ジスタのソｉス、ドレイン領域に低濃度のＰ−拡散層を
形成する為に、深い位置７，７′にボロンを加速電圧８
０ｋＶ、 ドーズ量２ Ｘ １０１２／ｃ−の条件で
イオン注入をする。ここで、上述した様にチャネル領域
に覆う部分のレジストが、ソース、ドレイン領域側にそ
れぞれ突出して形成されていることにより、上記のイオ
ン注入されるソース、ドレイン領域が、チャネル領域側
から、後述するＮチャネルトランジスタのソース、ドレ
イン拡散層の深さＸｊＮ程度離れた領域になる。その後
レジスト５をエツチング除去する。（第１図（ｂ））次
に同様にして酸化８３４上に、Ｐチャネルトランジスタ
のチャネル領域とＮチャネルトランジスタのソース、ド
レイン領域の一部に開孔が設けられたレジスト５′を形
成する。尚、この時のレジスト５′のうちチャネル領域
に覆う部分は、上記レジスト５と同様にソース側に、後
述するＰチャネルトランジスタのソース、ドレイン拡散
層の深さＸｊ、程度突出して形成し、又同様にドレイン
側にもＸｊ、程度突出して形成する。続いて前記レジス
ト５′をマスクにして、Ｐチャネルトランジスタのチャ
ネル領域とＮチャネルトランジスタのソース、ドレイン
領域とに、同時に不純物をイオン注入する。このイオン
注入法としてはまずＰチャネルトランジスタのしきい値
電圧制御の為、浅い位置８，８′にボロンを加速電圧４
０ｋＶ。
ドーズ量３ Ｘ １０ ’／ｃｄの条件でイオン注入を
する。続いてＰチャネルトランジスタのバンチスルー防
止の為及びＮチャネルトランジスタのソース、ドレイン
領域に低濃度のＮ″″拡散層を形成する為に、深い位置
９．９′にリンを加速電圧２４０ ｋＶ、 ）’−ス
Ｉｋ６ Ｘ １０”ｔ４（１）条（’ｔ−ティオン注入
をする。ここで、上述した様にチャネル領域に覆う部分
のレジ、ストが、ソース、ドレイン領域側にそれぞれ突
出して形成されていることにより、上記のイオン注入さ
れるソース、ドレイン領域が、チャネル領域側から後述
するＰチャネルトランジスタのソース、ドレイン拡散層
の深さＸｊＰ程度離れた領域になる。その後レジスト５
′をエツチング除去する。（第１図（Ｃ）） その後Ｎ 型ポリシリコンゲート電極１０を、２つのチ
ャネル領域上にポリシリコンＣＶＤ法。
する。続いてＰチャネルトランジスタのバンチスルー防
止の為及びＮチャネルトランジスタのソース、ドレイン
領域に低濃度のＮ″″拡散層を形成する為に、深い位置
９．９′にリンを加速電圧２４０ ｋＶ、 ）’−ス
Ｉｋ６ Ｘ １０”ｔ４（１）条（’ｔ−ティオン注入
をする。ここで、上述した様にチャネル領域に覆う部分
のレジ、ストが、ソース、ドレイン領域側にそれぞれ突
出して形成されていることにより、上記のイオン注入さ
れるソース、ドレイン領域が、チャネル領域側から後述
するＰチャネルトランジスタのソース、ドレイン拡散層
の深さＸｊＰ程度離れた領域になる。その後レジスト５
′をエツチング除去する。（第１図（Ｃ）） その後Ｎ 型ポリシリコンゲート電極１０を、２つのチ
ャネル領域上にポリシリコンＣＶＤ法。
ｐｏｃｔ３拡散法、リソグラフィー技術１反応性イオン
エツチング等により形成する。続いてＮチャネルトラン
ジスタのソース、ドレイン領域に、ｔ：素１０１ｍ１１
圧４０ ｋ Ｖ、 ドースｊ１５ Ｘ １０ ’／Ｃ
シの条件で、ゲート電極工０及び酸化膜３をマスクにし
てイオン注入をする。
エツチング等により形成する。続いてＮチャネルトラン
ジスタのソース、ドレイン領域に、ｔ：素１０１ｍ１１
圧４０ ｋ Ｖ、 ドースｊ１５ Ｘ １０ ’／Ｃ
シの条件で、ゲート電極工０及び酸化膜３をマスクにし
てイオン注入をする。
又、同様にしてＰチャネルトランジスタのソース、ドレ
イン領域にボロンを加速電圧４０ｋＶ。
イン領域にボロンを加速電圧４０ｋＶ。
ドーズ量５ Ｘ １０１５／ｃｊの条件でイオン注入を
する。その後、高温熱処理により拡散層１１゜１１′及
び１２．１２’を形成する。この時、前記それぞれのチ
ャネルイオン注入時に、同時にそれぞれのソース、ドレ
イン領域にもイオン注入をしているので、Ｎチャネルト
ランジスタのソース。
する。その後、高温熱処理により拡散層１１゜１１′及
び１２．１２’を形成する。この時、前記それぞれのチ
ャネルイオン注入時に、同時にそれぞれのソース、ドレ
イン領域にもイオン注入をしているので、Ｎチャネルト
ランジスタのソース。
ドレイン領域の拡散層１１．１１’ の下には濃度の低
い（〜１０ ’／ｄ） Ｎ−拡散層１３．１３’が形成
される。又同様に、Ｐチャネルトランジスタのソース、
ドレイン領域の拡散層１２．１２’の下には濃度の低い
（〜１０ ”／ｃｔｌ） Ｐ−拡散層１４．１４’が形
成される。（第１図（ｄ））次にＣＶＤ法等により、層
間絶縁膜１５を酸化膜３．４上及びゲート電極１０上全
面に形成する。
い（〜１０ ’／ｄ） Ｎ−拡散層１３．１３’が形成
される。又同様に、Ｐチャネルトランジスタのソース、
ドレイン領域の拡散層１２．１２’の下には濃度の低い
（〜１０ ”／ｃｔｌ） Ｐ−拡散層１４．１４’が形
成される。（第１図（ｄ））次にＣＶＤ法等により、層
間絶縁膜１５を酸化膜３．４上及びゲート電極１０上全
面に形成する。
続いて絶縁膜１５上にＢＰＳＧ１６を形成する。
その後ソース、ドレイン領域１３．１３’１２．１２’
上の絶縁膜４．１５．１６を除去し、露出したＰ 拡散
ｎｉｌ、１１’ Ｎ 拡散ＪＷＩ ２゜１２′上にア
ルミニウム等の配線材料をスパッタ法等により被着させ
配線層１８を形成する。（第１図（ｅ）） 尚、上記の様な製造方法により形成されたＣＭＯ３半導
体装置の第１図（ｅ）中に示されたＡ−Ａ’断面及びＢ
−Ｂ’断面における不純物プロファイルを示したグラフ
を第２図（ａ） 、（ｂ）にそれぞれ示す。第２図（ａ
） 、（ｂ）は横軸に基板１表面からの拡散層の深さを
とり、縦軸にそれぞれの深さでの不純物濃度を示してい
る。第２図（ａ）はＮチャネルトランジスタのソース、
ドレイン部（Ａ−Ａ’断面）の不純物プロファイルであ
るが、これと従来技術の製造方法によるＮチャネルトラ
ンジスタのソース、ドレイン部の不純物プロファイルを
示す。第５図と比較すると、本発明の実施例に対応する
第２図（ａ）では拡散層とウェルの接合面（図中の一点
鎖線）付近の不純物濃度が、Ｐチャネルトランジスタの
パンチスルー防止用イオン注入と同時に、深い位置にリ
ンをイオン注入したことによって低くなっている。拡散
層と基板の接合面付近の不純物濃度が低くなることによ
り、上記（２）式より空乏層の伸びを大きくすることに
なり、又空乏層の伸びが大きくなると（１）式より拡散
層容量が減少する。第２図（ｂ）はＰチャネルトランジ
スタのソース、ドレイン部（Ｂ−Ｂ’断面）の不純物プ
ロファイルであるが、Ｎチャネルトランジスタのバンチ
スルー防止用イオン注入と同時に深い位置にボロンをイ
オン注入したことによって、上記と同様なことがいえる
。
上の絶縁膜４．１５．１６を除去し、露出したＰ 拡散
ｎｉｌ、１１’ Ｎ 拡散ＪＷＩ ２゜１２′上にア
ルミニウム等の配線材料をスパッタ法等により被着させ
配線層１８を形成する。（第１図（ｅ）） 尚、上記の様な製造方法により形成されたＣＭＯ３半導
体装置の第１図（ｅ）中に示されたＡ−Ａ’断面及びＢ
−Ｂ’断面における不純物プロファイルを示したグラフ
を第２図（ａ） 、（ｂ）にそれぞれ示す。第２図（ａ
） 、（ｂ）は横軸に基板１表面からの拡散層の深さを
とり、縦軸にそれぞれの深さでの不純物濃度を示してい
る。第２図（ａ）はＮチャネルトランジスタのソース、
ドレイン部（Ａ−Ａ’断面）の不純物プロファイルであ
るが、これと従来技術の製造方法によるＮチャネルトラ
ンジスタのソース、ドレイン部の不純物プロファイルを
示す。第５図と比較すると、本発明の実施例に対応する
第２図（ａ）では拡散層とウェルの接合面（図中の一点
鎖線）付近の不純物濃度が、Ｐチャネルトランジスタの
パンチスルー防止用イオン注入と同時に、深い位置にリ
ンをイオン注入したことによって低くなっている。拡散
層と基板の接合面付近の不純物濃度が低くなることによ
り、上記（２）式より空乏層の伸びを大きくすることに
なり、又空乏層の伸びが大きくなると（１）式より拡散
層容量が減少する。第２図（ｂ）はＰチャネルトランジ
スタのソース、ドレイン部（Ｂ−Ｂ’断面）の不純物プ
ロファイルであるが、Ｎチャネルトランジスタのバンチ
スルー防止用イオン注入と同時に深い位置にボロンをイ
オン注入したことによって、上記と同様なことがいえる
。
尚、しきい値電圧制御の為浅い位置６，６′８．８′に
注入したボロンは、拡散層濃度に比べ不純物濃度が２ケ
タ低いので、本発明の特性には影響を与えない。
注入したボロンは、拡散層濃度に比べ不純物濃度が２ケ
タ低いので、本発明の特性には影響を与えない。
又第３図に、上記の様な本発明の製造方法と、前記従来
技術で述べた様な、従来技術の製造方法で形成されたＣ
ＭＯＳ半導体装置において、Ｎ型基板上に設けられたＰ
−ｗｅｌｌと、Ｐ −ｗｅｌｌ上に設けられたＮチャ
ネルトランジスタのソース。
技術で述べた様な、従来技術の製造方法で形成されたＣ
ＭＯＳ半導体装置において、Ｎ型基板上に設けられたＰ
−ｗｅｌｌと、Ｐ −ｗｅｌｌ上に設けられたＮチャ
ネルトランジスタのソース。
ドレインとのＰＮ接合面の拡散容量を実測したグラフを
示す。尚、従来技術の方はＰ−νｅＨ形成にはボロンを
加速電圧１００ｋＶ、 ドーズ量８Ｘ１０’／ｅＪの
条件で、ソー孔 ドレインのＮ 層形成にはヒ素を加速
電圧５０ｋＶ、 ドーズ量５Ｘ１０’／Ｃ−の条件で
それぞれイオン注入をした。
示す。尚、従来技術の方はＰ−νｅＨ形成にはボロンを
加速電圧１００ｋＶ、 ドーズ量８Ｘ１０’／ｅＪの
条件で、ソー孔 ドレインのＮ 層形成にはヒ素を加速
電圧５０ｋＶ、 ドーズ量５Ｘ１０’／Ｃ−の条件で
それぞれイオン注入をした。
又本発明の方は、Ｐ−ｗｅｆｌ形成にはボロンを加速電
圧１００ｋＶ、 ドーズ量８Ｘ１０１２／ｃ−の条件
で、ソース、ドレインのＮ 層形成にはヒ素を加速電圧
５０ ｋ Ｖ、 Ｆ−スｌｋ ５ Ｘ １０１５／ｌ
Ｊノ条件で、ソース、ドレイン底部のＮ−層形成にはリ
ンを加速電圧２４０ｋＶ、 ドーズ量３ Ｘ １０
’／ｃｄの条件でそれぞれイオン注入をした。
圧１００ｋＶ、 ドーズ量８Ｘ１０１２／ｃ−の条件
で、ソース、ドレインのＮ 層形成にはヒ素を加速電圧
５０ ｋ Ｖ、 Ｆ−スｌｋ ５ Ｘ １０１５／ｌ
Ｊノ条件で、ソース、ドレイン底部のＮ−層形成にはリ
ンを加速電圧２４０ｋＶ、 ドーズ量３ Ｘ １０
’／ｃｄの条件でそれぞれイオン注入をした。
このグラフにより、従来技術と本発明の製造方法による
Ｐ−ｗｅｌｌとＮチャネルトランジスタのソース、ドレ
インとのＰＮ接合面の拡散容量を比較すると、本発明の
方が従来技術よりも拡散容量が小さく、例えば印加電圧
５ ［ｖ］の時には、本発明の方が従来技術よりも約２
４％拡散容量が減少していることがわかる。
Ｐ−ｗｅｌｌとＮチャネルトランジスタのソース、ドレ
インとのＰＮ接合面の拡散容量を比較すると、本発明の
方が従来技術よりも拡散容量が小さく、例えば印加電圧
５ ［ｖ］の時には、本発明の方が従来技術よりも約２
４％拡散容量が減少していることがわかる。
この様に上記の様なＣＭＯＳ半導体装置の製造方法を使
用すれば、ソース、ドレイン拡散層と基板又はウェルと
の接合面付近の不純物濃度は、−方のトランジスタのチ
ャネル領域の深い位置に不純物をイオン注入する時に、
同時に他方のトランジスタのソースとドレイン領域にも
イオン注入をすることによって、工程数を増やすことな
〈従来技術のソース、ドレイン拡散層の下部に、低濃度
の拡散層を形成することができるので、ソース。
用すれば、ソース、ドレイン拡散層と基板又はウェルと
の接合面付近の不純物濃度は、−方のトランジスタのチ
ャネル領域の深い位置に不純物をイオン注入する時に、
同時に他方のトランジスタのソースとドレイン領域にも
イオン注入をすることによって、工程数を増やすことな
〈従来技術のソース、ドレイン拡散層の下部に、低濃度
の拡散層を形成することができるので、ソース。
ドレイン拡散層と基板又はウェルの接合面付近の不純物
濃度を低くすることができる。つまり不純物濃度が低く
なることにより、空乏層の伸びが大きくなり、拡散層容
量を減少させることができるので、ＣＭ ＯＳ半導体装
置の高速度動作が実現できる。
濃度を低くすることができる。つまり不純物濃度が低く
なることにより、空乏層の伸びが大きくなり、拡散層容
量を減少させることができるので、ＣＭ ＯＳ半導体装
置の高速度動作が実現できる。
又、上記の様なイオン注入をすることによって、従来技
術の拡散層の下部に低濃度の拡散層を形成することがで
きるので、ソース、ドレイン拡散層の深さが深くなり、
メタル配線の基板又はウェル中へのつきぬけが少なくな
る。更に上記の様なイオン注入は、チャネル領域側から
ソース、ドレイン拡散層の深さＸ ｊＰ’ Ｘ ｊＮ程
度離れたソース、ドレイン領域にしているので、従来技
術の拡散層の下部に形成される低濃度の拡散層は、チャ
ネル領域からソース、ドレイン拡散層の深さＸｊ、、
ＸｊＮ程度離れた領域に形成されることになる。つまり
チャネル領域近傍には、従来技術の拡散層のみが形成さ
れることから、本発明によりソース、ドレイン拡散層の
深さが深くなったことによるショートチャネル効果によ
るしきい値電圧低下はない。
術の拡散層の下部に低濃度の拡散層を形成することがで
きるので、ソース、ドレイン拡散層の深さが深くなり、
メタル配線の基板又はウェル中へのつきぬけが少なくな
る。更に上記の様なイオン注入は、チャネル領域側から
ソース、ドレイン拡散層の深さＸ ｊＰ’ Ｘ ｊＮ程
度離れたソース、ドレイン領域にしているので、従来技
術の拡散層の下部に形成される低濃度の拡散層は、チャ
ネル領域からソース、ドレイン拡散層の深さＸｊ、、
ＸｊＮ程度離れた領域に形成されることになる。つまり
チャネル領域近傍には、従来技術の拡散層のみが形成さ
れることから、本発明によりソース、ドレイン拡散層の
深さが深くなったことによるショートチャネル効果によ
るしきい値電圧低下はない。
尚、チャネル領域と同時にする深い位置へのイオン注入
は、本実施例で述べた様なソース、ドレイン領域だけで
なく、拡散層配線にもすることができる。
は、本実施例で述べた様なソース、ドレイン領域だけで
なく、拡散層配線にもすることができる。
［発明の効果］
以上詳述した様に本発明によれば、工程数を増やすこと
な〈従来技術の拡散層の下部に、低濃度の拡散層を形成
することができる。この為ソース。
な〈従来技術の拡散層の下部に、低濃度の拡散層を形成
することができる。この為ソース。
ドレイン拡散層と基板又はウェルの接合面付近の不純物
濃度を低（することができ、拡散層容量を減少させるの
で、高速度動作が可能で、又ソース、ドレイン拡散層の
深さが深くなるので、メタル配線の基板又はウェル中へ
のつきぬけが少ないＣＭＯＳ半導体装置の製造方法が提
供できる。
濃度を低（することができ、拡散層容量を減少させるの
で、高速度動作が可能で、又ソース、ドレイン拡散層の
深さが深くなるので、メタル配線の基板又はウェル中へ
のつきぬけが少ないＣＭＯＳ半導体装置の製造方法が提
供できる。
′ｗ４１図は本発明の実施例に係るＣＭＯＳ半導体装置
の製造方法を工程順に示した断面図、第２図は本発明の
実施例に係るＣＭＯＳ半導体装置の拡散層における不純
物プロファイルを示したグラフ、第３図は本発明の実施
例に係るＣＭＯＳ半導体装置の拡散層容量を実測したグ
ラフ、第４図は従来技術によるＣＭＯＳ半導体装置の製
造方法を工程順に示した断面図、第５図は従来技術によ
るＣＭＯＳ半導体装置の拡散層における不純物プロファ
イルを示したグラフである。 １．２１・・・基板 （＋２） ↓ ↓ ＋＋Ｂ＄ 壷 ↓ ◆ ＋ （ｂ） （σ） ＄／面 ８．８′・・・浅いイオン注入層 ９．９′・・・深いイオン注入層
の製造方法を工程順に示した断面図、第２図は本発明の
実施例に係るＣＭＯＳ半導体装置の拡散層における不純
物プロファイルを示したグラフ、第３図は本発明の実施
例に係るＣＭＯＳ半導体装置の拡散層容量を実測したグ
ラフ、第４図は従来技術によるＣＭＯＳ半導体装置の製
造方法を工程順に示した断面図、第５図は従来技術によ
るＣＭＯＳ半導体装置の拡散層における不純物プロファ
イルを示したグラフである。 １．２１・・・基板 （＋２） ↓ ↓ ＋＋Ｂ＄ 壷 ↓ ◆ ＋ （ｂ） （σ） ＄／面 ８．８′・・・浅いイオン注入層 ９．９′・・・深いイオン注入層
Claims (3)
- （１）第１導電型トランジスタのソース、及びドレイン
形成予定領域である第２導電型の第１領域と、第２導電
型トランジスタのチャネル形成予定領域である第１導電
型の第２領域を有する基板を準備する工程と、 前記第１領域及び第２領域の第１の深さに第１濃度の第
１導電型不純物を同時に導入する工程と前記第１領域の
前記第１の深さより浅い第２の深さに前記第１濃度より
高濃度の第１導電型不純物を導入する工程とを備えたＣ
ＭＯＳ半導体装置の製造方法。 - （２）第１導電型トランジスタのソース及びドレイン形
成予定領域である第２導電型の第１領域と上記第１導電
型トランジスタのチャネル形成予定領域である第２導電
型の第２領域と、第２導電型トランジスタのソース及び
ドレイン形成予定領域である第１導電型の第３領域と、
上記第２導電型トランジスタのチャネル形成予定領域で
ある第１導電型の第４領域を有する基板を準備する工程
と、前記第１領域及び第４領域の第１の深さに第１濃度
の第１導電型不純物を同時に導入する工程と、前記第１
領域の前記第１の深さより浅い第２の深さに前記第１濃
度より高濃度の第１導電型不純物を導入する工程と、 前記第２領域及び第３領域の第３の深さに第２濃度の第
２導電型不純物を同時に導入する工程と、前記第３領域
の前記第３の深さより浅い第４の深さに前記第２濃度よ
り高濃度の第２導電型不純物を導入する工程とを備えた
ＣＭＯＳ半導体装置の製造方法。 - （３）第１導電型トランジスタのソース及びドレイン形
成予定領域である第２導電型の第１領域と、第１導電型
トランジスタのチャネル形成予定領域である第２導電型
の第２領域と、第２導電型トランジスタのチャネル形成
予定領域である第１導電型の第３領域を有する基板を準
備する工程と、前記第１領域の前記第２領域と離隔した
領域及び前記第３領域の第１の深さに第１濃度の第１導
電型不純物を同時に導入する工程と、 前記第１領域の前記第１の深さより浅い第２の深さに前
記第１濃度より高濃度の第１導電型不純物を導入する工
程とを備えたＣＭＯＳ半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318637A JPH0824145B2 (ja) | 1988-12-19 | 1988-12-19 | Ｃｍｏｓ半導体装置の製造方法 |
| US07/450,570 US5075242A (en) | 1988-12-19 | 1989-12-14 | Method of manufacturing CMOS semiconductor device having decreased diffusion layer capacitance |
| KR1019890018929A KR0157609B1 (ko) | 1988-12-19 | 1989-12-19 | Cmos반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318637A JPH0824145B2 (ja) | 1988-12-19 | 1988-12-19 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02164062A true JPH02164062A (ja) | 1990-06-25 |
| JPH0824145B2 JPH0824145B2 (ja) | 1996-03-06 |
Family
ID=18101362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318637A Expired - Fee Related JPH0824145B2 (ja) | 1988-12-19 | 1988-12-19 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5075242A (ja) |
| JP (1) | JPH0824145B2 (ja) |
| KR (1) | KR0157609B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250604A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 半導体装置の製造方法 |
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| US5296392A (en) * | 1990-03-06 | 1994-03-22 | Digital Equipment Corporation | Method of forming trench isolated regions with sidewall doping |
| JPH0521368A (ja) * | 1991-05-15 | 1993-01-29 | Nec Corp | 半導体装置の製造方法 |
| JP2835216B2 (ja) * | 1991-09-12 | 1998-12-14 | 株式会社東芝 | 半導体装置の製造方法 |
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