JPS60121765A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS60121765A JPS60121765A JP22916583A JP22916583A JPS60121765A JP S60121765 A JPS60121765 A JP S60121765A JP 22916583 A JP22916583 A JP 22916583A JP 22916583 A JP22916583 A JP 22916583A JP S60121765 A JPS60121765 A JP S60121765A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の属する技術分野〕
本発明はＭＩＳ型半導体装置の改良に関する。
し従来技術とその問題点〕
従来、Ｌ８ＩやＶＬ８Ｉに使用されている半導体装置と
しては、ＭＯ８型電界効果トランジスターＭＯ８ＦＥＴ
−が最も一般的である。
しては、ＭＯ８型電界効果トランジスターＭＯ８ＦＥＴ
−が最も一般的である。
ところで、最近の傾向として集積回路の高集積化がます
ます進行し、素子の加工寸法が２Ｉｆｎ以下と微細にな
ってくるとＭＯＳＦＥＴ の動作に対し種々の問題点が
生じている。これらの問題点の１つとしてパンチスルー
が挙けられる。パンチスルーとは、ＭＯＳＦＥＴ の微
細化に伴い、ソースとドレインの間隔が狭くなり、ドレ
インの空乏層がソースにまで達シ、ソースのポテンシャ
ルバリアが低下する結果、ゲート電圧がゼロでもソース
、ドレイン間に電流が流れる現象である。このパンチス
ルーを抑制するＭＯＳＦＥＴの構造として第１図に示す
構造ｄＥ １９８２８ＹＭＰＯ８ＩＵＭ ＯＮ ＶＬ８
Ｉ ＴＥＣＨＮＯＬＯＧＹ ノ４２ 頁に発表された。
ます進行し、素子の加工寸法が２Ｉｆｎ以下と微細にな
ってくるとＭＯＳＦＥＴ の動作に対し種々の問題点が
生じている。これらの問題点の１つとしてパンチスルー
が挙けられる。パンチスルーとは、ＭＯＳＦＥＴ の微
細化に伴い、ソースとドレインの間隔が狭くなり、ドレ
インの空乏層がソースにまで達シ、ソースのポテンシャ
ルバリアが低下する結果、ゲート電圧がゼロでもソース
、ドレイン間に電流が流れる現象である。このパンチス
ルーを抑制するＭＯＳＦＥＴの構造として第１図に示す
構造ｄＥ １９８２８ＹＭＰＯ８ＩＵＭ ＯＮ ＶＬ８
Ｉ ＴＥＣＨＮＯＬＯＧＹ ノ４２ 頁に発表された。
この構造はＰ型シリコン基板１０１の表面のチャネル領
域１０２の両端に不純物濃度の低いＮ型領域１０３を備
えその外側に不純物濃度の高いＮ型領域１０４を有し、
さらに不純物濃度の低いＮ型領域１０３の下層でかつ不
純物濃度の高いＮ型領域１０４の横側に不純物濃度の高
いＰ型領域１０５を有する。この構造を実現する製造方
法を第２図に示す。ポリシリコンゲート２０１を形成し
たＰ型シリコン基板２０２にまず不純物濃度の低いＮ型
領域２０３と不純物濃度の高いＰ型領域２０４を形成す
るためＮ型不純物とＰ型不純物をそれぞれイオン注入す
る。次］こポリシリコンゲート２０１の側壁を絶縁膜２
０５で被った後、不純物濃度の高いＮ型領域２０６を形
成するためＮ型不純物をイオン注入する。この製造方法
ではＮ型不純物のヒ素とＰ型不純物のイオン注入プロフ
ァイルの差や後続の熱処理の影響などのため、第２図（
ｂ）に示したように不純物濃度の高いＰ型領域２０４が
不純物濃度の高いＮ型領域２０６を追いこすためソース
、ドレインのＰＮ接合の接合容量が増加し、ＬＳＩやＶ
ＬＳＩの応答速度を低下させる大きな要因になる。
域１０２の両端に不純物濃度の低いＮ型領域１０３を備
えその外側に不純物濃度の高いＮ型領域１０４を有し、
さらに不純物濃度の低いＮ型領域１０３の下層でかつ不
純物濃度の高いＮ型領域１０４の横側に不純物濃度の高
いＰ型領域１０５を有する。この構造を実現する製造方
法を第２図に示す。ポリシリコンゲート２０１を形成し
たＰ型シリコン基板２０２にまず不純物濃度の低いＮ型
領域２０３と不純物濃度の高いＰ型領域２０４を形成す
るためＮ型不純物とＰ型不純物をそれぞれイオン注入す
る。次］こポリシリコンゲート２０１の側壁を絶縁膜２
０５で被った後、不純物濃度の高いＮ型領域２０６を形
成するためＮ型不純物をイオン注入する。この製造方法
ではＮ型不純物のヒ素とＰ型不純物のイオン注入プロフ
ァイルの差や後続の熱処理の影響などのため、第２図（
ｂ）に示したように不純物濃度の高いＰ型領域２０４が
不純物濃度の高いＮ型領域２０６を追いこすためソース
、ドレインのＰＮ接合の接合容量が増加し、ＬＳＩやＶ
ＬＳＩの応答速度を低下させる大きな要因になる。
この発明は上述した従来の製造方法の欠点を解決したも
ので、ＭＩ８ＦｇＴ のパンチスルーを抑制しかつソー
スドレインのＰＮＮ接合容量増加させないＭＩＳ型半導
体装置の製造方法を提供する。
ので、ＭＩ８ＦｇＴ のパンチスルーを抑制しかつソー
スドレインのＰＮＮ接合容量増加させないＭＩＳ型半導
体装置の製造方法を提供する。
し発明の概要〕
この発明の骨子はパンチスルーを抑制するだめの不純物
濃度の高いＰ型領域３０３が第３図に示すように不純物
濃度が低いＮ型領域２０４の側面にのみ自己整合的に形
成できる製造方法である。
濃度の高いＰ型領域３０３が第３図に示すように不純物
濃度が低いＮ型領域２０４の側面にのみ自己整合的に形
成できる製造方法である。
し発明の効果〕
この発明によれば、形成場所が限定された不純物濃度が
高いＰ型領域の存在によってパンチスルーが抑制され、
かつソース、ドレインのＰＮ接合容量が増大せず、従っ
てＬＳＩやＶＬＳＩでの応答速度の低下を招くことが防
止できる。
高いＰ型領域の存在によってパンチスルーが抑制され、
かつソース、ドレインのＰＮ接合容量が増大せず、従っ
てＬＳＩやＶＬＳＩでの応答速度の低下を招くことが防
止できる。
第４図を用いて本発明の詳細な説明する。Ｐ型シリコン
基板４０１上にゲート酸化膜４ｏ２、多結晶シリコンゲ
ート電極４０３、さらにスペーサ膜としてアルミニウム
膜４０４を形成する。次に加速電圧４ＱＫＶ 、イオン
注入皿ｌＸｌ０− のりンイオン注入の条件で不純物濃
度の低いＮ型領域４０５を形成する。次にプラズマＣＶ
Ｄ技術を用いて全面にシリコン酸化膜４０６を形成する
。次に弗酸でエツチングすると多結晶シリコンゲート４
０３の側面部のシリコン酸化膜だけが選択的にエツチン
グされる。
基板４０１上にゲート酸化膜４ｏ２、多結晶シリコンゲ
ート電極４０３、さらにスペーサ膜としてアルミニウム
膜４０４を形成する。次に加速電圧４ＱＫＶ 、イオン
注入皿ｌＸｌ０− のりンイオン注入の条件で不純物濃
度の低いＮ型領域４０５を形成する。次にプラズマＣＶ
Ｄ技術を用いて全面にシリコン酸化膜４０６を形成する
。次に弗酸でエツチングすると多結晶シリコンゲート４
０３の側面部のシリコン酸化膜だけが選択的にエツチン
グされる。
次にアルミニウム膜を有機溶媒で溶解させることにより
アルミニウム膜上のシリコン酸化膜４０６′をリフトオ
フする。次に加速電圧１４０ＫＶ 、イオン注入ｔ １
ｘ １６”ｔｉｂ”の条件下でボロンをイオン注入し
、不純物濃度の高いＰ型領域４０７を形成する。次にシ
リコン酸化Ｍ ４０６’を除去する。次に全面にＣＶＤ
法でシリコン酸化膜を形成後、リアクティブイオンエツ
チング処理を施こすことにより多結晶シリコンゲート電
極４０３の側面にシリコン酸化膜４０８を選択的に残す
。次に加速電圧１００に％’ ；イオン注入量ｌＸｌ０
”ｆｆｉ”の条件下でヒ素をイオン注入し、不純物濃度
の高いＮ型領域４０９を形成する。以後、通常の方法を
用いて、パシベーション膜の形成、コンタクトホールの
開口、配線の工程を経て、工程を完了する。
アルミニウム膜上のシリコン酸化膜４０６′をリフトオ
フする。次に加速電圧１４０ＫＶ 、イオン注入ｔ １
ｘ １６”ｔｉｂ”の条件下でボロンをイオン注入し
、不純物濃度の高いＰ型領域４０７を形成する。次にシ
リコン酸化Ｍ ４０６’を除去する。次に全面にＣＶＤ
法でシリコン酸化膜を形成後、リアクティブイオンエツ
チング処理を施こすことにより多結晶シリコンゲート電
極４０３の側面にシリコン酸化膜４０８を選択的に残す
。次に加速電圧１００に％’ ；イオン注入量ｌＸｌ０
”ｆｆｉ”の条件下でヒ素をイオン注入し、不純物濃度
の高いＮ型領域４０９を形成する。以後、通常の方法を
用いて、パシベーション膜の形成、コンタクトホールの
開口、配線の工程を経て、工程を完了する。
尚、上記の実施例ではＮ−チャネルＭＯ８ＦＥＴを対象
としたが、Ｐ−チャネルＭＯ８ＦｇＴにも適用できるこ
とは言うまでもない。
としたが、Ｐ−チャネルＭＯ８ＦｇＴにも適用できるこ
とは言うまでもない。
第１図は従来のＭＯＳＦＥＴの構造を説明する断面図、
第２図（ａ） （ｂ）は従来の製造方法を説明する断面
図、第３図は本発明の詳細な説明する断面図、第４図（
ａ）〜（ｉ）は本発明の詳細な説明する断面図である。 ４０１・・・シリコン基板 ４０２・・・ゲート酸化膜 ４０３・・・多結晶シリコンゲート電極４０４・・・ス
ペーサ膜（アルミニウム膜）４０５・・・不純物濃度の
低いＮ型領域４０６・・・シリコン酸化膜（第１の絶縁
膜）４０７・・・不純物濃度の高いＰ型領域４０８・・
・シリコン酸化膜
第２図（ａ） （ｂ）は従来の製造方法を説明する断面
図、第３図は本発明の詳細な説明する断面図、第４図（
ａ）〜（ｉ）は本発明の詳細な説明する断面図である。 ４０１・・・シリコン基板 ４０２・・・ゲート酸化膜 ４０３・・・多結晶シリコンゲート電極４０４・・・ス
ペーサ膜（アルミニウム膜）４０５・・・不純物濃度の
低いＮ型領域４０６・・・シリコン酸化膜（第１の絶縁
膜）４０７・・・不純物濃度の高いＰ型領域４０８・・
・シリコン酸化膜
Claims (1)
- 第１導電型の半導体基板上にゲート絶縁膜を設ける工程
と、このゲート絶縁膜上に上面双スペーサ膜で被われた
ゲート電極を設ける工程と、低濃度の第２導電型の不純
物を半導体基板にイオン注入しソース・ドレイン領域を
形成する工程と、段差部でのエツチング速度が大きい第
１の絶縁膜を表面に形成する工程と、ゲート電極による
段差部の第１の絶縁膜を選択的に除去する工程と、スペ
ーサとともにゲート電極上の第１の絶縁膜を除去する工
程と、残留した第１の絶縁膜とゲート電極の間の半導体
基板部に第１導電型の不純物をその濃度分布の最高濃度
部が前記第２導電型の不純物をイオン注入した位置より
も深くなるようイオン注入する工程と、前記残留した第
１の絶縁膜を除去する工程と、ゲート電極の側部に第２
の絶縁膜を選択的に設ける工程と、ソース、ドレイン領
域に高濃度の第２導電型の不純物をイオン注入する工程
とを少なくとも含むことを特徴とするＭＩＳ型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22916583A JPS60121765A (ja) | 1983-12-06 | 1983-12-06 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22916583A JPS60121765A (ja) | 1983-12-06 | 1983-12-06 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121765A true JPS60121765A (ja) | 1985-06-29 |
Family
ID=16887802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22916583A Pending JPS60121765A (ja) | 1983-12-06 | 1983-12-06 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121765A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535917A2 (en) * | 1991-09-30 | 1993-04-07 | STMicroelectronics, Inc. | Method for fabricating integrated circuit transistors |
| JPH06209105A (ja) * | 1992-11-13 | 1994-07-26 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| US5532191A (en) * | 1993-03-26 | 1996-07-02 | Kawasaki Steel Corporation | Method of chemical mechanical polishing planarization of an insulating film using an etching stop |
| WO1998040909A3 (en) * | 1997-03-14 | 1999-06-17 | Micron Technology Inc | Method of forming etched structures comprising implantation steps |
-
1983
- 1983-12-06 JP JP22916583A patent/JPS60121765A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6596642B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6596648B2 (en) | 1997-03-14 | 2003-07-22 | Micron Technology, Inc. | Material removal method for forming a structure |
| US6599840B2 (en) | 1997-03-14 | 2003-07-29 | Micron Technology, Inc. | Material removal method for forming a structure |
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