JPH06244196A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH06244196A
JPH06244196A JP5029509A JP2950993A JPH06244196A JP H06244196 A JPH06244196 A JP H06244196A JP 5029509 A JP5029509 A JP 5029509A JP 2950993 A JP2950993 A JP 2950993A JP H06244196 A JPH06244196 A JP H06244196A
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channel
semiconductor
misfet
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JP5029509A
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English (en)
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Katsuhiko Ichinose
勝彦 一瀬
Shinichiro Mitani
真一郎 三谷
Fumio Otsuka
文雄 大塚
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 電流駆動能力の向上した短チャネルＭＩＳＦ
ＥＴを提供する。 【構成】 ｎチャネル型ＭＩＳＦＥＴＱｎのポケット領
域８Ａをｎ+ 型半導体領域７よりも浅く形成し、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのポケット領域８Ｂをｐ+ 型半
導体領域１５よりも浅く形成することにより、ポケット
領域の不純物がゲート電極の下部に拡散するのを抑制す
ると共に、ポケット領域８Ａ、８Ｂを設けたことによる
接合容量の増加を防止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＬＤＤ(Lightly Doped
Drain) 構造を有するＭＩＳＦＥＴ(Metal Insulator S
emiconductorField Effect Transistor) の高集積化、
高速化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴは、そのゲート長（Ｌｇ）
が短くなるにつれて、しきい値電圧（Ｖth）が低下し、
ついにはパンチスルーに到る短チャネル効果が知られて
おり、これを有効に抑制することがＭＩＳＦＥＴを微細
化する上で重要な課題となっている。
【０００３】従来、ＬＤＤ構造を有するＭＩＳＦＥＴに
おいて、上記短チャネル効果を抑制するには、半導体基
板の不純物濃度を上げることが有効な手段であった。し
かしながら、この方法ではしきい値電圧（Ｖth）が高く
なり、ＭＩＳＦＥＴの電流駆動能力が低下してしまう。
また、不純物濃度を上げた上記半導体基板の表面に、し
きい値電圧（Ｖth）を下げる目的で半導体基板と異なる
導電型の不純物を導入した場合においても、この不純物
濃度が１×１０18/cm3以上になると、不純物によるキャ
リヤの散乱によってＭＩＳＦＥＴの電流駆動能力が低下
してしまう。
【０００４】このように、ＭＩＳＦＥＴのゲート長（Ｌ
ｇ）を0.４〜0.３μｍ以下に微細化しようとすると、Ｍ
ＩＳＦＥＴの電流駆動能力を低下させずに短チャネル効
果を有効に抑制することが困難となる。
【０００５】その対策として、ＭＩＳＦＥＴのソース領
域およびドレイン領域の下部にこれらと異なる導電型の
半導体領域（以下、ポケット領域ともいう）を形成し、
ドレイン領域から延びる空乏層の広がりをこのポケット
領域によって抑制しようという技術が提案されている。
【０００６】なお、上記ポケット領域を設けたＭＩＳＦ
ＥＴについては、例えば「インターナショナル・コンフ
ァレンス・オン・ソリッドステイトデバイセズ・アンド
・マテリアルズ（International Conference on Solid
State Devices and Materials, Tsukuba, (1992) pp487
〜489)」、「アイ・イー・ディー・エム（IEDM 85, pp2
30〜233)」、特開平４−５８５６２号公報などに記載が
ある。
【０００７】
【発明が解決しようとする課題】ところが、ＭＩＳＦＥ
Ｔのソース領域およびドレイン領域の下部にポケット領
域を設ける前記の従来技術においては、ポケット領域の
不純物がゲート電極下部の基板表面にまで拡散すること
によって、しきい値電圧（Ｖth）が上昇し、ＭＩＳＦＥ
Ｔの電流駆動能力が低下してしまうという問題がある。
【０００８】また、ソース領域およびドレイン領域の下
部にポケット領域を設けると、その分、基板と半導体領
域との接合容量が増加するため、ＭＩＳＦＥＴの高速化
が妨げられるという問題がある。
【０００９】本発明の目的は、ＭＩＳＦＥＴを有する半
導体集積回路装置の高集積化を実現する技術を提供する
ことにある。
【００１０】本発明の他の目的は、ＭＩＳＦＥＴを有す
る半導体集積回路装置の高速化を実現する技術を提供す
ることにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【００１３】(1).請求項１記載の発明は、ソース領域お
よびドレイン領域を低不純物濃度の第１導電型半導体領
域と高不純物濃度の第１導電型半導体領域とで構成した
ＬＤＤ構造のＭＩＳＦＥＴにおいて、前記高不純物濃度
の第１導電型半導体領域よりも浅い位置にポケット領域
を設ける。
【００１４】(2).請求項３記載の発明は、請求項１記載
のＭＩＳＦＥＴにおいて、ゲート電極下の半導体基板表
面に、ポケット領域よりも浅い位置に不純物のピーク濃
度を有するチャネル不純物領域を設け、かつこのチャネ
ル不純物領域を半導体基板と同じ導電型の半導体領域で
構成する。
【００１５】(3).請求項４記載の発明は、請求項１記載
のＭＩＳＦＥＴにおいて、ゲート電極下の半導体基板表
面に、ポケット領域よりも浅い位置に不純物のピーク濃
度を有するチャネル不純物領域を設け、かつこのチャネ
ル不純物領域を半導体基板と異なる導電型の半導体領域
で構成する。
【００１６】(4).請求項６記載の発明は、請求項１記載
のＭＩＳＦＥＴにおいて、ポケット領域を形成するため
のイオン注入を半導体基板の主面に対して垂直に行う。
【００１７】
【作用】上記した手段(1) によれば、ポケット領域をソ
ース領域およびドレイン領域よりも浅く形成することに
より、ポケット領域をソース領域およびドレイン領域よ
りも深く形成する場合に比べて、ポケット領域を構成す
る不純物の横方向（ゲート電極下部）への拡散を抑制す
ることができるため、しきい値電圧（Ｖth）の過度の上
昇を防止することができる。
【００１８】上記した手段(1) によれば、ポケット領域
をソース領域およびドレイン領域よりも浅く形成するこ
とにより、ポケット領域を設けたことによる接合容量の
増加を防止することができる。
【００１９】上記した手段(2) によれば、ポケット領域
を有するＭＩＳＦＥＴのチャネルを半導体基板表面に形
成する表面チャネル型構造において、しきい値電圧（Ｖ
th）の調整を目的とした不純物（チャネル不純物）の濃
度を最小限にすることにより、ゲート電極下に生ずる空
乏層内の空間電荷量を低減し、ゲート電極下に集められ
るキャリヤの密度を向上させることができる。
【００２０】上記した手段(3) によれば、ポケット領域
を有するＭＩＳＦＥＴのチャネルを半導体基板表面より
も深い位置に形成した埋込みチャネル型構造とすること
により、半導体基板とゲート絶縁膜との界面での表面散
乱によるキャリヤの移動度の低下を防止することができ
る。
【００２１】上記した手段(4) によれば、ポケット領域
を形成するためのイオン注入を半導体基板の主面に対し
て垂直に行うことにより、ポケット領域を構成する不純
物の横方向（ゲート電極下部）への拡散を抑制すること
ができるため、しきい値電圧（Ｖth）の過度の上昇を防
止することができる。
【００２２】
【実施例１】以下、実施例を用いて本発明を詳述する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【００２３】本発明の一実施例である相補型ＭＩＳＦＥ
Ｔ（ＣＭＯＳＦＥＴ）は、図１に示すような構造を有し
ている。
【００２４】例えばｎ- シリコン単結晶からなる半導体
基板１には、ｎ型ウエル２およびｐ型ウエル３が形成さ
れている。素子分離用のフィールド絶縁膜４によって囲
まれたｎ型ウエル２の活性領域には、ｐチャネル型ＭＩ
ＳＦＥＴＱｐが形成されており、ｐ型ウエル３の活性領
域には、ｎチャネル型ＭＩＳＦＥＴＱｎが形成されてい
る。また、ｐ型ウエル３のフィールド絶縁膜４の下部に
は、ｐ- 形のチャネルストッパ領域５が形成されてい
る。
【００２５】上記ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス領域およびドレイン領域のそれぞれは、ｐ型ウエル３
の表面に形成された低不純物濃度のｎ- 半導体領域６
と、このｎ- 半導体領域６の下部に形成された高不純物
濃度のｎ+ 半導体領域７とで構成されている。すなわ
ち、ｎチャネル型ＭＩＳＦＥＴＱｎは、ＬＤＤ構造で構
成されている。
【００２６】上記ｐ型ウエル３の表面に形成された低不
純物濃度のｎ- 半導体領域６の下部には、このｎ- 半導
体領域６とは異なる導電型で、かつｐ型ウエル３よりも
高不純物濃度のｐ型半導体領域からなるポケット領域８
Ａが設けられている。このポケット領域８Ａは、前記高
不純物濃度のｎ+ 半導体領域７よりも浅い位置に設けら
れている。
【００２７】上記ｐ型ウエル３の表面に形成されたゲー
ト絶縁膜９上には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極１０Ａが形成されている。このゲート電極１０
Ａは、ｎ型の不純物（例えばＰ）をドープしたｎ型多結
晶シリコン膜で構成されている。ゲート電極１０Ａの上
には絶縁膜１１が形成され、側壁にはサイドウォールス
ペーサ１２が形成されている。ゲート絶縁膜９、絶縁膜
１１およびサイドウォールスペーサ１２は、例えば酸化
シリコン膜からなる。
【００２８】上記ゲート電極１０Ａ下のｐ型ウエル３の
表面には、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電
圧（Ｖth）を調整するためのチャネル不純物領域１３Ａ
が設けられている。このチャネル不純物領域１３Ａは、
その不純物のピーク濃度が前記ポケット領域８Ａのそれ
よりも浅い位置に形成されている。
【００２９】上記チャネル不純物領域１３Ａは、ｐ型の
不純物（例えばＢ）をドープしたｐ型半導体領域で構成
されている。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎ
は、ゲート電極１０Ａをｎ型多結晶シリコン膜で構成
し、チャネル不純物領域１３Ａをｐ型ウエル３と同じ導
電型の半導体領域（ｐ型半導体領域）で構成した表面チ
ャネル型構造で構成されている。
【００３０】前記ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス領域およびドレイン領域のそれぞれは、ｎ型ウエル２
の表面に形成された低不純物濃度のｐ- 半導体領域１４
と、このｐ- 半導体領域１４の下部に形成された高不純
物濃度のｐ+ 半導体領域１５とで構成されている。すな
わち、ｐチャネル型ＭＩＳＦＥＴＱｐは、ＬＤＤ構造で
構成されている。
【００３１】上記ｎ型ウエル２の表面に形成された低不
純物濃度のｐ- 半導体領域１４の下部には、このｐ- 半
導体領域１４とは異なる導電型で、かつｎ型ウエル２よ
りも高不純物濃度のｎ型半導体領域からなるポケット領
域８Ｂが設けられている。このポケット領域８Ｂは、前
記高不純物濃度のｐ+ 半導体領域１５よりも浅い位置に
設けられている。
【００３２】上記ｎ型ウエル２の表面に形成されたゲー
ト絶縁膜９上には、ｐチャネル型ＭＩＳＦＥＴＱｐのゲ
ート電極１０Ｂが形成されている。このゲート電極１０
Ｂは、ｎ型の不純物（例えばＰ）をドープしたｎ型多結
晶シリコン膜で構成されている。ゲート電極１０Ｂの上
には絶縁膜１１が形成され、側壁にはサイドウォールス
ペーサ１２が形成されている。
【００３３】上記ゲート電極１０Ｂ下のｎ型ウエル２の
表面には、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電
圧（Ｖth）を調整するためのチャネル不純物領域１３Ｂ
が設けられている。このチャネル不純物領域１３Ｂは、
その不純物のピーク濃度が前記ポケット領域８Ｂのそれ
よりも浅い位置に形成されている。
【００３４】上記チャネル不純物領域１３Ｂは、ｐ型の
不純物（例えばＢＦ2)をドープしたｐ型半導体領域で構
成されている。すなわち、ｐチャネル型ＭＩＳＦＥＴＱ
ｐは、ゲート電極１０Ｂをｎ型多結晶シリコン膜で構成
し、チャネル不純物領域１３Ｂをｎ型ウエル２と異なる
導電型の半導体領域（ｐ型半導体領域）で構成した埋込
みチャネル型構造で構成されている。
【００３５】上記ｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれの上部には、
例えばＢＰＳＧ(Boro Phospho Silicate Glass) 膜から
なる絶縁膜１６が形成されており、この絶縁膜１６に開
孔したコンタクトホール１７を通じてｎチャネル型ＭＩ
ＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそれぞ
れのソース領域、ドレイン領域にメタル配線１８が接続
されている。
【００３６】次に、図２〜図１３を用いて上記の構造を
有する相補型ＭＩＳＦＥＴの製造方法の一例を説明す
る。
【００３７】まず、１０〔Ω／cm〕程度の抵抗値を有す
るｎ- 形シリコン単結晶からなる半導体基板１を熱酸化
してその表面に酸化シリコン膜１９を形成した後、ＣＶ
Ｄ法を用いてこの酸化シリコン膜１９の上部に窒化シリ
コン膜２０を堆積する。続いて、半導体基板１上にフォ
トレジスト膜２１を形成し、これをマスクにしたエッチ
ングでｐチャネル型ＭＩＳＦＥＴ形成領域の窒化シリコ
ン膜２０を除去した後、ｐチャネル型ＭＩＳＦＥＴ形成
領域の半導体基板１の表面にｎ型不純物（例えばＰ）を
イオン注入する。このｎ型不純物の濃度は、素子分離お
よびソフトエラー対策に必要な最小限度の濃度に抑える
ものとし、例えば１×１０15/cm2程度のドーズ量とする
（図２）。
【００３８】次に、前記フォトレジスト膜２１をアッシ
ングで除去した後、半導体基板１を熱酸化してその表面
に酸化シリコン膜２２を形成する。前記窒化シリコン膜
２０が酸化のマスクとなるので、この酸化シリコン膜２
２は、前記Ｐをイオン注入した領域（ｐチャネル型ＭＩ
ＳＦＥＴ形成領域）の半導体基板１の表面にのみ形成さ
れる。
【００３９】次に、前記窒化シリコン膜２０を熱リン酸
によるエッチングで除去した後、ｐ型不純物（例えばＢ
Ｆ2)をイオン注入する。このｐ型不純物の濃度は、素子
分離およびソフトエラー対策に必要な最小限の濃度に抑
えるものとし、例えば１×１０13/cm2程度のドーズ量と
する。前記酸化シリコン膜２２がイオン注入のマスクと
なるので、このｐ型不純物は、ｎチャネル型ＭＩＳＦＥ
Ｔ形成領域の半導体基板１の表面にのみ注入される（図
３）。
【００４０】次に、半導体基板１にイオン注入した前記
ｎ型不純物およびｐ型不純物を引き伸ばし拡散すること
により、半導体基板１の主面にｎ型ウエル２およびｐ型
ウエル３を形成する（図４）。
【００４１】次に、前記酸化シリコン膜１９、２２を希
フッ酸水溶液によるエッチングで除去した後、半導体基
板１を熱酸化してその表面に酸化シリコン膜２３を形成
し、続いて、ＣＶＤ法を用いてこの酸化シリコン膜２３
の上部に窒化シリコン膜２４を堆積する。次に、半導体
基板１上にフォトレジスト膜２５を形成し、これをマス
クにしたエッチングで素子分離領域上の窒化シリコン膜
２４を除去する（図５）。
【００４２】次に、前記フォトレジスト膜２５をアッシ
ングで除去した後、ｎ型ウエル２上にフォトレジスト膜
２６を形成し、チャネルストッパ領域を形成するための
ｐ型不純物（例えばＢＦ2)を７×１０13/cm2程度のドー
ズ量でイオン注入する。このとき、フォトレジスト膜２
６および前記窒化シリコン膜２４がイオン注入のマスク
となるので、ｐ型不純物は、ｐ型ウエル３の素子分離領
域にのみ注入される（図６）。
【００４３】次に、前記フォトレジスト膜２６をアッシ
ングで除去した後、半導体基板１を熱酸化してその表面
に膜厚３００nm程度の酸化シリコン膜からなるフィール
ド絶縁膜４を形成する。このとき、同時にｐ型ウエル３
のフィールド絶縁膜４の下部にｐ- 型のチャネルストッ
パ領域５が形成される。続いて、前記窒化シリコン膜２
４を熱リン酸によるエッチングで除去した後、半導体基
板１を熱酸化してｎ型ウエル２、ｐ型ウエル３のそれぞ
れの活性領域の表面に酸化シリコン膜２７を形成する
（図７）。
【００４４】次に、ｎ型ウエル２上にフォトレジスト膜
２８を形成した後、ｎチャネル型ＭＩＳＦＥＴのしきい
値電圧（Ｖth）を調整するために、ｐ型不純物（例えば
Ｂ）をイオン注入し、ｐ型ウエル３の活性領域の表面に
ｐ型のチャネル不純物領域１３Ａを形成する。このｐ型
不純物は、そのピーク濃度が後の工程で形成するポケッ
ト領域８Ａよりも浅くなるよう、例えば１０ｋeV程度の
エネルギー、１×１０12/cm2程度のドーズ量でイオン注
入する（図８）。
【００４５】次に、前記フォトレジスト膜２８をアッシ
ングで除去した後、ｐ型ウエル３上にフォトレジスト膜
２９を形成する。続いて、ｐチャネル型ＭＩＳＦＥＴの
しきい値電圧（Ｖth）を調整するために、ｐ型不純物
（例えばＢＦ2)をイオン注入し、ｎ型ウエル２の活性領
域の表面にｐ型のチャネル不純物領域１３Ｂを形成す
る。このｐ型不純物は、そのピーク濃度が後の工程で形
成するポケット領域８Ｂよりも浅くなるよう、例えば２
５ｋeV程度のエネルギー、１×１０12/cm2程度のドーズ
量でイオン注入する（図９）。
【００４６】次に、前記フォトレジスト膜２９をアッシ
ングで除去した後、前記酸化シリコン膜２７を希フッ酸
水溶液によるエッチングで除去する。続いて、半導体基
板１を熱酸化してｎ型ウエル２、ｐ型ウエル３のそれぞ
れの活性領域の表面に膜厚５nm程度の酸化シリコン膜を
形成する。この酸化シリコン膜は、ｎチャネル型ＭＩＳ
ＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート
絶縁膜９として使用される。
【００４７】次に、ＣＶＤ法を用いて半導体基板１の全
面に多結晶シリコン膜１０を堆積した後、半導体基板１
を熱酸化してこの多結晶シリコン膜１０の表面に酸化シ
リコン膜１１を形成する。多結晶シリコン膜１０には、
その抵抗値を低減するために、堆積時にｎ型の不純物
（例えばＰ）を導入する（図１０）。
【００４８】次に、前記多結晶シリコン膜１０上にフォ
トレジスト膜３０を形成し、これをマスクにして前記酸
化シリコン膜１１および多結晶シリコン膜１０をエッチ
ングすることにより、ｎ型ウエル２、ｐ型ウエル３のそ
れぞれの活性領域上にゲート電極１０Ａ、１０Ｂを形成
する（図１１）。
【００４９】次に、前記フォトレジスト膜３０をアッシ
ングで除去した後、ｎ型ウエル２上にフォトレジスト膜
（図示せず）を形成する。続いて、このフォトレジスト
膜およびｐ型ウエル３上のゲート電極１０Ａをマスクと
して、ｐ型ウエル３の活性領域の表面にｎ型不純物（例
えばＰ）を３０ｋeV程度のエネルギー、４×１０13/cm2
程度のドーズ量でイオン注入する。
【００５０】次に、前記フォトレジスト膜およびｐ型ウ
エル３上のゲート電極１０Ａをマスクとしてｐ型ウエル
３の活性領域の表面にｐ型不純物（例えばＢ）をイオン
注入する。このｐ型不純物は、ポケット領域８Ａがｎ-
半導体領域６よりも深い位置に形成され、かつｎ+ 半導
体領域７よりも浅い位置に形成されるよう、例えば２０
ｋeV程度のエネルギー、２×１０13/cm2程度のドーズ量
でイオン注入する。また、このイオン注入は、ｐ型不純
物がゲート電極１０Ａ下に拡散するのを抑制するため、
半導体基板１に対して垂直方向から行う。
【００５１】次に、前記フォトレジスト膜をアッシング
で除去した後、ｐ型ウエル３上にフォトレジスト膜（図
示せず）を形成する。続いて、このフォトレジスト膜お
よびｎ型ウエル２上のゲート電極１０Ｂをマスクとし
て、ｎ型ウエル３の活性領域の表面にｐ型不純物（例え
ばＢＦ2)を２０ｋeV程度のエネルギー、４×１０13/cm2
程度のドーズ量でイオン注入する。
【００５２】次に、前記フォトレジスト膜およびｎ型ウ
エル２上のゲート電極１０Ｂをマスクとして、ｎ型ウエ
ル２の活性領域の表面にｎ型不純物（例えばＰ）をイオ
ン注入する。このｎ型不純物は、ポケット領域８Ｂがｐ
- 半導体領域１４よりも深い位置に形成され、かつｐ+
半導体領域１５よりも浅い位置に形成されるよう、例え
ば７０ｋeV程度のエネルギー、４×１０13/cm2程度のド
ーズ量でイオン注入する。また、このイオン注入は、ｎ
型不純物がゲート電極１０Ｂ下に拡散するのを抑制する
ため、半導体基板１に対して垂直方向から行う。
【００５３】次に、前記フォトレジスト膜をアッシング
で除去した後、ｎ型ウエル２およびｐ型ウエル３の表面
にイオン注入した前記ｎ型不純物およびｐ型不純物を引
き伸ばし拡散することにより、ｐ型ウエル３の活性領域
の表面にｎ- 型半導体領域６を形成し、このｎ- 型半導
体領域６の下部にｐ型半導体領域からなるポケット領域
８Ａを形成する。同時に、ｎ型ウエル２の活性領域の表
面にｐ- 型半導体領域１４を形成し、このｐ- 型半導体
領域１４の下部にｎ型半導体領域からなるポケット領域
８Ｂを形成する（図１２）。
【００５４】次に、半導体基板１の全面にＣＶＤ法を用
いて酸化シリコン膜（図示せず）を堆積した後、異方性
エッチングでこの酸化シリコン膜をパターニングし、ゲ
ート電極１０Ａ、１０Ｂの側壁にサイドウォールスペー
サ１２を形成する。
【００５５】次に、ｎ型ウエル２上にフォトレジスト膜
（図示せず）を形成した後、このフォトレジスト膜、ｐ
型ウエル３上のゲート電極１０Ａおよびサイドウォール
スペーサ１２をマスクとして、ｐ型ウエル３の活性領域
の表面にｎ型不純物（例えばＡｓ）を４０ｋeV程度のエ
ネルギー、５×１０15/cm2程度のドーズ量でイオン注入
する。
【００５６】次に、前記フォトレジスト膜をアッシング
で除去した後、ｐ型ウエル３上にフォトレジスト膜（図
示せず）を形成する。続いて、このフォトレジスト膜、
ｎ型ウエル２上のゲート電極１０Ｂおよびサイドウォー
ルスペーサ１２をマスクとして、ｐ型ウエル２の活性領
域の表面にｐ型不純物（例えばＢＦ2)を１５ｋeV程度の
エネルギー、５×１０15/cm2程度のドーズ量でイオン注
入する。
【００５７】次に、前記フォトレジスト膜をアッシング
で除去した後、ｎ型ウエル２およびｐ型ウエルの表面に
イオン注入した前記ｐ型不純物およびｎ型不純物を引き
伸ばし拡散することにより、ｐ型ウエル３のｎ- 半導体
領域６の下部にｎ+ 型半導体領域７を形成し、ｎ型ウエ
ル２のｐ- 型半導体領域１４の下部にｐ+ 型半導体領域
１５を形成する。これにより、ポケット領域８Ａを有す
るＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴＱｎおよびポ
ケット領域８Ｂを有するＬＤＤ構造のｐチャネル型ＭＩ
ＳＦＥＴＱｐが略完成する（図１３）。
【００５８】その後、ＣＶＤ法を用いて上記ｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのそれぞれの上部にＢＰＳＧ膜からなる絶縁膜１６を
堆積した後、この絶縁膜１６にコンタクトホール１７を
開孔する。続いて、スパッタ法を用いてこの絶縁膜１６
の上部にアルミニウム合金膜を堆積し、これをエッチン
グしてメタル配線１８を形成することにより、前記図１
に示す相補型ＭＩＳＦＥＴが完成する。
【００５９】以上の構成からなる本実施例によれば、下
記の効果を得ることができる。
【００６０】(1).ｎチャネル型ＭＩＳＦＥＴＱｎのポケ
ット領域８Ａをｎ+ 型半導体領域７よりも浅く形成する
ことにより、ポケット領域８Ａのｐ型不純物がゲート電
極１０Ａの下部に拡散するのを抑制することができるた
め、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧（Ｖ
th）の過度の上昇を防止することができる。
【００６１】これにより、ｎチャネル型ＭＩＳＦＥＴＱ
ｎの短チャネル効果を抑制すると共に、電流駆動能力を
向上させることができる。
【００６２】(2).ｐチャネル型ＭＩＳＦＥＴＱｐのポケ
ット領域８Ｂをｐ+ 型半導体領域１５よりも浅く形成す
ることにより、ポケット領域８Ｂのｎ型不純物がゲート
電極１０Ｂの下部に拡散するのを抑制することができる
ため、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧
（Ｖth）の過度の上昇を防止することができる。
【００６３】これにより、ｐチャネル型ＭＩＳＦＥＴＱ
ｐの短チャネル効果を抑制すると共に、電流駆動能力を
向上させることができる。
【００６４】(3).ｎチャネル型ＭＩＳＦＥＴＱｎのポケ
ット領域８Ａをｎ+ 型半導体領域７よりも浅く形成する
ことにより、このポケット領域８Ａを設けたことによる
接合容量の増加を防止することができるので、ｎチャネ
ル型ＭＩＳＦＥＴＱｎを高速化することができる。
【００６５】(4).ｐチャネル型ＭＩＳＦＥＴＱｐのポケ
ット領域８Ｂをｐ+ 型半導体領域１５よりも浅く形成す
ることにより、このポケット領域８Ｂを設けたことによ
る接合容量の増加を防止することができるので、ｐチャ
ネル型ＭＩＳＦＥＴＱｐを高速化することができる。
【００６６】(5).ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極１０Ａをｎ型多結晶シリコン膜で構成し、チャネ
ル不純物領域１３Ａをｐ型ウエル３と同じ導電型の半導
体領域（ｐ型半導体領域）で構成した表面チャネル型構
造で構成すると共に、ｐ型ウエル３の不純物濃度を低減
したことにより、ゲート電極１０Ａ下に生ずる空乏層内
の空間電荷量を低減し、ゲート電極１０Ａ下に集められ
るキャリヤの密度を向上させることができるので、ｎチ
ャネル型ＭＩＳＦＥＴＱｎの電流駆動能力を向上させる
ことができる。
【００６７】(6).ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極１０Ｂをｎ型多結晶シリコン膜で構成し、チャネ
ル不純物領域１３Ｂをｎ型ウエル２と異なる導電型の半
導体領域（ｐ型半導体領域）で構成した埋込みチャネル
型構造で構成することにより、半導体基板１とゲート絶
縁膜９との界面での表面散乱によるキャリヤの移動度の
低下を防止することができるので、ｐチャネル型ＭＩＳ
ＦＥＴＱｐの電流駆動能力を向上させることができる。
【００６８】
【実施例２】本発明の他の実施例である相補型ＭＩＳＦ
ＥＴ（ＣＭＯＳＦＥＴ）の構造を図１４に示す。
【００６９】本実施例の相補型ＭＩＳＦＥＴは、ｎチャ
ネル型ＭＩＳＦＥＴＱｎを埋込みチャネル型構造で構成
し、ｐチャネル型ＭＩＳＦＥＴＱｐを表面チャネル型構
造で構成している他は、前記実施例１と同じ構成であ
る。
【００７０】すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極１０Ａは、ｐ型多結晶シリコン膜で構成さ
れ、チャネル不純物領域１３Ａは、ｐ型ウエル３と異な
る導電型の半導体領域（ｎ型半導体領域）で構成されて
いる。このチャネル不純物領域１３Ａは、不純物のピー
ク濃度がポケット領域８Ａよりも浅くなるよう、例えば
Ａｓを２５ｋeV程度のエネルギー、３×１０12/cm2程度
のドーズ量でイオン注入して形成する。また、ｐ型ウエ
ル３の不純物濃度は、素子分離およびソフトエラー対策
に必要な最小限の濃度に抑えるものとし、例えばＢを１
×１０13/cm2程度のドーズ量でイオン注入して形成す
る。
【００７１】ｐチャネル型ＭＩＳＦＥＴＱｎのゲート電
極１０Ｂは、ｐ型多結晶シリコン膜で構成され、チャネ
ル領域１３Ｂは、ｎ型ウエル２と同じ導電型の半導体領
域（ｎ型半導体領域）で構成されている。このチャネル
領域１３Ｂは、不純物のピーク濃度がポケット領域８Ｂ
よりも浅くなるよう、例えばＰを４０ｋeV程度のエネル
ギー、３×１０12/cm2程度のドーズ量でイオン注入して
形成する。また、ｎ型ウエル２の不純物濃度は、素子分
離およびソフトエラー対策に必要な最小限の濃度に抑え
るものとし、例えばＰを１×１０13/cm2程度のドーズ量
でイオン注入する。
【００７２】本実施例によれば、ｎチャネル型ＭＩＳＦ
ＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞ
れの電流駆動能力を向上させることができるので、高速
で動作する相補型ＭＩＳＦＥＴを実現することができ
る。
【００７３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００７４】前記実施例では、ｎチャネル型ＭＩＳＦＥ
Ｔ、ｐチャネル型ＭＩＳＦＥＴのいずれか一方を埋込み
チャネル型構造で構成し、他方を表面チャネル型構造で
構成したが、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型
ＭＩＳＦＥＴの両方を埋込みチャネル型構造で構成して
もよく、また両方を表面チャネル型構造で構成してもよ
い。
【００７５】前記実施例では、ｎチャネル型ＭＩＳＦＥ
Ｔ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極
を多結晶シリコン膜で構成したが、この多結晶シリコン
膜の上にタングステンシリサイドなどの高融点金属シリ
サイド膜を積層したポリサイド構造で構成してもよい。
【００７６】前記実施例では、半導体基板にｐ型ウエル
およびｎ型ウエルを形成し、ｐ型ウエルの主面にｎチャ
ネル型ＭＩＳＦＥＴを、ｎ型ウエルの主面にｐチャネル
型ＭＩＳＦＥＴをそれぞれ形成したが、例えば図１５に
示すように、ｎ型ウエル２内にｎ型半導体領域３２を、
ｐ型ウエル３内にｐ型半導体領域３３をそれぞれ形成
し、ｎ型半導体領域３２で囲まれた低不純物濃度のｎ-
半導体領域３４の主面にｐチャネル型ＭＩＳＦＥＴＱｐ
を形成し、ｐ型半導体領域３３で囲まれた低不純物濃度
のｐ- 半導体領域３５の主面にｎチャネル型ＭＩＳＦＥ
ＴＱｎを形成してもよい。
【００７７】上記ｎ型半導体領域３２、ｎ- 半導体領域
３４は、半導体基板１の主面にフィールド絶縁膜４を形
成した後、ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型不
純物（例えばＰ）を３００ｋeV程度のエネルギー、１×
１０13/cm2程度のドーズ量でイオン注入して形成する。
また、上記ｐ型半導体領域３３、ｐ- 半導体領域３５
は、半導体基板１の主面にフィールド絶縁膜４を形成し
た後、ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型不純物
（例えばＢ）を２００ｋeV程度のエネルギー、１×１０
13/cm2程度のドーズ量でイオン注入して形成する。
【００７８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７９】(1).ソース領域およびドレイン領域を低不
純物濃度の第１導電型半導体領域と高不純物濃度の第１
導電型半導体領域とで構成したＬＤＤ構造のＭＩＳＦＥ
Ｔにおいて、前記高不純物濃度の第１導電型半導体領域
よりも浅い位置に第２導電型のポケット領域を設けたこ
とにより、ポケット領域の第２導電型不純物がゲート電
極の下部に拡散するのを抑制することができるため、Ｍ
ＩＳＦＥＴの短チャネル効果を抑制すると共に、電流駆
動能力を向上させることができる。
【００８０】(2).ソース領域およびドレイン領域を低不
純物濃度の第１導電型半導体領域と高不純物濃度の第１
導電型半導体領域とで構成したＬＤＤ構造のＭＩＳＦＥ
Ｔにおいて、前記高不純物濃度の第１導電型半導体領域
よりも浅い位置に第２導電型のポケット領域を設けたこ
とにより、このポケット領域を設けたことによる接合容
量の増加を防止することができるので、ＭＩＳＦＥＴの
高速化を実現することができる。
【００８１】(3).上記ポケット領域を設けたＭＩＳＦＥ
Ｔを表面チャネル型構造で構成し、チャネル不純物領域
をポケット領域よりも浅く形成すると共に、半導体基板
の不純物濃度を低減することにより、ＭＩＳＦＥＴの電
流駆動能力を向上させることができる。
【００８２】(4).上記ポケット領域を設けたＭＩＳＦＥ
Ｔを埋込みチャネル型構造で構成し、チャネル不純物領
域をポケット領域よりも浅く形成することにより、ＭＩ
ＳＦＥＴの電流駆動能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である相補型ＭＩＳＦＥＴを
示す半導体基板の要部断面図である。
【図２】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例である相補型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例である相補型ＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である相補型ＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である相補型ＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である相補型ＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施例である相補型ＭＩＳＦＥ
Ｔを示す半導体基板の要部断面図である。
【図１５】本発明の他の実施例である相補型ＭＩＳＦＥ
Ｔを示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ ｎ型ウエル ３ ｐ型ウエル ４ フィールド絶縁膜 ５ チャネルストッパ領域 ６ ｎ- 半導体領域 ７ ｎ+ 半導体領域 ８Ａ ポケット領域 ８Ｂ ポケット領域 ９ ゲート絶縁膜 １０ 多結晶シリコン膜 １０Ａ ゲート電極 １０Ｂ ゲート電極 １１ 絶縁膜 １２ サイドウォールスペーサ １３Ａ チャネル不純物領域 １３Ｂ チャネル不純物領域 １４ ｐ- 半導体領域 １５ ｐ+ 半導体領域 １６ 絶縁膜 １７ コンタクトホール １８ メタル配線 １９ 酸化シリコン膜 ２０ 窒化シリコン膜 ２１ フォトレジスト膜 ２２ 酸化シリコン膜 ２３ 酸化シリコン膜 ２４ 窒化シリコン膜 ２５ フォトレジスト膜 ２６ フォトレジスト膜 ２７ 酸化シリコン膜 ２８ フォトレジスト膜 ２９ フォトレジスト膜 ３０ フォトレジスト膜 ３２ ｎ型半導体領域 ３３ ｐ型半導体領域 ３４ ｎ- 半導体領域 ３５ ｐ- 半導体領域 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ソース領域およびドレイン領域を低不純
    物濃度の第１導電型半導体領域と高不純物濃度の第１導
    電型半導体領域とで構成したＬＤＤ構造のＭＩＳＦＥＴ
    を有する半導体集積回路装置であって、前記高不純物濃
    度の第１導電型半導体領域よりも浅い位置に、第２導電
    型の半導体基板よりも高不純物濃度の第２導電型半導体
    領域を設けたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記ＭＩＳＦＥＴのゲート電極下の半導
    体基板表面には、前記第２導電型半導体領域よりも浅い
    位置に不純物のピーク濃度を有するチャネル不純物領域
    が設けられていることを特徴とする請求項１記載の半導
    体集積回路装置。
  3. 【請求項３】 前記チャネル不純物領域は、半導体基板
    と同じ導電型の半導体領域で構成されていることを特徴
    とする請求項２記載の半導体集積回路装置。
  4. 【請求項４】 前記チャネル領域は、半導体基板と異な
    る導電型の半導体領域で構成されていることを特徴とす
    る請求項２記載の半導体集積回路装置。
  5. 【請求項５】 ｎチャネル型ＭＩＳＦＥＴとｐチャネル
    型ＭＩＳＦＥＴとを同一半導体基板上に形成した相補型
    ＭＩＳＦＥＴを有することを特徴とする請求項１、２、
    ３または４記載の半導体集積回路装置。
  6. 【請求項６】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記第２導電型半導体基板の主面上に
    形成したゲート電極をマスクにして前記半導体基板の主
    面に第１導電型不純物と第２導電型不純物とをイオン注
    入する工程と、前記ゲート電極の側壁にサイドウォール
    スペーサを形成する工程と、前記ゲート電極およびサイ
    ドウォールスペーサをマスクにして前記半導体基板の主
    面に第１導電型不純物をイオン注入する工程とを備え、
    前記第２導電型不純物のイオン注入を前記半導体基板の
    主面に対して垂直に行うことを特徴とする半導体集積回
    路装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
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US6380014B1 (en) 1996-09-06 2002-04-30 Fujitsu Limited Manufacture method of semiconductor device with suppressed impurity diffusion from gate electrode
US6426535B1 (en) 1998-10-02 2002-07-30 Nec Corporation Semiconductor device having improved short channel resistance

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