JPH0695563B2 - 半導体装置 - Google Patents

半導体装置

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JPH0695563B2
JPH0695563B2 JP60016508A JP1650885A JPH0695563B2 JP H0695563 B2 JPH0695563 B2 JP H0695563B2 JP 60016508 A JP60016508 A JP 60016508A JP 1650885 A JP1650885 A JP 1650885A JP H0695563 B2 JPH0695563 B2 JP H0695563B2
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Description

【発明の詳細な説明】 〔技術分野〕 本発明はホットキャリヤ対策と静電破壊対策を施した半
導体装置に関し、特に内部回路にLDD（Lightly Doped D
rain）構造のMOS型電界効果トランジスタを有する半導
体装置に関するものである。
〔背景技術〕
最近のMOS型電界効果トランジスタ（MOSFET）を用いた
半導体装置、特に微細化を図った半導体装置では、いわ
ゆるホットキャリヤの発生を防止するためにソース・ド
レインにLDD構造をもちいている。このLDD構造はゲート
に対してオフセット形成された高濃度領域と、これとゲ
ート間に設けた低濃度領域とでソース・ドレイン領域を
構成するもので、このオフセットの領域によってドレイ
ン端のチャネル方向電界が緩和されてホットキャリヤの
発生が抑制され、ホットキャリヤによる素子特性劣化に
対する信頼性の向上を図ることができる。前記オフセッ
ト領域は例えばＮチャネルMOSFET（NMOSFET）の場合、1
013cm-2程度のリン（Ｐ）を用いた濃度とし、その長さ
は0.2〜0.4μｍである。なお、LDDについては、P.J.Tsa
ng他,IEEE Transactions on electron devices,Vol.ED
−29,NO.4,P590（1982）に記載されている。
ところで、このLDD構造を用いて本発明者がＤ−RAM（Dy
namic−RAM）等を構成したところ、半導体装置として必
要な電界耐圧が得られるものの入出力回路における静電
破壊耐圧に難点のあることが判明した。すなわち、LDD
構造の素子を入出力回路のように外部からの静電エネル
ギが直接的に印加される部位の素子、特に、入力保護素
子として利用した場合には、比較的に小さい静電エネル
ギによってもゲート絶縁膜破壊が生じることが明らかと
なった。この原因としては入力保護素子の導通する電圧
がオフセット領域としての低濃度領域の存在によって高
くなるため、ゲート絶縁膜に加わる電圧が高くなり静電
破壊耐圧を低下させるためと考えられる。
このため、本発明者は、検討を重ねた結果、入出力回路
用のMOSFETのソース・ドレイン領域を、ホットキャリヤ
の防止に関しては砒素（As）のみで構成するよりもリン
（Ｐ）で構成する方が有効であること、さらに単にLDD
構造に用いているリンをそのまま利用するのみでは濃度
が充分ではないことを発見した。また、形成時において
も単に高濃度のリン領域を通常の方法で形成するのみで
は拡散速度の大きいリンのためにゲート下のチャネル長
（ゲート実効長）が小さくなり、これに対処すればゲー
ト長が大になって半導体装置の微細化に逆行することが
わかった。勿論、ソース・ドレイン領域に砒素のみを用
いた構成ではホットキャリヤによるドレイン耐圧が低下
されることは前述のとおりである。
〔発明の目的〕
本発明の目的は内部回路にLDD構造のMOSFETを用いる半
導体装置における入出力回路のMOSFETの静電破壊耐圧を
向上することのできる半導体装置を提供することにあ
る。
また、本発明の他の目的は静電破壊耐圧を向上する一方
で、ホットキャリヤ耐圧の低下を生じることのない半導
体装置を提供することにある。
さらに、本発明の別の目的はソース・ドレイン領域の抵
抗を増大することなく素子の動作の高速化を図ることの
できる半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、本発明によれば、半導体主面の区画領域に形
成された、高い不純物濃度の第１半導体領域と、前記第
１半導体領域より低い不純物濃度を有しかつ前記半導体
領域よりもチャネル側に形成され、その端部がサイドウ
ォールを有する第１ゲート電極下に達して形成された第
２半導体領域とを含むソース及びドレイン領域を有する
LDD構造の第１導電型の第1MOSFETと、前記半導体主面の
他の区画領域に形成された、前記第２半導体領域より高
い不純物濃度を有しかつ前記第１半導体領域よりも深く
前記他の区画領域内部に延在し、かつその端部がサイド
ウォールを有する第２ゲート電極下に達して形成された
第３半導体領域を含むソース及びドレイン領域を有する
第１導電型の第2MOSFETとを含み、前記第2MOSFETのソー
ス領域及びゲート電極は接地され、前記第2MOSFETの前
記ドレイン領域及び前記第1MOSFETのゲート電極はボン
ディングバッドに接続されて成ることを特徴とするもの
である。
かかる第３半導体領域を有した第2MOSFETはホットキャ
リアの発生を抑制でき、かつ静電破壊耐圧を向上できる
という効果を奏するものである。
〔実施例１〕 第１図は本発明をCMOS構成の半導体装置、たとえばＤ−
RAMに用いた実施例を示し、その入出力回路１と、メモ
リセル以外の内部回路２の夫々の断面構成を示してい
る。
すなわち、Ｐ型シリコン基板10には入出力回路１の素子
としてNMOSFET11を形成し、おなじく基板10およびこれ
に設けたＮ型ウェル14には夫々内部回路２の素子として
NMOSFET12とPMOSFET13を形成しており、夫々は素子分離
絶縁膜（SiO2）15によって互いに絶縁されている。
前記NMOSFET11はゲート絶縁膜（SiO2）16上に形成した
多結晶シリコンからなるゲート17と、前記基板10の主面
に設けたソース・ドレイン領域としてのＮ型領域18,18
とで構成している。前記ゲート17は両側に低圧CVD法に
て形成したSiO2からなるサイドウォール22を有する。こ
こで、このＮ型領域18,18は、低濃度にリンをドープし
た領域（低濃度リン領域）19と高濃度にリンをドープし
た領域（高濃度リン領域）20で構成している。本例の場
合、各リン領域19,20の濃度は夫々1013cm-2（約１×10
18cm-3）以下、１〜10×1515cm-2となっている。特に、
リン領域20は１〜20×1019cm−３又はそれ以上の濃度と
される。このように高濃度のリン領域をソース・ドレイ
ン領域としても、後述するようにホットキャリアの発生
は少なく、かつ静電破壊に対する強度が増すことを、本
発明者は確認している。また、夫々が基板10と作る接合
の深さは0.2μｍ、0.5μｍとしている。なお、高濃度リ
ン領域20の内端はゲート17の両端下位置まで拡散し、低
濃度リン領域19を含んだ形になっている。
一方、前記NMOSFET12は同様にゲート絶縁膜16上の多結
晶シリコンからなるゲート23と、ソース・ドレイン領域
としてのＮ型領域24,24とで構成している。前記ゲート2
3の両側にはサイドウォール25を形成し、Ｎ型領域24,24
は低濃度リン領域26と高濃度の砒素をドープした領域
（砒素領域）27とで構成している。特に砒素領域27はサ
イドウォール25によってゲート23に対してオフセット構
造とし、低濃度リン領域26はサイドウォール25下の基板
10内に形成していわゆるLDD構造となっている。低濃度
リン領域26の濃度は1013cm-2（約１×1018cm-3）以下、
砒素領域27は５〜10×1515cm-2（１〜４×1020cm-3）で
あり、夫々の基板10と作る接合の深さは夫々0.2μｍ、
0.2〜0.3μｍである。
さらに、前記PMOSFET13は同様にゲート絶縁膜16上のゲ
ート28と、Ｎ型ウェル14に形成したソース・ドレンイン
領域としてのＰ型領域29,29とで構成している。本例で
はこのPMOSFET13はLDD構成とはなっていない。このＰ型
領域29,29はボロンをドープしておりその濃度は５×10
15cm-2程度である。
しかる上で、前記各ソース・ドレイン領域18,24,29およ
びゲート17,23,28の表面には白金又は高融点金属のシリ
サイド層33,34を形成している。図中、31はPSG等の層間
絶縁膜、32はアルミニウム（Al）配線である。
第５図は入力回路を、第６図は出力回路を示す図であ
り、夫々、入出力回路１の例を示す。第５図および第６
図よりわかるように、入出力回路１はボンディングパッ
ドBPに接続された回路である。MMOSFETQN1〜QN3がNMOSF
ETと、PMOSFETQP1,QP2がPMOSFET13と、夫々同一の構造
とされる。また、内部回路２は、入出力回路１とメモリ
セルを除いた部分すなわち、デコーダ、センスアンプ、
メインアンプ、各種の信号発生回路等の回路を含む。
なお、本実施例では、メモリセルのNMOSFETはNMOSFET12
と同一の構造としている。
したがって、この構成によれば内部回路２におけるNMOS
FET12にあっては、Ｎ型領域24は砒素領域24と低濃度リ
ン領域26とでLDD構造としているため、ゲート23とソー
ス・ドレイン領域（Ｎ型領域）24との電界を緩和してホ
ットキャリヤの発生を抑制し、しきい値電圧の変動を防
止して内部回路２における特性の信頼性を向上すること
ができる。
一方、入出力回路１のNMOSFET11にあっては、ソース・
ドレイン領域（Ｎ型領域）18が低濃度リン領域19を含む
高濃度リン領域20で構成されているため、この高濃度リ
ン領域20の作用によってゲート、ドレイン間の静電破壊
に対する耐圧を向上することができる。
また，ソース・ドレイン領域18を高濃度化することによ
り電界強度が高くなるが、不純物がリンであることから
濃度勾配が緩やかなので砒素のときのようなホットキャ
リヤの発生はなく、ホットキャリヤ耐圧を低下させるこ
とは少ない。もちろん、入出力回路では素子サイズと印
加される電圧との関係でホットキャリヤの影響はもとよ
り少ない。
さらに、シリサイド層33を用いることにより、不純物に
リンを用いても半導体領域18の抵抗の低減を図り、高速
化を図ることができる。
次に以上の構成の半導体装置の製造方法を第２図（Ａ）
〜（Ｇ）を用いて説明する。
先ず、同図（Ａ）のようにＰ型シリコン基板10にＮ型ウ
ェル14を形成し、素子分離絶縁膜（フィールド絶縁膜）
15とゲート絶縁膜16を形成した上で、多結晶シリコンを
堆積しかつこれをパターニングして各MOSFET11,12,13の
ゲート17,23,28を形成する。これらゲートはＤ−RAMの
場合には第２多結晶シリコン層で形成することはいうま
でもない。
次いで同図（Ｂ）のようにPMOSFET13部をフォトレジス
ト膜40でマスクした上で全面に低濃度（1013cm-2以下）
のリンをイオン打ち込みゲート17,23をマスクとして用
いたセルフアライン法によって低濃度イオン打ち込み層
41を形成する。なお、このとき、フォトレジスト膜40で
NMOSFET11を覆い、NMOSFET11のソース・ドレイン領域に
リンが導入されないようにしてもよい。
そして、フォトレジスト膜40の除去後、これをアニール
することによりNMOSFET11,12の夫々に同図（Ｃ）のよう
に低濃度リン領域19,26を形成する。そして、全面に低
圧CVD法等によりSiO2膜42を形成する。
SiO2膜42を反応性イオンエッチング（RIE）法によって
エッチングすることにより同図（Ｄ）のように各ゲート
17,23,28の両側に夫々サイドウォール22,25,30を形成す
る。
次いで同図（Ｅ）のように内部回路２、すなわちNMOSFE
T12部およびPMOSFET13部をフォトレジスト膜43でマスク
した上で、高濃度（１〜10×1015cm-2）のリンをイオン
打ち込みし、ゲート17とサイドウォール22を用いたセル
フアライン法によって、高濃度リンのイオン打ち込み層
44を形成する。
そしてフォトレジスト膜43除去後これをアニールするこ
とにより、同図（Ｆ）のように前記低濃度リン領域19を
含む高濃度リン領域20からなるソース・ドレイン領域18
を構成する。
しかる上で、同図（Ｆ）のようにPMOSFET13や入出力回
路１をフォトレジスト膜45でマスクし砒素を濃度（５〜
10×1015cm-2）でイオン打ち込みし、NMOSFET12に砒素
イオン打ち込み層46を形成する。
そしてフォトレジスト膜45の除去後これをアニールする
ことにより同図（Ｇ）のように砒素領域27を形成し、内
部回路２のNMOSFET12のソース・ドレイン領域24をLDD構
造として完成する。
次いで同図（Ｇ）のように、NMOSFET11,12をフォトレジ
スト膜47でマスクし、ボロン（Ｂ）を濃度５×1015cm-2
でイオン打ち込みしてボロン打ち込み層を形成する。フ
ォトレジスト膜47除去後これをアニールすることにより
ソース・ドレイン領域としてのＰ型領域29を形成する。
その後、ソース・ドレイン領域上の絶縁膜16の除去後全
面にモリブデン（Mo）等の金属膜を形成しかつこれを熱
処理してシリサイド化し、反応しない部分を除去するこ
とによりシリサイド層33,34が形成される。
以下、常法により、層間絶縁膜31、アルミニウム配線32
を形成することにより第１図の半導体装置を完成でき
る。
したがって、この方法では従来のLDD構造の半導体装置
の製造工程に対して、第２図（Ｅ）に示すフォトレジス
ト膜43のマスキング工程と高濃度リンのドーピング工程
を付設するだけで第１図の半導体装置を容易に形成する
ことができる。また、高濃度リン領域20の形成に際して
は、サイドウォール22を利用しているので、高濃度リン
領域20を必要な深さにでき、またチャネル長を必要な長
さに容易に形成できゲートの大型化を招くこともなく微
細化に有効となる。
〔実施例２〕 第３図は本発明の他の実施例を示すもので、図中第１図
と同一部分には同一符号を付してその説明は省略する。
本例では入出力回路１のNMOSFET11Aのソース・ドレイン
領域としてのＮ型領域18Aを低濃度リン領域19と、これ
を大略含むように形成した高濃度リン領域20と、この表
面側にこれよりも浅くかつゲートに対してオフセットし
て形成した砒素領域21とで構成している。各リン領域1
9,20の濃度は前例と同じであり砒素領域21の濃度は内部
回路２のNMOSFET12の砒素領域27と同じである。また各
領域19,20,21の深さは0.2μｍ、0.5μｍ、0.2〜0.3μｍ
である。
この半導体装置の製造方法は前例の第２図（Ａ）〜
（Ｅ）までは全く同じであり、以下第４図（Ａ）のよう
に内部回路２のPMOSFET12のみにフォトレジスト50のマ
スクを形成した上で砒素を濃度５〜10×1015cm-2でイオ
ン打ち込みして、NMOSFET11A,12の両方に砒素イオン打
ち込み層51を形成し、かつこれをアニールすれば夫々オ
フセットされた砒素領域21,27を形成でき、これによりN
MOSFET11Aでは前述のソース・ドレイン領域18Aの構成が
得られ、NMOSFET12ではLDD構造が得られる。
次に同図（Ｂ）のようにフォトレジスト膜52を用いて両
MOSFET11A,12をマスクし必要によりサイドウォール30を
エッチング除去した上でボロンをイオン打ち込みする。
この後これをアニールしてソース・ドレイン領域29が形
成される。
以下、層間絶縁膜31及びアルミニウム配線32を形成すれ
ば、第３図の半導体装置が完成される。
本例によれば、内部回路２のNMOSFET12は前例と同様にL
DD構成され、ホットキャリヤ耐圧が向上される。一方、
入出力回路１のNMOSFET11Aでは、ソース・ドレイン領域
18Aの主体はゲート17の両端にまで延設された高濃度リ
ン領域20であることから、静電破壊耐圧を向上すること
ができる。また、高不純物濃度ではあってもリンを用い
ているのでホットキャリヤ耐圧の低下を抑制できる。
さらに、ソース・ドレイン領域18A内にゲートからオフ
セットされた砒素領域21を有することにより、高濃度リ
ン領域20のゲート17との重なりを前例よりも小さくする
ことが可能となり、接合容量の低減を図って相互コンダ
クタンスを向上できる。もちろん砒素領域21による低抵
抗化により動作の高速化を図ることもできる。
なお、高濃度リン領域20がゲート17の両側に到達しない
場合にも、先に形成している低濃度リン領域19はゲート
17を利用して形成して確実にゲート下にまで延設してい
るので、MOS構造が損なわれることはない。
〔効果〕
（１）内部回路にLDD構造のMOSFETを用いた半導体装置
の入出力回路に用いるMOSFETのソース・ドレイン領域を
高濃度のリンをドープさせた構成にしているので、リン
による静電破壊耐圧の向上を達成できる。
（２）高濃度のリンでソース・ドレイン領域を構成して
いるので、不純物濃度が高いのにもかかわらず濃度勾配
が緩くホットキャリヤの発生を抑制できホットキャリヤ
耐圧を向上できる。
（３）リンの濃度を１〜20×1019cm-3と高い濃度にした
ので、ホットキャリヤの発生を抑制でき、かつ静電破壊
耐圧を向上できる。
（４）高濃度リンからなる領域を入出力回路のみとし、
他はLDD構造としているので、基板とリン領域との接合
容量増によってもIC全体としての動作速度の低下がな
い。
（５）ソース・ドレイン領域に砒素領域を形成している
ので、抵抗を低減し、高速化を達成することができる。
（６）ソース・ドレイン領域にシリサイド層を形成して
いるので、抵抗を低減し、高速化を達成できる。
（７）ソース・ドレイン領域にオフセットした砒素領域
を形成しているので、リン領域とゲートとの重なりを小
さくでき、接合容量を抵抗して相互コンダクタンスを向
上できる。
（８）ゲートと高濃度リン領域との重なりを小さくでき
るので、実効ゲート長に対するゲート長を小さくし素子
の微細化に有効となる。
（９）少なくとも内部回路をマスクした状態で、ゲート
のサイドウォールを利用して高濃度リンのドープを行い
かつその後に少なくとも内部回路にサイドウォールを利
用して砒素のドープを行うことにより、内部回路ではLD
D構造を、入出力回路では高濃度リンのソース・ドレイ
ン領域を夫々形成でき、これまでの製造工程にマスク工
程と高濃度リンのドープ工程を付加することにより容易
に製造を行うことができる。
（10）先に低濃度のリンのドープを行っているので、高
濃度リンのドープに際し、特に砒素領域を有する構成の
ものでは高濃度リンの拡散が不十分な場合でもMOS構造
が損なわれることはない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、リン濃度や
砒素濃度等は適宜に変更できる。また、CMOS以外に適用
する際にはマスクに関する工程は一部変更されることに
なる。
本発明は、特に、電源電位の印加されるボンディングパ
ッド以外すなわち入力または出力信号の印加されるボン
ディングパッドに、そのドレインが接続されたMOSFETす
なわちQN1およびQN3に対して有効である。入力または出
力信号の印加されるボンディングパッドに接続された回
路で、静電破壊が生じ易いからである。
したがって、第５図のMOSFETQN2はMOSFET11と同一構造
としなくても良い。逆に、MOSFETQN1,QN3のつくるイン
バータINV1,INV2に接続される回路を構成するMOSFETに
本発明を適用することもできる。さらに、MOSFETQN1ま
たはQN3のドレインのみを本発明に従う構造とすること
も可能である。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるCMOS型の半導体装置
に適用した場合について説明したが、それに限定される
ものではなく、たとえば内部回路にLDD構造のMOSFETを
有するものであればDRAM以外のメモリICはもとより理論
ICにも適用でき、さらにCMOSICに限らずNMOSICにも適用
できる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、 第２図（Ａ）〜（Ｇ）はその製造工程を示す断面図、 第３図は本発明の他の実施例の断面図、 第４図（Ａ）、（Ｂ）はその製造工程の一部を示す断面
図、 第５図および第６図は本発明の適用される入出力回路の
例を示す回路図である。 １……入出力回路、２……内部回路、10……シリコン基
板、11,11A……NMOSFET、12……NMOSFET、13……PMOSFE
T、14……Ｎ型ウェル、17……ゲート、18,18A……ソー
ス・ドレイン領域、19……低濃度リン領域、20……高濃
度リン領域、21……砒素領域、22……サイドウォール、
23……ゲート、24……ソース・ドレイン領域、25……サ
イドウォール、26……低濃度リン領域、27……砒素領
域、28……ゲート、29……ソース・ドレイン領域、31…
…層間絶縁膜、32……アルミニウム配線、40……フォト
レジスト膜、42……CVDSiO2、43,45,47,50,52……フォ
トレジスト膜、QN1,QN2,QN3……NMOSFET、QP1,QP2……P
MOSFET、BP……ボンディングパッド、Ｒ……入力保護抵
抗、INV……インバータ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体主面の区画領域に形成された、高い
    不純物濃度の第１半導体領域と、前記第１半導体領域よ
    り低い不純物濃度を有しかつ前記半導体領域よりもチャ
    ネル側に形成され、その端部がサイドウォールを有する
    第１ゲート電極下に達して形成された第２半導体領域と
    を含むソース及びドレイン領域を有するLDD構造の第１
    導電型の第1MOSFETと、 前記半導体主面の他の区画領域に形成された、前記第２
    半導体領域より高い不純物濃度を有しかつ前記第１半導
    体領域よりも深く前記他の区画領域内部に延在し、かつ
    その端部がサイドウォールを有する第２ゲート電極下に
    達して形成された第３半導体領域を含むソース及びドレ
    イン領域を有する第１導電型の第2MOSFETとを含み、 前記第2MOSFETのソース領域及びゲート電極は接地さ
    れ、前記第2MOSFETの前記ドレイン領域及び前記第1MOSF
    ETのゲート電極はボンディングバッドに接続されて成る
    ことを特徴とする半導体装置。
  2. 【請求項２】前記第３半導体領域の不純物濃度は、１〜
    20×1019cm-3であることを特徴とする特許請求の範囲第
    １項記載の半導体装置。
  3. 【請求項３】前記第１及び第2MOSFETは、ＮチャネルMOS
    FETであり、前記第１、第２及び第３半導体領域は夫々
    所定区画領域内に砒素、リン及びリンを導入することに
    より形成されたことを特徴とする特許請求の範囲第１項
    記載の半導体装置。
  4. 【請求項４】前記第１及び第2MOSFETのソース及びドレ
    イン領域は、その上に形成されたシリサイド膜を有する
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置。
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