JPH05206392A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH05206392A JPH05206392A JP4014759A JP1475992A JPH05206392A JP H05206392 A JPH05206392 A JP H05206392A JP 4014759 A JP4014759 A JP 4014759A JP 1475992 A JP1475992 A JP 1475992A JP H05206392 A JPH05206392 A JP H05206392A
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- JP
- Japan
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- well
- conductivity type
- integrated circuit
- circuit device
- film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ ＬＳＩのラッチアップ現象を抑制
し、その微細化を促進する。 【構成】 ラッチアップ現象を抑制するためのｐ型の埋
込み層１２をｎウエル２の下部に設け、ｎウエル２に隣
接するｐウエル３に形成されたｎチャネルＭＩＳＦＥＴ
Ｑｎの一方のｎ+ 半導体領域７と上記埋込み層１２との
接触を防止することにより、ｎ+ 半導体領域７、埋込み
層１２間の接合耐圧の低下を防止する。
し、その微細化を促進する。 【構成】 ラッチアップ現象を抑制するためのｐ型の埋
込み層１２をｎウエル２の下部に設け、ｎウエル２に隣
接するｐウエル３に形成されたｎチャネルＭＩＳＦＥＴ
Ｑｎの一方のｎ+ 半導体領域７と上記埋込み層１２との
接触を防止することにより、ｎ+ 半導体領域７、埋込み
層１２間の接合耐圧の低下を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＣＭＯＳＦＥＴ（相補形ＭＩＳＦＥＴ）を
有する半導体集積回路装置（ＣＭＯＳ ＬＳＩ）に適用
して有効な技術に関する。
関し、特に、ＣＭＯＳＦＥＴ（相補形ＭＩＳＦＥＴ）を
有する半導体集積回路装置（ＣＭＯＳ ＬＳＩ）に適用
して有効な技術に関する。
【０００２】
【従来の技術】ｎチャネルＭＩＳＦＥＴとｐチャネルＭ
ＩＳＦＥＴとを同一半導体基板上に形成したＣＭＯＳＦ
ＥＴは、低消費電力化が可能であると共に、微細化によ
って高速化も可能となることから、マイクロコンピー
タ、ゲートアレイ、メモリを始めとするほとんど全ての
デバイスに適用されている。
ＩＳＦＥＴとを同一半導体基板上に形成したＣＭＯＳＦ
ＥＴは、低消費電力化が可能であると共に、微細化によ
って高速化も可能となることから、マイクロコンピー
タ、ゲートアレイ、メモリを始めとするほとんど全ての
デバイスに適用されている。
【０００３】ところで、周知のように、ｎチャネルＭＩ
ＳＦＥＴとｐチャネルＭＩＳＦＥＴとの距離が極めて接
近した微細なＣＭＯＳ ＬＳＩにおいては、ＣＭＯＳ構
造特有の寄生サイリスタに起因するラッチアップ現象を
抑制するための対策が不可欠となっている。
ＳＦＥＴとｐチャネルＭＩＳＦＥＴとの距離が極めて接
近した微細なＣＭＯＳ ＬＳＩにおいては、ＣＭＯＳ構
造特有の寄生サイリスタに起因するラッチアップ現象を
抑制するための対策が不可欠となっている。
【０００４】例えば特開昭６２−２８５４６３号公報に
は、半導体基板にｎウエルとｐウエルとを形成したダブ
ルウエル構造のＣＭＯＳにおいて、前記ｎウエルの周囲
を前記ｐウエルとは別個に形成した第二のｐウエルで囲
んだ三重ウエル構造とすることでラッチアップ耐性の向
上を図ったＣＭＯＳ構造が開示されている。
は、半導体基板にｎウエルとｐウエルとを形成したダブ
ルウエル構造のＣＭＯＳにおいて、前記ｎウエルの周囲
を前記ｐウエルとは別個に形成した第二のｐウエルで囲
んだ三重ウエル構造とすることでラッチアップ耐性の向
上を図ったＣＭＯＳ構造が開示されている。
【０００５】
【発明が解決しようとする課題】ところが、前記公報に
記載されたような三重ウエル構造を有するＣＭＯＳの製
造工程では、ｎウエルの周囲を囲む第二のｐウエルを熱
拡散によって形成する際、この第二のｐウエルが基板の
横方向にも拡散するため、ｎウエルに隣接するｐウエル
内に形成されるｎチャネルＭＩＳＦＥＴのソース、ドレ
インを構成する半導体領域の端部が第二のｐウエルの端
部と接触し、両者間の接合耐圧が低下するという問題が
生じる。
記載されたような三重ウエル構造を有するＣＭＯＳの製
造工程では、ｎウエルの周囲を囲む第二のｐウエルを熱
拡散によって形成する際、この第二のｐウエルが基板の
横方向にも拡散するため、ｎウエルに隣接するｐウエル
内に形成されるｎチャネルＭＩＳＦＥＴのソース、ドレ
インを構成する半導体領域の端部が第二のｐウエルの端
部と接触し、両者間の接合耐圧が低下するという問題が
生じる。
【０００６】そこで、本発明の目的は、上記したような
接合耐圧の低下を引き起こすことなく、ＣＭＯＳのラッ
チアップ耐性を向上させることのできる技術を提供する
ことにある。
接合耐圧の低下を引き起こすことなく、ＣＭＯＳのラッ
チアップ耐性を向上させることのできる技術を提供する
ことにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】本発明の半導体集積回路装置は、所定の導
電型の半導体基板に形成された第一導電型のウエルに第
二導電型のＭＩＳＦＥＴを形成すると共に、前記第一導
電型のウエルに隣接して形成された第二導電型のウエル
に第一導電型のＭＩＳＦＥＴを形成し、かつ前記第一導
電型のウエルの下部に第二導電型の埋込み層を設けたＣ
ＭＯＳ構造を有している。
電型の半導体基板に形成された第一導電型のウエルに第
二導電型のＭＩＳＦＥＴを形成すると共に、前記第一導
電型のウエルに隣接して形成された第二導電型のウエル
に第一導電型のＭＩＳＦＥＴを形成し、かつ前記第一導
電型のウエルの下部に第二導電型の埋込み層を設けたＣ
ＭＯＳ構造を有している。
【００１０】
【作用】上記した手段によれば、第一導電型のウエルに
隣接する第二導電型のウエルに形成された第一導電型の
ＭＩＳＦＥＴの半導体領域（ソース、ドレイン）と第二
導電型の埋込み層とが離間しているため、両者の接触に
よる接合耐圧の低下を防止することができる。
隣接する第二導電型のウエルに形成された第一導電型の
ＭＩＳＦＥＴの半導体領域（ソース、ドレイン）と第二
導電型の埋込み層とが離間しているため、両者の接触に
よる接合耐圧の低下を防止することができる。
【００１１】
【実施例】図１は、本発明の一実施例であるＣＭＯＳ
ＬＳＩを示す半導体基板の要部断面図である。
ＬＳＩを示す半導体基板の要部断面図である。
【００１２】例えばｎ- シリコン単結晶からなる半導体
基板１には、ｎウエル２、ｐウエル３が隣接して形成さ
れており、素子分離用のフィールド絶縁膜４によって囲
まれたｎウエル２のアクティブ領域には、ｐチャネルＭ
ＩＳＦＥＴＱｐが形成されている。また、ｐウエル３の
アクティブ領域には、ｎチャネルＭＩＳＦＥＴＱｎが形
成されており、ｐウエル３のフィールド絶縁膜４の下部
には、ｐ型のチャネルストッパ領域５が形成されてい
る。
基板１には、ｎウエル２、ｐウエル３が隣接して形成さ
れており、素子分離用のフィールド絶縁膜４によって囲
まれたｎウエル２のアクティブ領域には、ｐチャネルＭ
ＩＳＦＥＴＱｐが形成されている。また、ｐウエル３の
アクティブ領域には、ｎチャネルＭＩＳＦＥＴＱｎが形
成されており、ｐウエル３のフィールド絶縁膜４の下部
には、ｐ型のチャネルストッパ領域５が形成されてい
る。
【００１３】ｎチャネルＭＩＳＦＥＴＱｎは、ｐウエル
３の表面に形成されたｎ- 半導体領域６およびｎ+ 半導
体領域７からなるＬＤＤ(Lightly Doped Drain) 構造の
ソース、ドレインと、酸化シリコン膜からなるゲート絶
縁膜８と、ｎ+ 形の多結晶シリコン膜からなるゲート電
極９とで構成されている。
３の表面に形成されたｎ- 半導体領域６およびｎ+ 半導
体領域７からなるＬＤＤ(Lightly Doped Drain) 構造の
ソース、ドレインと、酸化シリコン膜からなるゲート絶
縁膜８と、ｎ+ 形の多結晶シリコン膜からなるゲート電
極９とで構成されている。
【００１４】また、ｐチャネルＭＩＳＦＥＴＱｐは、ｎ
ウエル２の表面に形成されたｐ- 半導体領域１０および
ｐ+ 半導体領域１１からなるＬＤＤ構造のソース、ドレ
インと、酸化シリコン膜からなるゲート絶縁膜８と、ｎ
+ 形の多結晶シリコン膜からなるゲート電極９とで構成
されている。
ウエル２の表面に形成されたｐ- 半導体領域１０および
ｐ+ 半導体領域１１からなるＬＤＤ構造のソース、ドレ
インと、酸化シリコン膜からなるゲート絶縁膜８と、ｎ
+ 形の多結晶シリコン膜からなるゲート電極９とで構成
されている。
【００１５】なお、上記ｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐのゲート電極９は、多結晶
シリコン膜の上部にＷＳｉX などのシリサイド膜を積層
したポリサイドなどで構成してもよい。
ｐチャネルＭＩＳＦＥＴＱｐのゲート電極９は、多結晶
シリコン膜の上部にＷＳｉX などのシリサイド膜を積層
したポリサイドなどで構成してもよい。
【００１６】本実施例のＣＭＯＳ ＬＳＩは、ラッチア
ップ耐性の向上を図るため、上記ｐチャネルＭＩＳＦＥ
ＴＱｐを形成したｎウエル２の下部にｐ型の埋込み層１
２を設けた点に特徴がある。
ップ耐性の向上を図るため、上記ｐチャネルＭＩＳＦＥ
ＴＱｐを形成したｎウエル２の下部にｐ型の埋込み層１
２を設けた点に特徴がある。
【００１７】上記ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極９の側壁には、酸化
シリコン膜からなるサイドウォールスペーサ１３が形成
されている。また、ゲート電極９の上部には、酸化シリ
コン膜からなる絶縁膜１４が形成されている。
ネルＭＩＳＦＥＴＱｐのゲート電極９の側壁には、酸化
シリコン膜からなるサイドウォールスペーサ１３が形成
されている。また、ゲート電極９の上部には、酸化シリ
コン膜からなる絶縁膜１４が形成されている。
【００１８】上記サイドウォールスペーサ１３、絶縁膜
１４の上部には、ＢＰＳＧ(Boro Phospho Silicate Gla
ss) 膜からなる層間絶縁膜１５が形成されており、層間
絶縁膜１５の上部には、Ａｌ合金膜などからなる配線１
６ａ，１６ｂ，１６ｃが形成されている。
１４の上部には、ＢＰＳＧ(Boro Phospho Silicate Gla
ss) 膜からなる層間絶縁膜１５が形成されており、層間
絶縁膜１５の上部には、Ａｌ合金膜などからなる配線１
６ａ，１６ｂ，１６ｃが形成されている。
【００１９】ｎウエル２およびｐチャネルＭＩＳＦＥＴ
Ｑｐの一方のｐ+ 半導体領域１１は、配線１６ａを通じ
て回路の電源電位〔ＶCC〕に接続されている。ｐチャネ
ルＭＩＳＦＥＴＱｐのもう一方のｐ+ 半導体領域１１と
ｎチャネルＭＩＳＦＥＴＱｎの一方のｎ+ 半導体領域７
とは、配線１６ｂを通じて接続されている。ｐウエル３
およびｎチャネルＭＩＳＦＥＴＱｎのもう一方のｎ+ 半
導体領域７は、配線１６ｃを通じて回路の基準電位〔Ｖ
SS〕に接続されている。
Ｑｐの一方のｐ+ 半導体領域１１は、配線１６ａを通じ
て回路の電源電位〔ＶCC〕に接続されている。ｐチャネ
ルＭＩＳＦＥＴＱｐのもう一方のｐ+ 半導体領域１１と
ｎチャネルＭＩＳＦＥＴＱｎの一方のｎ+ 半導体領域７
とは、配線１６ｂを通じて接続されている。ｐウエル３
およびｎチャネルＭＩＳＦＥＴＱｎのもう一方のｎ+ 半
導体領域７は、配線１６ｃを通じて回路の基準電位〔Ｖ
SS〕に接続されている。
【００２０】次に、図２〜図１０を用いて上記ＣＭＯＳ
ＬＳＩの製造方法の一例を説明する。
ＬＳＩの製造方法の一例を説明する。
【００２１】まず、図２に示すように、半導体基板１を
熱酸化してその表面に酸化シリコン膜１７を形成した
後、ＣＶＤ法を用いて上記酸化シリコン膜１７の上部に
窒化シリコン膜１８を堆積する。続いて、ｐチャネルＭ
ＩＳＦＥＴ形成領域を開孔したフォトレジスト膜１９を
形成し、これをマスクにしたエッチングでｐチャネルＭ
ＩＳＦＥＴ形成領域の窒化シリコン膜１８を除去した
後、ｐチャネルＭＩＳＦＥＴ形成領域の基板表面にリン
（Ｐ）イオンを１２５ｋeVのエネルギー、3.０×１０13
/cm2のドーズ量でイオン注入する。
熱酸化してその表面に酸化シリコン膜１７を形成した
後、ＣＶＤ法を用いて上記酸化シリコン膜１７の上部に
窒化シリコン膜１８を堆積する。続いて、ｐチャネルＭ
ＩＳＦＥＴ形成領域を開孔したフォトレジスト膜１９を
形成し、これをマスクにしたエッチングでｐチャネルＭ
ＩＳＦＥＴ形成領域の窒化シリコン膜１８を除去した
後、ｐチャネルＭＩＳＦＥＴ形成領域の基板表面にリン
（Ｐ）イオンを１２５ｋeVのエネルギー、3.０×１０13
/cm2のドーズ量でイオン注入する。
【００２２】次に、フォトレジスト膜１９をアッシング
で除去した後、図３に示すように、基板表面を熱酸化し
て酸化シリコン膜２０を形成する。前記窒化シリコン膜
１８が酸化のマスクとなるので、酸化シリコン膜２０
は、ｐチャネルＭＩＳＦＥＴ形成領域の基板表面にのみ
形成される。その後、ｎチャネルＭＩＳＦＥＴ形成領域
の窒化シリコン膜１８を熱リン酸によるエッチングで除
去する。
で除去した後、図３に示すように、基板表面を熱酸化し
て酸化シリコン膜２０を形成する。前記窒化シリコン膜
１８が酸化のマスクとなるので、酸化シリコン膜２０
は、ｐチャネルＭＩＳＦＥＴ形成領域の基板表面にのみ
形成される。その後、ｎチャネルＭＩＳＦＥＴ形成領域
の窒化シリコン膜１８を熱リン酸によるエッチングで除
去する。
【００２３】次に、図４に示すように、ＢＦ2 イオンを
６０ｋeVのエネルギー、3.０×１０13/cm2のドーズ量で
イオン注入する。前記酸化シリコン膜２０がイオン注入
のマスクとなるので、このＢＦ2 イオンは、ｎチャネル
ＭＩＳＦＥＴ形成領域の基板表面にのみ注入される。
６０ｋeVのエネルギー、3.０×１０13/cm2のドーズ量で
イオン注入する。前記酸化シリコン膜２０がイオン注入
のマスクとなるので、このＢＦ2 イオンは、ｎチャネル
ＭＩＳＦＥＴ形成領域の基板表面にのみ注入される。
【００２４】次に、図５に示すように、１２００℃の窒
素雰囲気中で３時間の熱処理を行い、前記リンイオンお
よびＢＦ2 イオンを引き伸ばし拡散して、ｎウエル２お
よびｐウエル３を形成する。
素雰囲気中で３時間の熱処理を行い、前記リンイオンお
よびＢＦ2 イオンを引き伸ばし拡散して、ｎウエル２お
よびｐウエル３を形成する。
【００２５】次に、図６に示すように、基板表面の酸化
シリコン膜１７，２０を希フッ酸水溶液によるエッチン
グで除去した後、基板表面を熱酸化して酸化シリコン膜
２１を形成し、ＣＶＤ法を用いて酸化シリコン膜２１の
上部に窒化シリコン膜２２を堆積する。続いて、素子分
離領域となる部分を開孔したフォトレジスト膜２３を形
成し、これをマスクにしたエッチングで素子分離領域の
窒化シリコン膜２２を除去する。
シリコン膜１７，２０を希フッ酸水溶液によるエッチン
グで除去した後、基板表面を熱酸化して酸化シリコン膜
２１を形成し、ＣＶＤ法を用いて酸化シリコン膜２１の
上部に窒化シリコン膜２２を堆積する。続いて、素子分
離領域となる部分を開孔したフォトレジスト膜２３を形
成し、これをマスクにしたエッチングで素子分離領域の
窒化シリコン膜２２を除去する。
【００２６】次に、フォトレジスト膜２３をアッシング
で除去した後、図７に示すように、ｐウエル３の一部を
開孔したフォトレジスト膜２４を形成し、ＢＦ2 イオン
を４０ｋeVのエネルギー、7.０×１０13/cm2のドーズ量
でイオン注入する。フォトレジスト膜２４および窒化シ
リコン膜２２がイオン注入のマスクとなるので、ＢＦ2
イオンは、ｐウエル３の素子分離領域にのみ注入され
る。
で除去した後、図７に示すように、ｐウエル３の一部を
開孔したフォトレジスト膜２４を形成し、ＢＦ2 イオン
を４０ｋeVのエネルギー、7.０×１０13/cm2のドーズ量
でイオン注入する。フォトレジスト膜２４および窒化シ
リコン膜２２がイオン注入のマスクとなるので、ＢＦ2
イオンは、ｐウエル３の素子分離領域にのみ注入され
る。
【００２７】次に、フォトレジスト膜２４をアッシング
で除去した後、図８に示すように、１２００℃の窒素雰
囲気中で３０分の熱処理を行い、さらに１０００℃のス
チーム雰囲気中で基板表面を熱酸化して酸化シリコン膜
からなるフィールド絶縁膜４を形成する。このとき、ｐ
ウエル３のフィールド絶縁膜４の下部には、ｐ形のチャ
ネルストッパ領域５が形成される。続いて、窒化シリコ
ン膜２２を熱リン酸によるエッチングで除去する。
で除去した後、図８に示すように、１２００℃の窒素雰
囲気中で３０分の熱処理を行い、さらに１０００℃のス
チーム雰囲気中で基板表面を熱酸化して酸化シリコン膜
からなるフィールド絶縁膜４を形成する。このとき、ｐ
ウエル３のフィールド絶縁膜４の下部には、ｐ形のチャ
ネルストッパ領域５が形成される。続いて、窒化シリコ
ン膜２２を熱リン酸によるエッチングで除去する。
【００２８】次に、図９に示すように、ｎウエル２の上
部を開孔したフォトレジスト膜２５を形成し、ホウ素
（Ｂ）イオンを1.０×１０13/cm2のドーズ量でｎウエル
２にイオン注入する。このイオン注入は、ホウ素イオン
がｎウエル２の深部に達するよう、４００ｋeV程度の高
エネルギーで行う。
部を開孔したフォトレジスト膜２５を形成し、ホウ素
（Ｂ）イオンを1.０×１０13/cm2のドーズ量でｎウエル
２にイオン注入する。このイオン注入は、ホウ素イオン
がｎウエル２の深部に達するよう、４００ｋeV程度の高
エネルギーで行う。
【００２９】次に、図１０に示すように、上記ホウ素イ
オンを引き伸ばし拡散して、ｎウエル２の下部にｐ型の
埋込み層１２を形成する。
オンを引き伸ばし拡散して、ｎウエル２の下部にｐ型の
埋込み層１２を形成する。
【００３０】その後、常法により、ｎチャネルＭＩＳＦ
ＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐを形成した後、
層間絶縁膜１５の上部には、配線１６ａ，１６ｂ，１６
ｃを形成することにより、前記図１に示すＣＭＯＳ Ｌ
ＳＩが略完する。
ＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐを形成した後、
層間絶縁膜１５の上部には、配線１６ａ，１６ｂ，１６
ｃを形成することにより、前記図１に示すＣＭＯＳ Ｌ
ＳＩが略完する。
【００３１】このように、本実施例によれば、ｎウエル
２の下部にｐ型の埋込み層１２を設けたことにより、ｐ
ウエル３に形成されたｎチャネルＭＩＳＦＥＴＱｎの一
方のｎ+ 半導体領域７と上記埋込み層１２との接触を防
止することができる。
２の下部にｐ型の埋込み層１２を設けたことにより、ｐ
ウエル３に形成されたｎチャネルＭＩＳＦＥＴＱｎの一
方のｎ+ 半導体領域７と上記埋込み層１２との接触を防
止することができる。
【００３２】これにより、上記ｎ+ 半導体領域７、埋込
み層１２間の接合耐圧の低下を引き起こすことなく、ラ
ッチアップ耐性を向上させることができるので、ＣＭＯ
ＳＬＳＩの微細化を促進することができる。
み層１２間の接合耐圧の低下を引き起こすことなく、ラ
ッチアップ耐性を向上させることができるので、ＣＭＯ
ＳＬＳＩの微細化を促進することができる。
【００３３】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
記実施例に基づき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。
【００３４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３５】本発明によれば、第一導電型のウエルに隣
接する第二導電型のウエルに形成された第一導電型のＭ
ＩＳＦＥＴの半導体領域と、埋込み層との間の接合耐圧
を低下させることなく、ＣＭＯＳＦＥＴのラッチアップ
耐性を向上させることができる。
接する第二導電型のウエルに形成された第一導電型のＭ
ＩＳＦＥＴの半導体領域と、埋込み層との間の接合耐圧
を低下させることなく、ＣＭＯＳＦＥＴのラッチアップ
耐性を向上させることができる。
【図１】本発明の一実施例である半導体集積回路装置の
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図３】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図４】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図５】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図６】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図７】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図８】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図９】図１に示す半導体集積回路装置の製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図１０】図１に示す半導体集積回路装置の製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｎウエル ３ ｐウエル ４ フィールド絶縁膜 ５ チャネルストッパ領域 ６ ｎ- 半導体領域 ７ ｎ+ 半導体領域 ８ ゲート絶縁膜 ９ ゲート電極 １０ ｐ- 半導体領域 １１ ｐ+ 半導体領域 １２ 埋込み層 １３ サイドウォールスペーサ １４ 絶縁膜 １５ 層間絶縁膜 １６ａ 配線 １６ｂ 配線 １６ｃ 配線 １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ フォトレジスト膜 ２０ 酸化シリコン膜 ２１ 酸化シリコン膜 ２２ 窒化シリコン膜 ２３ フォトレジスト膜 ２４ フォトレジスト膜 ２５ フォトレジスト膜 Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 一瀬 勝彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 所定の導電型の半導体基板に形成された
第一導電型のウエルに第二導電型のＭＩＳＦＥＴを形成
すると共に、前記第一導電型のウエルに隣接して形成さ
れた第二導電型のウエルに第一導電型のＭＩＳＦＥＴを
形成した半導体集積回路装置であって、前記第一導電型
のウエルの下部に第二導電型の埋込み層を設けたことを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、半導体基板に第一導電型のウエルおよ
び第二導電型のウエルをそれぞれ形成した後、前記第一
導電型のウエルに第二導電型の不純物を高エネルギーで
イオン注入することにより、前記第一導電型のウエルの
下部に第二導電型の埋込み層を形成することを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014759A JPH05206392A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014759A JPH05206392A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206392A true JPH05206392A (ja) | 1993-08-13 |
Family
ID=11870018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014759A Pending JPH05206392A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206392A (ja) |
-
1992
- 1992-01-30 JP JP4014759A patent/JPH05206392A/ja active Pending
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