JPH09129743A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09129743A JPH09129743A JP7284858A JP28485895A JPH09129743A JP H09129743 A JPH09129743 A JP H09129743A JP 7284858 A JP7284858 A JP 7284858A JP 28485895 A JP28485895 A JP 28485895A JP H09129743 A JPH09129743 A JP H09129743A
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Abstract
(57)【要約】
【課題】 高速動作が可能な論理回路部とソフトエラー
耐性に優れた論理回路部とを同一チップ内に有する半導
体集積回路装置を提供する。 【解決手段】 半導体基板１の主面に、深さ方向の不純
物濃度のプロファイルが一様な低濃度ｐ型ウェル２およ
び低濃度ｎ型ウェル３を形成し、深さ方向の不純物濃度
のプロファイルに極大を有する高濃度ｐ型ウェル４およ
び高濃度ｎ型ウェル５ならびにｐ型素子分離用半導体領
域７およびｎ型素子分離用半導体領域８を、フィールド
絶縁膜６の直下においてその不純物濃度が極大（ピー
ク）となるように、同時に形成する。このとき、低濃度
ウェル領域を論理回路部とし、高濃度ウェル領域を記憶
回路部として利用する。
耐性に優れた論理回路部とを同一チップ内に有する半導
体集積回路装置を提供する。 【解決手段】 半導体基板１の主面に、深さ方向の不純
物濃度のプロファイルが一様な低濃度ｐ型ウェル２およ
び低濃度ｎ型ウェル３を形成し、深さ方向の不純物濃度
のプロファイルに極大を有する高濃度ｐ型ウェル４およ
び高濃度ｎ型ウェル５ならびにｐ型素子分離用半導体領
域７およびｎ型素子分離用半導体領域８を、フィールド
絶縁膜６の直下においてその不純物濃度が極大（ピー
ク）となるように、同時に形成する。このとき、低濃度
ウェル領域を論理回路部とし、高濃度ウェル領域を記憶
回路部として利用する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳＦＥＴによ
り構成された論理回路と記憶回路を同一チップ内に有す
る半導体集積回路装置に適用して有効な技術に関するも
のである。
置およびその製造技術に関し、特に、ＭＩＳＦＥＴによ
り構成された論理回路と記憶回路を同一チップ内に有す
る半導体集積回路装置に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】半導体集積回路装置は、ＣＰＵ（中央演
算回路）に代表される論理演算を目的とした論理回路装
置と、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ等のメモリに代
表される記憶動作を目的とした記憶回路装置とに大別す
ることができる。
算回路）に代表される論理演算を目的とした論理回路装
置と、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ等のメモリに代
表される記憶動作を目的とした記憶回路装置とに大別す
ることができる。
【０００３】各々の回路装置に特に期待される性能は、
前者では高速動作であり、後者では安定かつ高信頼な動
作、たとえばα線によるソフトエラーの発生が無いこと
である。
前者では高速動作であり、後者では安定かつ高信頼な動
作、たとえばα線によるソフトエラーの発生が無いこと
である。
【０００４】これらの要求を満足するため、前者の論理
演算素子では、従来バイポーラトランジスタ構造が採用
されていた。しかし、高集積密度、低消費電力、雑音余
裕等の要請からＭＯＳＦＥＴ特にＣＭＯＳＦＥＴ構造が
採用されるに至り、その場合には、ＭＯＳＦＥＴが形成
される半導体基板もしくはその半導体基板に形成される
ウェルの不純物濃度を低減することにより回路の接合容
量を小さくし、高速動作を実現している。
演算素子では、従来バイポーラトランジスタ構造が採用
されていた。しかし、高集積密度、低消費電力、雑音余
裕等の要請からＭＯＳＦＥＴ特にＣＭＯＳＦＥＴ構造が
採用されるに至り、その場合には、ＭＯＳＦＥＴが形成
される半導体基板もしくはその半導体基板に形成される
ウェルの不純物濃度を低減することにより回路の接合容
量を小さくし、高速動作を実現している。
【０００５】一方、後者の記憶回路素子では高集積密度
の要請からＭＯＳＦＥＴ構造が採用され、トレンチキャ
パシタ、スタックドキャパシタ等別途付加容量を形成し
て保持電荷の消滅を防止している。この後者の場合のウ
ェルは、濃度を低減して接合容量を小さくする必要はな
く、むしろ接合容量が大きい方が好ましい。そのため、
前記ウェルは、深さ方向の不純物濃度がその深い領域で
高くなるような分布、いわゆるレトログレードウェル構
造が採用される。これは耐ラッチアップ性の向上等の効
果も期待できるためでもある。
の要請からＭＯＳＦＥＴ構造が採用され、トレンチキャ
パシタ、スタックドキャパシタ等別途付加容量を形成し
て保持電荷の消滅を防止している。この後者の場合のウ
ェルは、濃度を低減して接合容量を小さくする必要はな
く、むしろ接合容量が大きい方が好ましい。そのため、
前記ウェルは、深さ方向の不純物濃度がその深い領域で
高くなるような分布、いわゆるレトログレードウェル構
造が採用される。これは耐ラッチアップ性の向上等の効
果も期待できるためでもある。
【０００６】なお、ウェル内の不純物濃度の低減による
付加容量低減に関する技術を詳しく記載している例とし
ては、たとえば、日経マグロウヒル社発行、「ＭＯＳ
ＬＳＩ 製造技術」（昭和６０年６月２０日発行）、Ｐ
４０〜Ｐ４１がある。また、レトログレードウェルに関
する技術を詳しく記載している例としては、たとえば、
培風館発行、「超高速ＭＯＳデバイス」（昭和６１年２
月１２日発行）、Ｐ５５がある。
付加容量低減に関する技術を詳しく記載している例とし
ては、たとえば、日経マグロウヒル社発行、「ＭＯＳ
ＬＳＩ 製造技術」（昭和６０年６月２０日発行）、Ｐ
４０〜Ｐ４１がある。また、レトログレードウェルに関
する技術を詳しく記載している例としては、たとえば、
培風館発行、「超高速ＭＯＳデバイス」（昭和６１年２
月１２日発行）、Ｐ５５がある。
【０００７】
【発明が解決しようとする課題】前記の通り、論理回路
装置と記憶回路装置は、各々要求される特性が異なるた
めその要求特性に適したデバイス設計を行う必要があっ
たこと、用途に応じた素子としての使用の観点から同一
基板内に両回路装置をつくり込む必要がなかったこと等
の理由により、従来基板を別にしてそれら回路装置が製
造されてきた。しかし、近年、半導体集積回路装置の微
細化が進むにつれ、所定の論理機能を達成するに必要な
論理回路形成領域に面積的な余裕ができ、同一基板内
（同一チップ内）に論理回路と記憶回路を同時に形成す
ることが可能となってきた。また、同一基板内に両回路
を形成することにより、システムとしての総合的な性能
向上が期待できることから、それら両回路装置を同一基
板内に形成する技術への要求が高まっている。本発明者
はその要求を満足すべく、検討を重ねた結果、以下の問
題点の存在を認識するに至った。
装置と記憶回路装置は、各々要求される特性が異なるた
めその要求特性に適したデバイス設計を行う必要があっ
たこと、用途に応じた素子としての使用の観点から同一
基板内に両回路装置をつくり込む必要がなかったこと等
の理由により、従来基板を別にしてそれら回路装置が製
造されてきた。しかし、近年、半導体集積回路装置の微
細化が進むにつれ、所定の論理機能を達成するに必要な
論理回路形成領域に面積的な余裕ができ、同一基板内
（同一チップ内）に論理回路と記憶回路を同時に形成す
ることが可能となってきた。また、同一基板内に両回路
を形成することにより、システムとしての総合的な性能
向上が期待できることから、それら両回路装置を同一基
板内に形成する技術への要求が高まっている。本発明者
はその要求を満足すべく、検討を重ねた結果、以下の問
題点の存在を認識するに至った。
【０００８】すなわち、同一基板内に論理回路と記憶回
路を形成した半導体集積回路装置では、論理回路の性能
向上を目的とした接合容量低減のためのウェル濃度の低
減が、同時に、素子分離部および記憶回路部におけるウ
ェル濃度の低下をきたし、素子分離特性の悪化、記憶回
路部の接合容量の低下によるソフトエラー耐性の悪化、
という副作用が発生することを本発明者は見い出した。
路を形成した半導体集積回路装置では、論理回路の性能
向上を目的とした接合容量低減のためのウェル濃度の低
減が、同時に、素子分離部および記憶回路部におけるウ
ェル濃度の低下をきたし、素子分離特性の悪化、記憶回
路部の接合容量の低下によるソフトエラー耐性の悪化、
という副作用が発生することを本発明者は見い出した。
【０００９】本発明の目的は、同一チップ内に論理回路
と記憶回路を同時に形成した半導体集積回路装置におい
て、論理回路部では付加容量を低減し、記憶回路部では
付加容量を低減せず、かつ素子分離特性を良好に保つこ
とができる半導体集積回路装置とその製造方法を提供す
ることにある。
と記憶回路を同時に形成した半導体集積回路装置におい
て、論理回路部では付加容量を低減し、記憶回路部では
付加容量を低減せず、かつ素子分離特性を良好に保つこ
とができる半導体集積回路装置とその製造方法を提供す
ることにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置は、不純物の
濃度分布が深さ方向に一様な半導体基板もしくは第１の
不純物領域と、不純物の濃度分布が深さ方向に極大を有
する第２の半導体領域とを同一基板内に有し、前記半導
体基板もしくは第１の半導体領域と前記第２の半導体領
域の各々の半導体主面上にＭＩＳＦＥＴを設置して構成
されるものである。また、本発明の半導体集積回路装置
は、前記半導体基板または前記第１の不純物領域に導入
された不純物の濃度を前記第２の不純物領域に導入され
た不純物の濃度よりも低くして、前記半導体基板または
前記第１の不純物領域に形成されたＭＩＳＦＥＴの接合
容量を前記第２の不純物領域に形成されたＭＩＳＦＥＴ
の接合容量よりも小さくしたものである。
濃度分布が深さ方向に一様な半導体基板もしくは第１の
不純物領域と、不純物の濃度分布が深さ方向に極大を有
する第２の半導体領域とを同一基板内に有し、前記半導
体基板もしくは第１の半導体領域と前記第２の半導体領
域の各々の半導体主面上にＭＩＳＦＥＴを設置して構成
されるものである。また、本発明の半導体集積回路装置
は、前記半導体基板または前記第１の不純物領域に導入
された不純物の濃度を前記第２の不純物領域に導入され
た不純物の濃度よりも低くして、前記半導体基板または
前記第１の不純物領域に形成されたＭＩＳＦＥＴの接合
容量を前記第２の不純物領域に形成されたＭＩＳＦＥＴ
の接合容量よりも小さくしたものである。
【００１３】このような半導体集積回路装置によれば、
半導体基板または第１の不純物領域ではその不純物分布
を一様としたために、不純物濃度を減少させ、そこに形
成されるＭＩＳＦＥＴの接合容量を低減することが可能
である。一方、第２の不純物領域ではその不純物分布に
極大を持たせたために、その領域全体の不純物濃度を増
加させ、そこに形成されるＭＩＳＦＥＴの接合容量を増
加させることが可能である。その結果、半導体基板また
は第１の半導体領域に形成されるＭＩＳＦＥＴは、その
接合容量が小さく高速動作が可能となり、第２の半導体
領域に形成されるＭＩＳＦＥＴは動作速度は遅いものの
接合容量が大きいため、α線等によるソフトエラーの発
生が起こりにくい高信頼性のデバイスを形成することが
可能となる。
半導体基板または第１の不純物領域ではその不純物分布
を一様としたために、不純物濃度を減少させ、そこに形
成されるＭＩＳＦＥＴの接合容量を低減することが可能
である。一方、第２の不純物領域ではその不純物分布に
極大を持たせたために、その領域全体の不純物濃度を増
加させ、そこに形成されるＭＩＳＦＥＴの接合容量を増
加させることが可能である。その結果、半導体基板また
は第１の半導体領域に形成されるＭＩＳＦＥＴは、その
接合容量が小さく高速動作が可能となり、第２の半導体
領域に形成されるＭＩＳＦＥＴは動作速度は遅いものの
接合容量が大きいため、α線等によるソフトエラーの発
生が起こりにくい高信頼性のデバイスを形成することが
可能となる。
【００１４】すなわち、同一基板内に、異なる不純物プ
ロファイルを持つ半導体領域を形成することにより、異
なるＭＩＳＦＥＴの要求特性に対応することが可能とな
ると同時に、ＭＩＳＦＥＴが形成される半導体基板主面
の表面近傍は、前記のいずれの半導体領域においても不
純物の濃度は十分低く、よってＭＩＳＦＥＴの電流駆動
能力が前記不純物により阻害されることがない。これに
より、同一基板内に形成される回路システムを最適化
し、総合的に性能向上を実現することが可能となる。
ロファイルを持つ半導体領域を形成することにより、異
なるＭＩＳＦＥＴの要求特性に対応することが可能とな
ると同時に、ＭＩＳＦＥＴが形成される半導体基板主面
の表面近傍は、前記のいずれの半導体領域においても不
純物の濃度は十分低く、よってＭＩＳＦＥＴの電流駆動
能力が前記不純物により阻害されることがない。これに
より、同一基板内に形成される回路システムを最適化
し、総合的に性能向上を実現することが可能となる。
【００１５】また、本発明の半導体集積回路装置は、半
導体基板または第１の不純物領域の素子分離部には、第
２の不純物領域の不純物濃度分布と同様な不純物濃度分
布を有する素子分離用半導体領域を有するものである。
導体基板または第１の不純物領域の素子分離部には、第
２の不純物領域の不純物濃度分布と同様な不純物濃度分
布を有する素子分離用半導体領域を有するものである。
【００１６】このような半導体集積回路装置によれば、
半導体基板または第１の不純物領域の素子分離を確実に
行うことができる。半導体基板または第１の不純物領域
は、低濃度で一様な不純物濃度分布を有するため、その
ままでは素子分離を行うことができないのは前記の通り
であるが、第２の不純物領域と同時に前記素子分離領域
を形成することにより、製造工程を増やすことなく素子
分離に適した半導体領域を形成することが可能となる。
すなわち、この第２の不純物領域の不純物プロファイル
は、適当な深さにおいてその濃度がピークを示すような
形状であり、前記ピーク濃度は十分大きな値であること
から、前記第２の不純物領域の不純物プロファイルは素
子分離領域に適したものでもある。また、第２の不純物
領域を形成する際に、前記素子分離領域を同時に形成す
ることが可能である。前記ピーク濃度を示す深さは、素
子分離領域においては、そのフィールド絶縁膜の直下付
近であることが好ましい。
半導体基板または第１の不純物領域の素子分離を確実に
行うことができる。半導体基板または第１の不純物領域
は、低濃度で一様な不純物濃度分布を有するため、その
ままでは素子分離を行うことができないのは前記の通り
であるが、第２の不純物領域と同時に前記素子分離領域
を形成することにより、製造工程を増やすことなく素子
分離に適した半導体領域を形成することが可能となる。
すなわち、この第２の不純物領域の不純物プロファイル
は、適当な深さにおいてその濃度がピークを示すような
形状であり、前記ピーク濃度は十分大きな値であること
から、前記第２の不純物領域の不純物プロファイルは素
子分離領域に適したものでもある。また、第２の不純物
領域を形成する際に、前記素子分離領域を同時に形成す
ることが可能である。前記ピーク濃度を示す深さは、素
子分離領域においては、そのフィールド絶縁膜の直下付
近であることが好ましい。
【００１７】また、本発明の半導体集積回路装置は、半
導体基板または第１の不純物領域の主面上に形成された
ＭＩＳＦＥＴが論理回路を構成し、第２の不純物領域の
主面上に形成されたＭＩＳＦＥＴが記憶回路を構成する
ものである。
導体基板または第１の不純物領域の主面上に形成された
ＭＩＳＦＥＴが論理回路を構成し、第２の不純物領域の
主面上に形成されたＭＩＳＦＥＴが記憶回路を構成する
ものである。
【００１８】このような半導体集積回路装置によれば、
前記半導体基板または第１の不純物領域に形成されるＭ
ＩＳＦＥＴが高速動作可能なものであり、前記第２の半
導体領域に形成されるＭＩＳＦＥＴが高信頼性のもので
あることから、前者のＭＩＳＦＥＴにより論理回路を構
成し、後者のＭＩＳＦＥＴにより記憶回路を構成するこ
とは、各々の回路装置に要求される特性を満足すること
となり、同一基板にこれら回路装置をつくり込む素子に
おいてはシステムとしての総合的な性能を向上すること
が可能である。
前記半導体基板または第１の不純物領域に形成されるＭ
ＩＳＦＥＴが高速動作可能なものであり、前記第２の半
導体領域に形成されるＭＩＳＦＥＴが高信頼性のもので
あることから、前者のＭＩＳＦＥＴにより論理回路を構
成し、後者のＭＩＳＦＥＴにより記憶回路を構成するこ
とは、各々の回路装置に要求される特性を満足すること
となり、同一基板にこれら回路装置をつくり込む素子に
おいてはシステムとしての総合的な性能を向上すること
が可能である。
【００１９】また、本発明の半導体集積回路装置の製造
方法は、第１の不純物領域と、第２の不純物領域を独立
に形成するものである。
方法は、第１の不純物領域と、第２の不純物領域を独立
に形成するものである。
【００２０】このような半導体集積回路装置の製造方法
によれば、各々の不純物領域を独立に形成するため、各
不純物領域に最適な不純物プロファイルを形成すること
ができ、デバイス設計が容易となる。なお、第１の不純
物領域に形成される素子分離領域を確実に形成すること
が可能となるため、前記第１の不純物領域を形成した後
に前記第２の不純物領域を形成することが好ましい。
によれば、各々の不純物領域を独立に形成するため、各
不純物領域に最適な不純物プロファイルを形成すること
ができ、デバイス設計が容易となる。なお、第１の不純
物領域に形成される素子分離領域を確実に形成すること
が可能となるため、前記第１の不純物領域を形成した後
に前記第２の不純物領域を形成することが好ましい。
【００２１】また、本発明の半導体集積回路装置の製造
方法は、第２の不純物領域の形成と、半導体基板または
第１の不純物領域の素子分離部に形成される素子分離用
半導体領域とを同時に形成するものである。
方法は、第２の不純物領域の形成と、半導体基板または
第１の不純物領域の素子分離部に形成される素子分離用
半導体領域とを同時に形成するものである。
【００２２】このような半導体集積回路装置の製造方法
によれば、第２の不純物領域の形成と前記素子分離用半
導体領域を同時に形成するため、工程を簡略化すること
が可能となる。
によれば、第２の不純物領域の形成と前記素子分離用半
導体領域を同時に形成するため、工程を簡略化すること
が可能となる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２４】（実施の形態１）図１は本発明の半導体集
積回路装置の実施の形態の一つであるＣＭＯＳデバイス
の一例を示した要部断面図である。
積回路装置の実施の形態の一つであるＣＭＯＳデバイス
の一例を示した要部断面図である。
【００２５】図１に示すように、ｐ型シリコン単結晶か
らなる半導体基板（半導体チップ）１の主面には、第１
の不純物領域である低濃度ｐ型ウェル２および低濃度ｎ
型ウェル３、第２の不純物領域である高濃度ｐ型ウェル
４および高濃度ｎ型ウェル５が形成され、これらウェル
２〜５の非活性領域の主面には、酸化シリコン膜からな
る素子分離用のフィールド絶縁膜６が形成されている。
らなる半導体基板（半導体チップ）１の主面には、第１
の不純物領域である低濃度ｐ型ウェル２および低濃度ｎ
型ウェル３、第２の不純物領域である高濃度ｐ型ウェル
４および高濃度ｎ型ウェル５が形成され、これらウェル
２〜５の非活性領域の主面には、酸化シリコン膜からな
る素子分離用のフィールド絶縁膜６が形成されている。
【００２６】第１の不純物領域である低濃度ｐ型ウェル
２および低濃度ｎ型ウェル３は、深さ方向の不純物濃度
のプロファイルが一様なものである。この領域に形成さ
れるＭＩＳＦＥＴは、論理回路を構成するものである。
２および低濃度ｎ型ウェル３は、深さ方向の不純物濃度
のプロファイルが一様なものである。この領域に形成さ
れるＭＩＳＦＥＴは、論理回路を構成するものである。
【００２７】第２の不純物領域である高濃度ｐ型ウェル
４および高濃度ｎ型ウェル５は、深さ方向の不純物濃度
のプロファイルに極大を有するものである。すなわち、
ある深さでピーク濃度を示すものであり、このピーク濃
度を示す深さは、フィールド絶縁膜６の直下となるよう
にしたものである。この領域に形成されるＭＩＳＦＥＴ
は、記憶回路を構成するものである。
４および高濃度ｎ型ウェル５は、深さ方向の不純物濃度
のプロファイルに極大を有するものである。すなわち、
ある深さでピーク濃度を示すものであり、このピーク濃
度を示す深さは、フィールド絶縁膜６の直下となるよう
にしたものである。この領域に形成されるＭＩＳＦＥＴ
は、記憶回路を構成するものである。
【００２８】フィールド絶縁膜６は選択酸化（ＬＯＣＯ
Ｓ）法により形成され、その厚さはたとえば約４００ｎ
ｍとしたものである。
Ｓ）法により形成され、その厚さはたとえば約４００ｎ
ｍとしたものである。
【００２９】論理回路を構成するＭＩＳＦＥＴが形成さ
れる第１の不純物領域のフィールド絶縁膜６の下部には
素子分離用の半導体領域が設けられている。すなわち、
低濃度ｐ型ウェル２のフィールド絶縁膜６の下部にはｐ
型素子分離用半導体領域７が、低濃度ｎ型ウェル３のフ
ィールド絶縁膜６の下部にはｎ型素子分離用半導体領域
８が形成されている。このｐ型素子分離用半導体領域７
およびｎ型素子分離用半導体領域８は、前記の高濃度ｐ
型ウェル４および高濃度ｎ型ウェル５と同時に形成さ
れ、その不純物プロファイルも前記の高濃度ｐ型ウェル
４および高濃度ｎ型ウェル５と同様にフィールド絶縁膜
６の直下でピーク濃度を示すようにしたものである。
れる第１の不純物領域のフィールド絶縁膜６の下部には
素子分離用の半導体領域が設けられている。すなわち、
低濃度ｐ型ウェル２のフィールド絶縁膜６の下部にはｐ
型素子分離用半導体領域７が、低濃度ｎ型ウェル３のフ
ィールド絶縁膜６の下部にはｎ型素子分離用半導体領域
８が形成されている。このｐ型素子分離用半導体領域７
およびｎ型素子分離用半導体領域８は、前記の高濃度ｐ
型ウェル４および高濃度ｎ型ウェル５と同時に形成さ
れ、その不純物プロファイルも前記の高濃度ｐ型ウェル
４および高濃度ｎ型ウェル５と同様にフィールド絶縁膜
６の直下でピーク濃度を示すようにしたものである。
【００３０】ＣＭＯＳデバイスを構成するＭＯＳＦＥＴ
は、前記フィールド絶縁膜６で周囲を囲まれた前記各ウ
ェル２〜５の各活性領域の主面上に形成され、各々ゲー
ト絶縁膜９、ゲート電極１０、ソース領域およびドレイ
ン領域で構成されている。
は、前記フィールド絶縁膜６で周囲を囲まれた前記各ウ
ェル２〜５の各活性領域の主面上に形成され、各々ゲー
ト絶縁膜９、ゲート電極１０、ソース領域およびドレイ
ン領域で構成されている。
【００３１】ゲート絶縁膜９は約6.５ｎｍの膜厚の酸化
シリコン膜で構成され、ゲート電極１０は、例えば多結
晶シリコン膜で構成されている。この多結晶シリコン膜
には、抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入されている。また、多結晶シリコン膜と高融
点金属シリサイド膜との積層膜（ポリサイド膜）で構成
されていてもよい。その場合、下層の多結晶シリコン膜
には、抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入され、上層の高融点金属シリサイド膜は、例
えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX な
どからなる。
シリコン膜で構成され、ゲート電極１０は、例えば多結
晶シリコン膜で構成されている。この多結晶シリコン膜
には、抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入されている。また、多結晶シリコン膜と高融
点金属シリサイド膜との積層膜（ポリサイド膜）で構成
されていてもよい。その場合、下層の多結晶シリコン膜
には、抵抗値を低減するためにｎ型の不純物（例えば
Ｐ）が導入され、上層の高融点金属シリサイド膜は、例
えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳｉX な
どからなる。
【００３２】ゲート電極１０のゲート長方向の側壁に
は、サイドウォールスペーサ１１が形成されている。こ
のサイドウォールスペーサ１１は、例えば酸化シリコン
膜からなる。さらに、ＭＩＳＦＥＴの上層には絶縁膜１
２が形成されている。この絶縁膜１２は、例えばＢＰＳ
Ｇから形成することができる。
は、サイドウォールスペーサ１１が形成されている。こ
のサイドウォールスペーサ１１は、例えば酸化シリコン
膜からなる。さらに、ＭＩＳＦＥＴの上層には絶縁膜１
２が形成されている。この絶縁膜１２は、例えばＢＰＳ
Ｇから形成することができる。
【００３３】低濃度ｐ型ウェル２および高濃度ｐ型ウェ
ル４に形成されるｎチャネルＭＩＳＦＥＴのソース領域
およびドレイン領域は、低不純物濃度のｎ型半導体領域
１３と高不純物濃度のｎ+ 型半導体領域１４とで構成さ
れ、低濃度ｎ型ウェル３および高濃度ｎ型ウェル５に形
成されるｐチャネルＭＩＳＦＥＴのソース領域およびド
レイン領域は、低不純物濃度のｐ型半導体領域１５と高
不純物濃度のｐ+ 型半導体領域１６とで構成されてい
る。すなわち、ＭＩＳＦＥＴのソース領域およびドレイ
ン領域は、ＬＤＤ(Lightly Doped Drain) 構造で構成さ
れている。また、ソース領域およびドレイン領域を、い
わゆる２重拡散ドレイン(Double DiffusedDrain) 構造
としてもよい。
ル４に形成されるｎチャネルＭＩＳＦＥＴのソース領域
およびドレイン領域は、低不純物濃度のｎ型半導体領域
１３と高不純物濃度のｎ+ 型半導体領域１４とで構成さ
れ、低濃度ｎ型ウェル３および高濃度ｎ型ウェル５に形
成されるｐチャネルＭＩＳＦＥＴのソース領域およびド
レイン領域は、低不純物濃度のｐ型半導体領域１５と高
不純物濃度のｐ+ 型半導体領域１６とで構成されてい
る。すなわち、ＭＩＳＦＥＴのソース領域およびドレイ
ン領域は、ＬＤＤ(Lightly Doped Drain) 構造で構成さ
れている。また、ソース領域およびドレイン領域を、い
わゆる２重拡散ドレイン(Double DiffusedDrain) 構造
としてもよい。
【００３４】ソース領域およびドレイン領域に挟まれた
いわゆるチャネル領域にはしきい値電圧制御層１７が形
成されている。このしきい値電圧制御層１７はチャネル
領域にｐ型不純物、たとえばＢをイオン注入して形成さ
れる。
いわゆるチャネル領域にはしきい値電圧制御層１７が形
成されている。このしきい値電圧制御層１７はチャネル
領域にｐ型不純物、たとえばＢをイオン注入して形成さ
れる。
【００３５】ソース領域およびドレイン領域のｎ+ 型半
導体領域１４およびｐ+ 型半導体領域１６には、上記の
絶縁膜１２に開孔したコンタクトホール１８を介して配
線１９が接続されている。前記配線１９の材料は、アル
ミニウム、アルミニウムのシリサイド物、またはそれら
とバリア層との積層構造物を用いることができる。バリ
ア層としてはニッケル、タングステン、モリブデン、白
金、チタン等の高融点金属を用いることができる。
導体領域１４およびｐ+ 型半導体領域１６には、上記の
絶縁膜１２に開孔したコンタクトホール１８を介して配
線１９が接続されている。前記配線１９の材料は、アル
ミニウム、アルミニウムのシリサイド物、またはそれら
とバリア層との積層構造物を用いることができる。バリ
ア層としてはニッケル、タングステン、モリブデン、白
金、チタン等の高融点金属を用いることができる。
【００３６】配線１９の上層には層間絶縁膜を設けて配
線を多層としても構わない。また、保護膜としてパッシ
ベーション膜を形成しても良い。
線を多層としても構わない。また、保護膜としてパッシ
ベーション膜を形成しても良い。
【００３７】次に、上記ＭＩＳＦＥＴの具体的な製造方
法の一例を、図２〜図１６を用いて説明する。
法の一例を、図２〜図１６を用いて説明する。
【００３８】まず、１０〔Ω／ｃｍ〕程度の比抵抗値を
有するｐ型シリコン単結晶からなる半導体基板１を用意
し、その主面の活性領域に窒化シリコン膜（図示せず）
を形成し、これを耐酸化マスクにした熱酸化法（ＬＯＣ
ＯＳ法）で素子分離用の厚さ約４００ｎｍのフィールド
絶縁膜６を形成する。その後、窒化シリコン膜をエッチ
ングで除去する（図２）。
有するｐ型シリコン単結晶からなる半導体基板１を用意
し、その主面の活性領域に窒化シリコン膜（図示せず）
を形成し、これを耐酸化マスクにした熱酸化法（ＬＯＣ
ＯＳ法）で素子分離用の厚さ約４００ｎｍのフィールド
絶縁膜６を形成する。その後、窒化シリコン膜をエッチ
ングで除去する（図２）。
【００３９】次に論理回路部のｐ型ウェルとなる領域に
ｐ型不純物（Ｂ）を、論理回路部のｎ型ウェルとなる領
域にｎ型不純物（Ｐ）を各々イオン注入法により導入す
る。イオン注入の条件は、たとえば注入イオンの加速エ
ネルギを１２５〔ｋｅＶ〕、ドーズ量を４×１０12〔ｃ
ｍ-2〕とすることができる。その後、熱処理を施すこと
により、導入した不純物を拡散して、低濃度、かつ不純
物分布の深さ方向依存性が小さい低濃度ｐ型ウェル２お
よび低濃度ｎ型ウェル３を形成する（図３）。熱処理の
条件は、たとえば処理温度を１２００℃〜１４００℃、
処理時間を６時間〜３時間とすることができる。
ｐ型不純物（Ｂ）を、論理回路部のｎ型ウェルとなる領
域にｎ型不純物（Ｐ）を各々イオン注入法により導入す
る。イオン注入の条件は、たとえば注入イオンの加速エ
ネルギを１２５〔ｋｅＶ〕、ドーズ量を４×１０12〔ｃ
ｍ-2〕とすることができる。その後、熱処理を施すこと
により、導入した不純物を拡散して、低濃度、かつ不純
物分布の深さ方向依存性が小さい低濃度ｐ型ウェル２お
よび低濃度ｎ型ウェル３を形成する（図３）。熱処理の
条件は、たとえば処理温度を１２００℃〜１４００℃、
処理時間を６時間〜３時間とすることができる。
【００４０】ここで、フィールド絶縁膜６を形成した後
に低濃度ｐ型ウェル２および低濃度ｎ型ウェル３を形成
したが、この二つの工程を相前後し、低濃度ｐ型ウェル
２および低濃度ｎ型ウェル３を形成した後にフィールド
絶縁膜６を形成してもよい。この場合にはフィールド絶
縁膜６を形成するための熱処理と導入された不純物の活
性化処理を兼ねることが可能である。
に低濃度ｐ型ウェル２および低濃度ｎ型ウェル３を形成
したが、この二つの工程を相前後し、低濃度ｐ型ウェル
２および低濃度ｎ型ウェル３を形成した後にフィールド
絶縁膜６を形成してもよい。この場合にはフィールド絶
縁膜６を形成するための熱処理と導入された不純物の活
性化処理を兼ねることが可能である。
【００４１】次に、記憶回路部のｐ型ウェルとなる領域
および論理回路部の低濃度ｐ型ウェル２のフィールド絶
縁膜６の下部にｐ型不純物（Ｂ）を、記憶回路部のｎ型
ウェルとなる領域および論理回路部の低濃度ｎ型ウェル
３のフィールド絶縁膜６の下部にｎ型不純物（Ｐ）を各
々イオン注入法により導入する。その後、熱活性化処理
を施して、高濃度ｐ型ウェル４および高濃度ｎ型ウェル
５ならびにｐ型素子分離用半導体領域７およびｎ型素子
分離用半導体領域８を形成する（図４）。イオン注入の
条件は、たとえばＰイオンの場合、加速エネルギを４０
０〔ｋｅＶ〕、ドーズ量を１〜２×１０13〔ｃｍ-2〕と
し、Ｂイオンの場合、加速エネルギを１７０〔ｋｅ
Ｖ〕、ドーズ量を１〜２×１０13〔ｃｍ-2〕とすること
ができる。熱活性化の温度は、高いほど活性化されやす
いが、あまりに高ければ注入イオンが拡散して濃度分布
の形状が崩れるため、５５０℃〜８００℃とすることが
好ましい。この際、濃度プロファイルは注入およびアニ
ールの条件により異なったものとなるが、ここで肝要な
ことはフィールド絶縁膜６の直下の濃度がピークとなる
ように導入するということである。こうすることによ
り、素子分離が有効に作用することとなる。
および論理回路部の低濃度ｐ型ウェル２のフィールド絶
縁膜６の下部にｐ型不純物（Ｂ）を、記憶回路部のｎ型
ウェルとなる領域および論理回路部の低濃度ｎ型ウェル
３のフィールド絶縁膜６の下部にｎ型不純物（Ｐ）を各
々イオン注入法により導入する。その後、熱活性化処理
を施して、高濃度ｐ型ウェル４および高濃度ｎ型ウェル
５ならびにｐ型素子分離用半導体領域７およびｎ型素子
分離用半導体領域８を形成する（図４）。イオン注入の
条件は、たとえばＰイオンの場合、加速エネルギを４０
０〔ｋｅＶ〕、ドーズ量を１〜２×１０13〔ｃｍ-2〕と
し、Ｂイオンの場合、加速エネルギを１７０〔ｋｅ
Ｖ〕、ドーズ量を１〜２×１０13〔ｃｍ-2〕とすること
ができる。熱活性化の温度は、高いほど活性化されやす
いが、あまりに高ければ注入イオンが拡散して濃度分布
の形状が崩れるため、５５０℃〜８００℃とすることが
好ましい。この際、濃度プロファイルは注入およびアニ
ールの条件により異なったものとなるが、ここで肝要な
ことはフィールド絶縁膜６の直下の濃度がピークとなる
ように導入するということである。こうすることによ
り、素子分離が有効に作用することとなる。
【００４２】次に、低濃度ｐ型ウェル２および低濃度ｎ
型ウェル３ならびに高濃度ｐ型ウェル４および高濃度ｎ
型ウェル５の各々のチャネル領域にｐ型不純物（Ｂ）を
イオン注入し、しきい値電圧制御層１７を形成する（図
５）。
型ウェル３ならびに高濃度ｐ型ウェル４および高濃度ｎ
型ウェル５の各々のチャネル領域にｐ型不純物（Ｂ）を
イオン注入し、しきい値電圧制御層１７を形成する（図
５）。
【００４３】次に、半導体基板１の活性領域の主面を洗
浄した後、その表面にＭＩＳＦＥＴのゲート絶縁膜９
を、その膜厚が約6.５ｎｍとなるよう熱酸化法で形成し
た後、半導体基板１の全面にゲート材である多結晶シリ
コン膜をＣＶＤ法で堆積する。この多結晶シリコン膜に
は、その抵抗値を低減するために、堆積時にＰを導入す
る。次に、この多結晶シリコン膜をエッチングし、ＭＩ
ＳＦＥＴのゲート電極１０を形成する（図６）。
浄した後、その表面にＭＩＳＦＥＴのゲート絶縁膜９
を、その膜厚が約6.５ｎｍとなるよう熱酸化法で形成し
た後、半導体基板１の全面にゲート材である多結晶シリ
コン膜をＣＶＤ法で堆積する。この多結晶シリコン膜に
は、その抵抗値を低減するために、堆積時にＰを導入す
る。次に、この多結晶シリコン膜をエッチングし、ＭＩ
ＳＦＥＴのゲート電極１０を形成する（図６）。
【００４４】次に、低濃度ｎ型ウェル３および高濃度ｎ
型ウェル５の全領域にフォトレジスト膜をパターニング
してマスク２０を形成し、さらにゲート電極１０をマス
クにして低濃度ｐ型ウェル２および高濃度ｐ型ウェル４
にｎ型不純物（Ａｓ）をイオン注入する（図７）。
型ウェル５の全領域にフォトレジスト膜をパターニング
してマスク２０を形成し、さらにゲート電極１０をマス
クにして低濃度ｐ型ウェル２および高濃度ｐ型ウェル４
にｎ型不純物（Ａｓ）をイオン注入する（図７）。
【００４５】次に、フォトレジスト膜をアッシングで除
去した後、導入したＡｓを引伸し拡散させ、ｎチャネル
型ＭＩＳＦＥＴの低不純物濃度ソース領域およびドレイ
ン領域であるｎ型半導体領域１３を形成する（図８）。
去した後、導入したＡｓを引伸し拡散させ、ｎチャネル
型ＭＩＳＦＥＴの低不純物濃度ソース領域およびドレイ
ン領域であるｎ型半導体領域１３を形成する（図８）。
【００４６】同様に、低濃度ｐ型ウェル２および高濃度
ｐ型ウェル４の全領域にフォトレジスト膜をパターニン
グしてマスク２０を形成し、さらにゲート電極１０をマ
スクにして低濃度ｎ型ウェル３および高濃度ｎ型ウェル
５にｐ型不純物（ＢＦ2)をイオン注入する（図９）。
ｐ型ウェル４の全領域にフォトレジスト膜をパターニン
グしてマスク２０を形成し、さらにゲート電極１０をマ
スクにして低濃度ｎ型ウェル３および高濃度ｎ型ウェル
５にｐ型不純物（ＢＦ2)をイオン注入する（図９）。
【００４７】次に、フォトレジスト膜をアッシングで除
去した後、導入したＢＦ2 を引伸し拡散させ、ｐチャネ
ル型ＭＩＳＦＥＴの低不純物濃度ソース領域およびドレ
イン領域であるｐ型半導体領域１５を形成する（図１
０）。ｎ型半導体領域１３およびｐ型半導体領域１５
は、たとえば１０19／ｃｍ3 の不純物濃度で形成され
る。
去した後、導入したＢＦ2 を引伸し拡散させ、ｐチャネ
ル型ＭＩＳＦＥＴの低不純物濃度ソース領域およびドレ
イン領域であるｐ型半導体領域１５を形成する（図１
０）。ｎ型半導体領域１３およびｐ型半導体領域１５
は、たとえば１０19／ｃｍ3 の不純物濃度で形成され
る。
【００４８】次に、半導体基板１上にＣＶＤ法で堆積し
た酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極１０の側壁にサイドウォ
ールスペーサ１１を形成する（図１１）。
た酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極１０の側壁にサイドウォ
ールスペーサ１１を形成する（図１１）。
【００４９】次に、低濃度ｎ型ウェル３および高濃度ｎ
型ウェル５の全領域にフォトレジスト膜をパターニング
してマスク２０を形成し、さらにゲート電極１０とサイ
ドウォールスペーサ１１をマスクにして低濃度ｐ型ウェ
ル２および高濃度ｐ型ウェル４にｎ型不純物（Ａｓ）を
イオン注入する（図１２）。
型ウェル５の全領域にフォトレジスト膜をパターニング
してマスク２０を形成し、さらにゲート電極１０とサイ
ドウォールスペーサ１１をマスクにして低濃度ｐ型ウェ
ル２および高濃度ｐ型ウェル４にｎ型不純物（Ａｓ）を
イオン注入する（図１２）。
【００５０】次に、フォトレジスト膜をアッシングで除
去した後、導入したＡｓを引伸し拡散させ、ｎチャネル
型ＭＩＳＦＥＴの高不純物濃度ソース領域およびドレイ
ン領域であるｎ+ 型半導体領域１４を形成する（図１
３）。
去した後、導入したＡｓを引伸し拡散させ、ｎチャネル
型ＭＩＳＦＥＴの高不純物濃度ソース領域およびドレイ
ン領域であるｎ+ 型半導体領域１４を形成する（図１
３）。
【００５１】同様に、低濃度ｐ型ウェル２および高濃度
ｐ型ウェル４の全領域にフォトレジスト膜をパターニン
グしてマスク２０を形成し、さらにゲート電極１０とサ
イドウォールスペーサ１１をマスクにして低濃度ｎ型ウ
ェル３および高濃度ｎ型ウェル５にｐ型不純物（ＢＦ2)
をイオン注入する（図１４）。
ｐ型ウェル４の全領域にフォトレジスト膜をパターニン
グしてマスク２０を形成し、さらにゲート電極１０とサ
イドウォールスペーサ１１をマスクにして低濃度ｎ型ウ
ェル３および高濃度ｎ型ウェル５にｐ型不純物（ＢＦ2)
をイオン注入する（図１４）。
【００５２】次に、フォトレジスト膜をアッシングで除
去した後、導入したＢＦ2 を引伸し拡散させ、ｐチャネ
ル型ＭＩＳＦＥＴの高不純物濃度ソース領域およびドレ
イン領域であるｐ+ 型半導体領域１６を形成する（図１
５）。ｎ+ 型半導体領域１４およびｐ+ 型半導体領域１
６は、たとえば１０21／ｃｍ3 の不純物濃度で形成され
る。すなわち、これらのソースおよびドレイン領域はセ
ルフアラインにより作成され、ＬＤＤ構造のソース領域
およびドレイン領域が形成される。
去した後、導入したＢＦ2 を引伸し拡散させ、ｐチャネ
ル型ＭＩＳＦＥＴの高不純物濃度ソース領域およびドレ
イン領域であるｐ+ 型半導体領域１６を形成する（図１
５）。ｎ+ 型半導体領域１４およびｐ+ 型半導体領域１
６は、たとえば１０21／ｃｍ3 の不純物濃度で形成され
る。すなわち、これらのソースおよびドレイン領域はセ
ルフアラインにより作成され、ＬＤＤ構造のソース領域
およびドレイン領域が形成される。
【００５３】次に、半導体基板１上に絶縁膜１２を堆積
し、この絶縁膜１２をエッチングしてコンタクトホール
１８を開孔する（図１６）。
し、この絶縁膜１２をエッチングしてコンタクトホール
１８を開孔する（図１６）。
【００５４】その後、絶縁膜１２上に堆積した金属膜を
エッチングして配線１９を形成することにより、本実施
の形態のＣＭＯＳデバイスがほぼ完成する。
エッチングして配線１９を形成することにより、本実施
の形態のＣＭＯＳデバイスがほぼ完成する。
【００５５】以上のように構成された本実施の形態のＣ
ＭＯＳデバイスによれば、下記の効果を得ることができ
る。
ＭＯＳデバイスによれば、下記の効果を得ることができ
る。
【００５６】すなわち、高濃度のソース領域およびドレ
イン領域の下部に位置する各ウェルを、論理回路を構成
するＭＩＳＦＥＴと記憶回路を構成するＭＩＳＦＥＴに
使い分けることにより、論理回路部では高速動作を実現
し、記憶回路部ではソフトエラー耐性が向上したデバイ
スを実現することができる。すなわち、論理回路部には
低濃度ｐ型ウェル２および低濃度ｎ型ウェル３を用いる
ことにより接合容量を小さくし、記憶回路部には高濃度
ｐ型ウェル４および高濃度ｎ型ウェル５を用いることに
より接合容量を大きくすることができるからである。
イン領域の下部に位置する各ウェルを、論理回路を構成
するＭＩＳＦＥＴと記憶回路を構成するＭＩＳＦＥＴに
使い分けることにより、論理回路部では高速動作を実現
し、記憶回路部ではソフトエラー耐性が向上したデバイ
スを実現することができる。すなわち、論理回路部には
低濃度ｐ型ウェル２および低濃度ｎ型ウェル３を用いる
ことにより接合容量を小さくし、記憶回路部には高濃度
ｐ型ウェル４および高濃度ｎ型ウェル５を用いることに
より接合容量を大きくすることができるからである。
【００５７】また、記憶回路部のウェルである高濃度ｐ
型ウェル４および高濃度ｎ型ウェル５と素子分離部であ
るｐ型素子分離用半導体領域７およびｎ型素子分離用半
導体領域８とを各々同時に形成できるため、工程を単純
化することができるという効果がある。
型ウェル４および高濃度ｎ型ウェル５と素子分離部であ
るｐ型素子分離用半導体領域７およびｎ型素子分離用半
導体領域８とを各々同時に形成できるため、工程を単純
化することができるという効果がある。
【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５９】たとえば、本実施の形態ではＣＭＯＳ構造
のＭＩＳＦＥＴについて説明したが、ＮＭＯＳまたはＰ
ＭＯＳ構造のＭＩＳＦＥＴであっても構わない。
のＭＩＳＦＥＴについて説明したが、ＮＭＯＳまたはＰ
ＭＯＳ構造のＭＩＳＦＥＴであっても構わない。
【００６０】また、本実施の形態では両ウェル構造のＭ
ＩＳＦＥＴについて説明したが、ｐ型またはｎ型のウェ
ルを半導体基板で代用しても構わない。
ＩＳＦＥＴについて説明したが、ｐ型またはｎ型のウェ
ルを半導体基板で代用しても構わない。
【００６１】さらに、本実施の形態では論理回路部のウ
ェルである低濃度ｐ型ウェル２および低濃度ｎ型ウェル
３を形成した場合を説明したが、これを特に設けず適当
な不純物濃度を有する半導体基板１で代用し、記憶回路
部のウェルである高濃度ｐ型ウェル４および高濃度ｎ型
ウェル５のみを設けた構成としても構わない。
ェルである低濃度ｐ型ウェル２および低濃度ｎ型ウェル
３を形成した場合を説明したが、これを特に設けず適当
な不純物濃度を有する半導体基板１で代用し、記憶回路
部のウェルである高濃度ｐ型ウェル４および高濃度ｎ型
ウェル５のみを設けた構成としても構わない。
【００６２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６３】本発明の半導体集積回路装置によれば、論
理回路部では高速動作を実現し、記憶回路部ではソフト
エラー耐性を向上させた、総合的に性能向上を実現した
半導体集積回路装置を得ることができる。
理回路部では高速動作を実現し、記憶回路部ではソフト
エラー耐性を向上させた、総合的に性能向上を実現した
半導体集積回路装置を得ることができる。
【００６４】また、本発明の半導体集積回路装置の製造
方法によれば、前記高性能な半導体集積回路装置を単純
化した工程で得ることができ、合理化と歩留まり向上に
よるコストの削減を実現することができる。
方法によれば、前記高性能な半導体集積回路装置を単純
化した工程で得ることができ、合理化と歩留まり向上に
よるコストの削減を実現することができる。
【００６５】さらに、本発明の半導体集積回路装置の製
造方法によれば、従来のプロセスとの整合性を保ったま
まで上記効果を得ることができる。
造方法によれば、従来のプロセスとの整合性を保ったま
まで上記効果を得ることができる。
【図１】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの主要部断面図である。
例であるＣＭＯＳデバイスの主要部断面図である。
【図２】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図３】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図４】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図５】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図６】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図７】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図８】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図９】本発明の半導体集積回路装置の実施の形態の一
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
例であるＣＭＯＳデバイスの製造方法を示す半導体基板
の要部断面図である。
【図１０】本発明の半導体集積回路装置の実施の形態の
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
【図１１】本発明の半導体集積回路装置の実施の形態の
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
【図１２】本発明の半導体集積回路装置の実施の形態の
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
【図１３】本発明の半導体集積回路装置の実施の形態の
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
【図１４】本発明の半導体集積回路装置の実施の形態の
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
【図１５】本発明の半導体集積回路装置の実施の形態の
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
【図１６】本発明の半導体集積回路装置の実施の形態の
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
一例であるＣＭＯＳデバイスの製造方法を示す半導体基
板の要部断面図である。
１ 半導体基板 ２ 低濃度ｐ型ウェル ３ 低濃度ｎ型ウェル ４ 高濃度ｐ型ウェル ５ 高濃度ｎ型ウェル ６ フィールド絶縁膜 ７ ｐ型素子分離用半導体領域 ８ ｎ型素子分離用半導体領域 ９ ゲート絶縁膜 １０ ゲート電極 １１ サイドウォールスペーサ １２ 絶縁膜 １３ ｎ型半導体領域 １４ ｎ+ 型半導体領域 １５ ｐ型半導体領域 １６ ｐ+ 型半導体領域 １７ しきい値電圧制御層 １８ コンタクトホール １９ 配線 ２０ マスク
Claims (8)
- 【請求項１】 半導体基板の主面に１以上の不純物領域
を有し、前記半導体基板または第１の不純物領域の主面
上および第２の不純物領域の主面上に、ＭＩＳＦＥＴが
形成された半導体集積回路装置であって、 前記半導体基板または前記第１の不純物領域に導入され
た不純物の深さ方向の濃度分布は一様であり、前記第２
の不純物領域に導入された不純物の深さ方向の濃度分布
は極大を有することを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記半導体基板または前記第１の不純物領域に導
入された不純物の濃度は、前記第２の不純物領域に導入
された不純物の濃度よりも低いことを特徴とする半導体
集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記半導体基板または前記第１の不純物
領域に形成されたＭＩＳＦＥＴの接合容量は、前記第２
の不純物領域に形成されたＭＩＳＦＥＴの接合容量より
も小さいことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置であって、前記半導体基板または前記第１の不
純物領域の素子分離部には、前記第２の不純物領域の不
純物濃度分布と同様な不純物濃度分布を有する素子分離
用半導体領域を有することを特徴とする半導体集積回路
装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置であって、前記半導体基板または前記第１
の不純物領域の主面上に形成された前記ＭＩＳＦＥＴは
論理回路を構成し、前記第２の不純物領域の主面上に形
成されたＭＩＳＦＥＴは記憶回路を構成することを特徴
とする半導体集積回路装置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体集積回路装置であって、前記半導体基板または前記
第１の不純物領域の主面上および前記第２の不純物領域
の主面上に形成されるＭＩＳＦＥＴは相補型ＭＩＳＦＥ
Ｔであることを特徴とする半導体集積回路装置。 - 【請求項７】 半導体基板の主面に、導入された不純物
の深さ方向の濃度分布が一様である半導体基板もしくは
第１の不純物領域および導入された不純物の深さ方向の
濃度分布が極大を有する第２の不純物領域を有し、前記
半導体基板または前記第１の不純物領域の主面上および
第２の不純物領域の主面上に、ＭＩＳＦＥＴが形成され
た半導体集積回路装置の製造方法であって、 前記第１の不純物領域と、前記第２の不純物領域とを独
立に形成することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項８】 請求項７記載の半導体集積回路装置の製
造方法であって、 前記第２の不純物領域と、前記半導体基板または前記第
１の不純物領域の素子分離部に形成される素子分離用半
導体領域とを同時に形成することを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284858A JPH09129743A (ja) | 1995-11-01 | 1995-11-01 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284858A JPH09129743A (ja) | 1995-11-01 | 1995-11-01 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129743A true JPH09129743A (ja) | 1997-05-16 |
Family
ID=17683946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7284858A Pending JPH09129743A (ja) | 1995-11-01 | 1995-11-01 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472714B1 (en) | 1999-08-30 | 2002-10-29 | Nec Corporation | Semiconductor device in which memory cells and peripheral circuits are provided on the same circuit |
| US6791147B1 (en) | 1998-11-02 | 2004-09-14 | Seiko Epson Corporation | Semiconductor memory device and method for manufacturing the same |
| JP2010171242A (ja) * | 2009-01-23 | 2010-08-05 | Sony Corp | 半導体集積回路 |
| JP2014013909A (ja) * | 2002-09-29 | 2014-01-23 | Advanced Analogic Technologies Inc | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
-
1995
- 1995-11-01 JP JP7284858A patent/JPH09129743A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791147B1 (en) | 1998-11-02 | 2004-09-14 | Seiko Epson Corporation | Semiconductor memory device and method for manufacturing the same |
| US6472714B1 (en) | 1999-08-30 | 2002-10-29 | Nec Corporation | Semiconductor device in which memory cells and peripheral circuits are provided on the same circuit |
| US6627490B2 (en) | 1999-08-30 | 2003-09-30 | Nec Electronics Corporation | Semiconductor device and method for fabricating the same |
| JP2014013909A (ja) * | 2002-09-29 | 2014-01-23 | Advanced Analogic Technologies Inc | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
| JP2010171242A (ja) * | 2009-01-23 | 2010-08-05 | Sony Corp | 半導体集積回路 |
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