JP2014013909A - モジュラーバイポーラ−cmos−dmosアナログ集積回路およびパワートランジスタ技術 - Google Patents
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- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
Abstract
【解決手段】一群の半導体デバイスが、エピタキシャル層を含まない基板500に形成される。一実施例では、この一群は、5VのCMOSペア、12VのCMOSペア、5VのNPN、5VのPNP、いくつかの形状の横型トレンチMOSFET、および30V横型N−チャネルDMOSを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。
【選択図】図10B
Description
本願は、2002年8月14日に出願された米国出願第10/218,668号、および2002年8月14日に出願された米国出願第10/218,678号に関し、それらの各々はその全体がここに引用により援用される。
この発明は半導体デバイス作製に関し、特に、互いから十分に分離される能力を有し、かつ異なる動作電圧定格を有する電界効果トランジスタおよびバイポーラトランジスタまたは他の半導体デバイスを、単一の半導体チップ上に作製することに関する。加えて、この発明は、デバイス間の寄生伝導を回避し、デバイスおよび回路間のノイズおよびクロストークを抑制する特徴を有し、かつ、他の特徴、たとえばアナログおよび混合信号用途で特に使用されるほぼ理想的な電流源の生成、および高電流または高電圧パワー用途で使用される電源スイッチのオンチップ集積化のための頑強な低抵抗パワーMOSFETの生産などを提示する半導体デバイスに関する。
多くの集積回路は今日、メモリ、ロジック、デジタル信号処理、マイクロプロセッサ、ロジックアレイなどを含むデジタルであるが、多数の製品および電子機能は依然としてアナログ回路に頼っており、それは単独で使用されるか、またはデジタル回路と組合わされて混合信号用途となっている。アナログ集積回路は、「アナログ」または「線形」回路動作体制としばしば呼ばれる状態で動作する集積回路に関与する、半導体技術の一部門を形成している。アナログICでは、集積デバイスのいくつかは電流を切換えるパワー用途で使用されているが、アナログデバイスについては、特に、電圧基準、電流ミラー、オシレータおよび増幅器において定電流源または制御された電流源として動作する場合、他の用途もある。半導体技術のこの部門は一般に、デバイスの電気特性、デバイスが取扱うべき電圧および電流、ならびにデバイスの製造に使用されるプロセスおよび技術の点で、デジタル部門とははっきりと区別される。
・特にデバイス同士が異なる電圧で動作する場合、またはIC内で本質的に大幅に異なる機能を実行する場合に、デバイス同士を互いから、かつそれらの共通の共有基板から分離すること
・一群のデバイスを共通基板から分離して分離ポケットまたはタブとし、それにより、前記デバイスに課されるバイアス電位は低い電圧で保持可能であり、一方、ポケット全体は基板電位を高い電圧上回って「浮遊する」ということ
・一群のデバイスを共通基板から分離して、小信号ノイズがそれらの適正な回路動作から干渉しないようにすること
・少数キャリアが、フォワードバイアスがかかったPN接合から共通基板へと広がる(寄生バイポーラ伝導)のを抑制すること
・基板に沿った電位の空間的変動および電圧降下が他のデバイスおよび回路に与え得る影響(いわゆる「グラウンドバウンス」)を最小限に抑えること
・最小限の電圧依存で、つまり平坦な出力I−V特性を備えて、定電流源として動作するよう、出力特性が最適化されているトランジスタを集積すること(バイポーラについては、高い早期電圧VAを有するとして、MOSFETについては、高い小信号飽和出力イ
ンピーダンスroを有するとしてしばしば述べられている)
・制御信号を低電圧回路の前述の「浮遊」ポケットに「レベルシフトする」ことが可能な高電圧トランジスタを集積すること
・大型デバイスアレイ全体にわたる迅速な信号伝播を特に備える、高電流対応スイッチ用の低抵抗MOSFETを集積すること
・永続的な損害、劣化または即時の故障を被ることなく、アバランシェ降伏での動作の限られた持続期間を乗り切ることが可能な高電流および/または高電圧デバイス(頑丈なデバイスとしても公知)を集積すること
・値の高い抵抗などの大面積受動素子、および、電圧に依存しない大面積キャパシタを、シリコン底面積を最小限しか使用せずに集積すること
・精密なアナログ回路、特に正確な電流源、および、ウェハロットごとの変動が少ないない、温度に依存しない電圧基準を集積すること。
的な動作は、電流が、降伏が発生するまでゼロのままであり、次にVDSが本質的に一定のままで増加することであり(曲線A1)、デバイスは電圧クランプとして作用している。寄生バイポーラトランジスタがある場合、またはインパクトイオン化が起こった場合、非常に多くのキャリアが生成され、電圧は降伏の後で暴落または「スナップバック」し(曲線A2)、電流が上昇し過ぎると、デバイスは破壊される。曲線Bで示すように、NMOS104がオンになると、同様の結果が起こり得る。デバイスを通るチャネル電流によってホットキャリアが生成され、これらのホットキャリアは、デバイスを、時に安全動作領域(SOA)障害と呼ばれる状態にスナップバックさせ得る。ドーパントが熱拡散されているためにドーピング濃度およびプロファイルが非常に正確には制御できないということは、ガウス形のドーパントプロファイルが、電界も最高となるシリコン表面において最も高い濃度を有することを特に考慮すると、これらの問題を悪化させる。
とP基板130との間の通常の逆バイアス接合降伏よりもはるかに低い。これが起こると、デバイスは破壊される可能性が高い。PMOS103が飽和すると、ホットキャリアが生成され、それもこの現象につながるかもしれない。
ET M7がオンとなってキャパシタC1の低いほうの端子を20Vに高めると、キャパシタC1を充電するために使用されるダイオードD10は約25V(つまりVDD+VBootstrap)を遮断しなければならない。
いやられなければならず、そのような深く幅広い拡散領域のためにより大きなダイ面積が浪費される。
この発明によれば、第1の導電型の基板の分離されたポケットが、フィールド酸化物層を形成することによって形成され、フィールド酸化物層は第1のセクションおよび第2のセクションを含み、第1および第2のセクションは開口部によって互いから隔てられている。第2の導電型のドーパントの第1の注入が、フィールド酸化物層の第1および第2のセクションを通して、および開口部を通して実行され、第2の導電型の深い層を形成し、深い層は、開口部の下のより深い部分と、フィールド酸化物層の第1および第2のセクションの下のより浅い部分とを含む。開口部の上にマスク層が形成され、第2の導電型のドーパントの少なくとも1回のさらなる注入が実行され、マスク層は、少なくとも1回のさらなる注入によるドーパントが、開口部の下の基板の区域に入ることを阻止する。しかしながら、少なくとも1回のさらなる注入によるドーパントは、フィールド酸化物層の第1および第2のセクションを通過して、基板に側壁を形成し、各側壁は、フィールド酸化物層の第1および第2のセクションそれぞれの底から深い層へと延び、深い層と側壁とは、基板の分離されたポケットを取囲む分離領域を形成している。
先行技術の問題は、関与する熱処理が最小限で、ステップがほぼどの順序ででも実行可能なモジュール型プロセスにおいて克服される。その結果、デバイスは密に実装可能であり、浅い。加えて、プロセスは、ドープされた領域のドーピングプロファイルが実質的にどの仕様も満たすよう設定されることを可能にし、伝導特性、電界、寄生、ホットキャリア、スナップバック降伏、ノイズ、しきい値(ターンオン特性)、および切換速度のより良好な制御を提供する。
ウス関数として減少する。このガウス形のドーピングプロファイルは本質的に、イオン注入および熱拡散によって形成されるウェルでは変更できない。実際には、それは非常に制限的である。なぜなら、表面での濃度を変えることなくドーパントを深いレベルに運ぶことは不可能であるため、および、NウェルとP基板との間の接合のまわりに形成される空乏領域が、接合の直上でドーピング濃度が比較的低いためにNウェルへと非常に迅速に広がって、接合とNウェル内の他の接合との間の相互作用を引起す場合があり得るためである。また、最も高い濃度が表面に位置しているため、最も低い接合降伏がシリコン表面で起こる場合があり(二酸化シリコンおよびさまざまな伝導体の存在により既により高い表面電界を悪化させて、フィールドプレート効果に繋がる)、そこではホットキャリアからの誘電体への損傷が結果としてもたらされる場合がある。このため、多くの状況において、非ガウス形のドーピングプロファイルを有するウェルを有することが望ましい。
D20との間に位置している。図8Bに示すように、フィールド酸化物層の表面上の電荷は、MOSFET M10とM20との間に寄生MOSFET M30を作り出すことが可能であり、この寄生MOSFET M30は、ソースS10の電圧がドレインD20の電圧とは異なる場合に電流を導通可能である。寄生MOSFET M30が電流を導通しないことを確実にする唯一の方法は、フィールド酸化物層の厚さXOXとフィールド酸化物層下のドーピング濃度との組合せが、寄生MOSFET M30がこの構成の定格電圧プラス安全マージンでオンにならないようにするのに十分高いしきい値電圧を有するようになっていることを確実にすることである。これは、デバイスの「フィールドしきい値」、つまり、基板の活性区域を隔てるフィールド酸化物区域における寄生MOSFETのしきい値電圧と呼ばれる。
ND2など)について、フィールド酸化物層の厚さの関数としてのNウェルのフィールド
しきい値電圧(Vtf)を示すグラフである。図示されているように、所与のドーピング濃度に対し、フィールドしきい値は、フィールド酸化物の厚さに対してほぼ直線的に増加する。最大酸化物厚さ(XFOX(max))は、トポロジカル条件およびプロセス条件によ
って、および、より低い電圧のデバイスにおいて良好な集積密度を達成する必要性によって設定される。最小フィールドしきい値は、5Vまたは12Vプラスいくらかの安全マージン(δ)に設定される。最大ドーピング濃度は、最小降伏電圧(BVmin)によって設
定され、BVminの増加とともに減少する。このため、所与の1組の条件が三角形を規定
する。この三角形は、5V+δの最小フィールドしきい値および降伏電圧については比較的大きく、つまり、面積は、XFOX=XFOX(max)と、Vtf=5V+δと、ND12に等しいドーピング濃度とによって境界を示される。しかしながら、12V+δの最小フィールドしきい値および降伏電圧については、この三角形は非常に小さく、つまり、面積は、XFOX=XFOX(max)と、Vtf=12V+δと、ND9に等しいドーピング濃度とによ
って境界を示される。しかしながら、フィールド酸化物層の下にN層NW5Bを注入して、12V領域でのフィールドしきい値を高めるものの層NW5Bが活性領域に入らないように支援することは、降伏電圧を低減させることなく、フィールドドーピング濃度を増加させる。実際、これは三角形のサイズを大きくする、つまり、斜辺はND9からND12へ
移る。これは、はるかに高いドーピング濃度が使用可能であるため、はるかにより大きいプロセス柔軟性を提供する。
+領域を表わすことができる。距離ΔXNは次に、エピ層の厚さおよびN埋込層の上方拡
散という、双方とも極めて可変の現象によって決められる。したがって、降伏が起こらないことを確実にするために、大きな安全マージンが必要とされる。図12Bに示すこの発明のデバイスを対比させる。ここでは、ダイオードD2の降伏は距離ΔXNによって決め
られ、それは、N層NWBを形成するために使用される注入の範囲および散乱の関数である。これらの量は、エピ層厚さまたは上方拡散距離よりもはるかに制御可能であり、かつ予期可能である。
ァイトを示している。図示されるように、ダイオードD2の降伏電圧がダイオードD1の降伏電圧よりも大きいだけでなく、ダイオードD2の降伏電圧のばらつきはより少ない。ダイオードD1の降伏電圧はより低いが、これは、エピタキシャル成長中および拡散中に拡散およびドーパント再分布が自然に発生するためである。ドーパント再分布から、正味の厚さΔXNが公称量から自然に低減され、数ボルトの降伏の低下につながる。厚さのば
らつきが、表示±4σによって示されている、ダイオードD1の降伏の幅広い帯の主な原因である。エピタキシャル堆積について厚さ4σという典型的な値は約±20%であり、一方、注入については、ばらつきはほんの数%である。また、ダイオードD2の降伏電圧は、主として上方拡散がないために、より薄い層においてその十分な降伏電位に達する(より低い値のΔXNで、濃度に制限されるようになる)。この発明に従ったデバイスでは
、上方拡散がないため、ΔXNに対する目標値ははるかにより低い値に設定されるように
なり、デバイスの縦方向寸法を制限する。たとえば、5VのPMOSを集積するためのNウェルは、この発明の注入されたままの方法を用いると、約0.5μmを必要とするが、エピタキシおよび従来の拡散された接合処理を用いると、約6μmを必要とする。この現象は、NウェルおよびPウェル領域双方に適用可能である。
ェルは、5Vデバイスを保持し、P基板500を30V上回って浮遊することが可能である。適切なフィールド整形により、基板上の浮遊領域の最大電圧は60V、200Vに拡張可能であり、望ましい場合にはさらに600Vに拡張可能である。このすべてが、分離拡散部または単一のエピタキシャル層すらなく達成される。
のPウェルPW5保護リングとの間にドリフト領域を形成していることを示している。点線は、PウェルおよびNウェル領域双方の下に位置する深いN層DNを表わしている。PウェルおよびNウェル領域は接触しているよう図示されているが、それらの間に、悪影響を引き起こすことなく、間隙を有し得る。NウェルNW5(その深い注入部分NW5Bを含む)は、Pウェル領域PW5(その表面下部分PW5Bを含む)を包囲して取巻くよう示されている。分離されたアイランド全体の形状は、図示されているように矩形であり得るが、より高い降伏電圧を達成するために丸みのある角を含んでいてもよい。
いN層DN(点線)が5VのPウェルPW5の下のみに(かつそれよりも若干大きく)位置付けられている図14Bの構造の平面図を示している。
含まないために、基板を高い電圧上回って浮遊可能である。この構造およびプロセスシーケンスは、ウェルまたはブランケットフィールドドーピング注入部をこの領域から除去するために更なるマスクを必要としないという点で、従来の接合分離をしのぐ明確な利点を提供している。
設定される。図示されている構造は図14Iおよび図14Jの5Vの分離Nウェルと同様であるが、図15Dでは、NウェルNW12の埋込部分、つまりNW12Bが、フィールド酸化物領域の下ではシリコン表面に到達しておらず、一方、図14Iおよび図14Jでは、5Vの埋込まれたNウェルNW5Bがシリコン表面に到達している点が異なる。
W5は、分離電位+V1と等しい、またはよりマイナスの任意の電圧にバイアスをかけら
れ得る。PウェルPW5がバイアスをかけられ得る最もマイナスの電位は、+V1に対す
るその最大定格電圧である。分離領域および+V1が5Vでバイアスをかけられる場合、
PウェルPW5は、+5Vから0V(接地)までの任意の電位で、つまり供給電圧の全範囲にわたって、連続してバイアスをかけられ、動作され得る。しかし、分離領域および+V1が12Vでバイアスをかけられる場合、PウェルPW5は、5Vのウェルが採用され
ていたため、+12Vからたった7V(つまり12Vマイナス5Vの最大動作)までの任意の電位で、連続してバイアスをかけられ、動作され得る。しかしながら、12VのPウェルが使用されている場合には、PウェルPW12は、12Vから0V(接地)までの任意の電位で動作され得る。
当てはまる。デバイス同士は十分に分離されているため、それらは互いに完全に独立して動作可能である。さらに、分離されたPウェル領域は、場合によっては、接地より下で、つまり、必要であれば基板電位より下で動作可能である。図16Bは、図16Aの構造の平面図であり、図16Cは、その構造およびレイアウトの概略図である。
たとえば5V)でバイアスをかけられ、12VのNウェルNW12は+V2(たとえば1
2V)でバイアスをかけられる。5Vのウェル同士は互いに接触しており、一方、12Vのウェル同士を隔てる5VのN層NW5Bと5VのP層PW5Bとがある。図16Eは、図16Dの構造の概略図であり、図16Fは、図16Dの構造の可能な1レイアウトの平面図である。
)1/2)]に従ったガウス関数に従い、深さが増大するにつれて下降する。ここで、拡散
成分の拡散率Dは、温度Tに対して指数関数的な依存性を有する。拡散の速度は、濃度勾配により決定される。拡散が長時間にわたって進行するほど、拡散の速度は遅くなる。
ロファイル(破線)よりもかなり上に位置する(したがって、破線部は、ウェルの非ガウスの様相を示す)。図17Fは、連鎖した同じ注入を示すが、この場合、ドーパントは酸化物層を介して注入される。ここでは、浅い方のドーパントが完全に酸化物層内に位置付けられ、半導体材料は深い方のドーパントのみを認め、そのピーク濃度N2は、図17E
よりも半導体の表面付近に位置付けられる。したがって、被覆されていない半導体材料を介して、および、表面上の酸化物(または他の)層を介して、「連鎖した」同じ注入物を注入することにより、根本的に異なる結果を得ることができる。図17Fでは、注入が酸化物を介して実施されており、この酸化物が注入後に形成されていないことに注意されたい。
方の注入は、N3よりも高いピーク濃度(N4)を有する。図17Gは、半導体の表面を介した、連鎖した注入を示し、図17Hは、酸化物層を介した注入を示す。
射影飛程RP1は、図17Lに示す注入の射影飛程RP2よりも大きい。示されるように、たとえ総ドーズ量Q1が全く同じであっても、図17Kの注入のピーク濃度N5は、図17Lに示す注入のピーク濃度N6よりも高い。このことは、所定のドーズ量の注入物が、半導
体内に深く注入されるほどより多く拡散し、したがってドーピング濃度のより低いピークを得るという一般原理を示す。
に低くなり、かつ、注入物の幅(散在量)が広くなる。
量Q4を深い方の注入に与えることによって打消すことができる。その結果、深い方の注
入の散在量ΔX4は、浅い方の注入の散在量ΔX3よりも大きくなる。図17Qは、漸進的により高いドーズ量Q5、Q6、Q7、およびQ8を有する4回の注入を用いて同じ原理を示し、これらの注入は、N13のドーピング濃度を有する、ほとんど「平坦な」プロファイルを生じる。深さが増すにつれてドーピング濃度の勾配を上向きにすることが望まれる場合、Q6、Q7、およびQ8を、漸進的により一層高くしなければならない。
セスは、1枚の基板350を用いる。
PNP306を示し、「D」と表示された図面は、30Vの横型トレンチDMOS308を示し、「E」と表示された図面は、12VのPMOS309および12VのNMOS310を示す。参照を容易にするために、この体系を表2にまとめる。
成される(図35Bおよび図35C)。12Vの対称型CMOSの領域内に、深いN層390Cが形成される(図35E)。5VのNMOS302の領域内に、深いN層390Gが形成される(これは、5VのNMOSが、下にある深いN層を有さないことから基板350から分離されていない、図18Aに示す実施例の変形例であることに注意されたい)。深いN層390は、たとえば、1E13から5E14cm-2のドーズ量、一般には5E13cm-2のドーズ量で、1.5MeVから3MeVのエネルギ、一般には2.0MeVのエネルギでリンを注入することにより形成され得る。これにより、約1E18cm-3のドーピング濃度を有し、かつ、基板350の表面よりも下に2から3μmの範囲と0.3μmの散在量とを有する深いN層が生じる。2MeVにおいて、Pウェルを加えない、DN層よりも上の分離されたP基板の厚さは、約1μmである。
図36Dおよび図37Dに示すように、フォトレジストマスク層432が堆積されてフォトリソグラフィによりパターニングされ、30Vの横型トレンチDMOS308の領域に開口部を形成する。マスク層432内の開口部を介して、2段階でN型ドーパントが注入される。第1の注入後の構造を図36Dに示し、第2の注入後の構造を図37Dに示す。これらの注入はいずれも、連鎖した注入によるドリフト領域を構成する。第1の注入は、3E12cm-2のドーズ量および190keVのエネルギにおけるリンであり得、第2の注入は、1.7E12cm-2のドーズ量および225keVのエネルギにおけるリンであり得る。これにより、ドーパントがフィールド酸化物層352を通過する、約1E16cm-3のドーピング濃度を有するNドリフト領域の浅いドリフト部391Aと、ドーパントがフィールド酸化物領域352を通過しない、約4E16cm-3のドーピング濃度を有するNドリフト領域の深いドリフト部393Aとが形成される。この実施例において、浅いドリフト部391Aは、フィールド酸化物層352の下面に当接し、深いドリフト部393Aは、トレンチ416の底部まで延びる。当然ながら、実施される注入の数に対応した注入のドーズ量を減らしても総電荷量(注入された総ドーパントQ)が相対的に変化しないままである限り、任意の数の連鎖した注入を用いてドリフト領域を最適化することができる。
一部をなすNウェル354Dと、5VのPNP306用の、取囲む形の「フロア分離」領域の一部をなすNウェル354Eと、30Vの横型トレンチDMOS308のドレインの一部をなすNウェル354Fと、12VのPMOS309の分離領域354Gとが形成される。第1段階は、5E12cm-2のドーズ量および500keVのエネルギで注入されたリンであり得る。第2段階は、6E11cm-2のドーズ量および250keVのエネルギで注入されたリンであり得る。第3段階は、3E11cm-2のドーズ量および60keVのエネルギにおける、リンが注入されるしきい値調節部であり得る。これにより、約6E16から1E17cm-3の範囲のドーピング濃度を有するN型領域が生じる。
ウト)、5VのNPNおよび5VのPNP(従来のレイアウト)、30Vの横型トレンチCMOS、ならびに対称型の12VのCMOSを含む、図18A〜18Gに示すデバイスのいくつかを作製するためのプロセスのステップを示している。各図面番号の接尾文字は、以下のように、それが関係するデバイスを示している。
A 5VのCMOS(図18A)
B 5VのNPNおよび5VのPNP(高いFTレイアウト)(図18A)
C 5VのNPNおよび5VのPNP(従来のレイアウト)(図示せず)
D 30Vの横型トレンチDMOS(図18A)
E 対称型の12VのCMOS(図18B)
一般に、デバイスの最終的な構造に影響を与えないステップについては、図面は含まれない。たとえば、ある層が形成され、それが後で除去され、下に位置する基板の構造に影響を与える場合、図面は含まれない。その結果、図面の接尾文字は連続していない。
本願は、2002年8月14日に出願された米国出願第10/218,668号、および2002年8月14日に出願された米国出願第10/218,678号に関し、それらの各々はその全体がここに引用により援用される。
この発明は半導体デバイス作製に関し、特に、互いから十分に分離される能力を有し、かつ異なる動作電圧定格を有する電界効果トランジスタおよびバイポーラトランジスタまたは他の半導体デバイスを、単一の半導体チップ上に作製することに関する。加えて、この発明は、デバイス間の寄生伝導を回避し、デバイスおよび回路間のノイズおよびクロストークを抑制する特徴を有し、かつ、他の特徴、たとえばアナログおよび混合信号用途で特に使用されるほぼ理想的な電流源の生成、および高電流または高電圧パワー用途で使用される電源スイッチのオンチップ集積化のための頑強な低抵抗パワーMOSFETの生産などを提示する半導体デバイスに関する。
多くの集積回路は今日、メモリ、ロジック、デジタル信号処理、マイクロプロセッサ、ロジックアレイなどを含むデジタルであるが、多数の製品および電子機能は依然としてアナログ回路に頼っており、それは単独で使用されるか、またはデジタル回路と組合わされて混合信号用途となっている。アナログ集積回路は、「アナログ」または「線形」回路動作体制としばしば呼ばれる状態で動作する集積回路に関与する、半導体技術の一部門を形成している。アナログICでは、集積デバイスのいくつかは電流を切換えるパワー用途で使用されているが、アナログデバイスについては、特に、電圧基準、電流ミラー、オシレータおよび増幅器において定電流源または制御された電流源として動作する場合、他の用途もある。半導体技術のこの部門は一般に、デバイスの電気特性、デバイスが取扱うべき電圧および電流、ならびにデバイスの製造に使用されるプロセスおよび技術の点で、デジタル部門とははっきりと区別される。
・特にデバイス同士が異なる電圧で動作する場合、またはIC内で本質的に大幅に異なる機能を実行する場合に、デバイス同士を互いから、かつそれらの共通の共有基板から分離すること
・一群のデバイスを共通基板から分離して分離ポケットまたはタブとし、それにより、前記デバイスに課されるバイアス電位は低い電圧で保持可能であり、一方、ポケット全体は基板電位を高い電圧上回って「浮遊する」ということ
・一群のデバイスを共通基板から分離して、小信号ノイズがそれらの適正な回路動作から干渉しないようにすること
・少数キャリアが、フォワードバイアスがかかったPN接合から共通基板へと広がる(寄生バイポーラ伝導)のを抑制すること
・基板に沿った電位の空間的変動および電圧降下が他のデバイスおよび回路に与え得る影響(いわゆる「グラウンドバウンス」)を最小限に抑えること
・最小限の電圧依存で、つまり平坦な出力I−V特性を備えて、定電流源として動作するよう、出力特性が最適化されているトランジスタを集積すること(バイポーラについては、高い早期電圧VAを有するとして、MOSFETについては、高い小信号飽和出力インピーダンスroを有するとしてしばしば述べられている)
・制御信号を低電圧回路の前述の「浮遊」ポケットに「レベルシフトする」ことが可能な高電圧トランジスタを集積すること
・大型デバイスアレイ全体にわたる迅速な信号伝播を特に備える、高電流対応スイッチ用の低抵抗MOSFETを集積すること
・永続的な損害、劣化または即時の故障を被ることなく、アバランシェ降伏での動作の限られた持続期間を乗り切ることが可能な高電流および/または高電圧デバイス(頑丈なデバイスとしても公知)を集積すること
・値の高い抵抗などの大面積受動素子、および、電圧に依存しない大面積キャパシタを、シリコン底面積を最小限しか使用せずに集積すること
・精密なアナログ回路、特に正確な電流源、および、ウェハロットごとの変動が少ないない、温度に依存しない電圧基準を集積すること。
標準的なCMOS構成要素を使用するかもしれず、または、DMOSデバイスを採用するかもしれない(DMOSの「D」は元々、二重拡散型に対する頭字語であった)。バイポーラトランジスタ、CMOSトランジスタおよびDMOSトランジスタを1つのプロセスアーキテクチャに混ぜ合わせることはしばしば、BCDプロセスと呼ばれる。これらのプロセスの多くは、特にNPNバイポーラまたはPNPバイポーラが含まれる場合、デバイス間の分離を達成するために複雑なプロセスフローを必要とする。
ン領域138が注入される。これらのステップの各々はマスクを必要とする。P+ソース領域136/P+ドレイン領域138は、金属層148により、バリアメタル層150、通常、P+ソース領域136/P+ドレイン領域138との界面に形成されるTiN(窒化チタン)と接触している。
方のデバイスのボディ−ドレイン接合は、PMOS101およびNMOS102のドレイン電位が接地およびVcc供給レールと等しい電圧、またはその中間の電圧に維持される限り、逆バイアスをかけられる。
とP基板130との間の通常の逆バイアス接合降伏よりもはるかに低い。これが起こると、デバイスは破壊される可能性が高い。PMOS103が飽和すると、ホットキャリアが生成され、それもこの現象につながるかもしれない。
192から、ゲート190の下でPボディ194のチャネルを横方向に通り、N−エピ層176を下向きにN埋込層196へと流れ、N埋込層196を横向きに進み、N+シンカー198を通って上向きに流れる。これらのデバイスの一利点は、デバイスに逆バイアスがかけられるとPボディ間の空乏領域を拡げることによって電流がピンチオフされることであり、これはゲート酸化物層を保護する。他方、デバイスのオン抵抗は、電流がN埋込層196を通って流れるべき距離によって大きくなる。この抵抗を許容可能な限度内に保つため、N+シンカーがDMOS間に周期的にかつ頻繁に位置付けられなければならず、これはチップの集積密度を低減させる。そのようなDMOSデバイスのオフ状態阻止電圧BVDSSが高いほど、N+シンカー拡散部198およびP分離拡散部180はより深く追
いやられなければならず、そのような深く幅広い拡散領域のためにより大きなダイ面積が浪費される。
る(砒素またはアンチモン)N埋込層についてのオプションを要約している。速く、またはゆっくりと拡散するN埋込層は、図6Cの左側に示すように別個であってもよく、または、それらは図6Cの右側に示すように、おそらく同じマスクを用いて、互いに重なり合っていてもよい。いずれの場合とも、(上方拡散の頭字語としてUIと表示される)速い拡散物質は、遅く拡散するNBLの縦方向の範囲を上回り、かつ下回って拡がる。
大きくする。
この発明によれば、第1の導電型の基板の分離されたポケットが、フィールド酸化物層を形成することによって形成され、フィールド酸化物層は第1のセクションおよび第2のセクションを含み、第1および第2のセクションは開口部によって互いから隔てられている。第2の導電型のドーパントの第1の注入が、フィールド酸化物層の第1および第2のセクションを通して、および開口部を通して実行され、第2の導電型の深い層を形成し、深い層は、開口部の下のより深い部分と、フィールド酸化物層の第1および第2のセクションの下のより浅い部分とを含む。開口部の上にマスク層が形成され、第2の導電型のドーパントの少なくとも1回のさらなる注入が実行され、マスク層は、少なくとも1回のさらなる注入によるドーパントが、開口部の下の基板の区域に入ることを阻止する。しかしながら、少なくとも1回のさらなる注入によるドーパントは、フィールド酸化物層の第1および第2のセクションを通過して、基板に側壁を形成し、各側壁は、フィールド酸化物層の第1および第2のセクションそれぞれの底から深い層へと延び、深い層と側壁とは、基板の分離されたポケットを取囲む分離領域を形成している。
先行技術の問題は、関与する熱処理が最小限で、ステップがほぼどの順序ででも実行可能なモジュール型プロセスにおいて克服される。その結果、デバイスは密に実装可能であり、浅い。加えて、プロセスは、ドープされた領域のドーピングプロファイルが実質的にどの仕様も満たすよう設定されることを可能にし、伝導特性、電界、寄生、ホットキャリア、スナップバック降伏、ノイズ、しきい値(ターンオン特性)、および切換速度のより良好な制御を提供する。
矩形のドーナツ形状の構造の中に組合わせる。エピタキシャルプロセスで作られたデバイスとは異なり、深い層は基板とエピタキシャル層との間の界面には形成されず、深いフロア分離ドーパントを高エネルギで注入することによって形成される。元の基板と同じ濃度および導電型を有する分離ポケットは、そのようなプロセスの結果である。そのような分離ポケットの中身は、CMOS NウェルおよびPウェル領域、バイポーラベース領域、DMOSボディ領域、または高濃度にドープされたソースドレイン領域を含む、極性がP型またはN型の任意の数のドープ領域を含んでいてもよい。
ウス関数として減少する。このガウス形のドーピングプロファイルは本質的に、イオン注入および熱拡散によって形成されるウェルでは変更できない。実際には、それは非常に制限的である。なぜなら、表面での濃度を変えることなくドーパントを深いレベルに運ぶことは不可能であるため、および、NウェルとP基板との間の接合のまわりに形成される空乏領域が、接合の直上でドーピング濃度が比較的低いためにNウェルへと非常に迅速に広がって、接合とNウェル内の他の接合との間の相互作用を引起す場合があり得るためである。また、最も高い濃度が表面に位置しているため、最も低い接合降伏がシリコン表面で起こる場合があり(二酸化シリコンおよびさまざまな伝導体の存在により既により高い表面電界を悪化させて、フィールドプレート効果に繋がる)、そこではホットキャリアからの誘電体への損傷が結果としてもたらされる場合がある。このため、多くの状況において、非ガウス形のドーピングプロファイルを有するウェルを有することが望ましい。
きい値注入物の横方向の拡散はそれにより、デバイス、特に狭いまたは短いデバイスの動作を干渉し、デバイス集積密度を最大化する利点が十分に実現されないようにする。埋込ウェルのドーピングを用いてより高いフィールドしきい値の達成を助けることはしたがって、より古い従来の先行技術の方法と比べ、有利である。
D20との間に位置している。図8Bに示すように、フィールド酸化物層の表面上の電荷は、MOSFET M10とM20との間に寄生MOSFET M30を作り出すことが可能であり、この寄生MOSFET M30は、ソースS10の電圧がドレインD20の電圧とは異なる場合に電流を導通可能である。寄生MOSFET M30が電流を導通しないことを確実にする唯一の方法は、フィールド酸化物層の厚さXOXとフィールド酸化物層下のドーピング濃度との組合せが、寄生MOSFET M30がこの構成の定格電圧プラス安全マージンでオンにならないようにするのに十分高いしきい値電圧を有するようになっていることを確実にすることである。これは、デバイスの「フィールドしきい値」、つまり、基板の活性区域を隔てるフィールド酸化物区域における寄生MOSFETのしきい値電圧と呼ばれる。
有している連鎖注入を用いて形成される。フィールド酸化物の厚さに依存して、埋込まれた注入部は、上部ウェルよりも20%〜200%高いドーズ量で、上部ウェル注入部の1.5〜3倍もののエネルギで注入されてもよい。
10Eは、断面10C−10C′での非活性区域のドーピングプロファイルを示している。N+埋込層がエピと基板との界面に位置し、Nウェルがエピタキシャル層の上部から拡散されているため、埋込層とNウェルとの重なり具合は非常に可変である。速く拡散し、濃度がより低いNBL2層(520)が存在しない場合、濃度がより高いNBL1(518)はNウェル530上にオーバーラップしなければならず、エピタキシャル厚さにおけるばらつきも含め、Nウェル530に形成されるデバイスの降伏を劣化させ得る。
マルバジェットプロセスの小型で良好に制御され最小限に拡散されるウェル構造を示している。この方法では、数ミクロンほどの浅いウェルを用いて12Vデバイスを生成できる。図10Fは、N層NW5BおよびNW12Bが12V区域のフィールド酸化物層508の下でどのようにオーバーラップするかを示している。N層NW12BはP基板500の表面から1.5μm下にしか広がらない。この浅い深さは、ドーパントを再分布させる実質的なサーマルバジェットがないために得られる。これに対し、図10Cおよび図10Eの非常に厚いN埋込層520は、表面から10〜14μm下に広がり得る。
Vデバイスの双方に使用される。5VのPウェルのドーピングが不十分というこの妥協案は、特に5VのNMOSにおいてスナップバックおよびパンチスルー降伏効果を生じさせるという点で、多くの問題に繋がり得る。場合によっては、これらの問題を回避するために、N−チャネルデバイスについての最小許容チャネル長を長くしなければならないが、これは集積密度を犠牲にすることによってのみ行なわれる。
護リングとして使用される。
られ、それは、N層NWBを形成するために使用される注入の範囲および散乱の関数である。これらの量は、エピ層厚さまたは上方拡散距離よりもはるかに制御可能であり、かつ予期可能である。
層と合流し、分離されたポケット548を形成している。このタイプの接合分離は時折、ラップアラウンド接合分離(またはエピ−WAJI)と呼ばれる。しかしながら、それは依然としてエピタキシの成長に、この場合P型基板上でのP型エピの成長に頼っている。同様の問題が起こっている。エピ−JIおよびエピ−WAJI構造(およびそれらを形成するために使用される方法)は双方とも、エピタキシャル堆積濃度の制御と、とりわけ、エピ厚さおよび厚さの均一性とに非常に依存している。双方とも、エピタキシャル成長中、分離拡散中、およびその後の処理中に、基板および埋込層の上方拡散を提示している。図13Cは、図13Aの断面13A−13A′のドーピングプロファイルであり、図13Dは、図13Bの断面13B−13B′でのドーピングプロファイルである。
NW5Bと5VのP層PW5Bとは、それらがフィールド酸化物層566の下側で接触するよう、エネルギを用いて注入される。深いN層DNは、図13Eおよび図13Fに示す深いN層DNと同じであり、それは5VのN層NW5Bおよび5VのP層PW5Bとオーバーラップするよう、エネルギを用いて注入される。5VのNウェルNW5はP基板550からはっきりと分離されている。なぜなら、どのNウェルまたはDN領域も、周囲のP型基板との逆バイアスがかかった接合を形成するためである。5VのN層NW5Bの一部は、5VのPウェルPW5の右側のフィールド酸化物層566をリングまたは実質的に環状の形状で通過するようになっており、そのため、5VのPウェルPW5は、側面および下がすべてN領域によって完全に包囲されるため、同様にP基板500から分離される。5VのNウェルNW5および5VのPウェルPW5は、P基板500の電位から上向きに浮遊可能であり、限度は、5VのPウェルPW5の右側の、5VのPウェルPW5保護リングと5VのNウェルNW5との間の距離LDによって設定される。たとえば、相補型ウ
ェルは、5Vデバイスを保持し、P基板500を30V上回って浮遊することが可能である。適切なフィールド整形により、基板上の浮遊領域の最大電圧は60V、200Vに拡張可能であり、望ましい場合にはさらに600Vに拡張可能である。このすべてが、分離拡散部または単一のエピタキシャル層すらなく達成される。
のPウェルPW5保護リングとの間にドリフト領域を形成していることを示している。点線は、PウェルおよびNウェル領域双方の下に位置する深いN層DNを表わしている。PウェルおよびNウェル領域は接触しているよう図示されているが、それらの間に、悪影響を引き起こすことなく、間隙を有し得る。NウェルNW5(その深い注入部分NW5Bを含む)は、Pウェル領域PW5(その表面下部分PW5Bを含む)を包囲して取巻くよう示されている。分離されたアイランド全体の形状は、図示されているように矩形であり得るが、より高い降伏電圧を達成するために丸みのある角を含んでいてもよい。
いN層DN(点線)が5VのPウェルPW5の下のみに(かつそれよりも若干大きく)位置付けられている図14Bの構造の平面図を示している。
設定される。図示されている構造は図14Iおよび図14Jの5Vの分離Nウェルと同様であるが、図15Dでは、NウェルNW12の埋込部分、つまりNW12Bが、フィールド酸化物領域の下ではシリコン表面に到達しておらず、一方、図14Iおよび図14Jでは、5Vの埋込まれたNウェルNW5Bがシリコン表面に到達している点が異なる。
ていたため、+12Vからたった7V(つまり12Vマイナス5Vの最大動作)までの任意の電位で、連続してバイアスをかけられ、動作され得る。しかしながら、12VのPウェルが使用されている場合には、PウェルPW12は、12Vから0V(接地)までの任意の電位で動作され得る。
100Aから2000Aの範囲であり得るが、一般に、200Aから600Aの範囲である。低ドープされたPドリフト領域362Aおよび362Bが、Nウェル354A内のゲート358Aの両側に形成される。PMOS301はまた、P+ソース領域364AおよびP+ドレイン領域364Bも含む(図18A〜図18Hにおいて、同じ参照番号だが異なる文字で示されたドーパント領域は、同じ注入のステップ中に形成される)。
Cは、側壁スペーサ360とは無関係の距離だけ、ゲート358Dの縁端部からずれる。低ドープされたN領域377Aは、ドレインとゲートとの間、およびドレインとフィールド酸化物領域352との間に延びる。
する場合、それらの収集を可能にする。
いずれかが、囲み込むウェルを基準として12V(最大15V)の逆バイアスを得ることを可能にする。
と、低ドープされた専用のNドリフト領域とを含むドレインを含む。このNドリフト領域は、フィールド酸化物層352下の浅い部分391Bと、深いドリフト部393Bとを含む。Pボディ領域395Cは、専用の注入物であり、このボディ領域395Cには、P+ボディコンタクト領域364Nを介して接触する。ソースは、トレンチに隣接するN+領域378Pにより示される。電流は、N+ソース領域378PからPボディ領域395C内のチャネルを通って下方に流れ、その後向きを変えて、5VのNウェル354LおよびN+コンタクト領域378Nに向かい横方向に流れる。ゲート396Cは、高電圧Nドリフト領域内の電流を拡散することによってその領域内の電流密度および抵抗を下げるための横型電流スプレッダとして働く。
えることによってデバイス317がオンにされると、ゲート酸化物398D全体の電界がPB領域395Dを反転させ、それにより、電流は、N+ソース領域378VからPボディ395D内の反転されたチャネルを通って、1つのメサ内の高電圧Nドリフト領域393Cまで下方に流れ、その後、12VのNウェル380Dを介してトレンチゲート396Dの底部の付近を流れてから、隣接するメサ内の5VのNウェル354QおよびN+ドレイン領域378Uを通って上方に流れる。P型ボディ領域PB395Dへの接触は、指状突起の長さに沿って(図示していない3次元において)生じることが好ましく、一般には、金属370を介してソース領域378Vに短絡される。
Hおよび表1(接尾文字を有さない)で識別されるように、一連の11回の基本的な注入を用いて1枚の基板350上に作製され得る。
ゲート酸化物層を有する。NMOS304の下の深いN層は、基板からNMOS304を分離するダイオードD4およびD5を形成する。
物層408は、フィールド酸化物層352の部分間の領域において成長する。
は下部プレートを形成し、層間誘電体387はポリ−ポリキャパシタ311の誘電体層を形成する。ポリ−ポリキャパシタ311が形成された後に、フォトレジストマスク(図示せず)が除去される。
成される(図35Bおよび図35C)。12Vの対称型CMOSの領域内に、深いN層390Cが形成される(図35E)。5VのNMOS302の領域内に、深いN層390Gが形成される(これは、5VのNMOSが、下にある深いN層を有さないことから基板350から分離されていない、図18Aに示す実施例の変形例であることに注意されたい)。深いN層390は、たとえば、1E13から5E14cm-2のドーズ量、一般には5E13cm-2のドーズ量で、1.5MeVから3MeVのエネルギ、一般には2.0MeVのエネルギでリンを注入することにより形成され得る。これにより、約1E18cm-3のドーピング濃度を有し、かつ、基板350の表面よりも下に2から3μmの範囲と0.3μmの散在量とを有する深いN層が生じる。2MeVにおいて、Pウェルを加えない、DN層よりも上の分離されたP基板の厚さは、約1μmである。
図36および図37に示すように、フォトレジストマスク層432が堆積されてフォトリソグラフィによりパターニングされ、30Vの横型トレンチDMOS308の領域に開口部を形成する。マスク層432内の開口部を介して、2段階でN型ドーパントが注入される。第1の注入後の構造を図36に示し、第2の注入後の構造を図37に示す。これらの注入はいずれも、連鎖した注入によるドリフト領域を構成する。第1の注入は、3E12cm-2のドーズ量および190keVのエネルギにおけるリンであり得、第2の注入は、1.7E12cm-2のドーズ量および225keVのエネルギにおけるリンであり得る。これにより、ドーパントがフィールド酸化物層352を通過する、約1E16cm-3のドーピング濃度を有するNドリフト領域の浅いドリフト部391Aと、ドーパントがフィールド酸化物領域352を通過しない、約4E16cm-3のドーピング濃度を有するNドリフト領域の深いドリフト部393Aとが形成される。この実施例において、浅いドリフト部391Aは、フィールド酸化物層352の下面に当接し、深いドリフト部393Aは、トレンチ416の底部まで延びる。当然ながら、実施される注入の数に対応した注入のドーズ量を減らしても総電荷量(注入された総ドーパントQ)が相対的に変化しないままである限り、任意の数の連鎖した注入を用いてドリフト領域を最適化することができる。
トが注入されて、「Pプラグ」領域を形成する。pプラグ領域は、高ドープされており、後に堆積されるべき金属層と、基板350のP型領域との間のオーミック接触を改善する。Pプラグ注入は、6E15cm-2のドーズ量および40keVのエネルギにおけるホウ素であり得、ほぼ縮退した態様でドープされた極めて浅い層を有するPプラグ領域を生じる。ホウ素のPプラグドーピングは、Nプラグ注入をカウンタドープするほど十分なものでないため、ホウ素のPプラグドーピングをP+領域に制限するためのマスクは必要としない。
A 5VのCMOS(図18A)
B 5VのNPNおよび5VのPNP(高いFTレイアウト)(図18A)
C 5VのNPNおよび5VのPNP(従来のレイアウト)(図示せず)
D 30Vの横型トレンチDMOS(図18A)
E 対称型の12VのCMOS(図18B)
一般に、デバイスの最終的な構造に影響を与えないステップについては、図面は含まれない。たとえば、ある層が形成され、それが後で除去され、下に位置する基板の構造に影響を与える場合、図面は含まれない。その結果、図面の接尾文字は連続していない。
Claims (64)
- 第1の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型MOSFETを備え、前記トレンチゲート型MOSFETは、
前記基板の表面に形成された少なくとも4つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第1のトレンチは、第1のメサにより第2のトレンチから分離され、前記第2のトレンチは、第2のメサにより第3のトレンチから分離され、前記第3のトレンチは、第3のメサにより第4のトレンチから分離され、
前記第2のメサは、
前記第1の導電型とは反対の第2の導電型を有し、かつ、前記基板の表面に隣接して前記第2のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第2の導電型の第1のドーピング濃度を有し、前記第2のメサはさらに、
前記第1の導電型を有し、かつ、前記ソース領域に隣接して前記第2のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第2のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第2の導電型の第2のドーピング濃度を有し、
前記第1のメサおよび前記第3のメサの各々は、
前記第2の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第1のメサおよび前記第3のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第2の導電型の第3のドーピング濃度を有し、前記第1のメサおよび前記第3のメサの各々はさらに、
前記第2の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第1のメサおよび前記第3のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第2の導電型の第4のドーピング濃度を有し、前記トレンチゲート型MOSFETはさらに、
前記第2の導電型の層を含み、前記層は、前記第1のトレンチ、前記第2のトレンチ、前記第3のトレンチ、および前記第4のトレンチの各々の底部に当接し、
前記第1のドーピング濃度は、前記第2のドーピング濃度よりも高く、前記第3のドーピング濃度は、前記第4のドーピング濃度よりも高い、半導体デバイスのファミリー。 - CMOSのペアをさらに備え、前記CMOSのペアはPMOSおよびNMOSを含み、
前記PMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記Nウェルは降伏電圧を有し、前記PMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置されたP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記P型ソース領域とは反対側に配置されたP型ドレイン領域とを含み、
前記NMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記Pウェルは前記降伏電圧を有し、前記NMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置されたN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記N型ソース領域とは反対側に配置されたN型ドレイン領域とを含む、請求項1に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項2に記載の半導体デバイスのファミリー。
- 前記Nウェルの相対的に浅い部分の各々に、相対的に高ドープされたN型領域と、
前記Pウェルの相対的に浅い部分の各々に、相対的に高ドープされたP型領域とをさらに備え、
前記P型ドレイン領域は、前記P型ソース領域よりも大きな距離だけ前記第1のゲートから分離され、
前記N型ドレイン領域は、前記N型ソース領域よりも大きな距離だけ前記第2のゲートから分離される、請求項1に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項4に記載の半導体デバイスのファミリー。
- 第1のPMOSおよび第1のNMOSを含む第1のCMOSのペアと、第2のPMOSおよび第2のNMOSを含む第2のCMOSのペアとをさらに備え、
前記第1のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記第1のNウェルは第1の降伏電圧を有し、前記第1のPMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置された第1のP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記第1のP型ソース領域とは反対側に配置された第1のP型ドレイン領域とを含み、
前記第1のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記第1のPウェルは、前記第1の降伏電圧を有し、前記第1のNMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置された第1のN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記第1のN型ソース領域とは反対側に配置された第1のN型ドレイン領域とを含み、
前記第2のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のNウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第3の開口部の下に存在し、前記第2のウェルは第2の降伏電圧を有し、前記第2のNウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたN型領域を含み、前記第2の降伏電圧は、前記第1の降伏電圧よりも大きく、前記第2のPMOSはさらに、
第3のゲート酸化物層により前記基板から分離された第3のゲートと、
前記基板の前記表面において、前記第3のゲートの一方側に配置された第2のP型ソース領域と、
前記基板の前記表面において、前記第3のゲートの、前記第2のP型ソース領域とは反対側に配置された第2のP型ドレイン領域とを含み、前記第2のP型ドレイン領域は、前記第2のP型ソース領域よりも大きな距離だけ前記第3のゲートから分離され、
前記第2のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第4の開口部の下に存在し、前記第2のPウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたP型領域を含み、前記第2のPウェルは前記第2の降伏電圧を有し、前記第2のNMOSはさらに、
第4のゲート酸化物層により前記基板から分離された第4のゲートと、
前記基板の前記表面において、前記第4のゲートの一方側に配置された第2のN型ソース領域と、
前記基板の前記表面において、前記第4のゲートの、前記第2のN型ソース領域とは反対側に配置された第2のN型ドレイン領域とを含み、前記第2のN型ドレイン領域は、前記第2のN型ソース領域よりも大きな距離だけ前記第4のゲートから分離される、請求項1に記載の半導体デバイスのファミリー。 - 前記第1のNウェルおよび前記第2のNウェルならびに前記第1のPウェルおよび前記第2のPウェルの下に存在する、前記第2の導電型の分離層を備える、請求項6に記載の半導体デバイスのファミリー。
- NPNトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内にP型ベース領域と、
前記分離されたポケット内にN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成する、請求項1に記載の半導体デバイスのファミリー。 - PNPトランジスタをさらに備え、前記PNPトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、請求項1に記載の半導体デバイスのファミリー。
- NPNトランジスタおよびPNPトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内にP型ベース領域と、
前記分離されたポケット内にN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成し、
前記PNPトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、請求項1に記載の半導体デバイスのファミリー。 - 第1の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型MOSFETを備え、前記トレンチゲート型MOSFETは、
前記基板の表面に形成された少なくとも4つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第1のトレンチは、第1のメサにより第2のトレンチから分離され、前記第2のトレンチは、第2のメサにより第3のトレンチから分離され、前記第3のトレンチは、第3のメサにより第4のトレンチから分離され、
前記第2のメサは、
前記第1の導電型とは反対の第2の導電型を有し、かつ、前記基板の表面に隣接して前記第2のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第2の導電型の第1のドーピング濃度を有し、前記第2のメサはさらに、
前記第1の導電型を有し、かつ、前記ソース領域に隣接して前記第2のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接して前記第2のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第2の導電型の第2のドーピング濃度を有し、
前記第1のメサおよび前記第3のメサの各々は、
前記第2の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第1のメサおよび前記第3のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第2の導電型の第3のドーピング濃度を有し、前記第1のメサおよび前記第3のメサの各々はさらに、
前記第2の導電型を有し、かつ、前記ドレイン領域に隣接してそれぞれ前記第1のメサおよび前記第3のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第2の導電型の第4のドーピング濃度を有し、前記トレンチゲート型MOSFETはさらに、
前記第2の導電型の第1の層を含み、前記第1の層は、前記第1のトレンチおよび前記第2のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記トレンチゲート型MOSFETはさらに、
前記第2の導電型の第2の層を含み、前記第2の層は、前記第3のトレンチおよび前記第4のトレンチの各々の底部ならびに前記高電圧ドリフト領域に当接し、前記第1の層は、前記第2の層から間隔を空けて配置され、
前記第1のドーピング濃度は、前記第2のドーピング濃度よりも高く、前記第3のドーピング濃度は、前記第4のドーピング濃度よりも高い、半導体デバイスのファミリー。 - CMOSのペアをさらに備え、前記CMOSはPMOSおよびNMOSを含み、
前記PMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記Nウェルは降伏電圧を有し、前記PMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置されたP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記P型ソース領域とは反対側に配置されたP型ドレイン領域とを含み、
前記NMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記Pウェルは前記降伏電圧を有し、前記NMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置されたN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記N型ソース領域とは反対側に配置されたN型ドレイン領域とを含む、請求項11に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項12に記載の半導体デバイスのファミリー。
- 前記Nウェルの相対的に浅い部分の各々に、相対的に高ドープされたN型領域と、
前記Pウェルの相対的に浅い部分の各々に、相対的に高ドープされたP型領域とをさらに備え、
前記P型ドレイン領域は、前記P型ソース領域よりも大きな距離だけ前記第1のゲートから分離され、
前記N型ドレイン領域は、前記N型ソース領域よりも大きな距離だけ前記第2のゲートから分離される、請求項11に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項14に記載の半導体デバイスのファミリー。
- 第1のPMOSおよび第1のNMOSを含む第1のCMOSのペアと、第2のPMOSおよび第2のNMOSを含む第2のCMOSのペアとをさらに備え、
前記第1のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記第1のNウェルは第1の降伏電圧を有し、前記第1のPMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置された第1のP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記第1のP型ソース領域とは反対側に配置された第1のP型ドレイン領域とを含み、
前記第1のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のPウェルを含み、前記相対的に浅い側方部は、前記フィールド層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記第1のPウェルは前記第1の降伏電圧を有し、前記第1のNMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置された第1のN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記第1のN型ソース領域とは反対側に配置された第1のN型ドレイン領域とを含み、
前記第2のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のNウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第3の開口部の下に存在し、前記第2のウェルは第2の降伏電圧を有し、前記第2のNウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたN型領域を含み、前記第2の降伏電圧は、前記第1の降伏電圧よりも大きく、前記第2のPMOSはさらに、
第3のゲート酸化物層により前記基板から分離された第3のゲートと、
前記基板の前記表面において、前記第3のゲートの一方側に配置された第2のP型ソース領域と、
前記基板の前記表面において、前記第3のゲートの、前記第2のP型ソース領域とは反対側に配置された第2のP型ドレイン領域とを含み、前記第2のP型ドレイン領域は、前記第2のP型ソース領域よりも大きな距離だけ前記第3のゲートから分離され、
前記第2のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第4の開口部の下に存在し、前記第2のPウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたP型領域を含み、前記第2のPウェルは前記第2の降伏電圧を有し、前記第2のNMOSはさらに、
第4のゲート酸化物層により前記基板から分離された第4のゲートと、
前記基板の前記表面において、前記第4のゲートの一方側に配置された第2のN型ソース領域と、
前記基板の前記表面において、前記第4のゲートの、前記第2のN型ソース領域とは反対側に配置された第2のN型ドレイン領域とを含み、前記第2のN型ドレイン領域は、前記第2のN型ソース領域よりも大きな距離だけ前記第4のゲートから分離される、請求項11に記載の半導体デバイスのファミリー。 - 前記第1のウェルおよび前記第2のNウェルならびに前記第1のPウェルおよび前記第2のPウェルの下に存在する、前記第2の導電型の分離層を備える、請求項16に記載の半導体デバイスのファミリー。
- NPNトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内にP型ベース領域と、
前記分離されたポケット内にN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成する、請求項11に記載の半導体デバイスのファミリー。 - PNPトランジスタをさらに備え、前記PNPトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、基板の表面から下方に延びる、請求項11に記載の半導体デバイスのファミリー。
- NPNトランジスタおよびPNPトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内にP型ベース領域と、
前記分離されたポケット内にN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成し、
前記PNPトランジスタは、基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、請求項11に記載の半導体デバイスのファミリー。 - 第1の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、トレンチゲート型MOSFETを備え、前記トレンチゲート型MOSFETは、
前記基板の表面に形成された少なくとも4つのトレンチを含み、導電性ゲート材料は、前記トレンチの各々内に配置され、各トレンチ内の前記ゲート材料は、誘電体層により前記半導体基板から分離され、第1のトレンチは、第1のメサにより第2のトレンチから分離され、前記第2のトレンチは、第2のメサにより第3のトレンチから分離され、前記第3のトレンチは、第3のメサにより第4のトレンチから分離され、
前記第1のメサは、
前記第1の導電型とは反対の第2の導電型を有し、かつ、前記基板の表面に隣接して前記第1のメサを完全に横切って延びるドレイン領域を含み、前記ドレイン領域は、前記第2の導電型の第1のドーピング濃度を有し、前記第1のメサはさらに、
前記第2の導電型を有し、かつ、前記ドレイン領域に隣接して前記第1のメサを完全に横切って延びるウェルを含み、前記ウェルは、前記第2の導電型の第2のドーピング濃度を有し、
前記第2のメサおよび前記第3のメサの各々は、
前記第2の導電型を有し、かつ、前記基板の表面に隣接してそれぞれ前記第2のメサおよび前記第3のメサを完全に横切って延びるソース領域を含み、前記ソース領域は、前記第2の導電型の第3のドーピング濃度を有し、前記第2のメサおよび前記第3のメサの各々はさらに、
前記第1の導電型を有し、かつ、前記ソース領域に隣接してそれぞれ前記第2のメサおよび前記第3のメサを完全に横切って延びるボディ領域と、
前記ボディ領域に隣接してそれぞれ前記第2のメサおよび前記第3のメサを完全に横切って延びる高電圧ドリフト領域とを含み、前記高電圧ドリフト領域は、前記第2の導電型の第4のドーピング濃度を有し、前記トレンチゲート型MOSFETはさらに、
前記第2の導電型の層を含み、前記層は、前記第1のトレンチ、前記第2のトレンチ、前記第3のトレンチ、および前記第4のトレンチの各々の底部に当接し、
前記第1のドーピング濃度は、前記第2のドーピング濃度よりも高く、前記第3のドーピング濃度は、前記第4のドーピング濃度よりも高い、半導体デバイスのファミリー。 - CMOSのペアをさらに備え、前記CMOSのペアはPMOSおよびNMOSを含み、
前記PMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記Nウェルは降伏電圧を有し、前記PMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置されたP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記P型ソース領域とは反対側に配置されたP型ドレイン領域とを含み、
前記NMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記Pウェルは前記降伏電圧を有し、前記NMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置されたN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記N型ソース領域とは反対側に配置されたN型ドレイン領域とを含む、請求項21に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項22に記載の半導体デバイスのファミリー。
- 前記Nウェルの相対的に浅い部分の各々に、相対的に高ドープされたN型領域と、
前記Pウェルの相対的に浅い部分の各々に、相対的に高ドープされたP型領域とをさらに備え、
前記P型ドレイン領域は、前記P型ソース領域よりも大きな距離だけ前記第1のゲートから分離され、
前記N型ドレイン領域は、前記N型ソース領域よりも大きな距離だけ前記第2のゲートから分離される、請求項21に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項24に記載の半導体デバイスのファミリー。
- 第1のPMOSおよび第1のNMOSを含む第1のCMOSのペアと、第2のPMOSおよび第2のNMOSを含む第2のCMOSのペアとをさらに備え、
前記第1のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記第1のNウェルは第1の降伏電圧を有し、前記第1のPMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置された第1のP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記第1のP型ソース領域とは反対側に配置された第1のP型ドレイン領域とを含み、
前記第1のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記第1のPウェルは前記第1の降伏電圧を有し、前記第1のNMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置された第1のN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記第1のN型ソース領域とは反対側に配置された第1のN型ドレイン領域とを含み、
前記第2のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のNウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第3の開口部の下に存在し、前記第2のウェルは第2の降伏電圧を有し、前記第2のNウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたN型領域を含み、前記第2の降伏電圧は、前記第1の降伏電圧よりも大きく、前記第2のPMOSはさらに、
第3のゲート酸化物層により前記基板から分離された第3のゲートと、
前記基板の前記表面において、前記第3のゲートの一方側に配置された第2のP型ソース領域と、
前記基板の前記表面において、前記第3のゲートの、前記第2のP型ソース領域とは反対側に配置された第2のP型ドレイン領域とを含み、前記第2のP型ドレイン領域は、前記第2のP型ソース領域よりも大きな距離だけ前記第3のゲートから分離され、
前記第2のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第4の開口部の下に存在し、前記第2のPウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたP型領域を含み、前記第2のPウェルは前記第2の降伏電圧を有し、前記第2のNMOSはさらに、
第4のゲート酸化物層により前記基板から分離された第4のゲートと、
前記基板の前記表面において、前記第4のゲートの一方側に配置された第2のN型ソース領域と、
前記基板の前記表面において、前記第4のゲートの、前記第2のN型ソース領域とは反対側に配置された第2のN型ドレイン領域とを含み、前記第2のN型ドレイン領域は、前記第2のN型ソース領域よりも大きな距離だけ前記第4のゲートから分離される、請求項21に記載の半導体デバイスのファミリー。 - 前記第1のNウェルおよび前記第2のNウェルならびに前記第1のPウェルおよび前記第2のPウェルの下に存在する、前記第2の導電型の分離層を備える、請求項26に記載の半導体デバイスのファミリー。
- NPNトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内のP型ベース領域と、
前記分離されたポケット内のN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成する、請求項21に記載の半導体デバイスのファミリー。 - PNPトランジスタをさらに備え、前記PNPトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、請求項21に記載の半導体デバイスのファミリー。
- NPNトランジスタおよびPNPトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内にP型ベース領域と、
前記分離されたポケット内にN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成し、
前記PNPトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、請求項21に記載の半導体デバイスのファミリー。 - 第1の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、横型DMOSを含み、前記横型DMOSは、
前記第1の導電型とは反対の第2の導電型のソース領域を含み、前記ソース領域は、前記基板の表面に配置され、前記横型DMOSはさらに、
前記第1の導電型のボディを含み、前記ボディは、前記基板の前記表面に隣接するチャネル領域を含み、前記ソース領域は、前記ボディ内に形成され、前記横型DMOSはさらに、
前記第2の導電型を有し、前記基板の前記表面に配置されたドレイン領域と、
前記基板の前記表面に形成されて前記ソース領域と前記ドレイン領域との間に介在するフィールド酸化物層と、
前記第2の導電型のドリフト領域とを含み、前記ドリフト領域は、前記ドレイン領域および前記チャネル領域に当接して前記フィールド酸化物層の下に延び、前記ドリフト領域は、前記ドレイン領域よりも低ドープされ、前記横型DMOSはさらに、
ゲートを含み、前記ゲートの第1の部分は、前記チャネル領域の上に存在し、かつ、ゲート酸化物層により前記チャネル領域から分離され、前記ゲートの第2の部分は、前記フィールド酸化物層の上に存在する、半導体デバイスのファミリー。 - CMOSのペアをさらに備え、前記CMOSのペアはPMOSおよびNMOSを含み、
前記PMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記Nウェルは降伏電圧を有し、前記PMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置されたP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記P型ソース領域とは反対側に配置されたP型ドレイン領域とを含み、
前記NMOSは、
相対的に深い中央部と相対的に浅い側方部とを有するPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記Pウェルは前記降伏電圧を有し、前記NMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置されたN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記N型ソース領域とは反対側に配置されたN型ドレイン領域とを含む、請求項31に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項32に記載の半導体デバイスのファミリー。
- 前記Nウェルの相対的に浅い部分の各々に、相対的に高ドープされたN型領域と、
前記Pウェルの相対的に浅い部分の各々に、相対的に高ドープされたP型領域とをさらに備え、
前記P型ドレイン領域は、前記P型ソース領域よりも大きな距離だけ前記第1のゲートから分離され、
前記N型ドレイン領域は、前記N型ソース領域よりも大きな距離だけ前記第2のゲートから分離される、請求項31に記載の半導体デバイスのファミリー。 - 前記Nウェルおよび前記Pウェルの下に存在する、前記第2の導電型の分離層を備える、請求項34に記載の半導体デバイスのファミリー。
- 第1のPMOSおよび第1のNMOSを含む第1のCMOSのペアと、第2のPMOSおよび第2のNMOSを含む第2のCMOSのペアとをさらに備え、
前記第1のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記第1のNウェルは第1の降伏電圧を有し、前記第1のPMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の前記表面において、前記第1のゲートの一方側に配置された第1のP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記第1のP型ソース領域とは反対側に配置された第1のP型ドレイン領域とを含み、
前記第1のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記第1のPウェルは前記第1の降伏電圧を有し、前記第1のNMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置された第1のN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記第1のN型ソース領域とは反対側に配置された第1のN型ドレイン領域とを含み、
前記第2のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のNウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第3の開口部の下に存在し、前記第2のウェルは第2の降伏電圧を有し、前記第2のNウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたN型領域を含み、前記第2の降伏電圧は、前記第1の降伏電圧よりも大きく、前記第2のPMOSはさらに、
第3のゲート酸化物層により前記基板から分離された第3のゲートと、
前記基板の前記表面において、前記第3のゲートの一方側に配置された第2のP型ソース領域と、
前記基板の前記表面において、前記第3のゲートの、前記第2のP型ソース領域とは反対側に配置された第2のP型ドレイン領域とを含み、前記第2のP型ドレイン領域は、前記第2のP型ソース領域よりも大きな距離だけ前記第3のゲートから分離され、
前記第2のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第4の開口部の下に存在し、前記第2のPウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたP型領域を含み、前記第2のPウェルは前記第2の降伏電圧を有し、前記第2のNMOSはさらに、
第4のゲート酸化物層により前記基板から分離された第4のゲートと、
前記基板の前記表面において、前記第4のゲートの一方側に配置された第2のN型ソース領域と、
前記基板の前記表面において、前記第4のゲートの、前記第2のN型ソース領域とは反対側に配置された第2のN型ドレイン領域とを含み、前記第2のN型ドレイン領域は、前記第2のN型ソース領域よりも大きな距離だけ前記第4のゲートから分離される、請求項31に記載の半導体デバイスのファミリー。 - 前記第1のNウェルおよび前記第2のNウェルならびに前記第1のPウェルおよび前記第2のPウェルの下に存在する、前記第2の導電型の分離層を備える、請求項36に記載の半導体デバイスのファミリー。
- NPNトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内のP型ベース領域と、
前記分離されたポケット内のN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成する、請求項31に記載の半導体デバイスのファミリー。 - PNPトランジスタをさらに備え、前記PNPトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、請求項38に記載の半導体デバイスのファミリー。
- NPNトランジスタおよびPNPトランジスタをさらに備え、前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内のP型ベース領域と、
前記分離されたポケット内にN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成し、
前記PNPトランジスタは、前記基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、請求項31に記載の半導体デバイスのファミリー。 - 第1の導電型の半導体基板に形成された半導体デバイスのファミリーであって、前記基板はエピタキシャル層を含まず、前記ファミリーは、第1のCMOSのペア、第2のCMOSのペア、NPNトランジスタ、およびPNPトランジスタを備え、前記第1のCMOSのペアは、第1のPMOSおよび第1のNMOSを含み、前記第2のCMOSのペアは、第2のPMOSおよび第2のNMOSを含み、
前記第1のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のNウェルを含み、前記相対的に浅い側方部は、フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第1の開口部の下に存在し、前記第1のNウェルは第1の降伏電圧を有し、前記第1のPMOSはさらに、
第1のゲート酸化物層により前記基板から分離された第1のゲートと、
前記基板の表面において、前記第1のゲートの一方側に配置された第1のP型ソース領域と、
前記基板の前記表面において、前記第1のゲートの、前記第1のP型ソース領域とは反対側に配置された第1のP型ドレイン領域とを含み、
前記第1のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第1のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第2の開口部の下に存在し、前記第1のPウェルは前記第1の降伏電圧を有し、前記第1のNMOSはさらに、
第2のゲート酸化物層により前記基板から分離された第2のゲートと、
前記基板の前記表面において、前記第2のゲートの一方側に配置された第1のN型ソース領域と、
前記基板の前記表面において、前記第2のゲートの、前記第1のN型ソース領域と反対側に配置された第1のN型ドレイン領域とを含み、
前記第2のPMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のNウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第3の開口部の下に存在し、前記第2のウェルは第2の降伏電圧を有し、前記第2のNウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたN型領域を含み、前記第2の降伏電圧は、前記第1の降伏電圧よりも大きく、前記第2のPMOSはさらに、
第3のゲート酸化物層により前記基板から分離された第3のゲートと、
前記基板の前記表面において、前記第3のゲートの一方側に配置された第2のP型ソース領域と、
前記基板の前記表面において、前記第3のゲートの、前記第2のP型ソース領域とは反対側に配置された第2のP型ドレイン領域とを含み、前記第2のP型ドレイン領域は、前記第2のP型ソース領域よりも大きな距離だけ前記第3のゲートから分離され、
前記第2のNMOSは、
相対的に深い中央部と相対的に浅い側方部とを有する第2のPウェルを含み、前記相対的に浅い側方部は、前記フィールド酸化物層の下に存在し、前記相対的に深い中央部は、前記フィールド酸化物層の第4の開口部の下に存在し、前記第2のPウェルの前記相対的に浅い部分の各々は、相対的に高ドープされたP型領域を含み、前記第2のPウェルは前記第2の降伏電圧を有し、前記第2のNMOSはさらに、
第4のゲート酸化物層により前記基板から分離された第4のゲートと、
前記基板の前記表面において、前記第4のゲートの一方側に配置された第2のN型ソース領域と、
前記基板の前記表面において、前記第4のゲートの、前記第2のN型ソース領域とは反対側に配置された第2のN型ドレイン領域とを含み、前記第2のN型ドレイン領域は、前記第2のN型ソース領域よりも大きな距離だけ前記第4のゲートから分離され、
前記NPNトランジスタは、
N型コレクタ領域を含み、前記コレクタ領域は、N型導電性の環状ウェルを含み、前記ウェルは、前記基板の前記表面から下方に延び、N型導電性の層と合流して、前記基板の分離されたポケットを取囲み、前記NPNトランジスタはさらに、
前記分離されたポケット内にP型ベース領域と、
前記分離されたポケット内にN型エミッタ領域とを含み、前記ベース領域および前記エミッタ領域の各々は、前記基板の前記表面に到達し、前記P型ベース領域は、前記N型エミッタ領域とのPN接合部を形成し、
前記PNPトランジスタは、基板の分離されたポケットに形成され、前記分離されたポケットは、NウェルおよびN層により形成され、前記Nウェルは、前記基板の表面から下方に延びる、半導体デバイスのファミリー。 - 半導体基板に分離されたポケットを形成する方法であって、
第1の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第1の導電型とは反対の第2の導電型の第1の層を形成するために、前記開口部および前記フィールド酸化物層を介して、前記第2の導電型のドーパントの第1の注入を実施するステップを含み、前記第1の層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、垂直方向の間隙により前記フィールド酸化物層から分離され、前記方法はさらに、
マスク層を形成するステップを含み、前記マスク層は、前記フィールド酸化物層の上に開口部を有し、前記方法はさらに、
前記基板に側壁領域を形成するために、前記マスク層の前記開口部および前記フィールド酸化物層を介して前記第2の導電型のドーパントの少なくとも1つの追加の注入を実施するステップを含み、前記側壁領域は、少なくとも前記基板の表面から前記垂直方向の間隙を横切って前記第1の層内に延び、前記第1の層および前記側壁領域は、前記基板の第1の分離されたポケットの境界を定める第1の分離領域を形成する、方法。 - 前記基板は、エピタキシャル層を含まない、請求項42に記載の方法。
- フィールド酸化物層を形成する前にエピタキシャル層を形成するステップを含まない、請求項42に記載の方法。
- 前記マスク層は、前記少なくとも1つの追加の注入からのドーパントが、前記フィールド酸化物層の前記開口部よりも下の前記基板の領域に進入することを防止する、請求項42に記載の方法。
- 第2の開口部を規定する前記フィールド酸化物層の第2の部分を形成するステップを含み、前記少なくとも1つの追加の注入を実施するステップは、前記第2の部分および前記第2の開口部を介して前記第2の導電型のドーパントを注入し、それによって前記第2の導電型の第2の層を形成するステップを含み、前記第2の層は、前記第2の開口部の下の深い部分と、前記フィールド酸化物層の前記第2の部分の下の浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記第2の層は、それによって前記基板の第2の分離されたポケットの境界を定める第2の分離領域を形成する、請求項42に記載の方法。
- 前記第1の分離されたポケットは、12Vのデバイスを保持するように設計され、前記第2の分離されたポケットは、5Vのデバイスを保持するように設計される、請求項46に記載の方法。
- 前記第1の開口部を介して前記第2の導電型のドーパントの第3の注入を実施するステップと、前記第3の注入を拡散させて前記第2の導電型の第1のウェルを形成するために前記基板を加熱するステップとを含み、第3の注入を実施する前記ステップおよび加熱する前記ステップは、第1の注入を実施する前記ステップまたは少なくとも1つの追加の注入を実施する前記ステップの前に実施される、請求項42に記載の方法。
- 加熱する前記ステップの後に前記第1の層と前記第1のウェルとがオーバーラップするように実施される、請求項48に記載の方法。
- 前記基板は、前記第1の注入および前記少なくとも1つの追加の注入が実施された後に前記第2の導電型の前記ドーパントの有意な拡散を生じる熱処理に曝されない、請求項48に記載の方法。
- 前記基板は、前記第1の注入および前記少なくとも1つの追加の注入が実施された後に前記第2の導電型の前記ドーパントの有意な拡散を生じる熱処理に曝されない、請求項42に記載の方法。
- 前記第1の注入は、前記少なくとも1つの追加の注入が実施されるエネルギよりも大きなエネルギで実施される、請求項42に記載の方法。
- 前記第1の層は、前記第1の層の前記深い部分の下端縁が、前記基板の前記表面よりも1.5から4.0ミクロン下に位置するように注入される、請求項42に記載の方法。
- 半導体基板に分離されたポケットを形成する方法であって、
第1の導電型の半導体基板を提供するステップと、
前記基板の表面にフィールド酸化物層を形成するステップとを含み、前記フィールド酸化物層は開口部を規定し、前記方法はさらに、
前記第1の導電型とは反対の第2の導電型の層を形成するために、前記開口部および前記フィールド酸化物層を介して前記第2の導電型のドーパントの注入を実施するステップを含み、前記層は、前記開口部の下に深い部分と、前記フィールド酸化物層の下に浅い部分とを含み、前記浅い部分は、前記基板の前記表面に当接し、前記層は、それによって前記基板の分離されたポケットの境界を定める分離領域を形成する、方法。 - 前記分離されたポケットは、5Vのデバイスを保持するように設計される、請求項54に記載の方法。
- 前記開口部を介して前記第2の導電型のドーパントの第2の注入を実施するステップと、
前記第2の注入を拡散させて前記第2の導電型のウェルを形成するために前記基板を加熱するステップとを含み、前記第2の注入を実施する前記ステップおよび加熱する前記ステップは、第1の注入を実施する前記ステップの前に実施される、請求項54に記載の方法。 - 加熱する前記ステップの後に前記層と前記ウェルとがオーバーラップするように実施される、請求項56に記載の方法。
- 前記基板は、前記第1の注入が実施された後に前記第2の導電型の前記ドーパントの拡散を生じる熱処理に曝されない、請求項54に記載の方法。
- 第1の導電型の半導体基板と、
前記基板の表面に形成されたフィールド酸化物層とを備え、前記フィールド酸化物層は開口部を規定し、前記フィールド酸化物領域は、前記フィールド酸化物層の厚さが実質的に一定である平坦な領域と、前記フィールド酸化物領域の厚さが前記開口部の周辺において徐々にゼロまで減少する、前記開口部の周囲のテーパ状にされた領域とを含み、さらに、
前記基板に、前記第1の導電型とは反対の第2の導電型のドーパントの層を備え、前記層は、前記フィールド酸化物層の前記平坦な領域の下において前記基板の表面に当接し、前記フィールド酸化物層の前記テーパ状にされた領域の少なくとも一部の下および前記開口部の下において前記表面から間隔を空けて配置され、前記基板に分離されたポケットを形成する、半導体デバイス。 - 前記基板における前記層の深さは、前記フィールド酸化物層の前記テーパ状にされた領域の少なくとも一部の下において徐々に増大する、請求項59に記載の半導体デバイス。
- 前記層の前記深さは、前記開口部の方向に増大する、請求項60に記載の半導体デバイス。
- 前記フィールド酸化物層の前記厚さがゼロに等しい、前記テーパ状にされた領域の地点における、前記基板の前記表面よりも下の前記層の深さは、前記開口部の下における前記基板の前記表面よりも下の前記層の深さと同じである、請求項59に記載の半導体デバイス。
- 前記基板における前記層の深さは、前記テーパ状にされた領域の下の地点におけるゼロから、前記開口部の下の所定の値まで徐々に増大する、請求項59に記載の半導体デバイス。
- 前記フィールド酸化物層は第2の開口部を規定し、前記デバイスはさらに、
前記第2の開口部の周囲において、前記フィールド酸化物層の一部の下に前記第2の導電型のドーパントの側壁領域と、
前記基板において前記第2の導電型のドーパントの第2の層とを備え、前記第2の層の一部は前記開口部よりも下に位置付けられ、前記第2の層は、前記側壁領域とオーバーラップして、前記基板に第2の分離されたポケットを形成する、請求項59に記載の半導体デバイス。
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