JP2000022140A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチを利用した素子分離領域並びにトレ
ンチを利用したトランジスタを有する半導体装置を少な
い製造工程数で製造する。 【解決手段】 半導体装置に搭載された横型パワーＭＯ
ＳＦＥＴは、活性基板１Ｃで形成されるドレイン領域と
このドレイン領域に接続される電位引出領域８との間の
動作電流経路を横切らない位置にトレンチ３２ｇを配設
する。このトレンチ３２ｇ内部にはゲート電極３４ｇが
埋設される。ソース領域１１ｐを中心としてその両側に
トレンチ３２ｇ及びゲート電極３４ｇを配置し、他の両
側に電位引出領域８が配置される。横型パワーＭＯＳＦ
ＥＴのトレンチ３２ｇと素子分離領域のトレンチ３２ｉ
とは同一構造でかつ同一製造工程で形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。特に本発明は、素子分離領域で周囲
が取り囲まれた素子領域にトレンチを利用したパワート
ランジスタを配設する半導体装置及びその製造方法に関
する。さらに詳細には、本発明は、複数の素子領域を有
し、素子領域の１つにトレンチを利用したパワートラン
ジスタを配設し、素子領域の他の１つに通常のトランジ
スタを配設したインテリジェントパワーデバイス（ＩＰ
Ｄ）を備えた半導体装置及びその製造方法に関する。さ
らに本発明は、耐サージ性能に優れ、又オン抵抗のばら
つきが減少できる半導体装置及びその製造方法に関す
る。

【０００２】

【従来の技術】トレンチ（Ｕ溝）を利用するパワートラ
ンジスタを備えた半導体装置が開発されている。この種
のパワートランジスタはｐ型単結晶珪素基板表面にｎ型
エピタキシャル層を積層した半導体基板に搭載される。
パワートランジスタは、ドレイン領域、ベース領域、ソ
ース領域、ゲート絶縁膜及びゲート電極を備え、横型パ
ワーＭＯＳＦＥＴで構成される。

【０００３】パワートランジスタのゲート絶縁膜はエピ
タキシャル層表面から深さ方向に向かって形成されたト
レンチ内壁に形成され、ゲート電極はトレンチ内部にゲ
ート絶縁膜を介して埋設される。ドレイン領域はエピタ
キシャル層で形成され、ベース領域はエピタキシャル層
表面部に形成されたｐ型半導体領域、ソース領域はベー
ス領域表面部に形成されたｎ型半導体領域でそれぞれ形
成される。

【０００４】ソース領域、ベース領域にはソース電極が
電気的に接続される。一方、ドレイン領域には、半導体
基板に形成された埋込層、ドレイン電位引出領域のそれ
ぞれを通してドレイン電極が電気的に接続される。つま
り、ドレイン電流は半導体基板表面側から供給される。
埋込層は、単結晶珪素基板とエピタキシャル層との間に
配設され、高不純物濃度のｎ型半導体領域で形成され
る。ドレイン電位引出領域は、エピタキシャル層表面か
ら埋込層に達する高不純物濃度のｎ型半導体領域で形成
される。

【０００５】なお、この種のパワートランジスタは例え
ば特開平８−３１６４６７号公報に開示されている。

【０００６】

【発明が解決しようとする課題】前述のトレンチを利用
するパワートランジスタを備えた半導体装置において
は、以下の点について配慮がなされていない。

【０００７】最近、高電圧で駆動するパワートランジス
タと低電圧で駆動する通常のトランジスタとを１つの半
導体基板に搭載するインテリジェントパワーデバイスの
開発が進められている。通常のトランジスタとしては論
理回路を構築する相補型ＭＯＳＦＥＴが搭載される。パ
ワートランジスタ領域と通常のトランジスタ領域との間
は動作電圧が異なるので素子分離構造を形成する必要が
ある。このとき、素子分離領域の占有面積を減少するた
めに、エピタキシャル層を貫通し単結晶珪素基板に達す
るトレンチ内部に埋設された絶縁体で素子分離領域を構
築することが好ましい。

【０００８】しかしながら、パワートランジスタのゲー
ト電極を埋設するトレンチは最大でもエピタキシャル層
表面から埋込層に達しない程度の深さで形成する必要が
あり、このトレンチに加え素子分離領域のトレンチを別
に形成する必要がある。従って、半導体装置の製造工程
数が増えてしまう。

【０００９】仮に、パワートランジスタのトレンチに合
わせて素子分離領域のトレンチを同一構造でかつ同一製
造工程で形成しようとすると、素子分離領域のトレンチ
は埋込層又は単結晶珪素基板まで達しないので、素子分
離が行われない。逆に、素子分離領域のトレンチに合わ
せてパワートランジスタのトレンチを同一構造でかつ同
一製造工程で形成しようとすると、パワートランジスタ
のトレンチは埋込層を貫通し単結晶珪素基板表面まで達
してしまう。つまり、パワートランジスタのドレイン領
域（エピタキシャル層）とドレイン電位引出領域との間
のドレイン電流供給経路が遮断され、パワートランジス
タは動作しなくなる。いずれにしても、パワートランジ
スタのトレンチと素子分離領域のトレンチとを同一構造
で形成すること、並びに同一製造工程で形成することが
実現できなかった。

【００１０】本発明は、上記課題を解決するためになさ
れたものであり、トレンチを利用した素子分離領域並び
にトレンチを利用したトランジスタを少ない製造工程数
によって製造できる半導体装置の提供を目的とする。

【００１１】さらに、本発明の目的は、トレンチ内部に
形成されたトランジスタの電極に発生する電界集中を防
止し、静電気破壊耐圧（耐サージ性能）に優れた半導体
装置を提供することである。特に、本発明の目的は、高
耐圧特性に優れたパワートランジスタを備えた半導体装
置を提供することである。

【００１２】さらに、本発明の目的は、トランジスタの
オン抵抗のばらつきを減少し、動作信頼性に優れた半導
体装置を提供することである。

【００１３】さらに、本発明の目的は、トレンチを利用
した素子分離領域の構造を簡易に実現でき、しかも素子
分離領域の絶縁分離耐圧が自由に設定できる半導体装置
を提供することである。

【００１４】さらに、本発明の目的は、トレンチの形成
工程数並びにトレンチ内部の充填工程数を削減し、全体
の製造工程数が削減できる半導体装置の製造方法を提供
することである。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、半導体装置において、半導体基
板表面から深さ方向に向かって形成されたゲート用トレ
ンチと、ゲート用トレンチの一側壁に順次形成されたゲ
ート絶縁膜及びゲート電極と、半導体基板表面から深さ
方向に向かいゲート用トレンチの一側壁に沿って順次配
設された第１動作領域、第２動作領域及び第３動作領域
と、を有するトランジスタを備え、ゲート用トレンチの
一側壁の延長上において半導体基板表面から深さ方向に
向かって形成され、半導体基板内部で第３動作領域に電
気的に接続された電位引出領域を備え、トランジスタ及
び電位引出領域の周囲を取り囲み、ゲート用トレンチと
同一製造工程で形成された分離用トレンチと、分離用ト
レンチ内部に埋設された分離用充填体と、を有する素子
分離領域を備えたことを特徴とする。

【００１６】この請求項１の半導体装置においては、ト
ランジスタのゲート用トレンチの一側壁の延長上に電位
引出領域が配設されるので、ゲート用トレンチはトラン
ジスタの第３動作領域と電位引出領域との間の動作電流
経路を横切らず、動作電流経路のゲート用トレンチによ
る遮断がなくなる。従って、少なくともゲート用トレン
チの深さと分離用トレンチの深さとを同一深さにするこ
とができ、よってゲート用トレンチと分離用トレンチと
が同一製造工程で形成できるので、ゲート用トレンチと
分離用トレンチとを有する半導体装置を少ない製造工程
数で製造することができる。

【００１７】請求項２の半導体装置においては、請求項
１の半導体装置において、第１動作領域を中心として一
側壁を互いに対向配置した一対のゲート用トレンチと、
一対のゲート用トレンチのそれぞれの一側壁に形成され
たゲート絶縁膜及びゲート電極とを有するトランジスタ
を備え、一対のゲート用トレンチの一側壁の延長上にお
いて、半導体基板表面から深さ方向に向かって対向配置
された一対の電位引出領域を備えたことを特徴とする。

【００１８】この請求項２の半導体装置においては、第
１動作領域を中心として一側壁を互いに対向配置した一
対のゲート用トレンチと、分離用トレンチとを有する半
導体装置においても、トランジスタのゲート用トレンチ
の一側壁の延長上に電位引出領域が配設されるようにし
たので、ゲート用トレンチはトランジスタの第３動作領
域と電位引出領域との間の動作電流経路を横切らず、動
作電流経路のゲート用トレンチによる遮断がなくなり、
少なくともゲート用トレンチの深さと分離用トレンチの
深さとを同一深さにすることができ、従ってゲート用ト
レンチと分離用トレンチとが同一製造工程で形成でき、
ゲート用トレンチと分離用トレンチとを有する半導体装
置を少ない製造工程数で製造することができる。

【００１９】請求項３の半導体装置は、請求項２の半導
体装置において、特定方向に所定間隔で配設された複数
のゲート用トレンチと、それぞれのゲート用トレンチ側
壁に順次形成されたゲート絶縁膜及びゲート電極と、そ
れぞれのゲート用トレンチ間に配設された第１動作領
域、第２動作領域及び第３動作領域と、を有する複数の
単位トランジスタセルで構築されるトランジスタを備
え、複数の単位トランジスタセルのそれぞれの電位引出
領域が一体に形成されたことを特徴とする。

【００２０】この請求項３の半導体装置においては、特
定方向に所定間隔で配設された複数のゲート用トレンチ
と、それぞれのゲート用トレンチ側壁に順次形成された
ゲート絶縁膜及びゲート電極と、それぞれのゲート用ト
レンチ間に配設された第１動作領域、第２動作領域及び
第３動作領域と、を有する複数の単位トランジスタセル
で構築されるトランジスタにおいても、トランジスタの
ゲート用トレンチの一側壁の延長上に電位引出領域が配
設されるようにしたので、ゲート用トレンチはトランジ
スタの第３動作領域と電位引出領域との間の動作電流経
路を横切らず、動作電流経路のゲート用トレンチによる
遮断がなくなり、少なくともゲート用トレンチの深さと
分離用トレンチの深さとを同一深さにすることができ、
従ってゲート用トレンチと分離用トレンチとが同一製造
工程で形成でき、ゲート用トレンチと分離用トレンチと
を有する半導体装置を少ない製造工程数で製造すること
ができる。

【００２１】請求項４の発明は、請求項１乃至請求項３
のいずれかの発明において、支持基板上に絶縁体を介し
てトランジスタを形成する活性基板を張り合わせたＳＯ
Ｉ構造の半導体基板と、半導体基板の活性基板表面から
深さ方向に向かい絶縁体表面に達しない深さで形成され
たゲート用トレンチと、ゲート用トレンチと同一製造工
程で形成され、活性基板から深さ方向に向かい絶縁体表
面に達しない深さで形成された分離用トレンチと、ゲー
ト用トレンチ底面と絶縁体との間及び分離用トレンチと
絶縁体との間にそれぞれ配設された埋込絶縁体と、を備
えたことを特徴とする。

【００２２】この請求項４の半導体装置においては、Ｓ
ＯＩ構造の半導体基板上に形成されるトランジスタのゲ
ート用トレンチの一側壁の延長上に電位引出領域が配設
されるので、ゲート用トレンチはトランジスタの第３動
作領域と電位引出領域との間の動作電流経路を横切ら
ず、動作電流経路のゲート用トレンチによる遮断がなく
なる。従って、少なくともゲート用トレンチの深さと分
離用トレンチの深さとを同一深さにすることができ、よ
ってゲート用トレンチと分離用トレンチとが同一製造工
程で形成できるので、ゲート用トレンチと分離用トレン
チとを有する半導体装置を少ない製造工程数で製造する
ことができる。

【００２３】請求項５の発明は、請求項４の発明におい
て、ゲート用トレンチ底面と絶縁体との間に配設された
埋込絶縁体はトランジスタのゲート絶縁膜の膜厚に比べ
て厚い膜厚で形成されたことを特徴とする。

【００２４】この請求項５の半導体装置においては、ト
ランジスタのゲート用トレンチ底面側のゲート電極角部
と第３動作領域との間の埋込絶縁体の膜厚が厚く形成さ
れるので、ゲート電極角部に発生する電界集中が防止で
きる。特に、予期せぬ静電気破壊を生じるような静電気
が電位引出領域を通して第３動作領域に流れ込んだ際
に、ゲート電極角部に発生する電界集中が防止できる。
従って、電界集中に起因するゲート絶縁膜の破壊が防止
でき、トランジスタの静電気破壊耐圧、さらに半導体装
置の静電気破壊耐圧が向上できるので、高耐圧を有する
半導体装置が実現できる。

【００２５】請求項６の発明は、請求項１乃至請求項５
の発明のいずれかにおいて、トランジスタの第３動作領
域は半導体基板表面側に配設された低不純物濃度領域及
び半導体基板裏面側に配設された高不純物濃度領域で形
成され、ゲート用トレンチは第３動作領域の高不純物濃
度領域に達する深さで形成されるとともに、ゲート電極
は第３動作領域の低不純物濃度領域に沿って形成された
ことを特徴とする。

【００２６】この請求項６の半導体装置においては、ト
ランジスタの第３動作領域においてゲート用トレンチの
側壁に沿った低不純物濃度領域の表面部分に、ゲート電
極に供給された動作電位で蓄積層が形成できる。蓄積層
は動作電流経路の抵抗値を減少できるので、トランジス
タのオン抵抗のばらつきが減少できる。従って、動作信
頼性に優れた半導体装置が実現できる。

【００２７】請求項７の発明は、請求項１乃至請求項３
の発明のいずれかにおいて、支持基板上に絶縁体を介し
てトランジスタを形成する活性基板を張り合わせたＳＯ
Ｉ構造の半導体基板と、半導体基板の活性基板表面から
深さ方向に向かい絶縁体表面に達する深さで形成された
ゲート用トレンチと、ゲート用トレンチと同一製造工程
で形成され、活性基板から深さ方向に向かい絶縁体表面
に達する深さで形成された分離用トレンチと、を備えた
ことを特徴とする。

【００２８】この請求項７の半導体装置においては、Ｓ
ＯＩ構造の半導体基板に形成されるトランジスタの第３
動作領域においてゲート用トレンチの側壁に沿った低不
純物濃度領域の表面部分に、ゲート電極に供給された動
作電位で蓄積層が形成できる。蓄積層は動作電流経路の
抵抗値を減少できるので、トランジスタのオン抵抗のば
らつきが減少できる。従って、動作信頼性に優れた半導
体装置が実現できる。

【００２９】請求項８の発明は、請求項１乃至請求項７
の発明のいずれかにおいて、トランジスタのゲート電極
又はゲート用トレンチと電位引出領域との間に、トラン
ジスタの第２動作領域とこの第２動作領域に動作電流を
供給する配線との接続部が配設されたことを特徴とす
る。

【００３０】この請求項８の半導体装置においては、ト
ランジスタのゲート電極に沿って第１動作領域と第３動
作領域との間の第２動作領域に形成される動作電流通路
（チャネル領域）を避けた領域に接続部（ベースコンタ
クト領域）が配設されるので、動作電流通路幅（チャネ
ル幅）を充分に確保でき、トランジスタのオン抵抗が減
少できる。

【００３１】請求項９の発明は、請求項１乃至請求項８
の発明のいずれかにおいて、複数列の隣接配置された分
離用トレンチと、それぞれの分離用トレンチ内部に埋設
された分離用充填体と、を有する素子分離領域を備えた
ことを特徴とする。

【００３２】この請求項９の半導体装置においては、複
数列の分離用トレンチ及び分離用充填体で構築された素
子分離領域により素子領域間が絶縁分離されるので、分
離用トレンチ及び分離用充填体の列数の増加に応じて絶
縁分離耐圧が向上できる。

【００３３】請求項１０の発明は、半導体装置の製造方
法において、素子領域において半導体基板表面から深さ
方向に向かってトランジスタのゲート用トレンチを形成
するとともに、素子領域を取り囲む素子分離領域の分離
用トレンチを形成する工程と、ゲート用トレンチ内壁に
トランジスタのゲート絶縁膜及びゲート電極を順次形成
しトランジスタを形成する工程と、分離用トレンチ内壁
に分離用充填体を埋設する工程と、を備えたことを特徴
とする。

【００３４】この請求項１０の半導体装置の製造方法に
おいては、トランジスタのゲート用トレンチを形成する
工程と同一製造工程で素子領域を取り囲む素子分離領域
の分離用トレンチを形成することができる。従って、ゲ
ート用トレンチと分離用トレンチとを有する半導体装置
を少ない製造工程数で製造することができる。

【００３５】請求項１１の発明は、半導体装置の製造方
法において、裏面部に高不純物濃度領域を有する活性基
板を支持基板表面上に絶縁体を介して張り合わせたＳＯ
Ｉ構造の半導体基板を形成する工程と、素子領域におい
て活性基板表面から深さ方向に向かい高不純物濃度領域
に達するトランジスタのゲート用トレンチを形成すると
ともに、素子領域を取り囲む素子分離領域の分離用トレ
ンチを形成する工程と、ゲート用トレンチ内壁にトラン
ジスタのゲート絶縁膜を形成しつつ、ゲート用トレンチ
底部の高不純物濃度領域を増殖酸化しゲート絶縁膜より
も膜厚が厚い埋込絶縁体を形成する工程と、分離用トレ
ンチ内壁にゲート絶縁膜と同一層の分離用充填体の一部
を埋設しつつ、分離用トレンチ底部の高不純物濃度領域
を増殖酸化し埋込絶縁体を形成する工程と、ゲート用ト
レンチ内部にゲート絶縁膜を介してトランジスタのゲー
ト電極を形成するとともに、このトランジスタのゲート
電極の製造工程と同一製造工程で分離用トレンチ内部に
ゲート電極と同一層の分離用充填体を形成する工程と、
を備えたことを特徴とする。

【００３６】この請求項１１の半導体装置の製造方法に
おいては、請求項１０の発明で得られる効果に加えて、
活性基板裏面部に形成された高不純物濃度領域による増
殖酸化により、ゲート用トレンチ側壁にゲート絶縁膜を
形成する工程と同時にゲート用トレンチ底部に厚い膜厚
の埋込絶縁体が形成できる。この埋込絶縁体は主にゲー
ト電極角部の電界集中によるゲート絶縁膜の破壊を防止
する。ゲート絶縁膜を形成する工程で埋込絶縁体が形成
できるので、半導体装置の製造工程数が削減できる。

【００３７】

【発明の効果】本発明は、トレンチを利用した素子分離
領域並びにトレンチを利用したトランジスタを有する半
導体装置を少ない製造工程数で製造できる。

【００３８】さらに、本発明は、トレンチ内部に形成さ
れたトランジスタの電極に発生する電界集中を防止し、
静電気破壊耐圧に優れた半導体装置を提供できる。特
に、本発明は、高耐圧特性に優れたパワートランジスタ
を備えた半導体装置を提供できる。

【００３９】さらに、本発明は、トランジスタのオン抵
抗のばらつきを減少し、動作信頼性に優れた半導体装置
を提供できる。

【００４０】さらに、本発明は、トレンチを利用した素
子分離領域の構造を簡易に実現でき、しかも素子分離領
域の絶縁分離耐圧が自由に設定できる半導体装置を提供
できる。

【００４１】さらに、本発明は、トレンチの形成工程数
並びにトレンチ内部の充填工程数を削減し、全体の製造
工程数が削減できる半導体装置の製造方法を提供でき
る。

【００４２】

【発明の実施の形態】（第１の実施の形態） ＜半導体装置の構造＞以下、本発明の実施の形態を図面
を参照し説明する。図２は本発明の第１の実施の形態に
係るインテリジェントパワーデバイスを備えた半導体装
置の平面レイアウト図である。図２に示すように、イン
テリジェントパワーデバイスを備えた半導体装置ＩＣは
１チップ内にパワートランジスタ形成領域ＰＴｒ及び複
数のトランジスタ形成領域ＮＴｒ１〜ＮＴｒ５を有す
る。パワートランジスタ形成領域ＰＴｒには高電圧で駆
動されるパワートランジスタが配設され、パワートラン
ジスタは例えば外部装置を駆動する駆動回路を構築す
る。本実施の形態において、パワートランジスタには横
型パワーＭＯＳＦＥＴが使用される。トランジスタ形成
領域ＮＴｒ１〜ＮＴｒ５にはそれぞれ低電圧で駆動され
るトランジスタが配設され、トランジスタは入力回路、
論理回路、センス回路等を構築する。本実施の形態にお
いて、トランジスタには、ｐチャネルＭＯＳＦＥＴ及び
ｎチャネルＭＯＳＦＥＴで構築される相補型ＭＯＳＦＥ
Ｔ（ＣＭＯＳ）が使用される。

【００４３】パワートランジスタ形成領域ＰＴｒ、トラ
ンジスタ形成領域ＮＴｒ１〜ＮＴｒ５のそれぞれの素子
領域間には素子分離部３Ｉが配設され、この素子分離部
３Ｉはそれぞれの素子領域間を絶縁分離する。

【００４４】図１はパワートランジスタ形成領域ＰＴ
ｒ、トランジスタ形成領域ＮＴｒのそれぞれを含む半導
体装置の要部断面構造図（図２に示すＦ１−Ｆ１切断線
で切った断面構造図であり、図２のＡＡ点と図１のＡＡ
点とは対応している）である。図３はパワートランジス
タ形成領域ＰＴｒの要部拡大平面図、図４はパワートラ
ンジスタ形成領域ＰＴｒの要部拡大断面構造図（図３に
示すＦ４−Ｆ４切断線で切った断面構造図であり、図３
のＢＢ点と図４のＢＢ点は対応している）である。

【００４５】図１に示すように、本実施の形態に係るイ
ンテリジェントパワーデバイスを備えた半導体装置ＩＣ
はＳＯＩ構造を採用する半導体基板１で構成される。半
導体基板１は支持基板１Ａの表面上に絶縁体１Ｂを介し
て活性基板１Ｃの裏面を張り合わせて形成される。支持
基板１Ａは本実施の形態においてｐ型単結晶珪素基板で
形成される。絶縁体１Ｂは例えば酸化珪素膜で形成され
る。活性基板１Ｃは、トランジスタの動作領域を構築
し、本実施の形態において低不純物濃度に設定されたｎ
型単結晶珪素基板で形成される。この活性基板１Ｃの裏
面部には高不純物濃度領域としてのｎ型埋込型半導体領
域２が配設される。埋込型半導体領域２は、パワートラ
ンジスタの動作領域、詳細にはドレイン領域に半導体基
板１の表面からドレイン電流を供給する動作電流経路を
構築する。さらに、埋込型半導体領域２は増殖酸化を行
うために形成される。増殖酸化により後述するトレンチ
３２ｇの底部には埋込絶縁体３１ｇが、トレンチ３２ｉ
の底部には埋込絶縁体３１ｉがそれぞれ形成される。

【００４６】図１、図２及び図４に示すように、パワー
トランジスタ形成領域ＰＴｒ、トランジスタ形成領域Ｎ
Ｔｒ（ＮＴｒ１〜ＮＴｒ５）は、それぞれ素子分離領域
により底面及び側面を含む周囲が取り囲まれ、シリコン
島領域として周囲の他のシリコン島領域と電気的に絶縁
される。

【００４７】素子分離領域は半導体基板１の絶縁体１Ｂ
と素子分離部３Ｉとで形成される。絶縁体１Ｂは支持基
板１Ａと活性基板１Ｃとの間において半導体基板１全域
に形成され、この絶縁体１Ｂは素子領域の底面を覆う。

【００４８】素子分離部３Ｉは、活性基板１Ｃ表面から
深さ方向に向かって形成されたトレンチ（分離用トレン
チ）３２ｉと、このトレンチ３２ｉ内部に埋設された分
離用充填体と、トレンチ３２ｉ底部に配設された埋込絶
縁体３１ｉとで形成される。本実施の形態において、ト
レンチ３２ｉは基本的にはＲＩＥ等の異方性エッチング
で形成され、トレンチ３２ｉの平面上の占有面積はでき
る限り小さく形成される。トレンチ３２ｉの深さ（トレ
ンチ３２ｉ底面の位置）は埋込型半導体領域２に達しな
い程度で形成される。このトレンチ３２ｉは後述するパ
ワートランジスタ形成領域ＰＴｒに配設されるゲート電
極部３Ｇのトレンチ３２ｇと同一構造でかつ同一製造工
程で形成され、トレンチ３２ｇの深さはベース領域より
も深く埋込型半導体領域２よりも浅くドレイン領域内に
なるように設定される。

【００４９】素子分離部３Ｉの分離用充填体は、本実施
の形態において前述のゲート電極部３Ｇの内壁に沿って
順次形成されるゲート絶縁膜３３ｇ及びゲート電極３４
ｇと同一層で同一製造工程で形成されるゲート絶縁膜３
３ｉ及びゲート電極３４ｉで形成される。素子分離部３
Ｉにおいて分離用充填体のゲート電極３４ｉは、電気的
にフローティング状態か又は固定電位（例えば接地電
位）に接続されるので、トランジスタのゲート電極とし
ては機能しない。トレンチ３２ｉ上部にはキャップ絶縁
体３５ｉが形成される。キャップ絶縁体３５ｉは、分離
用充填体のゲート電極３４ｉと上層の配線１６ｎとの間
を絶縁する。

【００５０】なお、本発明においては、製造工程数が若
干増加するが、分離用充填体には酸化珪素膜や窒化珪素
膜が使用できる。

【００５１】埋込絶縁体３１ｉは、トレンチ３２ｉ底面
から埋込型半導体領域２を貫通し絶縁体１Ｃ表面に達
し、前述のゲート絶縁膜３３ｉに比べて厚い膜厚で形成
される。埋込絶縁体３１ｉは、埋込型半導体領域２の高
不純物濃度領域を利用した増殖酸化により形成され、酸
化珪素膜で形成される。前述のトレンチ３２ｉ内部に埋
設された分離用充填体（特にゲート絶縁膜３３ｉ）、キ
ャップ絶縁体３５ｉ及び埋込絶縁体３１ｉは活性基板１
Ｃの表面から裏面まで達し、これらの絶縁体は素子領域
の側面を覆う。

【００５２】図１中、左側に示すように、トランジスタ
形成領域ＮＴｒには相補型ＭＯＳＦＥＴが形成される。
相補型ＭＯＳＦＥＴのｐチャネルＭＯＳＦＥＴは、低不
純物濃度のｎ型ウエル領域５に形成され、素子分離領域
で周囲を囲まれた領域内においてチャネル領域、ゲート
絶縁膜９、ゲート電極１０、ソース領域及びドレイン領
域として使用される一対の高不純物濃度のｐ型半導体領
域１２を備え構築される。チャネル領域はウエル領域５
表面部であって活性基板１Ｃ表面部に形成される。ゲー
ト絶縁膜９は、チャネル領域（ウエル領域５）表面上に
形成され、例えば酸化珪素膜で形成される。ゲート電極
１０は、ゲート絶縁膜９の表面上に形成され、例えば抵
抗値を低減するｎ型不純物がドープされた多結晶珪素膜
で形成される。半導体領域１２はゲート電極１０の側部
においてウエル領域５表面部に形成される。

【００５３】相補型ＭＯＳＦＥＴのｎチャネルＭＯＳＦ
ＥＴは、低不純物濃度のｐ型ウエル領域６に形成され、
同様に素子分離領域で周囲を囲まれた領域内においてチ
ャネル領域、ゲート絶縁膜９、ゲート電極１０、ソース
領域及びドレイン領域として使用される一対の高不純物
濃度のｎ型半導体領域１１ｎを備え構築される。チャネ
ル領域はウエル領域６表面部であって活性基板１Ｃ表面
部に形成される。ゲート絶縁膜９は、チャネル領域（ウ
エル領域６）表面上に形成され、例えば同様に酸化珪素
膜で形成される。ゲート電極１０は、ゲート絶縁膜９の
表面上に形成され、同様に多結晶珪素膜で形成される。
半導体領域１１ｎはゲート電極１０の側部においてウエ
ル領域６表面部に形成される。

【００５４】ｐチャネルＭＯＳＦＥＴの半導体領域１
２、ｎチャネルＭＯＳＦＥＴの半導体領域１１ｎのそれ
ぞれには配線（第１層目配線）１６ｎが電気的に接続さ
れ、この配線１６ｎには上層の配線（第２層目配線）１
８ｎが電気的に接続される。配線１６ｎは、層間絶縁膜
１５上に形成され、この層間絶縁膜１５に形成された接
続孔（符号は付けない。）を通して半導体領域１１ｎ又
は１２に電気的に接続される。配線１８ｎは、層間絶縁
膜１７上に形成され、この層間絶縁膜１７に形成された
接続孔（同様に符号は付けない。）を通して配線１６ｎ
に電気的に接続される。

【００５５】なお、ゲート絶縁膜９には、窒化珪素膜、
酸化珪素膜と窒化珪素膜とを積層した複合膜のいずれか
が使用できる。この場合には、ｐチャネルＭＯＳＦＥＴ
はｐチャネルＭＩＳＦＥＴに、ｎチャネルＭＯＳＦＥＴ
はｎチャネルＭＩＳＦＥＴになる（後述する横型パワー
ＭＯＳＦＥＴも同様。）。さらに、ゲート電極１０に
は、高融点金属膜、高融点金属と珪素との化合物（高融
点金属シリサイド）膜が使用できる。

【００５６】図１中右側、図３、図４にそれぞれ示すよ
うに、パワートランジスタ形成領域ＰＴｒには横型パワ
ーＭＯＳＦＥＴが形成される。横型パワーＭＯＳＦＥＴ
は、複数の単位トランジスタセルＵＣを行方向及び列方
向に配列し、これらの単位トランジスタセルＵＣを電気
的に並列接続することにより構築される。この配列数に
限定されないが、前述の図２中、単位トランジスタセル
ＵＳは、本実施の形態において、行方向に２個、列方向
に９個、合計１８を配置する。なお、図１、図３及び図
４は、単位トランジスタセルＵＳの個数を省略して示し
ている。複数の単位トランジスタセルＵＣで構築された
横型パワーＭＯＳＦＥＴにおいては、全体として１つの
素子分離領域により周囲が取り囲まれる。

【００５７】図１乃至図４に示すように、横型パワーＭ
ＯＳＦＥＴの１つの単位トランジスタセルＵＣは、ドレ
イン領域（第３動作領域）、ベース領域（第２動作領
域）、ソース領域（第１動作領域）、ゲート絶縁膜３３
ｇ及びゲート電極３４ｇを備え構築される。

【００５８】この単位トランジスタセルＵＣのドレイン
領域は低不純物濃度に設定されたｎ型の活性基板１Ｃで
形成される（又はドレイン領域は活性基板１Ｃ及び埋込
型半導体領域２で形成される）。ベース領域はドレイン
領域として使用される活性基板１Ｃ表面部に配設された
中不純物濃度のｐ型半導体領域７で形成される。ソース
領域はベース領域として使用されるｐ型半導体領域７表
面部に形成された高不純物濃度のｎ型半導体領域１１ｐ
で形成される。すなわち、単位トランジスタセルＵＣ
は、活性基板１Ｃ表面から深さ方向に向かってソース領
域、ベース領域、ドレイン領域のそれぞれの動作領域を
順次配設する。図１、図３及び図４に示すように、ソー
ス領域の中央部分には、ベース領域とこのベース領域に
ベース電流を供給する配線（１６ｐ）との接続部（ベー
スコンタクト領域、符号は付けない。）が配設される。

【００５９】単位トランジスタセルＵＣはゲート電極部
３Ｇを備え、このゲート電極部３Ｇはトレンチ（ゲート
用トレンチ）３２ｇ、ゲート絶縁膜３３ｇ及びゲート電
極３４ｇを備える。ゲート電極部３Ｇのトレンチ３２ｇ
は、前述の素子分離部３Ｉのトレンチ３２ｉと同一構造
（少なくとも同一深さを有する。）で形成され、かつ同
一製造工程で形成される。すなわち、ゲート電極部３Ｇ
のトレンチ３２ｇは、活性基板１Ｃ表面から深さ方向に
向かって形成され、ソース領域、ベース領域、ドレイン
領域のそれぞれに沿って形成される。さらに詳細には、
特に図３及び図４に示すように、ソース領域を中心とし
てソース領域の両側（図３中、横方向の両側）に一対で
トレンチ３２ｇが配設される（ゲート電極部３Ｇが配設
される）。トレンチ３２ｇの平面形状は、図３中、上下
方向に細長いストライプ形状で形成される。換言すれ
ば、図３中、上下方向に細長いストライプ形状を有する
トレンチ３２ｇが左右方向に特定間隔で複数個、本実施
の形態においては１０個配設され（図２参照）、隣接す
る２個のトレンチ３２ｇ間に１個の単位トランジスタセ
ルＵＣを形成するソース領域、ベース領域及びドレイン
領域の各動作領域が深さ方向に配設される。

【００６０】ゲート絶縁膜３３ｇは、トレンチ３２ｇ内
壁に沿って形成され、本実施の形態において酸化珪素膜
で形成される。酸化珪素膜は膜質が良好な熱酸化法で形
成される。また、酸化珪素膜は他にＣＶＤ法又はスパッ
タリング法で形成してもよい。ゲート絶縁膜３３ｇは例
えば数十〜数百ｎｍ程度の膜厚で形成される。

【００６１】ゲート電極３４ｇは、トレンチ３２ｇ内部
にゲート絶縁膜３３ｇを介して埋設される。本実施の形
態において、ゲート電極３４ｇは高不純物濃度でｎ型不
純物、詳細には燐、砒素若しくはアンチモンがドープさ
れた多結晶珪素膜で形成される。ゲート電極３４ｇは基
本的にはゲート材料であればよく、前述の高融点金属膜
又は高融点金属シリサイド膜が使用できる。図示しない
が、複数個の単位トランジスタセルＵＣのそれぞれのゲ
ート電極３４ｇは相互に配線で電気的に接続されてお
り、平面形状が複数個のゲート電極部３Ｇを横方向に貫
く背骨形状で形成される。このゲート電極３４ｇ及びゲ
ート絶縁膜３３ｇは、前述のように素子分離領域におい
て素子分離部３Ｉを構築する分離用充填体としても使用
される。

【００６２】ゲート電極部３Ｇにはさらに埋込絶縁体３
１ｇ、キャップ絶縁体３５ｇのそれぞれを備える。特に
図４に示すように、埋込絶縁体３１ｇはトレンチ３２ｇ
底面から埋込型半導体領域２を貫通し半導体基板１の絶
縁体１Ｃ表面に達する厚い膜厚で形成され、さらにトレ
ンチ３２ｇ底面から埋込型半導体領域２に達するまでの
埋込絶縁体３１ｇの膜厚がゲート絶縁膜３３ｇの膜厚よ
りも厚く設定される。トレンチ３２ｇ底面から埋込型半
導体領域２に達するまでの埋込絶縁体３１ｇの膜厚は例
えば数百〜数千ｎｍに設定される。すなわち、埋込絶縁
体３１ｇは、トレンチ３２ｇ底面側においてゲート電極
３４ｇ角部と埋込型半導体領域２との間の離間寸法を充
分に確保し、ゲート電極３４ｇ角部における電界集中を
緩和する。特に予期せぬ静電気破壊を生じるような静電
気が埋込型半導体領域２に供給された場合、埋込絶縁体
３１ｇは、ゲート電極３４ｇ角部の電界集中を緩和し、
ゲート絶縁膜３３ｇの静電気破壊を防止できる。

【００６３】キャップ絶縁体３５ｇはゲート電極部３Ｇ
の上部に配設され、キャップ絶縁体３５ｇはゲート電極
３４ｇと上層の配線１６ｐとの電気的な分離を行う。

【００６４】複数個の単位トランジスタセルＵＣのそれ
ぞれのドレイン領域は埋込型半導体領域２及び電位引出
領域８を動作電流経路として活性基板１Ｃ表面に引き出
される。すなわち、活性基板１Ｃ内部に配設されたドレ
イン領域には電位引出領域８、埋込型半導体領域２のそ
れぞれを通してドレイン電流が供給される。

【００６５】電位引出領域８は活性基板１Ｃ表面から深
さ方向に向かい埋込型半導体領域２に達する高不純物濃
度のｎ型半導体領域で形成され、電位引出領域８と埋込
型半導体領域２との間は電気的に接続される。電位引出
領域８は、ゲート電極部３Ｇのトレンチ３２ｇ（ゲート
電極３４ｇ）とは別の位置に隣接し、トレンチ３２ｇの
チャネル領域に沿った側面の延長上に配設される。特に
図３に示すように、ソース領域を中心としてこのソース
領域の一方の対向する両側（図３中、左右方向の両側）
に一対のトレンチ３２ｇが配設され、同一のソース領域
を中心として他の対向する両側（図３中、上下方向の両
側）に一対の電位引出領域８が配設される。電位引出領
域８の平面形状は、図３中、横方向に細長いストライプ
形状で形成される。すなわち、列方向に配列された複数
個の単位トランジスタセルＵＣの上下方向の両側に一対
で電位引出領域８が配設され、この電位引出領域８は複
数個の単位トランジスタセルＵＣで共用される。換言す
れば、上下方向に一対で配設された電位引出領域８間に
複数個の単位トランジスタセルＵＣが配設され、電位引
出領域８と単位トランジスタセルＵＣとの間のドレイン
電流供給経路を横切らない位置においてゲート電極部３
Ｇが配設される。本実施の形態において、電位引出領域
８のストライブが伸びる方向（図３中、横方向）とゲー
ト電極部３Ｇのトレンチ３２のストライブが伸びる方向
（図３中、上下方向）とは交差、詳細には直交する位置
関係で配設される。

【００６６】図１に示すように、横型パワーＭＯＳＦＥ
Ｔの単位トランジスタセルＵＣにおいて、ドレイン領域
を形成する活性基板１Ｃには、埋込型半導体領域２及び
電位引出領域８で構築される動作電流経路を通して配線
（ドレイン電極）１６ｐが電気的に接続される。この配
線１６ｐには配線１８ｐが電気的に接続される。ソース
領域を形成する半導体領域１１ｐには配線（ソース電
極）１６ｐが電気的に接続され、この同一の配線１６ｐ
はベース領域を形成する半導体領域７にも電気的に接続
される。

【００６７】＜横型パワーＭＯＳＦＥＴの動作＞次に、
前述の横型パワーＭＯＳＦＥＴの動作を図４を使用し説
明する。横型パワーＭＯＳＦＥＴのそれぞれの単位トラ
ンジスタセルＵＣにおいて、ソース領域、ベース領域の
それぞれに接地電位又は低電位が供給され、ドレイン領
域に素子耐圧以下の高電位が供給される。それぞれの単
位トランジスタセルＵＣのドレイン領域とソース領域と
の間には電位差が生じ、この状態でゲート電極３４ｇに
ゲート電位が供給される。

【００６８】ゲート電位が閾値電圧以下の場合は非導通
状態になり、ドレイン領域とソース領域との間に電流は
流れない。ゲート電位が閾値電圧以上の場合はチャネル
領域が形成され導通状態になり、ドレイン領域とソース
領域との間に電流が流れる。電流はドレイン電極となる
配線１６から電位引出領域８、埋込型半導体領域２のそ
れぞれを通してドレイン領域に流れ、さらにベース領
域、ソース領域のそれぞれを通してソース電極となる配
線１６ｐに流れる（図１参照）。

【００６９】電位引出領域８から埋込型半導体領域２を
通してドレイン領域に流れるドレイン電流は隣接するゲ
ート電極部３Ｇのそれぞれのトレンチ３２ｇ間を流れ、
トレンチ３２ｇはドレイン電流を遮断しない領域に配設
されているので、トランジスタ動作は確実に動作され
る。

【００７０】さらに、ゲート電極３４ｇは深さ方向にお
いてドレイン領域内に若干入り込んだレイアウトで構成
されており、ゲート電極３４ｇに正電位のゲート電位が
供給されるとトレンチ３２ｇ側壁に沿ったドレイン領域
表面に多数キャリアである電子の蓄積層が形成される。
ドレイン領域は低不純物濃度に設定された活性基板１Ｃ
で形成されるので、ドレイン領域の長さ（活性基板１Ｃ
の深さ方向の寸法）のばらつきは直接オン抵抗のばらつ
きを大きくする。蓄積層の抵抗値はドレイン領域に比べ
て小さいので、この蓄積層を利用してドレイン電流を流
すことにより、オン抵抗のばらつきが減少でき、トラン
ジスタの動作信頼性が向上できる。

【００７１】＜半導体装置の製造方法＞次に、前述の半
導体装置の製造方法、特にゲート電極部３Ｇ及び素子分
離部３Ｉの製造方法を説明する。図５（Ａ）乃至図９
（Ｉ）は本実施の形態に係る半導体装置の製造方法を各
工程毎に示す工程断面構造図である。

【００７２】（１）まず、図５（Ａ）に示すように、支
持基板１Ａを準備する。支持基板１Ａは例えばｐ型単結
晶珪素基板を使用する。

【００７３】（２）図５（Ｂ）に示すように、支持基板
１Ａ表面に絶縁体１Ｂａを形成する。絶縁体１Ｂａは例
えば熱酸化法で形成した酸化珪素膜で形成される。

【００７４】（３）一方、図６（Ｃ）に示すように、活
性基板１Ｃを準備する。活性基板１Ｃは例えば低不純物
濃度のｎ型単結晶珪素基板を使用する。

【００７５】（４）図６（Ｄ）に示すように、活性基板
１Ｃ裏面部に高不純物濃度のｎ型埋込型半導体領域２を
形成し、この後に活性基板１Ｃ裏面に絶縁体１Ｂｂを形
成する。埋込型半導体領域２は例えばイオン打込み法又
は拡散法によりｎ型不純物をドープすることにより形成
される。絶縁体１Ｂｂは例えば熱酸化法で形成した酸化
珪素膜で形成される。

【００７６】（５）図７（Ｅ）に示すように、支持基板
１Ａ表面の絶縁体１Ｂａと活性基板１Ｃ裏面の絶縁体１
Ｂｂとを張り合わせ、支持基板１Ａ、絶縁体１Ｂ及び活
性基板１Ｃで形成されたＳＯＩ構造の半導体基板１を形
成する。

【００７７】（６）図７（Ｆ）に示すように、半導体基
板１の活性基板１Ｃにおいて、素子分離領域にトレンチ
（分離用トレンチ）３２ｉを形成し、同一製造工程でパ
ワートランジスタ形成領域ＰＴｒにトレンチ（ゲート用
トレンチ）３２ｇを形成する。トレンチ３２ｉ、３２ｇ
はいずれも活性基板１Ｃ表面から深さ方向に向かって形
成され、トレンチ３２ｉ、３２ｇのそれぞれの底面は少
なくとも埋込型半導体領域２に到達させる。トレンチ３
２ｉ、３２ｇは、例えばフォトリソグラフィ技術で形成
されたエッチングマスクを使用し、ＲＩＥ等の異方性エ
ッチングを行うことで形成される。

【００７８】（７）図８（Ｇ）に示すように、パワート
ランジスタ形成領域ＰＴｒにおいて、トレンチ３２ｇ内
壁にゲート絶縁膜３３ｇを形成し、同一製造工程でトレ
ンチ３２ｇ底部に埋込絶縁体３１ｇを形成する。ゲート
絶縁膜３３ｇは例えば熱酸化法で形成した酸化珪素膜で
形成する。同様に、埋込絶縁体３１ｇは熱酸化法で形成
した酸化珪素膜で形成する。埋込絶縁体３１ｇはトレン
チ３２ｇで露出された埋込型半導体領域２表面を酸化す
るので増殖酸化により厚い膜厚で形成される。つまり、
１回の熱酸化工程により、薄い膜厚のゲート絶縁膜３３
ｇと厚い膜厚の埋込絶縁体３１ｇとを同時に形成できる
ので、製造工程数が削減できる。

【００７９】さらに、素子分離領域において、ゲート絶
縁膜３３ｇと同一層のゲート絶縁膜３３ｉを分離用充填
体の一部としてトレンチ３２ｉ内壁に形成し、同一製造
工程でトレンチ３２ｉ底面に埋込絶縁体３１ｉを形成す
る。

【００８０】（８）図８（Ｈ）に示すように、パワート
ランジスタ形成領域ＰＴｒにおいてトレンチ３２ｇ内部
にゲート絶縁膜３３ｇを介してゲート電極３４ｇを形成
し、素子分離領域においてトレンチ３２ｉ内部にゲート
絶縁膜３３ｉを介してゲート電極３４ｇと同一層のゲー
ト電極３４ｉを分離用充填体の残りの一部として埋設す
る。ゲート電極３４ｇ、３４ｉは、いずれも例えばトレ
ンチ３２ｇ、３２ｉ内部が完全に埋め込まれる程度に活
性基板１Ｃ上にＣＶＤ法により多結晶珪素膜を堆積し、
この堆積された多結晶珪素膜を表面からエッチングによ
り後退させることにより形成される。多結晶珪素膜はそ
の堆積中に不純物をドープすることが好ましい。

【００８１】（９）図９（Ｉ）に示すように、ゲート電
極３４ｇ上、分離用充填体上にそれぞれキャップ絶縁体
３５ｇ、３５ｉのそれぞれを形成する。このキャップ絶
縁体３５ｇ、３５ｉのそれぞれを形成することにより、
素子分離領域には素子分離部３Ｉが形成され、パワート
ランジスタ形成領域ＰＴｒにはゲート電極部３Ｇが形成
される。

【００８２】（１０）この後、パワートランジスタ形成
領域ＰＴｒには横型パワーＭＯＳＦＥＴが形成され、ト
ランジスタ形成領域ＮＴｒには相補型ＭＯＳＦＥＴが形
成される。そして、配線１６ｎ、１６ｐ及び１８ｎ、１
８ｐのそれぞれを形成することにより、本実施の形態に
係るインテリジェントパワーデバイスを備えた半導体装
置ＩＣは完成する。

【００８３】このように構成される半導体装置ＩＣにお
いては、横型パワーＭＯＳＦＥＴのトレンチ（ゲート用
トレンチ）３２ｇのチャネル領域が形成される一側壁の
延長上に電位引出領域８が配設される。トレンチ３２ｇ
は横型パワーＭＯＳＦＥＴのドレイン領域と電位引出領
域８との間の埋込型半導体領域２、つまり動作電流経路
を横切らないので、動作電流経路の遮断がなくなる。す
なわち、ゲート電極部３Ｇのトレンチ３２ｇは深さ方向
の制約がなくなる。従って、ゲート電極部３Ｇのトレン
チ３２ｇの深さと素子分離領域の素子分離部３Ｉのトレ
ンチ（分離用トレンチ）３２ｉの深さとが同一深さで同
一製造工程で形成できるので、少ない工程数で半導体装
置ＩＣが製造できる。

【００８４】さらに、半導体装置ＩＣにおいては、横型
パワーＭＯＳＦＥＴのトレンチ３２ｇ底面側のゲート電
極３４ｇ角部と埋込型半導体領域２との間の埋込絶縁体
３１ｇの膜厚が厚く形成されるので、ゲート電極３４ｇ
角部に発生する電界集中が防止できる。特に、予期せぬ
静電気破壊を生じるような静電気が電位引出領域８を通
してドレイン領域に流れ込んだ際に、ゲート電極３４ｇ
角部に発生する電界集中が防止できる。従って、電界集
中に起因するゲート絶縁膜３３ｇの破壊が防止でき、横
型パワーＭＯＳＦＥＴの静電気破壊耐圧、さらに半導体
装置ＩＣの静電気破壊耐圧が向上できる。特に、高耐圧
を有する半導体装置ＩＣが実現できる。

【００８５】さらに、半導体装置ＩＣにおいては、横型
パワーＭＯＳＦＥＴのドレイン領域においてトレンチ３
２ｇの側壁に沿った低不純物濃度領域の表面部分に、ゲ
ート電極３４ｇに供給された動作電位で蓄積層が形成で
きる。蓄積層は動作電流経路の抵抗値が減少できるの
で、横型パワーＭＯＳＦＥＴのオン抵抗のばらつきが減
少できる。従って、動作信頼性に優れた半導体装置ＩＣ
が実現できる。

【００８６】さらに、半導体装置ＩＣの製造方法におい
ては、横型パワーＭＯＳＦＥＴのトレンチ３２ｇを形成
する工程と同一工程で素子分離領域のトレンチ３２ｉが
形成できる。さらに、横型パワーＭＯＳＦＥＴのゲート
絶縁膜３３ｇ及びゲート電極３４ｇを形成する工程と同
一工程で素子分離領域の分離用充填体（ゲート絶縁膜３
３ｉ及びゲート電極３４ｉ）が形成できる。従って、一
方のトレンチ及び一方の充填体を形成する工程が省略で
きるので、半導体装置ＩＣの製造工程数が削減できる。

【００８７】さらに、半導体装置ＩＣの製造方法におい
ては、活性基板１Ｃ裏面部に形成された高不純物濃度領
域（埋込型半導体領域２）による増殖酸化により、横型
パワーＭＯＳＦＥＴのトレンチ３２ｇ側壁にゲート絶縁
膜３３ｇを形成する工程と同時にトレンチ３２ｇ底部に
厚い膜厚の埋込絶縁体３１ｇが形成できる。従って、ゲ
ート絶縁膜３３ｇを形成する工程で埋込絶縁体３１ｇが
形成できるので、半導体装置ＩＣの製造工程数が削減で
きる。

【００８８】（第２の実施の形態）本実施の形態は、前
述の第１の実施の形態に係る半導体装置の製造方法を一
部代えた場合を説明する。図１０（Ａ）乃至図１３
（Ｇ）は本発明の第２の実施の形態に係る半導体装置の
製造方法を各工程毎に示す工程断面構造図である。

【００８９】（１）まず、前述の第１の実施の形態の図
５（Ａ）と同様に、支持基板１Ａを準備し、図５（Ｂ）
と同様に支持基板１Ａ表面に絶縁体１Ｂａを形成する。

【００９０】（２）一方、前述の図６（Ｃ）と同様に、
活性基板１Ｃを準備する。

【００９１】（３）次に、図１０（Ａ）に示すように、
活性基板１Ｃ裏面において素子分離領域に浅いトレンチ
３１Ｔｉ、パワートランジスタ形成領域ＰＴｒに浅いト
レンチ３１Ｔｇを形成する。トレンチ３１Ｔｉ、３１Ｔ
ｇは、埋込絶縁体（３１ｉ、３１ｇ）を形成するための
ものであり、双方は同一製造工程で形成される。トレン
チ３１Ｔｉ、３１Ｔｇは例えばＲＩＥ等の異方性エッチ
ングで形成する。

【００９２】（４）図１０（Ｂ）に示すように、活性基
板１Ｃ裏面に絶縁体１Ｂｂを形成するとともに、トレン
チ３１Ｔｉ内部に埋込絶縁体３１ｉを形成し、トレンチ
３１Ｔｇ内部に埋込絶縁体３１ｇを形成する。絶縁体１
Ｂｂ、埋込絶縁体３１ｉ、３１ｇは例えば熱酸化法で形
成した酸化珪素膜で形成される。

【００９３】（５）図１１（Ｃ）に示すように、支持基
板１Ａ表面の絶縁体１Ｂａと活性基板１Ｃ裏面の絶縁体
１Ｂｂとを張り合わせ、支持基板１Ａ、絶縁体１Ｂ及び
活性基板１Ｃで形成されたＳＯＩ構造の半導体基板１を
形成する。この半導体基板１には既に埋込絶縁体３１が
形成されている。

【００９４】（６）図１１（Ｄ）に示すように、半導体
基板１の活性基板１Ｃにおいて、素子分離領域にトレン
チ（分離用トレンチ）３２ｉを形成し、同一製造工程で
パワートランジスタ形成領域ＰＴｒにトレンチ（ゲート
用トレンチ）３２ｇを形成する。トレンチ３２ｉ、３２
ｇはいずれも活性基板１Ｃ表面から深さ方向に向かって
形成され、トレンチ３２ｉ底面は少なくとも埋込絶縁体
３１ｉ表面に到達させ、同様にトレンチ３２ｇ底面は少
なくとも埋込絶縁体３１ｇ表面に到達させる。トレンチ
３２ｉ、３２ｇは、例えばフォトリソグラフィ技術で形
成されたエッチングマスクを使用し、ＲＩＥ等の異方性
エッチングを行うことで形成される。

【００９５】（７）図１２（Ｅ）に示すように、パワー
トランジスタ形成領域ＰＴｒにおいてトレンチ３２ｇ内
壁にゲート絶縁膜３３ｇを形成し、同一製造工程で素子
分離領域においてゲート絶縁膜３３ｇと同一層のゲート
絶縁膜３３ｉを分離用充填体の一部としてトレンチ３２
ｉ内壁に形成する。ゲート絶縁膜３３ｇ、３３ｉは例え
ば熱酸化法で形成した酸化珪素膜で形成する。

【００９６】（８）図１２（Ｆ）に示すように、パワー
トランジスタ形成領域ＰＴｒにおいてトレンチ３２ｇ内
部にゲート絶縁膜３３ｇを介してゲート電極３４ｇを形
成し、素子分離領域においてトレンチ３２ｉ内部にゲー
ト絶縁膜３３ｉを介してゲート電極３４ｇと同一層のゲ
ート電極３４ｉを分離用充填体の残りの一部として埋設
する。ゲート電極３４ｇ、３４ｉは、例えばトレンチ３
２内部が完全に埋め込まれる程度に活性基板１Ｃ上にＣ
ＶＤ法により多結晶珪素膜を堆積し、この堆積された多
結晶珪素膜を表面からエッチングにより後退させること
により形成される。多結晶珪素膜はその堆積中に不純物
をドープすることが好ましい。

【００９７】（９）図１３（Ｇ）に示すように、ゲート
電極３４ｇ上、３４ｉ上にそれぞれキャップ絶縁体３５
ｇ、３５ｉを形成する。このキャップ絶縁体３５ｇ、３
５ｉを形成することにより、素子分離領域には素子分離
部３Ｉが形成され、パワートランジスタ形成領域ＰＴｒ
にはゲート電極部３Ｇが形成される。

【００９８】（１０）この後、パワートランジスタ形成
領域ＰＴｒには横型パワーＭＯＳＦＥＴが形成され、ト
ランジスタ形成領域ＮＴｒには相補型ＭＯＳＦＥＴが形
成される。そして、配線１６ｎ、１６ｐ及び１８ｎ、１
８ｐのそれぞれを形成することにより、本実施の形態に
係るインテリジェントパワーデバイスを備えた半導体装
置ＩＣは完成する。

【００９９】このような半導体装置ＩＣの製造方法にお
いては、ゲート絶縁膜３３ｇ及び３３ｉと埋込絶縁体３
１ｇ及び３１ｉとが別々の工程で形成できるので、絶縁
膜の膜厚が最適に設定できる。

【０１００】（第３の実施の形態）本実施の形態は、前
述の第１の実施の形態に係る半導体装置において、横型
パワーＭＯＳＦＥＴのオン抵抗のばらつきをより減少さ
せる場合を説明する。図１４は本発明の第３の実施の形
態に係る半導体装置の要部拡大断面構造図である。本実
施の形態に係る半導体装置ＩＣは、図１４に示すよう
に、横型パワーＭＯＳＦＥＴのトレンチ３２ｇの底面が
埋込型半導体領域２に達するまで形成され、トレンチ３
２ｇ内部のゲート電極３４ｇは同様に埋込型半導体領域
２に達するように形成される。

【０１０１】このように構成される半導体装置ＩＣにお
いては、横型パワーＭＯＳＦＥＴのトレンチ３２ｇ側壁
に沿ったドレイン領域表面部の全域に、つまり埋込型半
導体領域２とベース領域との間にゲート電極３４ｇに供
給された動作電位で蓄積層が形成できる。蓄積層は動作
電流経路の抵抗値が減少できるので、横型パワーＭＯＳ
ＦＥＴのオン抵抗のばらつきがより一層減少できる。

【０１０２】なお、トレンチ３２ｇ、３２ｉ底面はいず
れも絶縁体１Ｂ表面に達するように形成してもよい。

【０１０３】（第４の実施の形態）本実施の形態は、前
述の第１の実施の形態に係る半導体装置において、素子
分離性能を向上するとともに、素子分離性能を自由に変
えられるように構成した場合を説明する。図１５は本発
明の第４の実施の形態に係る半導体装置の要部拡大平面
図である。本実施の形態に係る半導体装置は、図１５に
示すように、素子分離領域に複数列（本実施の形態にお
いては２列であるが、３列以上であってもよい。）の素
子分離部３Ｉが形成される。複数列の素子分離部３Ｉの
それぞれには同一構造のトレンチ（分離用トレンチ）３
２ｉを備え、このトレンチ３２ｉ内部には分離用充填体
が埋設される。素子分離部３Ｉのトレンチ３２ｉ及び分
離用充填体は、パワートランジスタ形成領域ＰＴｒのゲ
ート電極部３Ｇのトレンチ３２ｇ及び充填体（ゲート絶
縁膜３３ｇ及びゲート電極３４ｇ）と同一構造で、かつ
同一製造工程で形成される。

【０１０４】このように構成される半導体装置ＩＣにお
いては、複数列のトレンチ３２ｉに埋設された複数列の
分離用充填体で構築された素子分離領域により素子領域
間が絶縁分離される。トレンチ３２ｉ及び分離用充填体
の列数の増加に応じて絶縁分離耐圧が向上できる。すな
わち、素子領域の横型パワーＭＯＳＦＥＴを構築するゲ
ート電極部３Ｇのトレンチ３２ｇ及び埋設充填体（ゲー
ト絶縁膜３３ｇ及びゲート電極３４ｇ）を基本トレンチ
セルとし、同一構造の基本トレンチセルで素子分離領域
が構築できる。素子分離領域の絶縁分離耐圧を向上する
には基本トレンチセルの列数を増加する。従って、同一
の基本トレンチセルにより素子領域に横型パワーＭＯＳ
ＦＥＴが形成でき、さらに素子分離領域が形成でき、し
かも素子分離領域の絶縁分離耐圧はトレンチ３２ｉの列
数（絶縁分離部３Ｉの列数）で設定できるので、半導体
装置の構造が簡易化できる。特に、素子分離領域のトレ
ンチ３２ｉの分離用充填体が数十ｎｍ程度の薄い絶縁膜
（横型パワーＭＯＳＦＥＴのゲート絶縁膜３３ｇと同一
層で形成される絶縁膜）で形成される場合でも列数の増
加により充分に素子領域間の絶縁耐圧が確保できる。

【０１０５】（第５の実施の形態）本実施の形態は、前
述の第１の実施の形態に係る半導体装置において、横型
パワーＭＯＳＦＥＴのオン抵抗を減少させる場合を説明
する。図１６（Ａ）は本発明の第５の実施の形態に係る
半導体装置の要部拡大平面図、図１６（Ｂ）は前述の第
１の実施の形態に係る半導体装置の要部拡大平面図であ
る。本実施の形態に係る半導体装置ＩＣは、図１６
（Ａ）に示すように、横型パワーＭＯＳＦＥＴのゲート
電極３４ｇ又はトレンチ３２ｇと電位引出領域８との間
に、ベース領域とこのベース領域にベース電流を供給す
る配線１６ｐとの接続部（ベース電位引出領域又はベー
スコンタクト領域）７Ｃが配設される。図１６（Ａ）
中、横方向に向かってゲート電極３４ｇ及びトレンチ３
２ｇは上側配置と下側配置とが交互に入れ代わるように
配置されており、この配置に合わせて接続部７Ｃは横方
向に向かって下側配置と上側配置とが交互に入れ代わる
ように配置される。図１６（Ｂ）に示す接続部７Ｃは横
方向に一直線に配置される。

【０１０６】ここで、図１６（Ａ）、図１６（Ｂ）にそ
れぞれ示す横型パワーＭＯＳＦＥＴにおいて、単位トラ
ンジスタセルＵＣ（ソースセル）の単位面積当たりのチ
ャネル幅の割合について算出する。この算出は、接続部
７Ｃのコンタクトを取るための最低限の面積を１μｍ×
１μｍ、トレンチ３２ｇの幅（ストライプ幅）を１μｍ
として行う。

【０１０７】図１６（Ｂ）に示す横型パワーＭＯＳＦＥ
Ｔにおいては、１つのソース領域１１ｐ幅を変数ｎとお
くと、単位トランジスタセルＵＣの面積は２×（２ｎ＋
１）になり、チャネル幅の合計は４ｎになる。単位面積
当たりのチャネル幅は２ｎ／（２ｎ＋１）になる。

【０１０８】これに対して、図１６（Ａ）に示す本実施
の形態に係る横型パワーＭＯＳＦＥＴにおいては、トレ
ンチ３２ｇのサイズを同一にした場合、単位トランジス
タセルＵＣの面積は２×（２ｎ＋２）になり、チャネル
幅の合計は４ｎ＋２になる。単位面積当たりのチャネル
幅は（２ｎ＋１）／（２ｎ＋２）になる。

【０１０９】単位面積当たりのチャネル幅（２ｎ＋１）
／（２ｎ＋２）は単位面積当たりのチャネル幅２ｎ／
（２ｎ＋１）に比べて大きいので、図１６（Ａ）に示す
本実施の形態に係る横型パワーＭＯＳＦＥＴの単位面積
当たりのチャネル幅は大きくなる。

【０１１０】このように構成される半導体装置ＩＣにお
いては、横型パワーＭＯＳＦＥＴのゲート電極３４ｇに
沿って形成されるベース領域を避けた領域に接続部７Ｃ
が配設されるので、チャネル幅寸法を充分に確保でき、
オン抵抗が減少できる。

【０１１１】本発明は前述の実施の形態に限定されな
い。例えば、本発明は、横型パワーＭＯＳＦＥＴのチャ
ネル導電型をｐ型に設定してもよい。この場合、横型パ
ワーＭＯＳＦＥＴのドレイン領域とソース領域とが入れ
代わる。

【０１１２】さらに、本発明は、横型パワーＩＧＢＴを
備えた半導体装置に適用できる。横型パワーＩＧＢＴの
場合、前述のドレイン領域はコレクタ領域又はエミッタ
領域として、ソース領域はエミッタ領域又はコレクタ領
域として使用される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るインテリジェ
ントパワーデバイスを備えた半導体装置の要部断面構造
図である。

【図２】第１の実施の形態に係る半導体装置の平面レイ
アウト図である。

【図３】第１の実施の形態に係るパワートランジスタ形
成領域の要部拡大平面図である。

【図４】第１の実施の形態に係るパワートランジスタ形
成領域の要部拡大断面構造図である。

【図５】（Ａ）、（Ｂ）はそれぞれ第１の実施の形態に
係る半導体装置の工程断面構造図である。

【図６】（Ｃ）、（Ｄ）はそれぞれ第１の実施の形態に
係る半導体装置の工程断面構造図である。

【図７】（Ｅ）、（Ｆ）はそれぞれ第１の実施の形態に
係る半導体装置の工程断面構造図である。

【図８】（Ｇ）、（Ｈ）はそれぞれ第１の実施の形態に
係る半導体装置の工程断面構造図である。

【図９】（Ｉ）は第１の実施の形態に係る半導体装置の
工程断面構造図である。

【図１０】（Ａ）、（Ｂ）はそれぞれ本発明の第２の実
施の形態に係る半導体装置の工程断面構造図である。

【図１１】（Ｃ）、（Ｄ）はそれぞれ第２の実施の形態
に係る半導体装置の工程断面構造図である。

【図１２】（Ｅ）、（Ｆ）はそれぞれ第２の実施の形態
に係る半導体装置の工程断面構造図である。

【図１３】（Ｇ）は第２の実施の形態に係る半導体装置
の工程断面構造図である。

【図１４】本発明の第３の実施の形態に係るインテリジ
ェントパワーデバイスを備えた半導体装置の横型パワー
ＭＯＳＦＥＴの平面構造図である。

【図１５】本発明の第４の実施の形態に係る半導体装置
の要部拡大平面図である。

【図１６】（Ａ）は本発明の第５の実施の形態に係る半
導体装置の要部拡大平面図、（Ｂ）は前述の第１の実施
の形態に係る半導体装置の要部拡大平面図である。

【符号の説明】

１ 半導体基板 １Ａ 支持基板 １Ｂ 絶縁体 １Ｃ 活性基板 ２ 埋込型半導体領域 ３Ｉ 素子分離部 ３Ｇ ゲート電極部 ３１ｉ，３１ｇ 埋込絶縁体 ３２ｉ，３２ｇ トレンチ ３３ｉ，３３ｇ ゲート絶縁膜 ３４ｉ，３４ｇ ゲート電極 ３５ｉ，３５ｇ キャップ絶縁体 ５，６ ウエル領域 ７，１１ｎ，１１ｐ，１２ 半導体領域 ７Ｃ 接続部 ８ 電位引出領域 ９ ゲート絶縁膜 １０ ゲート電極 １６ｎ，１６ｐ，１８ｎ，１８ｐ 配線 ＰＴｒ パワートランジスタ形成領域 ＮＴｒ トランジスタ形成領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ６２６Ａ 29/786 ６５２Ｇ ６５６Ｅ Ｆターム(参考） 5F032 AA06 AA09 AA35 AA44 AA45 AA46 AA47 AA63 BB06 CA01 CA16 CA17 DA02 DA07 DA23 DA25 DA53 DA71 5F033 BA02 BA15 CA04 CA05 DA06 DA36 5F048 AA09 AB07 AC03 BA12 BA16 BB08 BB09 BC02 BC11 BD06 BD07 BG05 BG14 DA25

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面から深さ方向に向かって
   形成されたゲート用トレンチと、 前記ゲート用トレンチの一側壁に順次形成されたゲート
   絶縁膜及びゲート電極と、 前記半導体基板表面から深さ方向に向かい前記ゲート用
   トレンチの一側壁に沿って順次配設された第１動作領
   域、第２動作領域及び第３動作領域と、 を有するトランジスタを備え、 前記ゲート用トレンチの前記一側壁の延長上において前
   記半導体基板表面から深さ方向に向かって形成され、前
   記半導体基板内部で前記第３動作領域に電気的に接続さ
   れた電位引出領域を備え、 前記トランジスタ及び前記電位引出領域の周囲を取り囲
   み、前記ゲート用トレンチと同一製造工程で形成された
   分離用トレンチと、 前記分離用トレンチ内部に埋設された分離用充填体と、 を有する素子分離領域を備えたことを特徴とする半導体
   装置。
2. 【請求項２】 前記第１動作領域を中心として一側壁を
   互いに対向配置した一対のゲート用トレンチと、 前記一対のゲート用トレンチのそれぞれの一側壁に形成
   されたゲート絶縁膜及びゲート電極と、 を有するトランジスタを備え、 前記一対のゲート用トレンチの前記一側壁の延長上にお
   いて、前記半導体基板表面から深さ方向に向かって対向
   配置された一対の電位引出領域を備えたことを特徴とす
   る請求項１に記載の半導体装置。
3. 【請求項３】 特定方向に所定間隔で配設された複数の
   ゲート用トレンチと、 それぞれのゲート用トレンチ側壁に順次形成されたゲー
   ト絶縁膜及びゲート電極と、 それぞれのゲート用トレンチ間に配設された第１動作領
   域、第２動作領域及び第３動作領域と、 を有する複数の単位トランジスタセルで構築されるトラ
   ンジスタを備え、 複数の単位トランジスタセルのそれぞれの電位引出領域
   が一体に形成されたことを特徴とする請求項２に記載の
   半導体装置。
4. 【請求項４】 支持基板上に絶縁体を介してトランジス
   タを形成する活性基板を張り合わせたＳＯＩ構造の半導
   体基板と、 前記半導体基板の活性基板表面から深さ方向に向かい絶
   縁体表面に達しない深さで形成されたゲート用トレンチ
   と、 前記ゲート用トレンチと同一製造工程で形成され、前記
   活性基板から深さ方向に向かい絶縁体表面に達しない深
   さで形成された分離用トレンチと、 前記ゲート用トレンチ底面と絶縁体との間及び分離用ト
   レンチと絶縁体との間にそれぞれ配設された埋込絶縁体
   と、 を備えたことを特徴とする請求項１乃至請求項３のいず
   れか１に記載の半導体装置。
5. 【請求項５】 前記ゲート用トレンチ底面と絶縁体との
   間に配設された埋込絶縁体は、前記トランジスタのゲー
   ト絶縁膜の膜厚に比べて厚い膜厚で形成されたことを特
   徴とする請求項４に記載の半導体装置。
6. 【請求項６】 前記トランジスタの第３動作領域は、前
   記半導体基板表面側に配設された低不純物濃度領域及び
   前記半導体基板裏面側に配設された高不純物濃度領域で
   形成され、 前記ゲート用トレンチは前記第３動作領域の高不純物濃
   度領域に達する深さで形成されるとともに、前記ゲート
   電極は前記第３動作領域の低不純物濃度領域に沿って形
   成されたことを特徴とする請求項１乃至請求項５のいず
   れか１に記載の半導体装置。
7. 【請求項７】 支持基板上に絶縁体を介してトランジス
   タを形成する活性基板を張り合わせたＳＯＩ構造の半導
   体基板と、 前記半導体基板の活性基板表面から深さ方向に向かい絶
   縁体表面に達する深さで形成されたゲート用トレンチ
   と、 前記ゲート用トレンチと同一製造工程で形成され、前記
   活性基板から深さ方向に向かい絶縁体表面に達する深さ
   で形成された分離用トレンチと、 を備えたことを特徴とする請求項１乃至請求項３のいず
   れか１に記載の半導体装置。
8. 【請求項８】 前記トランジスタのゲート電極又はゲー
   ト用トレンチと前記電位引出領域との間に、トランジス
   タの第２動作領域とこの第２動作領域に動作電流を供給
   する配線との接続部が配設されたことを特徴とする請求
   項１乃至請求項７のいずれか１に記載の半導体装置。
9. 【請求項９】 複数列の隣接配置された分離用トレンチ
   と、 それぞれの分離用トレンチ内部に埋設された分離用充填
   体と、 を有する素子分離領域を備えたことを特徴とする請求項
   １乃至請求項８のいずれか１に記載の半導体装置。
10. 【請求項１０】 下記工程を備えたことを特徴とする半
    導体装置の製造方法。 （１）素子領域において半導体基板表面から深さ方向に
    向かってトランジスタのゲート用トレンチを形成すると
    ともに、前記素子領域を取り囲む素子分離領域の分離用
    トレンチを形成する工程 （２）前記ゲート用トレンチ内壁にトランジスタのゲー
    ト絶縁膜及びゲート電極を順次形成しトランジスタを形
    成する工程 （３）前記分離用トレンチ内壁に分離用充填体を埋設す
    る工程
11. 【請求項１１】 下記工程を備えたことを特徴とする半
    導体装置の製造方法。 （１）裏面部に高不純物濃度領域を有する活性基板を支
    持基板表面上に絶縁体を介して張り合わせたＳＯＩ構造
    の半導体基板を形成する工程 （２）素子領域において前記活性基板表面から深さ方向
    に向かい前記高不純物濃度領域に達するトランジスタの
    ゲート用トレンチを形成するとともに、前記素子領域を
    取り囲む素子分離領域の分離用トレンチを形成する工程 （３）前記ゲート用トレンチ内壁にトランジスタのゲー
    ト絶縁膜を形成しつつ、ゲート用トレンチ底部の高不純
    物濃度領域を増殖酸化しゲート絶縁膜よりも膜厚が厚い
    埋込絶縁体を形成する工程 （４）前記分離用トレンチ内壁に前記ゲート絶縁膜と同
    一層の分離用充填体の一部を埋設しつつ、分離用トレン
    チ底部の高不純物濃度領域を増殖酸化し埋込絶縁体を形
    成する工程 （５）前記ゲート用トレンチ内部にゲート絶縁膜を介し
    てトランジスタのゲート電極を形成するとともに、前記
    分離用トレンチ内部に前記ゲート電極と同一層の分離用
    充填体を形成する工程