JP2008078331A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008078331A
JP2008078331A JP2006254949A JP2006254949A JP2008078331A JP 2008078331 A JP2008078331 A JP 2008078331A JP 2006254949 A JP2006254949 A JP 2006254949A JP 2006254949 A JP2006254949 A JP 2006254949A JP 2008078331 A JP2008078331 A JP 2008078331A
Authority
JP
Japan
Prior art keywords
gate electrode
mis transistor
semiconductor device
insulating film
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006254949A
Other languages
English (en)
Inventor
Masahiko Takeuchi
雅彦 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2006254949A priority Critical patent/JP2008078331A/ja
Publication of JP2008078331A publication Critical patent/JP2008078331A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】ＭＩＳトランジスタを覆う絶縁膜により当該ＭＩＳトランジスタでのキャリアのモビリティを制御することができ、かつ製造が容易な半導体装置を得ること。
【解決手段】半導体基板１０に複数のＭＩＳトランジスタ２０Ｎ，２０Ｐ，３０Ｐが配置され、半導体基板の上面および複数のＭＩＳトランジスタの各々がテンサイルストレス膜４０Ｔにより覆われた半導体装置５０を構成するにあたり、ＭＩＳトランジスタの集積密度が相対的に高い高密度領域ＨＤに配置された複数の第１類ＭＩＳトランジスタ２０Ｎ，２０Ｐそれぞれのゲート電極１６上ではテンサイルストレス膜の膜厚を実質的に一定にし、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域ＬＤに配置された複数の第２類ＭＩＳトランジスタのうちのＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極上でテンサイルストレス膜の膜厚を最も薄くする。
【選択図】 図１

Description

本発明は、ＮチャネルＭＩＳトランジスタとＰチャネルＭＩＳトランジスタとを備えた半導体装置に関するものである。
今日、ＭＩＳ（金属−絶縁体−半導体）電界効果トランジスタ（以下、「ＭＩＳトランジスタ」と略記する。）は半導体集積回路での回路素子の１つとして多用されており、電子機器に対する小型化、高性能化の要望の高まりに伴って、当該ＭＩＳトランジスタの小型化、高性能化も進められている。ＭＩＳトランジスタを高性能化する方法の１つとして、当該ＭＩＳトランジスタのチャネル領域に応力を付与して格子定数を変化させ、これによりキャリアの移動度（モビリティ）を制御するという方法が知られている。
例えばＭＩＳトランジスタのチャネル領域にゲート長方向の引張り応力を付与して格子定数を大きくすると、ＮチャネルＭＩＳトランジスタではキャリア（電子）の移動度が高くなって電流駆動能力が大きくなり、ＰチャネルＭＩＳトランジスタではキャリア（正孔）の移動度が低くなって電流駆動能力が小さくなる。反対に、ＭＩＳトランジスタのチャネル領域にゲート長方向の圧縮応力を付与して格子定数を小さくすると、ＮチャネルＭＩＳトランジスタではキャリアの移動度が低くなって電流駆動能力が小さくなり、ＰチャネルＭＩＳトランジスタではキャリア（正孔）の移動度が高くなって電流駆動能力が大きくなる。
半導体集積回路を作製する場合には、通常、半導体基板に形成したＭＩＳトランジスタ等の回路素子を覆うようにしてコンフォーマルに電気絶縁膜が成膜され、この電気絶縁膜をエッチングストッパ膜やパッシベーション膜として利用してその上に多層配線部が形成されることから、当該電気絶縁膜によってＭＩＳトランジスタに所望の応力を付与することが試みられている。電気絶縁膜の成膜条件を適宜選定することにより、該電気絶縁膜をテンサイルストレス膜（ＭＩＳトランジスタに引張り応力を付与する膜）として機能させることもできるし、コンプレッシブストレス膜（ＭＩＳトランジスタに圧縮応力を付与する膜）として機能させることもできる。
例えば特許文献１には、Ｎチャネル型電界効果トランジスタを覆う電気絶縁膜の膜厚と、Ｐチャネル型電界効果トランジスタを覆う電気絶縁膜の膜厚とを互いに相違させ、これによって各トランジスタでのドレイン電流特性を制御した半導体装置が記載されている。電気絶縁膜の膜厚を制御する方法としては、所定膜厚の電気絶縁膜を一旦形成した後に該電気絶縁膜を所望の厚さまでエッチバックする方法が具体的に記載されている。
また、特許文献２には、電界効果トランジスタにおけるソース／ドレイン領域を表面から掘り下げてリセスを形成し、このリセスを埋め込むようにして当該電界効果トランジスタを覆うテンサイルストレス膜（引張り応力を有する窒化膜）を形成した半導体装置が記載されている。特許文献３には、ＮチャネルＭＩＳトランジスタのゲート電極上およびＰチャネルＭＩＳトランジスタのソース／ドレイン領域上にそれぞれコンプレッシブストレス膜（圧縮応力有機膜）を形成した半導体装置が記載されている。
そして特許文献４には、ＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタを覆うテンサイルストレス膜（引張り応力を蓄積した応力蓄積絶縁膜）とを有し、ＮチャネルＭＯＳトランジスタにおけるゲート電極上でのテンサイルストレス膜の膜厚がその外側での膜厚よりも厚い半導体装置（ＣＭＯＳ集積回路装置）が記載されている。
特開２００３−８６７０８号公報 特開２００５−３５３６７５号公報 特開２００６−２４７８４号公報 特開２００６−５９９８０号公報
例えば特許文献２に記載されているように、テンサイルストレス膜自体およびコンプレッシブストレス膜自体は、それぞれ、成膜条件を適宜選定することにより比較的容易に形成することができる。
しかしながら、特許文献１，３，４に記載された形態の絶縁膜をＮチャネルＭＩＳトランジスタ上およびＰチャネルＭＩＳトランジスタ上に形成するためには、当該絶縁膜の元となる膜上に所定形状のエッチングマスクを形成してエッチング処理を施すことが必要であるので、その形成に比較的多くの工数を要する。特許文献２に記載された半導体装置におけるように電界効果トランジスタのソース／ドレイン領域にリセスを形成する場合も、所定形状のエッチングマスクを用いてのエッチング処理を半導体基板に施すことが必要であり、その形成に比較的多くの工数を要する。
本発明は上記の事情に鑑みてなされたものであり、ＭＩＳトランジスタを覆う絶縁膜により当該ＭＩＳトランジスタでのキャリアのモビリティを制御することができ、かつ製造が容易な半導体装置を得ることを目的とする。
上記の目的を達成する本発明の半導体装置は、半導体基板と、半導体基板に配置された複数のＭＩＳトランジスタと、半導体基板の上面および複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、複数のＭＩＳトランジスタの各々は半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに半導体基板にチャネルが形成される半導体装置であって、複数のＭＩＳトランジスタは、ＭＩＳトランジスタの集積密度が相対的に高い高密度領域に配置された複数の第１類ＭＩＳトランジスタと、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域に配置された複数の第２類ＭＩＳトランジスタとに分けられ、第１類ＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを、また第２類ＭＩＳトランジスタはＰチャネルＭＩＳトランジスタをそれぞれ含み、電気絶縁膜は、複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するテンサイルストレス膜であり、電気絶縁膜の膜厚は、第１類ＭＩＳトランジスタそれぞれのゲート電極上では実質的に一定であり、上記ＰチャネルＭＩＳトランジスタのゲート電極上で最も薄い、ことを特徴とするものである。
また、上記の目的を達成する本発明の他の半導体装置は、半導体基板と、半導体基板に配置された複数のＭＩＳトランジスタと、半導体基板の上面および複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、複数のＭＩＳトランジスタの各々は半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに半導体基板にチャネルが形成される半導体装置であって、複数のＭＩＳトランジスタは、ＭＩＳトランジスタの集積密度が相対的に高い高密度領域に配置された複数の第１類ＭＩＳトランジスタと、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域に配置された複数の第２類ＭＩＳトランジスタとに分けられ、第１類ＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを、また第２類ＭＩＳトランジスタはＮチャネルＭＩＳトランジスタをそれぞれ含み、電気絶縁膜は、複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するコンプレッシブストレス膜であり、電気絶縁膜の膜厚は、第１類ＭＩＳトランジスタそれぞれのゲート電極上では実質的に一定であり、ＮチャネルＭＩＳトランジスタのゲート電極上で最も薄い、ことを特徴とするものである。
上記の目的を達成する本発明の更に他の半導体装置は、半導体基板と、半導体基板に配置された複数のＭＩＳトランジスタと、半導体基板の上面および複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、複数のＭＩＳトランジスタの各々は半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに半導体基板にチャネルが形成される半導体装置であって、複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを含み、電気絶縁膜は、複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するテンサイルストレス膜であり、等方性の成膜方法により電気絶縁膜を成膜したときに該電気絶縁膜のカバレッジ性が非等方的になる大きさの間隙をＰチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、第１のダミーゲートとＰチャネルＭＩＳトランジスタのゲート電極との間での電気絶縁膜の最小膜厚がＰチャネルＭＩＳトランジスタのゲート電極上での電気絶縁膜の膜厚よりも薄い、ことを特徴とするものである。
上記の目的を達成する本発明の更に他の半導体装置は、半導体基板と、半導体基板に配置された複数のＭＩＳトランジスタと、半導体基板の上面および複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、複数のＭＩＳトランジスタの各々は半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに半導体基板にチャネルが形成される半導体装置であって、複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを含み、電気絶縁膜は、複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するテンサイルストレス膜であり、電気絶縁膜を等方的に成膜したときのゲート電極上での該電気絶縁膜の膜厚の２倍に相当する値以下の大きさの間隙をＮチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、第１のダミーゲートとＮチャネルＭＩＳトランジスタのゲート電極との間での電気絶縁膜の最小膜厚がＮチャネルＭＩＳトランジスタのゲート電極上での電気絶縁膜の膜厚よりも厚い、ことを特徴とするものである。
上記の目的を達成する本発明の更に他の半導体装置は、半導体基板と、半導体基板に配置された複数のＭＩＳトランジスタと、半導体基板の上面および複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、複数のＭＩＳトランジスタの各々は半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに半導体基板にチャネルが形成される半導体装置であって、複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを含み、電気絶縁膜は、複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の圧縮応力を付与するコンプレッシブストレス膜であり、等方性の成膜方法により電気絶縁膜を成膜したときに該電気絶縁膜のカバレッジ性が非等方的になる大きさの間隙をＮチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、第１のダミーゲートとＮチャネルＭＩＳトランジスタのゲート電極との間での電気絶縁膜の最小膜厚がＮチャネルＭＩＳトランジスタのゲート電極上での電気絶縁膜の膜厚よりも薄い、ことを特徴とするものである。
そして、上記の目的を達成する本発明の更に他の半導体装置は、半導体基板と、半導体基板に配置された複数のＭＩＳトランジスタと、半導体基板の上面および複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、複数のＭＩＳトランジスタの各々は半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに半導体基板にチャネルが形成される半導体装置であって、複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを含み、電気絶縁膜は、複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の圧縮応力を付与するコンプレッシブストレス膜であり、電気絶縁膜を等方的に成膜したときのゲート電極上での該電気絶縁膜の膜厚の２倍に相当する値以下の大きさの間隙をＰチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、第１のダミーゲートとＰチャネルＭＩＳトランジスタのゲート電極との間での電気絶縁膜の最小膜厚がＰチャネルＭＩＳトランジスタのゲート電極上での電気絶縁膜の膜厚よりも厚い、ことを特徴とするものである。
本発明の半導体装置のうちで複数のＭＩＳトランジスタが第１類ＭＩＳトランジスタと第２類ＭＩＳトランジスタとを含むものでは、これらのＭＩＳトランジスタを覆う電気絶縁膜の膜厚が上述のように選定されている。このため、電気絶縁膜がテンサイルストレス膜のときには、第１類ＭＩＳトランジスタに含まれているＮチャネルＭＩＳトランジスタの電流駆動特性が向上する一方で、第２類ＭＩＳトランジスタに含まれているＰチャネルＭＩＳトランジスタの電流駆動特性の低下が抑えられる。また、電気絶縁膜がコンプレッシブストレス膜のときには、第１類ＭＩＳトランジスタに含まれているＰチャネルＭＩＳトランジスタの電流駆動特性が向上する一方で、第２類ＭＩＳトランジスタに含まれているＮチャネルＭＩＳトランジスタの電流駆動特性の低下が抑えられる。
このような電気絶縁膜は、後述するように、その元となる膜と層間絶縁膜の元となる膜とをこの順番で半導体基板上に積層した後、第１類ＭＩＳトランジスタにおけるゲート電極上での上記電気絶縁膜の元となる膜の上面を終端とする化学的機械研磨（ＣＭＰ）を施すことにより容易に得られる。
また、本発明の半導体装置のうちでＮチャネルＭＩＳトランジスタのゲート電極またはＰチャネルＭＩＳトランジスタのゲート電極にダミーゲートが並設されているものでは、ダミーゲートと該ダミーゲートに対応するゲート電極との間の間隙の大きさを上述のように制御することにより、各ＭＩＳトランジスタを覆う電気絶縁膜の成膜時にその膜厚に自ずと分布をもたせることができる。電気絶縁膜がテンサイルストレス膜のときにはＮチャネルＭＩＳトランジスタの電流駆動特性を向上させるか、またはＰチャネルＭＩＳトランジスタの電流駆動特の低下を抑えることができ、電気絶縁膜がコンプレッシブストレス膜のときにはＰチャネルＭＩＳトランジスタの電流駆動特性を向上させるか、またはＮチャネルＭＩＳトランジスタの電流駆動特の低下を抑えることができる。
したがって、これら本発明によれば、ＭＩＳトランジスタを覆う絶縁膜によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御された半導体装置を容易に得ることが可能になる。
以下、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下に説明する実施の形態に限定されるものではない。
実施の形態１．
図１は、本発明の半導体装置での基本構造の一例を概略的に示す断面図である。同図に示す半導体装置５０は、半導体基板１０と、半導体基板１０に配置された複数のＭＩＳトランジスタと、半導体基板１０の上面および各ＭＩＳトランジスタを覆う電気絶縁膜４０Ｔとを備えている。
上記複数のＭＩＳトランジスタは、ＭＩＳトランジスタの集積密度が相対的に高い高密度領域に配置された複数の第１類ＭＩＳトランジスタと、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域に配置された複数の第２類ＭＩＳトランジスタとに分けられる。複数の第１類ＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを、また複数の第２類ＭＩＳトランジスタはＰチャネルＭＩＳトランジスタをそれぞれ含む。
図１においては、高密度領域ＨＤに配置された複数の第１類ＭＩＳトランジスタのうちの１つのＮチャネルＭＩＳトランジスタ２０Ｎと１つのＰチャネルＭＩＳトランジスタ２０Ｐとが示されていると共に、低密度領域ＬＤに配置された複数の第２類ＭＩＳトランジスタのうちの１つのＰチャネルＭＩＳトランジスタ３０Ｐが示されている。高密度領域ＨＤは例えばＣＰＵ（Central Processing Unit）コア回路やメモリコア回路等が形成された領域であり、個々の第１類ＭＩＳトランジスタは例えばメモリセル、インバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路等を構成する。一方、低密度領域ＬＤは例えば周辺回路が形成された領域である。
半導体基板１０としては、例えば単結晶シリコン基板やＳＯＩ（Silicon on Insulator）基板等が用いられる。半導体基板１０の所定箇所には、該半導体基板１０に形成しようとする回路素子の種類に応じた所定の活性領域（ウェル）と、所定形状の素子分離領域とが形成される。図示の半導体基板１０では、ＮチャネルＭＩＳトランジスタ２０Ｎの配置箇所にＰ型ウェル３が形成され、ＰチャネルＭＩＳトランジスタ２０Ｐ，３０Ｐの配置箇所にＮ型ウェル５が形成され、各ウェル３，５を平面視上区画するようにして浅溝構造の素子分離領域７が形成されている。
ＮチャネルＭＩＳトランジスタ２０Ｎは、Ｐ型ウェル３に形成された２つのＮ型不純物拡散領域１２Ｎ，１２Ｎと、半導体基板１０上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に配置されたゲート電極１６と、ゲート電極１６における線幅方向の両側面に配置されたサイドウォールスペーサ１８，１８とを有している。
図１に示した各Ｎ型不純物拡散領域１２Ｎは、平面視したときに各々がゲート電極１６を挟んで互いに対向するようにしてＰ型ウェル３に形成されており、個々のＮ型不純物拡散領域１２Ｎは、金属シリサイド化されていない非シリサイド化領域１２ｎと、該非シリサイド化領域１２ｎ上に形成された金属シリサイド領域１２ｓとからなっている。一方のＮ型不純物拡散領域１２Ｎがソース領域として利用され、他方のＮ型不純物拡散領域１２Ｎがドレイン領域として利用される。ゲート電極１６に電圧を印加すると、当該ゲート電極１６の下方に位置するＰ型ウェル３の表面近傍にチャネルが形成される。
ゲート絶縁膜１４は、例えばシリコン酸化物、シリコン酸窒化物、高誘電率誘電体等によって形成される。また、ゲート電極１６は、例えばポリシリコン（不純物をドープしたもの）、ポリシリコンと金属シリサイドとの積層構造物、金属シリサイド等によって形成される。図示のゲート電極１６は、ポリシリコン領域１６ｐと該ポリシリコン領域１６ｐ上に形成された金属シリサイド領域１６ｓとからなっている。各サイドウォールスペーサ１８は、例えばシリコン酸化物やシリコン窒化物等によって形成される。
一方、各ＰチャネルＭＩＳトランジスタ２０Ｐ，３０ＰはＮ型ウェル５に形成されており、個々のＰチャネルＭＩＳトランジスタ２０Ｐ，３０Ｐは、上述の各Ｎ型不純物拡散領域１２Ｎに代えてＰ型不純物拡散領域１２Ｐを有する以外はＮチャネルＭＩＳトランジスタ２０Ｎと同様の構造を有している。
これらのＰチャネルＭＩＳトランジスタ２０Ｐ，３０における２つのＰ型不純物拡散領域１２Ｐの各々は、金属シリサイド化されていない非シリサイド化領域１２ｐと、該非シリサイド化領域１２ｐ上に形成された金属シリサイド領域１２ｓとからなっており、一方のＰ型不純物拡散領域１２Ｐがソース領域として利用され、他方のＰ型不純物拡散領域１２Ｐがドレイン領域として利用される。ゲート電極１６に電圧を印加すると、当該ゲート電極１６の下方に位置するＮ型ウェル５の表面近傍にチャネルが形成される。
半導体基板１０および該半導体基板１０に配置された各ＭＩＳトランジスタは、１つの電気絶縁膜４０Ｔによって覆われている。この電気絶縁膜４０Ｔは、例えばパッシベーション膜として機能して各ＭＩＳトランジスタを保護するものであると共に、ＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するテンサイルストレス膜（以下、「テンサイルストレス膜４０Ｔ」という。）であり、例えばプラズマＣＶＤ（ＣＶＤ；化学的気相蒸着）法等の等方的な成膜方法によりシリコン窒化物等を堆積させることにより形成される。
テンサイルストレス膜４０Ｔの膜厚は、半導体基板１０上および第１類ＭＩＳトランジスタに属するＭＩＳトランジスタ２０Ｎ，２０Ｐそれぞれのゲート電極１６上では実質的に一定であり、第２類ＭＩＳトランジスタに属するＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極１６上で最も薄くなっている。テンサイルストレス膜４０ＴのうちでＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極１６上に位置する領域は、化学的機械研磨（ＣＭＰ）により薄肉化されている。
半導体装置５０では、上述のテンサイルストレス膜４０Ｔを覆うようにして例えばシリコン酸化物からなる第１層間絶縁膜４５が形成されている。個々のＭＩＳトランジスタにおけるゲートコンタクト、ソースコンタクト、ドレインコンタクト（いずれも図示せず。）は、この第１層間絶縁膜４５に形成される。
以上説明した構成を有する半導体装置５０では、各ＭＩＳトランジスタがテンサイルストレス膜４０Ｔにより覆われていることから、これらのＭＩＳトランジスタのうちのＮチャネルＭＩＳトランジスタではキャリア（電子）の移動度が高くなって電流駆動能力が大きくなり、ＰチャネルＭＩＳトランジスタではキャリア（正孔）の移動度が低くなって電流駆動能力が小さくなる。
すなわち、ＮチャネルＭＩＳトランジスタ２０Ｎでは電流駆動能力が大きくなり、ＰチャネルＭＩＳトランジスタ２０Ｐ，３０Ｐでは電流駆動能力が小さくなる。ただし、ＰチャネルＭＩＳトランジスタ３０Ｐでは、ゲート電極１６上においてテンサイルストレス膜４０Ｔが薄肉化されているので、ＰチャネルＭＩＳトランジスタ２０Ｐにおけるよりも電流駆動能力の低下が抑えられる。したがって、少なくとも低密度領域ＬＤに形成される周辺回路等の回路については、その高性能化を図ることができる。
ＭＩＳトランジスタでのキャリアの移動度（モビリティ）を上述のように制御するテンサイルストレス膜４０Ｔは、その元となる電気絶縁膜を等方的に成膜し、該電気絶縁膜を覆うようにして第１層間絶縁膜４５の元となる電気絶縁膜を形成した後、第１層間絶縁膜４５の元となる電気絶縁膜に選択的にＣＭＰを施すことにより得られる。このときのＣＭＰは、テンサイルストレス膜４０Ｔの元となる電気絶縁膜のうちで第１類ＭＩＳトランジスタのゲート電極上に位置する領域の上面を終端として検出しながら行う。
低密度領域ＬＤに配置されている各第２類ＭＩＳトランジスタ上では、ＭＩＳトランジスタの集積密度が相対的に低いことから、高密度領域ＨＤに配置されている各第１類ＭＩＳトランジスタ上におけるよりもＣＭＰ時に応力が集中する。この応力の集中は、隣り合うＭＩＳトランジスタの間隔が広くなる程起こり易くなるので、ＰチャネルＭＩＳトランジスタ３０Ｐを他のＭＩＳトランジスタ（第１類ＭＩＳトランジスタを含む。）からできるだけ離隔して配置することにより、当該ＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極１６上においてはテンサイルストレス膜４０Ｔの元となる電気絶縁膜までもが研磨（研削）され、結果としてテンサイルストレス膜４０Ｔが得られる。例えば、ＰチャネルＭＩＳトランジスタ３０Ｐを他のＭＩＳトランジスタから１μｍ程度以上離隔させると、所望の膜厚分布を有するテンサイルストレス膜４０Ｔを形成し易くなる。
第２類ＭＩＳトランジスタとしてＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタとを配置する場合には、第２類ＭＩＳトランジスタに属するＮチャネルＭＩＳトランジスタ同士を互いに近接させて配置するか、または第１類ＭＩＳトランジスタに近接させて配置して、当該ＮチャネルＭＩＳトランジス上における上記応力の集中を防止することが好ましい。
第１層間絶縁膜４５の元となる電気絶縁膜の上面の位置は上記のＣＭＰにより図１中に二点鎖線Ｌ1で示すように低下するので、テンサイルストレス膜４０Ｔを形成した後に該テンサイルストレス膜４０Ｔを覆うようにして所望の電気絶縁性物質を堆積させて、第１層間絶縁膜４５を得る。勿論、テンサイルストレス膜４０Ｔの形成に伴って上面の位置が二点鎖線Ｌ1で示すように低下した電気絶縁膜をそのまま第１層間絶縁膜として利用することも可能である。
このように、半導体装置５０ではエッチングマスクを用いることなくテンサイルストレス膜４０Ｔを形成することができるので、その製造が容易である。ＭＩＳトランジスタを覆う電気絶縁膜（テンサイルストレス膜４０Ｔ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。
なお、図１に示した半導体装置５０ではＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極１６がテンサイルストレス膜４０Ｔにより覆われているが、図２に示す半導体装置５５におけるように、第２類ＭＩＳトランジスタに属するＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極１６の上面を露出させるようにしてテンサイルストレス膜４１Ｔを設けてもよい。このようなテンサイルストレス膜４１Ｔを設けることにより、図１に示した半導体装置５０におけるよりもＰチャネルＭＩＳトランジスタ３０Ｐでの電流駆動能力の低下を抑えることが可能になる。
上記のテンサイルストレス膜４１Ｔは、例えば、テンサイルストレス膜を形成するためのＣＭＰ時に選択性のない研磨剤、すなわち第１層間絶縁膜４５の元となる電気絶縁膜およびテンサイルストレス膜４１Ｔの元となる電気絶縁膜の両方に対して化学的研磨を行うことができる研磨剤を用いる以外は、前述したテンサイルストレス膜４０Ｔと同様にして形成することができる。
実施の形態２．
本発明の半導体装置においては、半導体基板の上面および各ＭＩＳトランジスタを覆う電気絶縁膜として、例えばシリコン窒化物等により形成されてＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の圧縮応力を付与するコンプレッシブストレス膜を用いることもできる。
図３は、本発明の半導体装置のうちで上記のコンプレッシブストレス膜を備えているものでの基本構造の一例を概略的に示す断面図である。同図に示す半導体装置６０は、半導体基板１０の上面および各ＭＩＳトランジスタを覆う電気絶縁膜４２Ｃとしてコンプレッシブストレス膜（以下、「コンプレッシブストレス膜４２Ｃ」という。）が用いられている点、および第２類ＭＩＳトランジスタがＮチャネルＭＩＳトランジスタ３０Ｎを含み、該ＮチャネルＭＩＳトランジスタ３０Ｎのゲート電極１６上でコンプレッシブストレス膜４２Ｃの膜厚が最も薄くなっている点をそれぞれ除き、図１に示した半導体装置５０と同様の構成を有している。図３に示した構成要素のうちで図１を参照して既に説明した構成要素については、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
このような構成を有する半導体装置６０では、各ＭＩＳトランジスタがコンプレッシブストレス膜４２Ｃにより覆われていることから、これらのＭＩＳトランジスタのうちのＰチャネルＭＩＳトランジスタではキャリア（正孔）の移動度が高くなって電流駆動能力が大きくなり、ＮチャネルＭＩＳトランジスタではキャリア（電子）の移動度が低くなって電流駆動能力が小さくなる。
すなわち、ＰチャネルＭＩＳトランジスタ２０Ｐでは電流駆動能力が大きくなり、ＮチャネルＭＩＳトランジスタ２０Ｎ，３０Ｎでは電流駆動能力が小さくなる。ただし、ＮチャネルＭＩＳトランジスタ３０Ｎでは、ゲート電極１６上においてコンプレッシブストレス膜４２Ｃが薄肉化されているので、ＮチャネルＭＩＳトランジスタ２０Ｎにおけるよりも電流駆動能力の低下が抑えられる。したがって、少なくとも低密度領域ＬＤに形成される周辺回路等の回路については、その高性能化を図ることができる。
ＭＩＳトランジスタでのキャリアの移動度（モビリティ）を上述のように制御するコンプレッシブストレス膜４２Ｃは、その元となる所望の電気絶縁膜（コンプレッシブストレス膜）を成膜した後においては、実施の形態１で説明したテンサイルストレス膜４０Ｔを得る場合と同様にしてＣＭＰを施すことにより形成することができる。このとき、ＮチャネルＭＩＳトランジスタ３０Ｎは、実施の形態１で説明したＰチャネルＭＩＳトランジスタ３０Ｐ（図１参照）と同様に他のＭＩＳトランジスタ（第１類ＭＩＳトランジスタを含む。）からできるだけ離隔して配置することが好ましい。
半導体装置６０では上述のようにエッチングマスクを用いることなくコンプレッシブストレス膜４２Ｃを形成することができるので、その製造が容易である。ＭＩＳトランジスタを覆う電気絶縁膜（コンプレッシブストレス膜４２Ｃ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。
なお、図３に示した半導体装置６０では、第２類ＭＩＳトランジスタに属するＮチャネルＭＩＳトランジスタ３０Ｎのゲート電極１６がコンプレッシブストレス膜４２Ｃにより覆われているが、図４に示す半導体装置６５におけるように、ＮチャネルＭＩＳトランジスタ３０Ｎのゲート電極１６の上面を露出させるようにしてコンプレッシブストレス膜４３Ｃを設けてもよい。このようなコンプレッシブストレス膜４３Ｃを設けることにより、図３に示した半導体装置６０におけるよりもＮチャネルＭＩＳトランジスタ３０Ｎでの電流駆動能力の低下を抑えることが可能になる。
上記のコンプレッシブストレス膜４３Ｃは、例えば、コンプレッシブストレス膜を形成するためのＣＭＰ時に選択性のない研磨剤、すなわち第１層間絶縁膜４５の元となる電気絶縁膜およびコンプレッシブストレス膜４３Ｃの元となる電気絶縁膜の両方に対して化学的研磨を行うことができる研磨剤を用いる以外は、前述したコンプレッシブストレス膜４２Ｃと同様にして形成することができる。
実施の形態３．
実施の形態１，２で説明した本発明の半導体装置での基本構造は、例えばＳＲＡＭ（Static Random Access Memory）とロジック回路とが混載された半導体装置（以下、「ＳＲＡＭ混載ロジックデバイス」という。）に適用することができる。
図５は、図１を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。同図に示すＳＲＡＭ混載ロジックデバイス２００では、ＳＲＡＭのメモリセルが配置されている領域が高密度領域ＨＤに相当し、ロジック回路が形成されている領域が低密度領域ＬＤに相当する。図５に示した構成要素のうちで図１に示した構成要素と機能が共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
図示のＳＲＡＭ混載ロジックデバイス２００においては、ＳＲＡＭでの個々のメモリセルが２つのインバータ回路を含んで構成されており、該インバータ回路を構成する２つのＮチャネルＭＩＳトランジスタおよび２つのＰチャネルＭＩＳトランジスタのうちの各ＮチャネルＭＩＳトランジスタ２０Ｎ，２０Ｎが図５に示されている。これら２つのＮチャネルＭＩＳトランジスタ２０Ｎ，２０Ｎは１つのＰ型ウェル３に配置されており、３つのＮ型不純物拡散領域１２Ｎを有している。左右のＮ型不純物拡散領域１２Ｎ，１２Ｎがそれぞれソース領域として利用され、真中のＮ型不純物拡散領域１２Ｎがドレイン領域として利用される。
一方、ロジック回路はＮチャネルＭＩＳトランジスタ３０ＮとＰチャネルＭＩＳトランジスタ３０Ｐとを含んで構成されている。ＮチャネルＭＩＳトランジスタ３０ＮはＳＲＡＭ側（高密度領域ＨＤ側）に配置されており、ＰチャネルＭＩＳトランジスタ３０ＰはＮチャネルＭＩＳトランジスタ３０Ｎの外側に配置されている。
半導体基板１０に形成された各不純物拡散領域１２Ｎ，１２Ｐおよび各ゲート電極１６には、第１層間絶縁膜４５を貫通するようにして形成された第１層コンタクトプラグが１つずつ接続されている。図５には７本の第１層コンタクトプラグ１００ａ〜１００ｇが現れている。また、第１層間絶縁膜４５上には第１ライナー膜１１１、第２層間絶縁膜１１３、第２ライナー膜１２１、第３層間絶縁膜１２３、第３ライナー膜１３１、第４層間絶縁膜１３３、第４ライナー膜１４１、第５層間絶縁膜１４３、第５ライナー膜１５１、第６層間絶縁膜１５３、第６ライナー膜１６１、およびパッシベーション膜１８５がこの順番で積層されている。
第１ライナー膜１１１および第２層間絶縁膜１１３それぞれの所定箇所が除去されて、ここに第１メタル配線が形成されている。図５には、１本の第１層コンタクトプラグに１つずつ対応するようにして配置された７つの第１メタル配線１１７ａ〜１１７ｇが現れている。また、第３〜第６の各層間絶縁膜には、該層間絶縁膜とその下のライナー膜とを貫通するようにして所定数のコンタクトプラグが形成されていると共に、当該コンタクトプラグに接続される所定数のメタル配線が形成されている。
図５には、第３層間絶縁膜１２３に形成された４本の第３層コンタクトプラグ１２５ａ〜１２５ｄおよび６つの第２メタル配線１２７ａ〜１２７ｆ、第４層間絶縁膜１３３に形成された１本の第４層コンタクトプラグ１３５ａおよび２つの第３メタル配線１３７ａ，１３７ｂ、第５層間絶縁膜１４３に形成された１本の第５層コンタクトプラグ１４５ａおよび２つの第４メタル配線１４７ａ，１４７ｂ、ならびに第６層間絶縁膜１５３に形成された１本の第６層コンタクトプラグ１５５ａおよび２つの第５メタル配線１５７ａ，１５７ｂが現れている。
上述の構成を有するＳＲＡＭ混載ロジックデバイス２００は、図１を用いて説明した本発明の半導体装置での基本構造を適用したものであるので、図１に示した半導体装置５０におけるのと同様の理由から、少なくとも低密度領域ＬＤに形成されるロジック回路については、その高性能化を図ることができる。また、エッチングマスクを用いることなくテンサイルストレス膜４０Ｔを形成することができるので、その製造が容易である。ＭＩＳトランジスタを覆う電気絶縁膜（テンサイルストレス膜４０Ｔ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。
なお、図２〜図４を用いて説明した本発明の半導体装置での基本構造をＳＲＡＭ混載ロジックデバイスに適用することもできる。図６は、図２を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図であり、図７は、図３を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図であり、図８は、図４を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。
図６に示すＳＲＡＭ混載ロジックデバイス２０５は、テンサイルストレス膜４０Ｔに代えてテンサイルストレス膜４１Ｔが設けられている以外は図５に示したＳＲＡＭ混載ロジックデバイス２００と同様の構成を有する。また、図７に示すＳＲＡＭ混載ロジックデバイス２１０は、第２類ＭＩＳトランジスタに属するＭＩＳトランジスタのうちでＮチャネルＭＩＳトランジスタ３０Ｎの方がＰチャネルＭＩＳトランジスタ３０Ｐよりも外側に位置している点、テンサイルストレス膜４０Ｔに代えてコンプレッシブストレス膜４２Ｃが設けられている点、および各ＭＩＳトランジスタのゲート電極１６が金属シリサイドにより形成された単層構造を有する点をそれぞれ除き、図５に示したＳＲＡＭ混載ロジックデバイス２００と同様の構成を有する。
そして、図８に示すＳＲＡＭ混載ロジックデバイス２１５は、コンプレッシブストレス膜４２Ｃに代えてコンプレッシブストレス膜４３Ｃが設けられている以外は図７に示したＳＲＡＭ混載ロジックデバイス２００と同様の構成を有する。図６〜図８に示した各構成要素のうちで図７および図８に示した単層構造のゲート電極１６以外の構成要素については図２〜図４または図５を参照して既に説明しているので、これらの構成要素については図２〜図４または図５で用いた参照符号と同じ参照符号を付してその説明を省略する。
図６〜図８に示すいずれのＳＲＡＭ混載ロジックデバイス２０５，２１０，２１５も、少なくとも低密度領域ＬＤに形成されるロジック回路については、その高性能化を図ることができる。また、その製造が容易である。ＭＩＳトランジスタを覆う電気絶縁膜（テンサイルストレス膜４１Ｔまたはコンプレッシブストレス膜４２Ｃ，４３Ｃ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。なお、図７および図８に示した単層構造のゲート電極１６とテンサイルストレス膜とを組み合わせてＳＲＡＭ混載ロジックデバイスを構成することも可能である。
実施の形態４．
実施の形態１，２で説明した本発明の半導体装置での基本構造は、例えばＤＲＡＭ（Dynamic Random Access Memory）とロジック回路とが混載された半導体装置（以下、「ＤＲＡＭ混載ロジックデバイス」という。）に適用することもできる。
図９は、図１を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。同図に示すＤＲＡＭ混載ロジックデバイス２２０では、ＤＲＡＭのメモリセルが配置されている領域が高密度領域ＨＤに相当し、ロジック回路が形成されている領域が低密度領域ＬＤに相当する。図９に示した構成要素のうちで図１に示した構成要素と機能が共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
図示のＤＲＡＭ混載ロジックデバイス２２０においては、ＤＲＡＭでの個々のメモリセルが１つのＮチャネルＭＩＳトランジスタ２０Ｎと１つの容量素子１９５とを含んで構成されている。各容量素子１９５は、第２層間絶縁膜１１３と第１ライナー膜１１１とを貫通するようにして形成された貫通孔の内壁面、および当該貫通孔の底に露出した第１層間絶縁膜４５の上面を覆うようにして形成された下部電極１９１と、該下部電極１９１を覆う容量絶縁膜１９２と、該容量絶縁膜１９２を覆う上部電極１９３とによって構成されており、第１層間絶縁膜４５に形成された第１層コンタクトプラグによりＮ型不純物拡散領域１２Ｎに接続されている。
図９には、２つのメモリセルが示されている。これら２つのメモリセルにおけるＮチャネルＭＩＳトランジスタ２０Ｎは１つのＰ型ウェル３に配置されており、３つのＮ型不純物拡散領域１２Ｎを有している。左右２つのＮ型不純物拡散領域１２Ｎがドレイン領域として利用され、真中のＮ型不純物拡散領域１２Ｎがソース領域として利用される。
一方、ロジック回路はＮチャネルＭＩＳトランジスタ３０ＮとＰチャネルＭＩＳトランジスタ３０Ｐとを含んで構成されている。ＮチャネルＭＩＳトランジスタ３０ＮはＤＲＡＭ側に配置されており、ＰチャネルＭＩＳトランジスタ３０ＰはＮチャネルＭＩＳトランジスタ３０Ｎの外側に配置されている。
半導体基板１０に形成された各不純物拡散領域１２Ｎ，１２Ｐおよび各ゲート電極１６には、第１層間絶縁膜４５を貫通するようにして形成された第１層コンタクトプラグが１つずつ接続されている。図９には７本の第１層コンタクトプラグ１００ａ〜１００ｇが現れている。また、第１層間絶縁膜４５上には第１ライナー膜１１１、第２層間絶縁膜１１３、第２ライナー膜１２１、第３層間絶縁膜１２３、第３ライナー膜１３１、第４層間絶縁膜１３３、第４ライナー膜１４１、第５層間絶縁膜１４３、第５ライナー膜１５１、第６層間絶縁膜１５３、第６ライナー膜１６１、第７層間絶縁膜１６３、第７ライナー膜１７１、第８層間絶縁膜１７３、第８ライナー膜１８１、およびパッシベーション膜１８５がこの順番で積層されている。
図示の例では、第１層間絶縁膜４５上および第２層間絶縁膜１１３上のいずれにもメタル配線は形成されておらず、第３ライナー膜１３１および第４層間絶縁膜１３３それぞれの所定箇所が除去されて、ここに第３メタル配線が形成されている。図９には、１本の第１層コンタクトプラグに１つずつ対応するようにして配置された５つの第３メタル配線１３７ａ〜１３７ｅが現れている。これらの第３メタル配線１３７ａ〜１３７ｅの各々は、第３層間絶縁膜１２３、第２ライナー膜１２１、第２層間絶縁膜１１３、および第１ライナー膜１１１を貫通するようにして形成された所定のコンタクトプラグ１２５ａ〜１２５ｅにより、第１層コンタクトプラグ１００ａ〜１００ｇのいずれかに接続されている。
また、第５〜第８の各層間絶縁膜には、該層間絶縁膜とその下のライナー膜とを貫通するようにして所定数のコンタクトプラグが形成されていると共に、当該コンタクトプラグに接続された所定数のメタル配線が形成されている。図９には、第５層間絶縁膜１４３に形成された４本の第５層コンタクトプラグ１４５ａ〜１４５ｄおよび６つの第５メタル配線１４７ａ〜１４７ｆ、第６層間絶縁膜１５３に形成された１本の第６層コンタクトプラグ１５５ａおよび２つの第５メタル配線１５７ａ，１５７ｂ、第７層間絶縁膜１６３に形成された１本の第７層コンタクトプラグ１６５ａおよび２つの第７メタル配線１６７ａ，１６７ｂ、ならびに第８層間絶縁膜１７３に形成された１本の第８層コンタクトプラグ１７５ａおよび２つの第７メタル配線１７７ａ，１７７ｂが現れている。
上述の構成を有するＤＲＡＭ混載ロジックデバイス２２０は、図１を用いて説明した本発明の半導体装置での基本構造を適用したものであるので、図１に示した半導体装置５０におけるのと同様の理由から、少なくとも低密度領域ＬＤに形成されるロジック回路については、その高性能化を図ることができる。また、エッチングマスクを用いることなくテンサイルストレス膜４０Ｔを形成することができるので、その製造が容易である。ＭＩＳトランジスタを覆う電気絶縁膜（テンサイルストレス膜４０Ｔ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。
なお、図２〜図４を用いて説明した本発明の半導体装置での基本構造をＤＲＡＭ混載ロジックデバイスに提要することもできる。図１０は、図２を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図であり、図１１は、図３を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図であり、図１２は、図４を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。
図１０に示すＤＲＡＭ混載ロジックデバイス２２５は、テンサイルストレス膜４０Ｔに代えてテンサイルストレス膜４１Ｔが設けられている以外は図９に示したＤＲＡＭ混載ロジックデバイス２２０と同様の構成を有する。また、図１１に示すＤＲＡＭ混載ロジックデバイス２３０は、ＤＲＡＭのメモリセルを構成するＭＩＳトランジスタがＰチャネルＭＩＳトランジスタ２０Ｐである点、第２類ＭＩＳトランジスタに属するＭＩＳトランジスタのうちでＮチャネルＭＩＳトランジスタ３０Ｎの方がＰチャネルＭＩＳトランジスタ３０Ｐよりも外側に位置している点、テンサイルストレス膜４０Ｔに代えてコンプレッシブストレス膜４２Ｃが設けられている点、および各ＭＩＳトランジスタのゲート電極１６が金属シリサイドにより形成された単層構造を有する点をそれぞれ除き、図９示したＤＲＡＭ混載ロジックデバイス２２０と同様の構成を有する。
そして、図１２に示すＤＲＡＭ混載ロジックデバイス２３５は、コンプレッシブストレス膜４２Ｃに代えてコンプレッシブストレス膜４３Ｃが設けられている以外は図１１に示したＤＲＡＭ混載ロジックデバイス２３０と同様の構成を有する。図１０〜図１２に示した各構成要素のうちで図１１および図１２に示した単層構造のゲート電極１６以外の構成要素については図２〜図４または図９を参照して既に説明しているので、これらの構成要素については図２〜図４または図９で用いた参照符号と同じ参照符号を付してその説明を省略する。
図１０〜図１２に示すいずれのＤＲＡＭ混載ロジックデバイス２２０，２２５，２３０も、少なくとも低密度領域ＬＤに形成されるロジック回路については、その高性能化を図ることができる。また、その製造が容易である。ＭＩＳトランジスタを覆う電気絶縁膜（テンサイルストレス膜４１Ｔまたはコンプレッシブストレス膜４２Ｃ，４３Ｃ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。なお、図１１および図１２に示した単層構造のゲート電極１６とテンサイルストレス膜とを組み合わせてＤＲＡＭ混載ロジックデバイスを構成することも可能である。
実施の形態５．
図１３は、本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。同図に示す半導体装置３３０は、半導体基板１０と、半導体基板１０に配置された複数のＭＩＳトランジスタと、半導体基板１０の上面および各ＭＩＳトランジスタを覆う電気絶縁膜４０Ｔ（テンサイルストレス膜４０Ｔ）とを備えている。複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタ３２０Ｐ，３２０Ｐを含んでおり、個々のＰチャネルＭＩＳトランジスタ３２０ＰにはダミーゲートＤＧ1が並設されている。図１３に示す構成要素のうちで図１に示した構成要素と機能が共通するものについては、ＰチャネルＭＩＳトランジスタを除き、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
図１３に示したダミーゲートＤＧ1の各々は、ＰチャネルＭＩＳトランジスタ３２０Ｐにおけるゲート電極１６と同様に、ポリシリコン領域３１６ｐと該ポリシリコン領域３１６ｐ上に形成された金属シリサイド領域３１６ｓとからなっており、ポリシリコン領域３１６ｐは絶縁膜３１４を介して半導体基板１０上に配置されている。また、ダミーゲートＤＧ1における線幅方向の両側には、ＰチャネルＭＩＳトランジスタ３２０Ｐにおけるのと同様に、サイドウォールスペーサ３１８，３１８が形成されている。これらのダミーゲートＤＧ1はゲート電極１６と同じ構造、同じ形状、および同じ大きさを有しており、絶縁膜３１４はゲート絶縁膜１４と同じ形状および同じ大きさを有している。そして、各サイドウォールスペーサ３１８は、サイドウォールスペーサ１８と同じ形状および同じ大きさを有している。
また、各ダミーゲートＤＧ1は、近接するゲート電極１６との間に所定の大きさの間隙をあけて、すなわち等方性の成膜方法によりテンサイルストレス膜４０Ｔを成膜したときに該テンサイルストレス膜４０Ｔのカバレッジ性が非等方的になる大きさの間隙Ｓ1をあけて、ゲート電極１６に並設されている。なお、本発明でいう「ダミーゲートとゲート電極との間の間隙の大きさ」とは、単にダミーゲートとゲート電極との間隔を意味するものではなく、ダミーゲートまたはゲート電極にサイドウォールスペーサが形成されているときには当該サイドウォールスペーサもダミーゲートまたはゲート電極の一部であると見なしたときのダミーゲートとゲート電極との間の間隙の大きさを意味する。
テンサイルストレス膜４０Ｔは、各ＰチャネルＭＩＳトランジスタ３２０Ｐ、各ダミーゲートＤＧ1、および各サイドウォールスペーサ３１８をそれぞれ覆うようにして、例えばプラズマＣＶＤ法等の等方的な成膜方法により半導体基板１０上に成膜されている。
等方性の成膜方法によりテンサイルストレス膜を成膜したときのカバレッジ性は、膜組成が同じであっても、成膜条件や下地形状に応じて変化する。例えばプラズマＣＶＤによりテンサイルストレス膜を成膜するときのカバレッジ性は、膜組成が同じであっても、原料ガスの種類、成膜圧力、高周波電力の投入量等の成膜条件応や下地形状に応じて変化する。成膜条件が一定であれば、下地形状を適宜変更することによりテンサイルストレス膜を非等方的に成膜することができる。逆に、下地形状が一定（ただし、凹凸があるものとする。）であれば、成膜条件を適宜変更することによりテンサイルストレス膜を非等方的に成膜することができる。勿論、成膜条件と下地形状の両方を適宜変更することによってテンサイルストレス膜を非等方的に成膜することも可能である。
半導体装置３３０のテンサイルストレス膜４０Ｔを成膜するにあっては、上記の間隙Ｓ1でのテンサイルストレス膜４０Ｔのカバレッジ性が非等方的となるように、必要に応じて高周波電力の投入量等の成膜条件応を適宜選定する。実用性を考慮すると、間隙Ｓ1は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙を間隙Ａ、２つのゲート電極の間に１つのコンタクトを形成するときに許容される最小の大きさの間隙を間隙Ｂとしたときに、間隙Ａよりも広くし、かつ間隙Ｂよりも狭くすることが好ましい。
半導体装置３３０では、上述のように、テンサイルストレス膜４０Ｔのカバレッジ性が非等方的になる大きさの間隙Ｓ1をあけてダミーゲートＤＧ1をゲート電極１６に並設しているので、等方性の成膜方法によってテンサイルストレス膜４０Ｔを成膜しても、ダミーゲートＤＧ1とゲート電極１６との間の領域でのテンサイルストレス膜４０Ｔの最小膜厚をゲート電極１６上での膜厚よりも容易に薄くすることができる。
その結果として、各ＰチャネルＭＩＳトランジスタ３２０Ｐのチャネルでは、ダミーゲートＤＧ1がない場合よりも小さな引張り応力がゲート長方向に付与されることになり、ダミーゲートＤＧ1がない場合よりもキャリア（電子）の移動度が高くなって電流駆動能力が大きくなる。
各絶縁膜３１４はゲート電極１４の元となる膜をパターニングしてゲート電極１４を形成する際に一緒に形成することができ、各ダミーゲートＤＧ1はゲート電極１６の形成時に該ゲート電極１６と一緒に形成することができる。また、ダミーゲートＤＧ1の側面に配置されているサイドウォールスペーサ３１８は、各ＰチャネルＭＩＳトランジスタ３２０Ｐにおけるサイドウォールスペーサ１８を形成する際にその元となる膜をエッチバックして当該サイドウォールスペーサ１８と一緒に形成することができる。そして、テンサイルストレス膜４０Ｔは従来と同様に等方的な成膜方法により容易に成膜することができる。
したがって、半導体装置３３０の製造は容易である。ＭＩＳトランジスタを覆う電気絶縁膜（テンサイルストレス膜４０Ｔ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。
実施の形態６．
図１４は、本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。同図に示す半導体装置３３５は、半導体基板１０と、半導体基板１０に配置された複数のＭＩＳトランジスタと、半導体基板１０の上面および各ＭＩＳトランジスタを覆う電気絶縁膜４０Ｔ（テンサイルストレス膜４０Ｔ）とを備えている。複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタ３２０Ｎ，３２０Ｎを含んでおり、個々のＮチャネルＭＩＳトランジスタ３２０ＮにはダミーゲートＤＧ2が並設されている。図１４に示す構成要素のうちで図１または図１３に示した構成要素と機能が共通するものについては、ＮチャネルＭＩＳトランジスタ３２０Ｎを除き、図１または図１３で用いた参照符号と同じ参照符号を付してその説明を省略する。
各ダミーゲートＤＧ2は、ＮチャネルＭＩＳトランジスタ３２０Ｎにおけるゲート電極１６と同様に、ポリシリコン領域３１６ｐと該ポリシリコン領域３１６ｐ上に形成された金属シリサイド領域３１６ｓとからなっており、ポリシリコン領域３１６ｐは絶縁膜３１４を介して半導体基板１０上に配置されている。また、ダミーゲートＤＧ2における線幅方向の両側には、ＮチャネルＭＩＳトランジスタ３２０Ｎにおけるのと同様に、サイドウォールスペーサ３１８，３１８が形成されている。これらのダミーゲートＤＧ2はゲート電極１６と同じ構造、同じ形状、および同じ大きさを有しており、絶縁膜３１４はゲート絶縁膜１４と同じ形状および同じ大きさを有している。そして、各サイドウォールスペーサ３１８は、サイドウォールスペーサ１８と同じ形状および同じ大きさを有している。
また、各ダミーゲートＤＧ2は、近接するゲート電極１６との間に所定の大きさの間隙が形成されるようにして、すなわちテンサイルストレス膜４０Ｔを等方的に成膜したときのゲート電極１６上での該テンサイルストレス膜４０Ｔの膜厚の２倍に相当する値以下の大きさの間隙Ｓ2がゲート電極１６との間に形成されるようにして、ゲート電極１６に並設されている。
テンサイルストレス膜４０Ｔは、各ＮチャネルＭＩＳトランジスタ３２０Ｎ、各ダミーゲートＤＧ2、および各サイドウォールスペーサ３１８を覆うようにして、例えばプラズマＣＶＤ法等の等方的な成膜方法により半導体基板１０上に形成されている。このため、ＮチャネルＭＩＳトランジスタ３２０Ｎと該ＮチャネルＭＩＳトランジスタ３２０Ｎに近接するダミーゲートＤＧ2との間の領域においては、ダミーゲートＤＧ2側のサイドウォールスペーサ１８上に成膜されたテンサイルストレス膜４０Ｔと、ＮチャネルＭＩＳトランジスタ３２０Ｎ側のサイドウォールスペーサ３１８上に成膜されたテンサイルストレス膜４０Ｔとが互いに接合して、上記の間隙Ｓ2を埋めている。したがって、上記の領域におけるテンサイルストレス膜４０Ｔの最小膜厚は、ＮチャネルＭＩＳトランジスタ３２０Ｎのゲート電極１６上でのテンサイルストレス膜４０Ｔの膜厚よりも厚い。
その結果として、各ＮチャネルＭＩＳトランジスタ３２０Ｎのチャネルでは、ダミーゲートＤＧ2がない場合よりも大きな引張り応力がゲート長方向に付与されて格子定数が大きくなり、ダミーゲートＤＧ2がない場合よりもキャリア（電子）の移動度が高くなって電流駆動能力が大きくなる。
各絶縁膜３１４、各サイドウォールスペーサ３１８、および各ダミーゲートＤＧ2は、実施の形態５で説明したダミーゲートＤＧ1と同様に、ＮチャネルＭＩＳトランジスタ３２０Ｎでのゲート絶縁膜１４、サイドウォールスペーサ１８、またはゲート電極１６の形成時にこれらと一緒に形成することができる。また、テンサイルストレス膜４０Ｔは従来と同様に等方的な成膜方法により容易に成膜することができる。
したがって、半導体装置３３５の製造は容易である。ＭＩＳトランジスタを覆う電気絶縁膜（テンサイルストレス膜４０Ｔ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。実用性を考慮すると、ダミーゲートＤＧ2とゲート電極１６との間の間隙Ｓ2は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙とすることが好ましい。
実施の形態７．
図１５は、本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。同図に示す半導体装置３４０は、半導体基板１０と、半導体基板１０に配置された複数のＭＩＳトランジスタと、半導体基板１０の上面および各ＭＩＳトランジスタを覆う電気絶縁膜４２Ｃ（コンプレッシブストレス膜４２Ｔ）とを備えている。複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタ３２０Ｎ，３２０Ｎを含んでおり、個々のＮチャネルＭＩＳトランジスタ３２０ＮにはダミーゲートＤＧ11が並設されている。図１５に示す構成要素のうちで図３または図１３に示した構成要素と機能が共通するものについては、図３または図１３で用いた参照符号と同じ参照符号を付してその説明を省略する。
各ダミーゲートＤＧ11は、ＮチャネルＭＩＳトランジスタ３２０Ｎにおけるゲート電極１６と同様に、ポリシリコン領域３１６ｐと該ポリシリコン領域３１６ｐ上に形成された金属シリサイド領域３１６ｓとからなっており、ポリシリコン領域３１６ｐは絶縁膜３１４を介して半導体基板１０上に配置されている。また、ダミーゲートＤＧ11における線幅方向の両側には、ＮチャネルＭＩＳトランジスタ３２０Ｎにおけるのと同様に、サイドウォールスペーサ３１８，３１８が形成されている。これらのダミーゲートＤＧ11はゲート電極１６と同じ構造、同じ形状、および同じ大きさを有しており、絶縁膜３１４はゲート絶縁膜１４と同じ形状および同じ大きさを有している。そして、各サイドウォールスペーサ３１８は、サイドウォールスペーサ１８と同じ形状および同じ大きさを有している。
また、各ダミーゲートＤＧ11は、近接するゲート電極１６との間に所定の大きさの間隙をあけて、すなわち等方性の成膜方法によりコンプレッシブストレス膜４２Ｃを成膜したときに該コンプレッシブストレス膜４２Ｃのカバレッジ性が非等方的になる大きさの間隙Ｓ1をあけて、ゲート電極１６に並設されている。
等方性の成膜方法によりコンプレッシブストレス膜を成膜したときのカバレッジ性は、実施の形態５で説明したテンサイルストレス膜におけるのと同様に、膜組成が同じであっても成膜条件や下地形状に応じて変化する。半導体装置３４０のコンプレッシブストレス膜４２Ｃを成膜するにあっては、上記の間隙Ｓ1でのコンプレッシブストレス膜４２Ｃのカバレッジ性が非等方的となるように、必要に応じて高周波電力の投入量等の成膜条件応を適宜選定する。実用性を考慮すると、間隙Ｓ1は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙を間隙Ａ、２つのゲート電極の間に１つのコンタクトを形成するときに許容される最小の大きさの間隙を間隙Ｂとしたときに、間隙Ａよりも広くし、かつ間隙Ｂよりも狭くすることが好ましい。
半導体装置３４０では、上述のように、コンプレッシブストレス膜４２Ｃのカバレッジ性が非等方的になる大きさの間隙Ｓ1をあけてダミーゲートＤＧ11をゲート電極１６に並設しているので、等方性の成膜方法によってコンプレッシブストレス膜４２Ｃを成膜しても、ダミーゲートＤＧ11とゲート電極１６との間の領域でのコンプレッシブストレス膜４２Ｃの最小膜厚をゲート電極１６上での膜厚よりも容易に薄くすることができる。
その結果として、各ＮチャネルＭＩＳトランジスタ３２０Ｎのチャネルでは、ダミーゲートＤＧ11がない場合よりも小さな圧縮応力がゲート長方向に付与されることになり、ダミーゲートＤＧ11がない場合よりもキャリア（電子）の移動度の低下が抑制されて電流駆動能力が大きくなる。
各絶縁膜３１４、各サイドウォールスペーサ３１８、および各ダミーゲートＤＧ11は、実施の形態５で説明したダミーゲートＤＧ1と同様に、ＮチャネルＭＩＳトランジスタ３２０Ｎでのゲート絶縁膜１４、サイドウォールスペーサ１８、またはゲート電極１６の形成時にこれらと一緒に形成することができる。また、コンプレッシブストレス膜４２Ｃは従来と同様に等方的な成膜方法により容易に成膜することができる。
したがって、半導体装置３４０の製造は容易である。ＭＩＳトランジスタを覆う電気絶縁膜（コンプレッシブストレス膜４２Ｃ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。
実施の形態８．
図１６は、本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。同図に示す半導体装置３４５は、半導体基板１０と、半導体基板１０に配置された複数のＭＩＳトランジスタと、半導体基板１０の上面および各ＭＩＳトランジスタを覆う電気絶縁膜４２Ｃ（コンプレッシブストレス膜４２Ｃ）とを備えている。複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタ３２０Ｐ，３２０Ｐを含んでおり、個々のＰチャネルＭＩＳトランジスタ３２０ＰにはダミーゲートＤＧ12が並設されている。図１６に示す構成要素のうちで図３または図１４に示した構成要素と機能が共通するものについては、図３または図１４で用いた参照符号と同じ参照符号を付してその説明を省略する。
各ダミーゲートＤＧ12は、ＰチャネルＭＩＳトランジスタ３２０Ｐにおけるゲート電極１６と同様に、ポリシリコン領域３１６ｐと該ポリシリコン領域３１６ｐ上に形成された金属シリサイド領域３１６ｓとからなっており、ポリシリコン領域３１６ｐは絶縁膜３１４を介して半導体基板１０上に配置されている。また、ダミーゲートＤＧ12における線幅方向の両側には、ＰチャネルＭＩＳトランジスタ３２０Ｐにおけるのと同様に、サイドウォールスペーサ３１８，３１８が形成されている。これらのダミーゲートＤＧ12はゲート電極１６と同じ構造、同じ形状、および同じ大きさを有しており、絶縁膜３１４はゲート絶縁膜１４と同じ形状および同じ大きさを有している。そして、各サイドウォールスペーサ３１８は、サイドウォールスペーサ１８と同じ形状および同じ大きさを有している。
また、各ダミーゲートＤＧ12は、近接するゲート電極１６との間に所定の大きさの間隙が形成されるようにして、すなわちコンプレッシブストレス膜４２Ｃを等方的に成膜したときのゲート電極１６上での該コンプレッシブストレス膜４２Ｃの膜厚の２倍に相当する値以下の大きさの間隙Ｓ2がゲート電極１６との間に形成されるようにして、ゲート電極１６に並設されている。
コンプレッシブストレス膜４２Ｃは、各ＰチャネルＭＩＳトランジスタ３２０Ｐ、各ダミーゲートＤＧ12、および各サイドウォールスペーサ３１８を覆うようにして、例えばプラズマＣＶＤ法等の等方的な成膜方法により半導体基板１０上に形成されている。ＰチャネルＭＩＳトランジスタ３２０Ｐと該ＰチャネルＭＩＳトランジスタ３２０Ｐに近接するダミーゲートＤＧ12との間の領域においては、ダミーゲートＤＧ12側のサイドウォールスペーサ１８上に成膜されたコンプレッシブストレス膜４２Ｃと、ＰチャネルＭＩＳトランジスタ３２０Ｐ側のサイドウォールスペーサ３１８上に成膜されたコンプレッシブストレス膜４２Ｃとが互いに接合して、上記の間隙Ｓ2を埋めている。したがって、上記の領域におけるコンプレッシブストレス膜４２Ｃの最小膜厚は、ＰチャネルＭＩＳトランジスタ３２０Ｐのゲート電極１６上でのコンプレッシブストレス膜４２Ｃの膜厚よりも厚い。
このため、各ＰチャネルＭＩＳトランジスタ３２０Ｐのチャネルでは、ダミーゲートＤＧ12がない場合よりも大きな圧縮応力がゲート長方向に付与されて格子定数が小さくなる。その結果として、ダミーゲートＤＧ12がない場合よりもキャリア（正孔）の移動度が高くなって電流駆動能力が大きくなる。
各絶縁膜３１４、各サイドウォールスペーサ３１８、および各ダミーゲートＤＧ12は、実施の形態５で説明したダミーゲートＤＧ1と同様に、ＰチャネルＭＩＳトランジスタ３２０Ｐでのゲート絶縁膜１４、サイドウォールスペーサ１８、またはゲート電極１６の形成時にこれらと一緒に形成することができる。また、コンプレッシブストレス膜４２Ｃは従来と同様に等方的な成膜方法により容易に成膜することができる。
したがって、半導体装置３４５の製造は容易である。ＭＩＳトランジスタを覆う電気絶縁膜（コンプレッシブストレス膜４２Ｃ）によって当該ＭＩＳトランジスタでのキャリアのモビリティが制御されたものを容易に得ることができる。実用性を考慮すると、ダミーゲートＤＧ12とゲート電極１６との間の間隙Ｓ2は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙とすることが好ましい。
実施の形態９．
実施の形態５で説明した本発明の半導体装置での基本構造は、例えばインバータ回路を備えた半導体装置に適用することができる。
図１７〜図１９の各々は、実施の形態５で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。これらの図に示す半導体装置４００（図１７参照）、半導体装置４０５（図１８参照）、および半導体装置４１０（図１９参照）は、いずれも、半導体基板１０に形成されたインバータ回路ＣINVと半導体基板１０上に配置されたダミーゲートＤＧ1とを備えている。インバータ回路ＣINVは、例えばメモリセルとして、あるいは論理回路の構成要素等として用いることができる。図１７、図１８、または図１９に示した構成要素のうちで図１３に示した構成要素と機能が共通するものについては、図１３で用いた参照符号と同じ参照符号を付してその説明を省略する。
上記のインバータ回路ＣINVは、１つのＰチャネルＭＩＳトランジスタ３２０Ｐと該ＰチャネルＭＩＳトランジスタ３２０Ｐに直列に接続された１つのＮチャネルＭＩＳトランジスタ３２０Ｎとによって構成されている。ＰチャネルＭＩＳトランジスタ３２０Ｐでのソース領域およびドレイン領域（いずれも図示せず。）が形成されるＮ型ウェル５と、ＮチャネルＭＩＳトランジスタ３２０Ｎでのソース領域およびドレイン領域（いずれも図示せず。）が形成されるＰ型ウェル３とは互いに離隔して半導体基板１０に形成されており、これらを平面視上横断するようにして半導体基板１０上に１本のゲート電極１６Ａが配置されている。ゲート電極１６ＡのうちでＮ型ウェル５と平面視上重なる領域がＰチャネルＭＩＳトランジスタ３２０Ｐのゲート電極として機能し、Ｐ型ウェル３と平面視上重なる領域がＮチャネルＭＩＳトランジスタ３２０Ｎのゲート電極として機能する。なお、図１７〜図１９においては、Ｐ型ウェル３およびＮ型ウェル５の各々を判り易くするために、これらにスマッジングを付してある。
上記のゲート電極１６Ａは、Ｎ型ウェル５とＰ型ウェル３との平面視上の間の領域において、コンタクト（第１層コンタクトプラグ）Ｃ1を介して第１メタル配線３６０に接続されている。また、ＰチャネルＭＩＳトランジスタ３２０Ｐのソース領域はコンタクトＣ2，Ｃ3を介して他の第１メタル配線（接地線）３６５に接続されており、ＰチャネルＭＩＳトランジスタ３２０Ｐのドレイン領域はコンタクトＣ4，Ｃ5を介して更に他の第１メタル配線３７０の一端に接続されている。第１メタル配線３７０の他端には、コンタクトＣ6，Ｃ7を介して、ＮチャネルＭＩＳトランジスタ３２０Ｎのドレイン領域が接続されている。そして、ＮチャネルＭＩＳトランジスタ３２０Ｎのソース領域は、コンタクトＣ8，Ｃ9を介して更に他の第１メタル配線（電源電圧線）３７５に接続されている。なお、第１メタル配線３６５はコンタクトＣ11，Ｃ12，Ｃ13により他のＰ型ウェル３８０にも接続されており、第１メタル配線３７５はコンタクトＣ15，Ｃ16，Ｃ17により他のＮ型ウェル３８５にも接続されている。
図１７に示す半導体装置４００では、ゲート電極１６Ａからみて各コンタクトＣ2，Ｃ3の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、ダミーゲートＤＧ1がゲート電極１６Ａに並設されている。また、図１８に示す半導体装置４０５では、ゲート電極１６Ａからみて各コンタクトＣ4，Ｃ5の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、ダミーゲートＤＧ1がゲート電極１６Ａに並設されている。そして、図１９に示す半導体装置４１０では、ゲート電極１６Ａからみて各コンタクトＣ2，Ｃ3の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして１つのダミーゲートＤＧ1がゲート電極１６Ａに並設され、ゲート電極１６Ａからみて各コンタクトＣ4，Ｃ5の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして他の１つのダミーゲートＤＧ1がゲート電極１６Ａに並設されている。
いずれの半導体装置４００，４０５，４１０においても、ダミーゲートＤＧ1とゲート電極１６Ａとはテンサイルストレス膜（図示せず。）により覆われており、ダミーゲートＤＧ1とゲート電極１６Ａとの間の間隙の大きさは、等方性の成膜方法によりテンサイルストレス膜を成膜したときに該テンサイルストレス膜のカバレッジ性が非等方的になる大きさに選定されている。ダミーゲートＤＧ1とゲート電極１６Ａとの間でのテンサイルストレス膜の最小膜厚は、ゲート電極１６Ａ上でのテンサイルストレス膜の膜厚よりも薄い。
このように、各半導体装置４００，４０５，４１０は実施の形態５で説明した本発明の半導体装置での基本構造が適用されたものであるので、実施の形態５で説明した技術的効果を奏する。
実施の形態１０．
実施の形態６で説明した本発明の半導体装置での基本構造は、例えばインバータ回路を備えた半導体装置に適用することができる。
図２０〜図２２の各々は、実施の形態６で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。これらの図に示す半導体装置４２０（図２０参照）、半導体装置４２５（図２１参照）、および半導体装置４３０（図２２参照）は、いずれも、半導体基板１０に形成されたインバータ回路ＣINVと半導体基板１０上に配置されたダミーゲートＤＧ2とを備えている。インバータ回路ＣINVは、前述のようにメモリセルとして、あるいは論理回路の構成要素等として用いることができる。図２０、図２１、または図２２に示した構成要素のうちで図１４または図１７に示した構成要素と機能が共通するものについては、図１４または図１７で用いた参照符号と同じ参照符号を付してその説明を省略する。
図２０に示す半導体装置４２０では、ゲート電極１６ＡからみてコンタクトＣ9が配置されている側と同じ側にダミーゲートＤＧ2が並設されている。また、図２１に示す半導体装置４２５では、ゲート電極１６ＡからみてコンタクトＣ6が配置されている側と同じ側にダミーゲートＤＧ2が並設されている。そして、図２１に示す半導体装置４３０では、ゲート電極１６ＡからみてコンタクトＣ9が配置されている側と同じ側に１つのダミーゲートＤＧ2が並設され、ゲート電極１６ＡからみてコンタクトＣ6が配置されている側と同じ側に他の１つのダミーゲートＤＧ2が並設されている。
いずれの半導体装置４２０，４２５，４３０においても、ダミーゲートＤＧ2とゲート電極１６Ａとはテンサイルストレス膜（図示せず。）により覆われており、ダミーゲートＤＧ2とゲート電極１６Ａとの間の間隙の大きさは、テンサイルストレス膜を等方的に成膜したときのゲート電極１６Ａ上での当該テンサイルストレス膜の膜厚の２倍に相当する値以下に選定されている。ダミーゲートＤＧ2とゲート電極１６Ａとの間でのテンサイルストレス膜の最小膜厚は、ゲート電極１６Ａ上でのテンサイルストレス膜の膜厚よりも厚い。
このように、各半導体装置４２０，４２５，４３０は実施の形態６で説明した本発明の半導体装置での基本構造が適用されたものであるので、実施の形態６で説明した技術的効果を奏する。
実施の形態１１．
実施の形態５，６で説明した本発明の半導体装置での各基本構造は、例えばインバータ回路を備えた１つの半導体装置に適用することができる。
図２３〜図２６の各々は、実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の一例を概略的に示す平面図である。これらの図に示す半導体装置４４０（図２３参照）、半導体装置４４５（図２４参照）、半導体装置４５０（図２５参照）、および半導体装置４５５（図２６参照）は、いずれも、半導体基板１０に形成されたインバータ回路を備えたものであり、半導体基板１０上にはダミーゲートＤＧ1，ＤＧ2が配置されている。インバータ回路は、メモリセルとして、あるいは論理回路の構成要素等として用いることができる。図２３、図２４、図２５、または図２６に示した構成要素のうちで図１７〜図１９または図２０〜図２２に示した構成要素と機能が共通するものについては、図１７〜図１９または図２０〜図２２で用いた参照符号と同じ参照符号を付してその説明を省略する。
図２３に示す半導体装置４４０では、平面形状がクランク状を呈する１つのダミーゲートＤＧがゲート電極１６Ａに並設されている。このダミーゲートＤＧのうちでＮ型ウェル５の側方に位置する領域がダミーゲートＤＧ1として機能し、Ｐ型ウェル３の縁部に位置する領域がダミーゲートＤＧ2として機能する。なお、図２３においては、ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域を参照符号「ＤＧ1」で示し、ダミーゲートＤＧ2として機能する領域を参照符号「ＤＧ2」で示している。
また、図２４に示す半導体装置４４５では、１つのダミーゲートＤＧ1と１つのダミーゲートＤＧ2とがゲート電極１６Ａに並設されている。ダミーゲートＤＧ1はＮ型ウェル５の側方に位置しており、ダミーゲートＤＧ2はＰ型ウェル３の縁部上に位置している。
図２５に示す半導体装置４５０では、平面形状がクランク状を呈する１つのダミーゲートＤＧがゲート電極１６Ａに並設されている他に、１つのダミーゲートＤＧ1と１つのダミーゲートＤＧ2とがゲート電極１６Ａに並設されている。図２３に示した半導体装置４４０におけるのと同様に、ダミーゲートＤＧのうちでＮ型ウェル５の側方に位置する領域がダミーゲートＤＧ1として機能し、Ｐ型ウェル３の側方に位置する領域がダミーゲートＤＧ2として機能する。ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域は、ゲート電極１６Ａを挟んで他の１つのダミーゲートＤＧ1と対峙しており、ダミーゲートＤＧのうちでダミーゲートＤＧ2として機能する領域は、ゲート電極１６Ａを挟んで他の１つのダミーゲートＤＧ2と対峙している。なお、図２５においても、ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域を参照符号「ＤＧ1」で示し、ダミーゲートＤＧ2として機能する領域を参照符号「ＤＧ2」で示している。
そして、図２６に示す半導体装置４５５では、２つのダミーゲートＤＧ1がゲート電極１６Ａを挟んで互いに対峙するようにしてＮ型ウェル５の側方に配置されていると共に、２つのダミーゲートＤＧ2がゲート電極１６Ａを挟んで互いに対峙するようにしてＰ型ウェル３の縁部上に配置されている。
いずれの半導体装置４４０，４４５，４５０，４５５においても、各ダミーゲートＤＲ1，ＤＧ2およびゲート電極１６Ａは１つのテンサイルストレス膜（図示せず。）により覆われている。ダミーゲートＤＧ1とゲート電極１６Ａとの間の間隙の大きさは、等方性の成膜方法によりテンサイルストレス膜を成膜したときに該テンサイルストレス膜のカバレッジ性が非等方的になる大きさに選定されており、ダミーゲートＤＧ2とゲート電極１６Ａとの間の間隙の大きさは、テンサイルストレス膜を等方的に成膜したときのゲート電極１６Ａ上での当該テンサイルストレス膜の膜厚の２倍に相当する値以下に選定されている。ダミーゲートＤＧ1とゲート電極１６Ａとの間でのテンサイルストレス膜の最小膜厚はゲート電極１６Ａ上でのテンサイルストレス膜の膜厚よりも薄く、ダミーゲートＤＧ2とゲート電極１６Ａとの間でのテンサイルストレス膜の最小膜厚はゲート電極１６Ａ上でのテンサイルストレス膜の膜厚よりも厚い。
このように、各半導体装置４４０，４４５，４５０，４５５は、実施の形態５で説明した本発明の半導体装置での基本構造と実施の形態６で説明した本発明の半導体装置での基本構造との両方が適用されたものであるので、実施の形態５，６の各々で説明した技術的効果を奏する。
実施の形態１２．
実施の形態５で説明した本発明の半導体装置での基本構造は、例えばＮＡＮＤ回路を備えた半導体装置に適用することもできる。
図２７〜図２９の各々は、実施の形態５で説明した本発明の半導体装置での基本構造がＮＡＮＤ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。これらの図に示す半導体装置５００（図２７参照）、半導体装置５０５（図２８参照）、および半導体装置５１０（図２９参照）は、いずれも、半導体基板１０に形成されたＮＡＮＤ回路ＣNANDと半導体基板１０上に配置されたダミーゲートＤＧ1とを備えている。ＮＡＮＤ回路ＣNANDは、例えばメモリセルとして、あるいは論理回路の構成要素等として用いることができる。図２７、図２８、または図２９に示した構成要素のうちで図１３に示した構成要素と機能が共通するものについては、図１３で用いた参照符号と同じ参照符号を付してその説明を省略する。
各半導体装置５００，５０５，５１０における上記のＮＡＮＤ回路ＣNANDは、互いに並列接続された２つのＰチャネルＭＩＳトランジスタ３２０Ｐ，３２０Ｐと、これらのＰチャネルＭＩＳトランジスタ３２０Ｐ，３２０Ｐに直列に接続された２つのＮチャネルＭＩＳトランジスタ３２０Ｎ，３２０Ｎとによって構成されており、上記２つのＮチャネルＭＩＳトランジスタ３２０Ｎ，３２０Ｎは互いに直列接続されている。
各ＰチャネルＭＩＳトランジスタ３２０Ｐでのソース領域およびドレイン領域（いずれも図示せず。）が形成されるＮ型ウェル５と、各ＮチャネルＭＩＳトランジスタ２０Ｎでのソース領域およびドレイン領域（いずれも図示せず。）が形成されるＰ型ウェル３とは互いに離隔して半導体基板１０に形成されており、これらを平面視上横断するようにして２本のゲート電極１６Ａ1，１６Ａ2が半導体基板１０上に互いに並設されている。個々のゲート電極１６Ａ1，１６Ａ2のうちでＮ型ウェル５と平面視上重なる領域がＰチャネルＭＩＳトランジスタ３２０Ｐのゲート電極として機能し、Ｐ型ウェル３と平面視上重なる領域がＮチャネルＭＩＳトランジスタ３２０Ｎのゲート電極として機能する。なお、図２７〜図２９においては、Ｐ型ウェル３およびＮ型ウェル５の各々を判り易くするために、これらにスマッジングを付してある。
一方のゲート電極１６Ａ1は、Ｎ型ウェル５とＰ型ウェル３との平面視上の間の領域において、コンタクト（第１層コンタクトプラグ）Ｃ21を介して第１メタル配線４６０に接続されており、他方のゲート電極１６Ａ2は、Ｎ型ウェル５とＰ型ウェル３との平面視上の間の領域において、コンタクト（第１層コンタクトプラグ）Ｃ22を介して他の第１メタル配線４６２に接続されている。また、一方のＰチャネルＭＩＳトランジスタ３２０Ｐでのソース領域はコンタクトＣ23，Ｃ24を介して更に他の第１メタル配線（電源電圧線）４６５に接続されており、他方のＰチャネルＭＩＳトランジスタ３２０Ｐでのソース領域はコンタクトＣ25，Ｃ26を介して第１メタル配線４６５に接続されている。そして、各ＰチャネルＭＩＳトランジスタ３２０Ｐによって共用される１つのドレイン領域はコンタクトＣ27，Ｃ28を介して更に他の第１メタル配線４７０の一端に接続されている。
第１メタル配線４７０の他端には、コンタクトＣ29，Ｃ30を介して、一方のＮチャネルＭＩＳトランジスタ３２０Ｎのソース領域が接続されており、他方のＮチャネルＭＩＳトランジスタ３２０Ｎのドレイン領域は、コンタクトＣ31，Ｃ32を介して更に他の第１メタル配線（接地線）４７５に接続されている。なお、第１メタル配線４６５はコンタクトＣ41〜Ｃ44により他のＰ型ウェル４８０にも接続されており、第１メタル配線４７５はコンタクトＣ45〜Ｃ48により他のＮ型ウェル４８５にも接続されている。
図２７に示す半導体装置５００では、ゲート電極１６Ａ2からみて各コンタクトＣ25，Ｃ26の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、ダミーゲートＤＧ1がゲート電極１６Ａ2に並設されている。また、図２８に示す半導体装置５０５では、ゲート電極１６Ａ1からみて各コンタクトＣ23，Ｃ24の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、ダミーゲートＤＧ1がゲート電極１６Ａ1に並設されている。そして、図２９に示す半導体装置５１０では、一方のゲート電極１６Ａ1からみて各コンタクトＣ23，Ｃ24の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、１つのダミーゲートＤＧ1がゲート電極１６Ａ1に並設され、他方のゲート電極１６Ａ2からみて各コンタクトＣ25，Ｃ26の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、他の１つのダミーゲートＤＧ1がゲート電極１６Ａ2に並設されている。
いずれの半導体装置５００，５０５，５１０においても、ダミーゲートＤＧ1と各ゲート電極１６Ａ1，１６Ａ2とはテンサイルストレス膜（図示せず。）により覆われており、ダミーゲートＤＧ1と該ダミーゲートＤＧ1に近接するゲート電極１６Ａ1またはゲート電極１６Ａ2との間の間隙の大きさは、等方性の成膜方法によりテンサイルストレス膜を成膜したときに該テンサイルストレス膜のカバレッジ性が非等方的になる大きさに選定されている。ダミーゲートＤＧ1と該ダミーゲートＤＧ1に近接するゲート電極１６Ａ1またはゲート電極１６Ａ2との間でのテンサイルストレス膜の最小膜厚は、各ゲート電極１６Ａ1，１６Ａ2上でのテンサイルストレス膜の膜厚よりも薄い。
このように、各半導体装置５００，５０５，５１０は実施の形態５で説明した本発明の半導体装置での基本構造が適用されたものであるので、実施の形態５で説明した技術的効果を奏する。
実施の形態１３．
実施の形態５で説明した本発明の半導体装置での基本構造は、例えばＮＯＲ回路を備えた半導体装置に適用することもできる。
図３０〜図３２の各々は、実施の形態５で説明した本発明の半導体装置での基本構造がＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。これらの図に示す半導体装置６００（図３０参照）、半導体装置６０５（図３１参照）、および半導体装置６１０（図３２参照）は、いずれも、半導体基板１０に形成されたＮＯＲ回路ＣNORと半導体基板１０上に配置されたダミーゲートＤＧ1とを備えている。ＮＯＲ回路ＣNORは、例えばメモリセルとして、あるいは論理回路の構成要素等として用いることができる。図３０、図３１、または図３２に示した構成要素のうちで図１３に示した構成要素と機能が共通するものについては、図１３で用いた参照符号と同じ参照符号を付してその説明を省略する。
各半導体装置６００，６０５，６１０における上記のＮＯＲ回路ＣNORは、互いに直列接続された２つのＰチャネルＭＩＳトランジスタ３２０Ｐ，３２０Ｐと、これらのＰチャネルＭＩＳトランジスタ３２０Ｐ，３２０Ｐに直列に接続された２つのＮチャネルＭＩＳトランジスタ３２０Ｎ，３２０Ｎとによって構成されており、上記２つのＮチャネルＭＩＳトランジスタ３２０Ｎ，３２０Ｎは互いに並列接続されている。
各ＰチャネルＭＩＳトランジスタ３２０Ｐでのソース領域およびドレイン領域（いずれも図示せず。）が形成されるＮ型ウェル５と、各ＮチャネルＭＩＳトランジスタ３２０Ｎでのソース領域およびドレイン領域（いずれも図示せず。）が形成されるＰ型ウェル３とは互いに離隔して半導体基板１０に形成されており、これらを平面視上横断するようにして２本のゲート電極１６Ａ1，１６Ａ2が半導体基板１０上に互いに並設されている。各ゲート電極１６Ａ1，１６Ａ2のうちでＮ型ウェル５と平面視上重なる領域がＰチャネルＭＩＳトランジスタ３２０Ｐのゲート電極として機能し、Ｐ型ウェル３と平面視上重なる領域がＮチャネルＭＩＳトランジスタ３２０Ｎのゲート電極として機能する。なお、図３０〜図３２においては、Ｐ型ウェル３およびＮ型ウェル５の各々を判り易くするために、これらにスマッジングを付してある。
一方のゲート電極１６Ａ1は、Ｎ型ウェル５とＰ型ウェル３との平面視上の間の領域において、コンタクト（第１層コンタクトプラグ）Ｃ51を介して第１メタル配線５６０に接続されており、他方のゲート電極１６Ａ2は、Ｎ型ウェル５とＰ型ウェル３との平面視上の間の領域において、コンタクト（第１層コンタクトプラグ）Ｃ52を介して他の第１メタル配線５６２に接続されている。また、一方のＰチャネルＭＩＳトランジスタ３２０Ｐでのソース領域はコンタクトＣ53，Ｃ54を介して更に他の第１メタル配線（電源電圧線）５６５に接続されており、他方のＰチャネルＭＩＳトランジスタ３２０Ｐでのドレイン領域はコンタクトＣ55，Ｃ56を介して更に他の第１メタル配線５７０の一端に接続されている。
第１メタル配線５７０の他端には、コンタクトＣ57，Ｃ58を介して、各ＮチャネルＭＩＳトランジスタ３２０Ｎでのソース領域が接続されている。一方のＮチャネルＭＩＳトランジスタ３２０Ｎでのドレイン領域はコンタクトＣ59，Ｃ60を介して更に他の第１メタル配線（接地線）５７５に接続されており、他方のＮチャネルＭＩＳトランジスタ３２０Ｎでのドレイン領域はコンタクトＣ61を介して第１メタル配線５７５に接続されている。なお、第１メタル配線５６５はコンタクトＣ65〜Ｃ68により他のＰ型ウェル５８０にも接続されており、第１メタル配線５７５はコンタクトＣ70〜Ｃ73により他のＮ型ウェル５８５にも接続されている。
図３０に示す半導体装置６００では、ゲート電極１６Ａ2からみて各コンタクトＣ55，Ｃ56の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、ダミーゲートＤＧ1がゲート電極１６Ａ2に並設されている。また、図３１に示す半導体装置６０５では、ゲート電極１６Ａ1からみて各コンタクトＣ53，Ｃ54の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、ダミーゲートＤＧ1がゲート電極１６Ａ1に並設されている。そして、図３２に示す半導体装置６１０では、一方のゲート電極１６Ａ1からみて各コンタクトＣ53，Ｃ54の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、１つのダミーゲートＤＧ1がゲート電極１６Ａ1に並設され、他方のゲート電極１６Ａ2からみて各コンタクトＣ55，Ｃ56の外側に位置するようにして、かつＮ型ウェル５の側方に位置するようにして、他の１つのダミーゲートＤＧ1がゲート電極１６Ａ2に並設されている。
いずれの半導体装置６００，６０５，６１０においても、ダミーゲートＤＧ1とゲート電極１６Ａ1，１６Ａ2とはテンサイルストレス膜（図示せず。）により覆われており、ダミーゲートＤＧ1と該ダミーゲートＤＧ1に近接するゲート電極１６Ａ1またはゲート電極１６Ａ2との間の間隙の大きさは、等方性の成膜方法によりテンサイルストレス膜を成膜したときに該テンサイルストレス膜のカバレッジ性が非等方的になる大きさに選定されている。ダミーゲートＤＧ1と該ダミーゲートＤＧ1に近接するゲート電極１６Ａ1またはゲート電極１６Ａ2との間でのテンサイルストレス膜の最小膜厚は、ゲート電極１６Ａ1，１６Ａ2上でのテンサイルストレス膜の膜厚よりも薄い。
このように、各半導体装置６００，６０５，６１０は実施の形態５で説明した本発明の半導体装置での基本構造が適用されたものであるので、実施の形態５で説明した技術的効果を奏する。
実施の形態１４．
実施の形態５，６で説明した本発明の半導体装置での各基本構造は、例えばＮＡＮＤ回路またはＮＯＲ回路を備えた１つの半導体装置に適用することができる。図３３〜図３８の各々は、実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのＮＡＮＤ回路またはＮＯＲ回路に適用された半導体装置における活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の一例を概略的に示す平面図である。これらの図に示す半導体装置６５０（図３３参照）、半導体装置６５５（図３４参照）、半導体装置６６０（図３５参照）、半導体装置６６５（図３６参照）、半導体装置６７０（図３７参照）、および半導体装置６７５（図３８参照）は、いずれも、半導体基板１０に形成されたＮＡＮＤ回路またはＮＯＲ回路を備えたものであり、半導体基板１０上にはダミーゲートＤＧ1，ＤＧ2が配置されている。ＮＡＮＤ回路やＮＯＲ回路は、前述のようにメモリセルとして、あるいは論理回路の構成要素等として用いることができる。
なお、ＮＡＮＤ回路での活性領域（ウェル）およびゲート電極の配置とＮＯＲ回路での活性領域（ウェル）およびゲート電極の配置とは、互いに同じである。図３３〜図３８に示した構成要素のうちで図２７〜図２９または図３０〜図３２に示した構成要素と機能が共通するものについては、図２７〜図２９または図３０〜図３２で用いた参照符号と同じ参照符号を付してその説明を省略する。
図３３に示す半導体装置６５０では、１つのダミーゲートＤＧ1と１つのダミーゲートＤＧ2とがゲート電極１６Ａ2に並設されている。ダミーゲートＤＧ1は、ゲート電極１６Ａ1からみてのゲート電極１６Ａ2の外側においてＮ型ウェル５の側方に位置しており、ダミーゲートＤＧ2は、ゲート電極１６Ａ1からみてのゲート電極１６Ａ2の外側においてＰ型ウェル３の縁部上に位置している。また、図３４に示す半導体装置６５５では、１つのダミーゲートＤＧ1と１つのダミーゲートＤＧ2とがゲート電極１６Ａ1に並設されている。ダミーゲートＤＧ1は、ゲート電極１６Ａ2からみてのゲート電極１６Ａ1の外側においてＮ型ウェル５の側方に位置しており、ダミーゲートＤＧ2は、ゲート電極１６Ａ2からみてのゲート電極１６Ａ1の外側においてＰ型ウェル３の縁部上に位置している。
図３５に示す半導体装置６６０では、１つのダミーゲートＤＧ1と１つのダミーゲートＤＧ2とがゲート電極１６Ａ1に並設され、他の１つのダミーゲートＤＧ1と他の１つのダミーゲートＤＧ2とがゲート電極１６Ａ2に並設されている。１つのダミーゲートＤＧ1は、ゲート電極１６Ａ2からみてのゲート電極１６Ａ1の外側においてＮ型ウェル５の側方に位置しており、他の１つのダミーゲートＤＧ1は、ゲート電極１６Ａ1からみてのゲート電極１６Ａ2の外側においてＮ型ウェル５の側方に位置している。同様に、１つのダミーゲートＤＧ2は、ゲート電極１６Ａ2からみてのゲート電極１６Ａ1の外側においてＰ型ウェル３の縁部上に位置しており、他の１つのダミーゲートＤＧ2は、ゲート電極１６Ａ1からみてのゲート電極１６Ａ2の外側においてＰ型ウェル３の縁部上に位置している。
図３６に示す半導体装置６６５では、１つのダミーゲートＤＧがゲート電極１６Ａ1からみてのゲート電極１６Ａ2の外側において該ゲート電極１６Ａ2に並設されており、当該ダミーゲートＤＧのうちの一領域がダミーゲートＤＧ1として、また他の一領域がダミーゲートＤＧ2としてそれぞれ機能する。ダミーゲートＤＧ1として機能する領域はＮ型ウェル５の外側に位置しており、ダミーゲートＤＧ2として機能する領域はＰ型ウェル３の内縁から外縁に亘って位置している。図３６においては、ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域を参照符号「ＤＧ1」で示し、ダミーゲートＤＧ2として機能する領域を参照符号「ＤＧ2」で示している。
同様に、図３７に示す半導体装置６７０では、１つのダミーゲートＤＧがゲート電極１６Ａ2からみてのゲート電極１６Ａ1の外側において該ゲート電極１６Ａ1に並設されており、当該ダミーゲートＤＧのうちの一領域がダミーゲートＤＧ1として、また他の一領域がダミーゲートＤＧ2としてそれぞれ機能する。ダミーゲートＤＧ1として機能する領域はＮ型ウェル５の外側に位置しており、ダミーゲートＤＧ2として機能する領域はＰ型ウェル３の縁部上に位置している。図３７においても、ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域を参照符号「ＤＧ1」で示し、ダミーゲートＤＧ2として機能する領域を参照符号「ＤＧ2」で示している。
そして、図３８に示す半導体装置６７５では、１つのダミーゲートＤＧがゲート電極１６Ａ2からみてのゲート電極１６Ａ1の外側において該ゲート電極１６Ａ1に並設されており、他の１つのダミーゲートＤＧがゲート電極１６Ａ1からみてのゲート電極１６Ａ2の外側において該ゲート電極１６Ａ2に並設されている。個々のダミーゲートＤＧにおける一領域がダミーゲートＤＧ1として機能し、他の一領域がダミーゲートＤＧ2として機能する。各ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域はＮ型ウェル５の外側に位置しており、ダミーゲートＤＧ2として機能する領域はＰ型ウェル３の縁部上に位置している。図３８においても、ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域を参照符号「ＤＧ1」で示し、ダミーゲートＤＧ2として機能する領域を参照符号「ＤＧ2」で示している。
いずれの半導体装置６５０，６５５，６６０，６６５，６７０，６７５においても、各ダミーゲートＤＲ1，ＤＧ2（ダミーゲートＤＧでの一領域からなるものを含む。）および各ゲート電極１６Ａ1，１６Ａ2は１つのテンサイルストレス膜（図示せず。）により覆われている。ダミーゲートＤＧ1（ダミーゲートＤＧでの一領域からなるものを含む。）と該ダミーゲートＤＧ1に近接するゲート電極１６Ａ1またはゲート電極１６Ａ2との間の間隙の大きさは、等方性の成膜方法によりテンサイルストレス膜を成膜したときに該テンサイルストレス膜のカバレッジ性が非等方的になる大きさに選定されている。一方、ダミーゲートＤＧ2（ダミーゲートＤＧでの一領域からなるものを含む。）と該ダミーゲートＤＧ2に近接するゲート電極１６Ａ1またはゲート電極１６Ａ2との間の間隙の大きさは、テンサイルストレス膜を等方的に成膜したときのゲート電極１６Ａ1，１６Ａ2上での当該テンサイルストレス膜の膜厚の２倍に相当する値以下に選定されている。
そして、ダミーゲートＤＧ1とゲート電極１６Ａ1またはゲート電極１６Ａ2との間でのテンサイルストレス膜の最小膜厚はゲート電極１６Ａ1，１６Ａ2上でのテンサイルストレス膜の膜厚よりも薄く、ダミーゲートＤＧ2とゲート電極１６Ａ1，１６Ａ2との間でのテンサイルストレス膜の最小膜厚はゲート電極１６Ａ1，１６Ａ2上でのテンサイルストレス膜の膜厚よりも厚い。
このように、各半導体装置６５０，６５５，６６０，６６５，６７０，６７５は、実施の形態５で説明した本発明の半導体装置での基本構造と実施の形態６で説明した本発明の半導体装置での基本構造との両方が適用されたものであるので、実施の形態５，６の各々で説明した技術的効果を奏する。
以上、実施の形態として１４の形態を挙げて本発明の半導体装置について詳述したが、本発明は上記の各形態に限定されるものではなく、種々の変形、修飾、組合せ等が可能である。例えば、実施の形態１〜４で説明した本発明での基本構造は、コア回路部を有する一方で周辺回路部を有していない半導体装置に適用することもできる。すなわち、ＣＰＵコア回路やメモリコア回路等のコア回路部を備え、周辺回路部は備えていない半導体装置においては、ＣＰＵコア回路やメモリコア回路等の辺縁部でのＭＩＳトランジスタの集積密度の方が中央部でのＭＩＳトランジスタの集積密度に比べて相対的に低くなるので、このような半導体装置には実施の形態１〜４で説明した本発明での基本構造を適用することができる。
また、ＮＡＮＤ回路を備えた半導体装置やＮＯＲ回路を備えた半導体装置に実施の形態６で説明した本発明の半導体装置での基本構造を適用することもできるし、インバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路を備えた半導体装置に実施の形態７，８で説明した本発明の半導体装置での各基本構造の少なくとも一方を適用することもできる。
さらには、実施の形態１または実施の形態２で説明した本発明の半導体装置での基本構造と実施の形態５または実施の形態６で説明した本発明の半導体装置での基本構造とを組み合わせることもできるし、実施の形態３または実施の形態４で説明した本発明の半導体装置での基本構造と実施の形態７または実施の形態８で説明した本発明の半導体装置での基本構造とを組み合わせることもできる。
図３９は、実施の形態１で説明した本発明の半導体装置での基本構造と実施の形態５および実施の形態６で説明した本発明の半導体装置での各基本構造とが適用された半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の一例を概略的に示す平面図である。同図に示す半導体装置７００は、ＭＩＳトランジスタの集積密度が相対的に高密度領域ＨＤと、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域ＬＤとを有しており、高密度領域ＨＤにはダミーゲートＤＧが、また低密度領域ＬＤにはダミーゲートＤＧ2がそれぞれ所定数ずつ配置されている。なお、図３９に示した構成要素のうちで図１、図１３、または図１４に示した構成要素と機能が共通するものについては、図１、図１３、または図１４で用いた参照符号と同じ参照符号を付してその説明を省略する。
図３９には、高密度領域ＨＤに形成されたＮ型ウェル５およびＰ型ウェル３と、これらのウェル５，３を平面視上横断するようにして半導体基板１０上に配置された７本のゲート電極１６Ｂ1〜１６Ｂ7と、ゲート電極１６Ｂ1に並設された１つのダミーゲートＤＧと、ゲート電極１６Ｂ7に並設された他の１つのダミーゲートＤＧが示されている。個々のゲート電極１６Ｂ1〜１６Ｂ7においてＮ型ウェル５と平面視上重なる領域がＰ型ＭＩＳトランジスタ２０Ｐのゲート電極として機能し、Ｐ型ウェル３と平面視上重なる領域がＮ型ＭＩＳトランジスタ２０Ｎのゲート電極として機能する。また、個々のダミーゲートＤＧのうちでＮ型ウェル５の側方に位置する領域がダミーゲートＤＧ1として機能し、Ｐ型ウェル３の側方に位置する領域がダミーゲートＤＧ2として機能する。なお、図３９においては、ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域を参照符号「ＤＧ1」で示し、ダミーゲートＤＧ2として機能する領域を参照符号「ＤＧ2」で示している。
また、図３９には、低密度領域ＬＤに形成された２つのＮ型ウェル５，５と、１つのＮ型ウェル５に１つが対応するようにして半導体基板１０上に配置されて対応するＮ型ウェル５を平面視上横断する２本のゲート電極１６と、１本のゲート電極１６に２つずつ並設された計４つのダミーゲートＤＧ1が示されている。各ゲート電極１６は、いずれも、Ｐ型ＭＩＳトランジスタ３０Ｐのゲート電極として機能するものであり、１本のゲート電極１６に対応する２つのダミーゲートＤＧ1はゲート電極１６を挟んで対峙している。なお、図３９においては、Ｐ型ウェル３およびＮ型ウェル５の各々を判り易くするために、これらにスマッジングを付してある。
このような構成を有する半導体装置７００においては、半導体基板１０の上面および各ＭＩＳトランジスタを覆うようにして、図示を省略したテンサイルストレス膜が成膜されている。このテンサイルストレス膜の膜厚は、図１に示したテンサイルストレス膜４０Ｔにおけるのと同様に、各ＰチャネルＭＩＳトランジスタ２０Ｐおよび各ＮチャネルＭＩＳトランジスタ２０Ｎそれぞれのゲート電極上では実質的に一定であり、ＰチャネルＭＩＳトランジスタ３０Ｐのゲート電極上で最も薄い。
また、ゲート電極１６Ｂ1と該ゲート電極１６Ｂ1に近接するダミーゲートＤＧ1（ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域）との間の間隙の大きさ、およびゲート電極１６Ｂ7と該ゲート電極１６Ｂ7に近接するダミーゲートＤＧ1（ダミーゲートＤＧのうちでダミーゲートＤＧ1として機能する領域）との間の間隙の大きさは、それぞれ、等方性の成膜方法によりテンサイルストレス膜を成膜したときに該テンサイルストレス膜のカバレッジ性が非等方的になる大きさに選定されている。同様に、個々のゲート電極１６と該ゲート電極１６に対応する２つのダミーゲートＤＧ1の各々との間の間隙の大きさも、等方性の成膜方法によりテンサイルストレス膜を成膜したときに該テンサイルストレス膜のカバレッジ性が非等方的になる大きさに選定されている。
そして、ゲート電極１６Ｂ1と該ゲート電極１６Ｂ1に近接するダミーゲートＤＧ2（ダミーゲートＤＧのうちでダミーゲートＤＧ2として機能する領域）との間の間隙の大きさ、およびゲート電極１６Ｂ7と該ゲート電極１６Ｂ7に近接するダミーゲートＤＧ2（ダミーゲートＤＧのうちでダミーゲートＤＧ2として機能する領域）との間の間隙の大きさは、それぞれ、テンサイルストレス膜を等方的に成膜したときのゲート電極１６Ｂ1，１６Ｂ7上でのテンサイルストレス膜の膜厚の２倍に相当する値以下に設定されている。
このように、半導体装置７００は、実施の形態１で説明した本発明の半導体装置での基本構造と、実施の形態５で説明した本発明の半導体装置での基本構造と、実施の形態６で説明した本発明の半導体装置での基本構造とが適用されたものであるので、実施の形態１，５，６の各々で説明した技術的効果を奏する。
本発明の半導体装置を構成するＭＩＳトランジスタの構成は、当該半導体装置に求められる性能等に応じて適宜選定可能である。例えばＬＤＤ（Lightly Doped Drain）構造のＭＩＳトランジスタを用いると、高性能の半導体装置を得易くなる。
図４０は、ＬＤＤ構造のＭＩＳトランジスタの一例を概略的に示す断面図である。同図に示すＭＩＳトランジスタ７２０では、半導体基板１０に設けられた活性領域（ウェル）７０５の所定箇所に２つの不純物拡散領域７１２、７１２が互いに離隔して形成され、各不純物拡散領域７１２におけるチャネル側の端部には、当該不純物拡散領域７１２に比べて不純物の注入深さが浅く、不純物濃度も低いエクステンション部７１３が連なっている。半導体基板７１０上にゲート絶縁膜７１４を介してゲート電極７１６が配置され、該ゲート電極７１３の線幅方向両側にはオフセットスペーサ膜７１７が形成されている。サイドウォールスペーサ７１８は、オフセットスペーサ膜７１７に接して配置されている。
上記のＭＩＳトランジスタ７２０における各不純物拡散領域７１２は、金属シリサイド化されていない非シリサイド化領域７１２ｉと、該非シリサイド化領域７１２ｉ上に形成された金属シリサイド領域７１２ｓとからなっており、ゲート電極７１６は、ポリシリコン領域７１６ｐと該ポリシリコン領域７１６ｐ上に形成された金属シリサイド領域７１６ｓとからなっている。また、オフセットスペーサ膜７１７はエクステンション部７１３を形成する際のスペーサとして利用されるものであり、例えばシリコン酸化物、シリコン酸窒化物等によって形成される。各サイドウォールスペーサ７１８は不純物拡散領域７１２を形成する際のスペーサとして利用される。図示のサイドウォールスペーサ７１８は、例えばシリコン酸化物からなる内層７１８ａと例えばシリコン窒化物からなる外層７１８ｂとの積層構造を有している。
なお、ＭＩＳトランジスタをＬＤＤ構造とするにあたっては、各不純物拡散領域を非シリサイド化領域のみによって構成することも可能である。また、ゲート電極をポリシリコン（不純物をドープしたもの）または金属シリサイドからなる単層構造とすることも可能である。さらに、サイドウォールスペーサを単層構造とすることも可能である。本発明の半導体装置においては、上述した以外にも種々の変形、修飾、組合せ等が可能である。
本発明の半導体装置での基本構造の一例を概略的に示す断面図である。 本発明の半導体装置での基本構造の他の例を概略的に示す断面図である。 本発明の半導体装置のうちでコンプレッシブストレス膜を備えているものでの基本構造の一例を概略的に示す断面図である。 本発明の半導体装置のうちでコンプレッシブストレス膜を備えているものでの基本構造の他の例を概略的に示す断面図である。 図１を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 図２を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 図３を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 図４を用いて説明した本発明の半導体装置での基本構造が適用されたＳＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 図１を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 図２を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 図３を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 図４を用いて説明した本発明の半導体装置での基本構造が適用されたＤＲＡＭ混載ロジックデバイスの一例を概略的に示す断面図である。 本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。 本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。 本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。 本発明の半導体装置での基本構造の更に他の例での活性領域（ウェル）とゲート電極との平面配置および断面構造を示す概略図である。 実施の形態５で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の他の例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の更に他の例を概略的に示す平面図である。 実施の形態６で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。 実施の形態６で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の他の例を概略的に示す平面図である。 実施の形態６で説明した本発明の半導体装置での基本構造がインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の更に他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の一例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の更に他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのインバータ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の更に他の例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がＮＡＮＤ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がＮＡＮＤ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の他の例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がＮＡＮＤ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の更に他の例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の一例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の他の例を概略的に示す平面図である。 実施の形態５で説明した本発明の半導体装置での基本構造がＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、ダミーゲート、第１層コンタクトプラグ、および第１メタル配線の配置の更に他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのＮＡＮＤ回路またはＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の一例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのＮＡＮＤ回路またはＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのＮＡＮＤ回路またはＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の更に他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのＮＡＮＤ回路またはＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の更に他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのＮＡＮＤ回路またはＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の更に他の例を概略的に示す平面図である。 実施の形態５，６で説明した本発明の半導体装置での各基本構造が１つのＮＡＮＤ回路またはＮＯＲ回路に適用されている半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の更に他の例を概略的に示す平面図である。 実施の形態１で説明した本発明の半導体装置での基本構造と実施の形態５および実施の形態６で説明した本発明の半導体装置での各基本構造とが適用された半導体装置での活性領域（ウェル）、ゲート電極、およびダミーゲートの配置の一例を概略的に示す平面図である。 ＬＤＤ構造のＭＩＳトランジスタの一例を概略的に示す断面図である。
符号の説明
１０ 半導体基板
１４ ゲート絶縁膜
１６，１６Ａ，１６Ａ1，１６Ａ2，１６Ｂ1〜１６Ｂ7 ゲート電極
２０Ｐ ＰチャネルＭＩＳトランジスタ（第１類ＭＩＳトランジスタ）
２０Ｎ ＮチャネルＭＩＳトランジスタ（第１類ＭＩＳトランジスタ）
３０Ｐ ＰチャネルＭＩＳトランジスタ（第２類ＭＩＳトランジスタ）
３０Ｎ ＮチャネルＭＩＳトランジスタ（第２類ＭＩＳトランジスタ）
４０Ｔ，４１Ｔ 電気絶縁膜（テンサイルストレス膜）
４２Ｃ，４３Ｃ 電気絶縁膜（コンプレッシブストレス膜）
５０，５５，６０，６５ 半導体装置
２００，２０５，２１０，２１５，２２０，２２５，２３０，２３５ 半導体装置
３２０Ｐ ＰチャネルＭＩＳトランジスタ
３２０Ｎ ＮチャネルＭＩＳトランジスタ
３３０，３３５，３４０，３４５ 半導体装置
４００，４０５，４１０ 半導体装置
４２０，４２５，４３０，４４０，４４５，４５０，４５５ 半導体装置
５００，５０５，５１０ 半導体装置
６００，６０５，６１０ 半導体装置
６５０，６５５，６６０，６６５，６７０，６７５ 半導体装置
７００ 半導体装置
ＨＤ 高密度領域
ＬＤ 低密度領域
ＣINV インバータ回路
ＣNAND ＮＡＮＤ回路
ＣNOR ＮＯＲ回路
ＤＧ，ＤＧ1，ＤＧ2 ダミーゲート

Claims (32)

  1. 半導体基板と、該半導体基板に配置された複数のＭＩＳトランジスタと、前記半導体基板の上面および前記複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、前記複数のＭＩＳトランジスタの各々は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに前記半導体基板にチャネルが形成される半導体装置であって、
    前記複数のＭＩＳトランジスタは、ＭＩＳトランジスタの集積密度が相対的に高い高密度領域に配置された複数の第１類ＭＩＳトランジスタと、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域に配置された複数の第２類ＭＩＳトランジスタとに分けられ、
    前記第１類ＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを、また前記第２類ＭＩＳトランジスタはＰチャネルＭＩＳトランジスタをそれぞれ含み、
    前記電気絶縁膜は、前記複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するテンサイルストレス膜であり、
    前記電気絶縁膜の膜厚は、前記第１類ＭＩＳトランジスタそれぞれのゲート電極上では実質的に一定であり、前記ＰチャネルＭＩＳトランジスタのゲート電極上で最も薄い、
    ことを特徴とする半導体装置。
  2. 前記電気絶縁膜は、前記ＰチャネルＭＩＳトランジスタのゲート電極の上面を露出させていることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の第１類ＭＩＳトランジスタは、複数のメモリセルを構成していることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記複数の第１類ＭＩＳトランジスタは、互いに接続されてインバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路を構成するＮチャネルＭＩＳトランジスタとＰチャネルＭＩＳトランジスタとを含んでいることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 半導体基板と、該半導体基板に配置された複数のＭＩＳトランジスタと、前記半導体基板の上面および前記複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、前記複数のＭＩＳトランジスタの各々は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに前記半導体基板にチャネルが形成される半導体装置であって、
    前記複数のＭＩＳトランジスタは、ＭＩＳトランジスタの集積密度が相対的に高い高密度領域に配置された複数の第１類ＭＩＳトランジスタと、ＭＩＳトランジスタの集積密度が相対的に低い低密度領域に配置された複数の第２類ＭＩＳトランジスタとに分けられ、
    前記第１類ＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを、また前記第２類ＭＩＳトランジスタはＮチャネルＭＩＳトランジスタをそれぞれ含み、
    前記電気絶縁膜は、前記複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するコンプレッシブストレス膜であり、
    前記電気絶縁膜の膜厚は、前記第１類ＭＩＳトランジスタそれぞれのゲート電極上では実質的に一定であり、前記ＮチャネルＭＩＳトランジスタのゲート電極上で最も薄い、
    ことを特徴とする半導体装置。
  6. 前記電気絶縁膜は、前記ＮチャネルＭＩＳトランジスタのゲート電極の上面を露出させていることを特徴とする請求項５に記載の半導体装置。
  7. 前記複数の第１類ＭＩＳトランジスタは、複数のメモリセルを構成していることを特徴とする請求項５または６に記載の半導体装置。
  8. 前記複数の第１類ＭＩＳトランジスタは、互いに接続されてインバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路を構成するＮチャネルＭＩＳトランジスタとＰチャネルＭＩＳトランジスタとを含んでいることを特徴とする請求項５〜７のいずれか１つに記載の半導体装置。
  9. 半導体基板と、該半導体基板に配置された複数のＭＩＳトランジスタと、前記半導体基板の上面および前記複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、前記複数のＭＩＳトランジスタの各々は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに前記半導体基板にチャネルが形成される半導体装置であって、
    前記複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを含み、
    前記電気絶縁膜は、前記複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するテンサイルストレス膜であり、
    等方性の成膜方法により前記電気絶縁膜を成膜したときに該電気絶縁膜のカバレッジ性が非等方的になる大きさの間隙を前記ＰチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、該第１のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＰチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも薄い、
    ことを特徴とする半導体装置。
  10. 前記第１のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙を間隙Ａ、２つのゲート電極の間に１つのコンタクトを形成するときに許容される最小の大きさの間隙を間隙Ｂとしたときに、前記間隙Ａよりも広く前記間隙Ｂよりも狭いことを特徴とする請求項９に記載の半導体装置。
  11. 前記複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを更に含み、
    前記電気絶縁膜を等方的に成膜したときの前記ゲート電極上での該電気絶縁膜の膜厚の２倍に相当する値以下の大きさの間隙を前記ＮチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第２のダミーゲートを更に有すると共に、該第２のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＮチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも厚い、
    ことを特徴とする請求項９または１０に記載の半導体装置。
  12. 前記第２のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙であることを特徴とする請求項１１に記載の半導体装置。
  13. 前記ＰチャネルＭＩＳトランジスタと前記ＮチャネルＭＩＳトランジスタとを少なくとも１つずつ含んで構成されたメモリセルを有することを特徴とする請求項１１または１２に記載の半導体装置。
  14. 前記ＰチャネルＭＩＳトランジスタと前記ＮチャネルＭＩＳトランジスタとは、インバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路を構成していることを特徴とする請求項１１〜１３のいずれか１つに記載の半導体装置。
  15. 半導体基板と、該半導体基板に配置された複数のＭＩＳトランジスタと、前記半導体基板の上面および前記複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、前記複数のＭＩＳトランジスタの各々は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに前記半導体基板にチャネルが形成される半導体装置であって、
    前記複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを含み、
    前記電気絶縁膜は、前記複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の引張り応力を付与するテンサイルストレス膜であり、
    前記電気絶縁膜を等方的に成膜したときの前記ゲート電極上での該電気絶縁膜の膜厚の２倍に相当する値以下の大きさの間隙を前記ＮチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、該第１のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＮチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも厚い、
    ことを特徴とする半導体装置。
  16. 前記第１のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙であることを特徴とする請求項１５に記載の半導体装置。
  17. 前記複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを更に含み、
    等方性の成膜方法により前記電気絶縁膜を成膜したときに該電気絶縁膜のカバレッジ性が非等方的になる大きさの間隙を前記ＰチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第２のダミーゲートを更に有すると共に、該第２のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＰチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも薄い、
    ことを特徴とする請求項１５または１６に記載の半導体装置。
  18. 前記第２のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙を間隙Ａ、２つのゲート電極の間に１つのコンタクトを形成するときに許容される最小の大きさの間隙を間隙Ｂとしたときに、前記間隙Ａよりも広く前記間隙Ｂよりも狭いことを特徴とする請求項１７に記載の半導体装置。
  19. 前記ＮチャネルＭＩＳトランジスタと前記ＰチャネルＭＩＳトランジスタとを少なくとも１つずつ含んで構成されたメモリセルを有することを特徴とする請求項１７または１８に記載の半導体装置。
  20. 前記ＮチャネルＭＩＳトランジスタと前記ＰチャネルＭＩＳトランジスタとは、インバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路を構成していることを特徴とする請求項１７〜１９のいずれか１つに記載の半導体装置。
  21. 半導体基板と、該半導体基板に配置された複数のＭＩＳトランジスタと、前記半導体基板の上面および前記複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、前記複数のＭＩＳトランジスタの各々は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに前記半導体基板にチャネルが形成される半導体装置であって、
    前記複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを含み、
    前記電気絶縁膜は、前記複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の圧縮応力を付与するコンプレッシブストレス膜であり、
    等方性の成膜方法により前記電気絶縁膜を成膜したときに該電気絶縁膜のカバレッジ性が非等方的になる大きさの間隙を前記ＮチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、該第１のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＮチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも薄い、
    ことを特徴とする半導体装置。
  22. 前記第１のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙を間隙Ａ、２つのゲート電極の間に１つのコンタクトを形成するときに許容される最小の大きさの間隙を間隙Ｂとしたときに、前記間隙Ａよりも広く前記間隙Ｂよりも狭いことを特徴とする請求項２１に記載の半導体装置。
  23. 前記複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを更に含み、
    前記電気絶縁膜を等方的に成膜したときの前記ゲート電極上での該電気絶縁膜の膜厚の２倍に相当する値以下の大きさの間隙を前記ＰチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第２のダミーゲートを更に有すると共に、該第２のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＰチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも厚い、
    ことを特徴とする請求項２１または２２に記載の半導体装置。
  24. 前記第２のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙であることを特徴とする請求項２３に記載の半導体装置。
  25. 前記ＮチャネルＭＩＳトランジスタと前記ＰチャネルＭＩＳトランジスタとを少なくとも１つずつ含んで構成されたメモリセルを有することを特徴とする請求項２３または２４に記載の半導体装置。
  26. 前記ＮチャネルＭＩＳトランジスタと前記ＰチャネルＭＩＳトランジスタとは、インバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路を構成していることを特徴とする請求項２３〜２５のいずれか１つに記載の半導体装置。
  27. 半導体基板と、該半導体基板に配置された複数のＭＩＳトランジスタと、前記半導体基板の上面および前記複数のＭＩＳトランジスタの各々を覆う電気絶縁膜とを備え、前記複数のＭＩＳトランジスタの各々は前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有し、該ゲート電極に電圧を印加したときに前記半導体基板にチャネルが形成される半導体装置であって、
    前記複数のＭＩＳトランジスタはＰチャネルＭＩＳトランジスタを含み、
    前記電気絶縁膜は、前記複数のＭＩＳトランジスタそれぞれでのチャネルにゲート長方向の圧縮応力を付与するコンプレッシブストレス膜であり、
    前記電気絶縁膜を等方的に成膜したときの前記ゲート電極上での該電気絶縁膜の膜厚の２倍に相当する値以下の大きさの間隙を前記ＰチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第１のダミーゲートを有すると共に、該第１のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＰチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも厚い、
    ことを特徴とする半導体装置。
  28. 前記第１のダミーゲートと前記ＰチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙であることを特徴とする請求項２７に記載の半導体装置。
  29. 前記複数のＭＩＳトランジスタはＮチャネルＭＩＳトランジスタを更に含み、
    等方性の成膜方法により前記電気絶縁膜を成膜したときに該電気絶縁膜のカバレッジ性が非等方的になる大きさの間隙を前記ＮチャネルＭＩＳトランジスタのゲート電極との間にあけて該ゲート電極に並設された第２のダミーゲートを更に有すると共に、該第２のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間での前記電気絶縁膜の最小膜厚が前記ＮチャネルＭＩＳトランジスタのゲート電極上での前記電気絶縁膜の膜厚よりも薄い、
    ことを特徴とする請求項２７または２８に記載の半導体装置。
  30. 前記第２のダミーゲートと前記ＮチャネルＭＩＳトランジスタのゲート電極との間の間隙は、ＭＩＳトランジスタのゲート電極を２つ並設するときにデザインルールで許容される大きさの間隙のうちで各ゲート電極の線幅方向両側にコンタクトを形成しないときに許容される最小の大きさの間隙を間隙Ａ、２つのゲート電極の間に１つのコンタクトを形成するときに許容される最小の大きさの間隙を間隙Ｂとしたときに、前記間隙Ａよりも広く前記間隙Ｂよりも狭いことを特徴とする請求項２９に記載の半導体装置。
  31. 前記ＰチャネルＭＩＳトランジスタと前記ＮチャネルＭＩＳトランジスタとを少なくとも１つずつ含んで構成されたメモリセルを有することを特徴とする請求項２９または３０に記載の半導体装置。
  32. 前記ＰチャネルＭＩＳトランジスタと前記ＮチャネルＭＩＳトランジスタとは、インバータ回路、ＮＡＮＤ回路、またはＮＯＲ回路を構成していることを特徴とする請求項２９〜３１のいずれか１つに記載の半導体装置。
JP2006254949A 2006-09-20 2006-09-20 半導体装置 Pending JP2008078331A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006254949A JP2008078331A (ja) 2006-09-20 2006-09-20 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006254949A JP2008078331A (ja) 2006-09-20 2006-09-20 半導体装置

Publications (1)

Publication Number Publication Date
JP2008078331A true JP2008078331A (ja) 2008-04-03

Family

ID=39350103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006254949A Pending JP2008078331A (ja) 2006-09-20 2006-09-20 半導体装置

Country Status (1)

Country Link
JP (1) JP2008078331A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008108339A1 (ja) * 2007-03-05 2008-09-12 Nec Corporation 半導体装置
JP2012182277A (ja) * 2011-03-01 2012-09-20 Fujitsu Semiconductor Ltd 半導体装置
JP2015060861A (ja) * 2013-09-17 2015-03-30 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008108339A1 (ja) * 2007-03-05 2008-09-12 Nec Corporation 半導体装置
JP2012182277A (ja) * 2011-03-01 2012-09-20 Fujitsu Semiconductor Ltd 半導体装置
JP2015060861A (ja) * 2013-09-17 2015-03-30 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US11476258B2 (en) 2013-09-17 2022-10-18 Renesas Electronics Corporation Semiconductor device including short-circuit prevention structure and manufacturing method thereof

Similar Documents

Publication Publication Date Title
CN101800228B (zh) 半导体装置
JP5299422B2 (ja) 半導体装置およびその製造方法
JP5729806B2 (ja) 半導体装置および半導体装置の製造方法
US7898032B2 (en) Semiconductor device and a method of manufacturing the same
US9245893B1 (en) Semiconductor constructions having grooves dividing active regions
TWI587394B (zh) Semiconductor device manufacturing method and semiconductor device
TWI618194B (zh) Semiconductor device
JP2016076536A (ja) 半導体装置
JP2011204745A (ja) 半導体装置及びその製造方法
JPWO2003069675A1 (ja) 半導体装置の製造方法
JP2013098214A (ja) 半導体装置及びその製造方法
JP4564469B2 (ja) 半導体装置
JPH11284146A (ja) 半導体記憶装置及びその製造方法
JP2008078331A (ja) 半導体装置
JP5367390B2 (ja) 半導体装置及びその製造方法
TW200826230A (en) Semiconductor device and method for manufacturing the same
JP2008085117A (ja) 半導体装置およびその製造方法
JP2013191808A (ja) 半導体装置及び半導体装置の製造方法
US20160027778A1 (en) Semiconductor device
KR20130110088A (ko) 반도체 장치
JP4887662B2 (ja) 半導体装置およびその製造方法
JP5228287B2 (ja) 半導体装置およびその製造方法
JP2004006449A (ja) 半導体集積回路装置
JP4984697B2 (ja) 半導体装置の製造方法
WO2020017385A1 (ja) 半導体装置及びその製造方法